WO2023082457A1 - 半导体结构的制备方法及半导体结构 - Google Patents

半导体结构的制备方法及半导体结构 Download PDF

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WO2023082457A1
WO2023082457A1 PCT/CN2022/070279 CN2022070279W WO2023082457A1 WO 2023082457 A1 WO2023082457 A1 WO 2023082457A1 CN 2022070279 W CN2022070279 W CN 2022070279W WO 2023082457 A1 WO2023082457 A1 WO 2023082457A1
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长鑫存储技术有限公司
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • the present disclosure relates to the technical field of semiconductors, in particular to a method for preparing a semiconductor structure and the semiconductor structure.
  • GAFET gate all around Field Effect Transistors
  • DRAM dynamic random access memory
  • An embodiment of the present disclosure provides a method for preparing a semiconductor structure, so that the semiconductor structure can still store charges without having a capacitor, and further reduces the size of the semiconductor device.
  • Embodiments of the present disclosure also provide a semiconductor structure that does not have a capacitor, is still capable of storing charge, and is reduced in size.
  • a method for fabricating a semiconductor structure including: providing a semiconductor substrate, in which a first bit line is formed; forming a support layer on the semiconductor substrate, the The support layer includes a first oxide layer, a first sacrificial layer, a second oxide layer, a second sacrificial layer, a third oxide layer, a third sacrificial layer and a fourth oxide layer stacked in sequence on the semiconductor substrate;
  • the position of the support layer corresponding to the first bit line is formed with active pillars penetrating the support layer in the vertical direction; the first sacrificial layer and the third sacrificial layer are removed to form first groove; from each of the first grooves, a part of the circumferential wall of the active column is etched away to form a first annular groove surrounding the active column, and in the vertical direction, the first annular
  • the size of the groove is greater than the size of the first groove; a P-type filling is formed in each of the first annular groove
  • the method further includes: forming a fifth oxide layer on the fourth oxide layer and tops of the active pillars; forming a dielectric layer on the fifth oxide layer; A bit line contact plug hole communicating with the active column is formed in the fifth oxide layer and the dielectric layer, and a bit line contact plug is formed in the bit line contact plug hole; in the dielectric layer A second bit line is formed thereon, and the second bit line is connected to the bit line contact plug.
  • the number of the first bit lines is multiple, and the multiple first bit lines are arranged at intervals in the first horizontal direction, and each of the first bit lines is arranged along the second Extending in the horizontal direction, the number of the active columns is multiple and distributed on the first bit line; wherein, the first horizontal direction and the second horizontal direction are not parallel.
  • the first trench before forming the first trench, it further includes: forming an isolation groove extending along the first horizontal direction in the support layer, the isolation groove extending from the fourth oxide layer extending to the top surface of the first oxide layer, and the isolation trench is located between two of the active pillars adjacent in the second horizontal direction.
  • the material of the word line layer is also formed in the isolation trenches, and then the material located in the isolation trenches is removed.
  • the material of the word line layer in.
  • the material of the drain connection layer is also formed in the isolation groove, and then the material located in the isolation groove is removed.
  • the material of the drain connection layer in.
  • the fifth oxide layer is also filled in the isolation trench.
  • the materials of the first oxide layer, the second oxide layer, the third oxide layer, the fourth oxide layer and the fifth oxide layer include silicon oxide and carbon At least one of silicon oxide.
  • forming the semiconductor oxide layer on each of the P-type fillings includes: oxidizing each of the P-type fillings to a predetermined thickness, forming the semiconductor oxide layer , the orthographic projection of the first trench on the semiconductor oxide layer completely overlaps with the semiconductor oxide layer or is located in the semiconductor oxide layer.
  • the preset thickness is smaller than the thickness of the P-type filler.
  • the forming a semiconductor oxide layer on each of the P-type fillings includes: forming the semiconductor oxide layer on the surface of the P-type filling exposed in the first trench. In the vertical direction, the size of the semiconductor oxide layer is equal to the size of the first trench.
  • the material of the active column is an N-type silicon column
  • the material of the P-type filling is P-type doped silicon
  • the material of the word line layer and the drain connection layer includes at least one of tungsten, tantalum, gold, silver and ruthenium.
  • the forming process of the active pillar and the P-type filling includes a selective epitaxial growth process.
  • a semiconductor structure is provided, the semiconductor structure is prepared by the method of any one of the above-mentioned embodiments; the semiconductor structure includes: a semiconductor substrate with a first bit line; a functional layer disposed on the On the semiconductor substrate, the functional layer includes a first oxide layer, a word line layer, a second oxide layer, a drain connection layer, a third oxide layer, a word line layer and a fourth oxide layer stacked in sequence; and a semiconductor A pillar, at a position corresponding to the first bit line, penetrates through the functional layer in the vertical direction, and the semiconductor pillar includes: an active pillar, including two pillars integrally connected in the vertical direction , and the junction of the two pillars is located in the drain connection layer, and there is a first annular groove surrounding the pillars between the two ends of each pillar; the P-type filler is located in the In the first annular groove of each of the pillars; a semiconductor oxide layer is provided in each of the P-type fillings
  • each of the semiconductor oxide layers is disposed in the P-type filling, and the orthographic projection of each of the word line layers on the semiconductor oxide layer is the same as the corresponding The semiconducting oxide layer completely overlaps or is located within said semiconducting oxide layer.
  • each of the semiconductor oxide layers is disposed between the corresponding word line layer and the P-type filling, and in the vertical direction, the semiconductor oxide layer The size of the layer is equal to the size of the corresponding word line layer.
  • the semiconductor structure further includes: a fifth oxide layer disposed on the fourth oxide layer; a dielectric layer disposed on the fifth oxide layer; a bit line contact plug, penetrating through the fifth oxide layer and the dielectric layer, and connected to the top of the active column; and a second bit line, disposed on the dielectric layer, connected to the bit line contact plug .
  • the number of the first bit lines is multiple, and the multiple first bit lines are arranged at intervals in the first horizontal direction, and each of the first bit lines is arranged along the second Extending in the horizontal direction, the number of the semiconductor pillars is multiple and distributed on the first bit line; wherein, the first horizontal direction and the second horizontal direction are not parallel.
  • the functional layer further includes an isolation layer extending along a first horizontal direction, the isolation layer extending from the fourth oxide layer to the top surface of the first oxide layer, And the isolation layer is located between two adjacent semiconductor pillars in the second horizontal direction.
  • the manufacturing method of the semiconductor structure of the present disclosure by forming a P-type filler in the first annular groove of the active column, and forming a semiconductor oxide layer between the P-type filler and the word line layer, so that the vertical
  • the P-type filling oriented between the semiconductor oxide layer and the active pillars forms a charge storage structure, so charges can be stored in the charge storage structure, avoiding the need for a capacitor.
  • the method realizes the double-layer stacking of the charge storage structure in the vertical direction, improves the charge storage density, and further reduces the critical size of small semiconductor devices.
  • FIG. 1 is a flowchart of a method for fabricating a semiconductor structure according to some exemplary embodiments of the present disclosure.
  • FIG. 2 is a top view of a semiconductor substrate of some exemplary embodiments of the present disclosure.
  • Fig. 2a is a sectional view along A-A in Fig. 2 .
  • Fig. 2b is a cross-sectional view along B-B in Fig. 2 .
  • FIG. 3 is a top view of forming a support layer on a semiconductor substrate according to some embodiments of the present disclosure.
  • Fig. 3a is a sectional view along A-A in Fig. 3 .
  • Fig. 3b is a cross-sectional view along B-B in Fig. 3 .
  • FIG 4 is a top view of filling holes formed on a support layer according to some embodiments of the present disclosure.
  • Fig. 4a is a sectional view along A-A in Fig. 4 .
  • Fig. 4b is a cross-sectional view along B-B in Fig. 4 .
  • FIG 5 is a top view of filling active pillars in filling holes according to some embodiments of the present disclosure.
  • Fig. 5a is a sectional view along A-A in Fig. 5 .
  • Fig. 5b is a cross-sectional view along B-B in Fig. 5 .
  • FIG. 6 is a top view of isolation grooves formed in a support layer according to some embodiments of the present disclosure.
  • Fig. 6a is a sectional view along A-A in Fig. 6 .
  • Fig. 6b is a cross-sectional view along B-B in Fig. 6 .
  • FIG. 7 a is a schematic diagram of removing the first sacrificial layer and the third sacrificial layer from the semiconductor structure in FIG. 6 a to form first trenches respectively.
  • FIG. 7b is a schematic diagram of removing the first sacrificial layer and the third sacrificial layer from the semiconductor structure in FIG. 6b to form first trenches respectively.
  • FIG. 8a is a schematic diagram of forming a first annular groove in the semiconductor structure in FIG. 7a.
  • FIG. 8b is a schematic diagram of forming a first annular groove in the semiconductor structure in FIG. 7b.
  • FIG. 9a is a schematic diagram of forming a P-type filling in the semiconductor structure in FIG. 8a.
  • FIG. 9b is a schematic diagram of forming a P-type filling in the semiconductor structure in FIG. 8b.
  • Fig. 10a is a schematic diagram of forming a semiconductor oxide layer in the semiconductor structure in Fig. 9a.
  • FIG. 10b is a schematic diagram of forming a semiconductor oxide layer in the semiconductor structure in FIG. 9b.
  • FIG. 11a is a schematic diagram of forming a word line layer in the semiconductor structure in FIG. 10a.
  • FIG. 11b is a schematic diagram of the semiconductor structure in FIG. 10b forming a word line layer.
  • FIG. 12a is a schematic diagram of removing the word line layer in the isolation trench from the semiconductor structure in FIG. 11a.
  • FIG. 12b is a schematic diagram of removing the word line layer in the isolation trench from the semiconductor structure in FIG. 11b .
  • Fig. 13a is a schematic diagram of removing the second sacrificial layer from the semiconductor structure in Fig. 12a.
  • FIG. 13b is a schematic diagram of removing the second sacrificial layer from the semiconductor structure in FIG. 12b.
  • FIG. 14a is a schematic diagram of forming a drain connection layer in the semiconductor structure in FIG. 13a .
  • FIG. 14b is a schematic diagram of forming a drain connection layer in the semiconductor structure in FIG. 13b .
  • FIG. 15a is a schematic diagram of removing the drain connection layer in the isolation trench in FIG. 14a.
  • FIG. 15b is a schematic diagram of removing the drain connection layer in the isolation trench in FIG. 14b.
  • FIG. 16a is a schematic diagram of forming a fifth oxide layer in the semiconductor structure in FIG. 15a.
  • FIG. 16b is a schematic diagram of forming a fifth oxide layer in the semiconductor structure in FIG. 15b.
  • FIG. 17 is a top view of the semiconductor structure in FIG. 16a and FIG. 16b to form a dielectric layer and a bit line contact plug hole.
  • Fig. 17a is a sectional view along A-A in Fig. 17 .
  • Fig. 17b is a cross-sectional view along B-B in Fig. 17 .
  • FIG. 18a is a schematic diagram of the semiconductor structure in FIG. 17a forming a bit line contact plug.
  • FIG. 18b is a schematic diagram of the semiconductor structure in FIG. 17b forming bit line contact plugs.
  • FIG. 19 is a top view of the semiconductor structure in FIG. 18a and FIG. 18b forming a second bit line.
  • Fig. 19a is a sectional view along A-A in Fig. 19 .
  • Fig. 19b is an enlarged view at point C in Fig. 19a.
  • Fig. 19c is a cross-sectional view along B-B in Fig. 19 .
  • FIG. 20 is a schematic cross-sectional view of a semiconductor structure along a second horizontal direction in some other embodiments.
  • Example embodiments will now be described more fully with reference to the accompanying drawings.
  • Example embodiments may, however, be embodied in many forms and should not be construed as limited to the embodiments set forth herein; rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the concept of example embodiments to those skilled in the art.
  • the same reference numerals in the drawings denote the same or similar structures, and thus their detailed descriptions will be omitted.
  • plural means at least two, such as two, three, etc., unless otherwise specifically defined.
  • “Above” and “below” are technical terms indicating orientation, and these technical terms are for clarity of description only and do not have a limiting effect.
  • Embodiments of the present disclosure provide a method for fabricating a semiconductor structure. As shown in FIGS. 1 to 20 , wherein FIG. 1 shows a flow chart of a method for fabricating a semiconductor structure according to an embodiment of the present disclosure. 2 to 19c show schematic structural views of semiconductor structures in different fabrication stages in some embodiments of the present disclosure. FIG. 20 shows a schematic diagram of semiconductor structures according to other embodiments of the present disclosure. As shown in FIG. 1, the method for preparing a semiconductor structure in an embodiment of the present disclosure includes:
  • Step S200 providing a semiconductor substrate 10 , and forming a first bit line 101 in the semiconductor substrate 10 .
  • Step S400 forming a support layer 20 on the semiconductor substrate 10, the support layer 20 includes a first oxide layer 201, a first sacrificial layer 202, a second oxide layer 203, and a second sacrificial layer stacked on the semiconductor substrate 10 in sequence 204 , a third oxide layer 205 , a third sacrificial layer 206 and a fourth oxide layer 207 .
  • Step S600 forming an active pillar 30 penetrating through the support layer 20 in the vertical direction Z at a position corresponding to the first bit line 101 on the support layer 20 .
  • Step S800 removing the first sacrificial layer 202 and the third sacrificial layer 206 to form the first trenches 60 respectively.
  • Step S1000 Etching and removing part of the circumferential wall of the active column 30 from each first trench 60 to form a first annular groove 301 surrounding the active column 30, and in the vertical direction Z, the size of the first annular groove 301 is larger than The size of the first trench 60 .
  • Step S1200 forming a P-type filler 40 in each first annular groove 301 .
  • Step S1400 forming a semiconductor oxide layer 50 on each P-type filling 40, in the vertical direction Z, the size of the semiconductor oxide layer 50 is not smaller than the size of the first trench 60 and smaller than the size of the P-type filling 40 .
  • Step S1600 forming a word line layer 70 in each first trench 60 .
  • Step S1800 removing the second sacrificial layer 204 to form a second trench 80 .
  • Step S2000 forming a drain connection layer 90 in the second trench 80 .
  • the manufacturing method of the semiconductor structure of the present disclosure by forming the P-type filler 40 in the first annular groove 301 of the active pillar 30, and forming a semiconductor oxide layer between the P-type filler 40 and the word line layer 70 50, so that the P-type filler 40 located between the semiconductor oxide layer 50 and the active pillar 30 in the vertical direction Z forms a charge storage structure S, so that charges can be stored in the charge storage structure S, avoiding the setting of capacitors .
  • the method realizes the double-layer stacking of the charge storage structure S in the vertical direction Z, increases the charge storage density, and further reduces the critical size of the semiconductor device.
  • Step S200 providing a semiconductor substrate 10 , and forming a first bit line 101 in the semiconductor substrate 10 .
  • the material of the semiconductor substrate 10 in the embodiment of the present disclosure may be silicon, silicon carbide, silicon nitride, silicon-on-insulator, silicon-on-insulator stack, silicon germanium-on-insulator, silicon germanium-on-insulator, or germanium-on-insulator, etc. There are no special restrictions.
  • N-type doping is performed on the semiconductor substrate 10 to form a first bit line 101 .
  • the first bit line 101 can be formed by implanting N-type dopant ions such as P and As into the semiconductor substrate 10 through an ion implantation process.
  • the number of first bit lines 101 may be multiple, and each first bit line 101 may extend along the second horizontal direction Y. It may also be understood that a plurality of first bit lines 101 are formed on the semiconductor substrate 10 An N-type doped region extending along the second direction.
  • Step S400 forming a support layer 20 on the semiconductor substrate 10, the support layer 20 includes a first oxide layer 201, a first sacrificial layer 202, a second oxide layer 203, and a second sacrificial layer stacked on the semiconductor substrate 10 in sequence 204 , a third oxide layer 205 , a third sacrificial layer 206 and a fourth oxide layer 207 .
  • the first oxide layer 201, the first sacrificial layer 202, the second oxide layer 203, the second sacrificial layer 204, the third oxide layer 205, the third sacrificial layer 206 and the fourth oxide layer 207 It is a stacked structure along the vertical direction Z formed sequentially by a deposition process.
  • the material of the first oxide layer 201 , the second oxide layer 203 , the third oxide layer 205 and the fourth oxide layer 207 includes at least one of silicon oxide and silicon oxycarbide.
  • the material of the first sacrificial layer 202 and the third sacrificial layer 206 can be at least one of silicon nitride or silicon oxynitride, that is, the material of the first sacrificial layer 202 and the third sacrificial layer 206 can be the same.
  • the material of the second sacrificial layer 204 may include polysilicon.
  • the material of the second sacrificial layer 204 is different from that of the first sacrificial layer 202 and the third sacrificial layer 206, so that the second sacrificial layer 204, the first sacrificial layer 202, and the third sacrificial layer 206 have different etching selectivity ratios, so that When the first sacrificial layer 202 and the third sacrificial layer 206 are etched in a subsequent process, the second sacrificial layer 204 is retained.
  • first oxide layer 201 is located on the semiconductor substrate 10
  • first sacrificial layer 202 is located on the first oxide layer 201
  • the semiconductor substrate 10 is located under the first oxide layer 201
  • the first oxide layer 201 is located under the first sacrificial layer 202 .
  • the stacking direction of each layer in the supporting layer 20 is the vertical direction Z, therefore, the above-mentioned technical terms “upper” and “lower” can be understood as the relative positional relationship in the vertical direction Z.
  • first horizontal direction X and the second horizontal direction Y" in the embodiments of the present disclosure can be understood as two horizontal directions perpendicular to the vertical direction Z, between the first horizontal direction X and the second horizontal direction Y There is an included angle, that is, the two horizontal directions are not parallel.
  • first horizontal direction X and the second horizontal direction Y can be perpendicular to each other.
  • Step S600 forming an active pillar 30 penetrating through the support layer 20 in the vertical direction Z at a position corresponding to the first bit line 101 on the support layer 20 .
  • a first hard mask layer 210 is formed on the fourth oxide layer 207.
  • a mask pattern for filling holes 211 is formed on the first hard mask layer 210.
  • the mask pattern of the filling hole 211 corresponds to the position of the first bit line 101
  • the supporting layer 20 is etched according to the mask pattern to form the filling hole 211 penetrating the supporting layer 20 in the vertical direction Z, that is, the filling hole 211 is vertically
  • the vertical direction Z extends from the fourth oxide layer 207 to the surface of the first bit line 101 .
  • the first hard mask layer 210 located on the fourth oxide layer 207 is removed, and the active pillar 30 is formed in the filling hole 211. Therefore, the active pillar 30 is in the vertical direction Z through the support layer 20 .
  • the active column 30 is formed by a selective epitaxial growth process (Selective Epitaxial Growth, SEG), and the active column 30 is formed of an N-type doped material, such as an N-type silicon column, that is, doped with P or As silicon, the material of the active pillar 30 can be the same as that of the first bit line 101 , of course, it can also be different, and there is no special limitation here.
  • SEG Selective Epitaxial Growth
  • Step S800 removing the first sacrificial layer 202 and the third sacrificial layer 206 to form the first trenches 60 respectively.
  • the first sacrificial layer 202 and the third sacrificial layer 206 are removed by an etching process to form a first trench 60 .
  • the first sacrificial layer 202 and the third sacrificial layer 206 can be removed by using a wet etching process.
  • the wet etching process can use concentrated sulfuric acid and hydrogen peroxide as etchant, and the etching degree can be controlled by adjusting the concentration of the etchant. , and further control the etching precision of the first sacrificial layer 202 and the third sacrificial layer 206 .
  • Those skilled in the art can adjust the etching parameters according to the actual situation, and there is no special limitation here.
  • the manufacturing method of the semiconductor structure according to the embodiment of the present disclosure further includes step S700: forming an isolation trench 100 extending along the first horizontal direction X in the support layer 20, the isolation trench 100 is formed from The fourth oxide layer 207 extends to the top surface of the first oxide layer 201 , and the isolation trench 100 is located between two adjacent active pillars 30 in the second horizontal direction Y.
  • a second hard mask layer 212 is formed on the fourth oxide layer 207, and a mask pattern of the isolation trench 100 is formed on the second hard mask layer 212, the mask pattern extending along the first horizontal direction X , according to the mask pattern, the support layer 20 can be etched by wet etching process, from the fourth oxide layer 207 to the upper surface of the first oxide layer 201 to form the isolation groove 100, so that the isolation groove 100 is located at the second level between two adjacent active pillars 30 in the direction Y.
  • Step S1000 Etching and removing part of the circumferential wall of the active column 30 from each first trench 60 to form a first annular groove 301 surrounding the active column 30, and in the vertical direction Z, the size of the first annular groove 301 is larger than The size of the first trench 60 .
  • the peripheral wall of the active column 30 exposed to the first trench 60 is etched, so that the section of the active column 30 corresponding to each first trench 60 along the vertical direction Z Form a "concave" shape.
  • wet etching may be used to etch the peripheral wall of the first trench 60
  • the etchant may be tetramethyl ammonium hydroxide (Tetramethyl ammonium hydroxide, TMAH).
  • TMAH tetramethyl ammonium hydroxide
  • the first annular groove 301 close to the substrate 10 is in the vertical direction Z
  • the two ends of the groove correspond to the first oxide layer 201 and the second oxide layer 203 respectively, and the two ends of the first annular groove 301 away from the substrate 10 in the vertical direction Z correspond to the third oxide layer 205 and the fourth oxide layer 207 respectively.
  • Step S1200 forming a P-type filler 40 in each first annular groove 301 .
  • P-type fillers 40 are filled in the two first annular grooves 301 of each active pillar 30, and the material of the P-type fillers 40 can be P-type doped silicon, such as doped Silicon material doped with B.
  • the P-type filling 40 can be formed by a process of selective epitaxial growth (SEG).
  • Step S1400 forming a semiconductor oxide layer 50 on each P-type filling 40, in the vertical direction Z, the size of the semiconductor oxide layer 50 is not smaller than the size of the first trench 60 and smaller than the size of the P-type filling 40 .
  • forming a semiconductor oxide layer 50 on each P-type filling 40 may include: oxidizing each P-type filling 40 to a predetermined thickness, forming a semiconductor oxide layer 50 The orthographic projection of the first trench 60 on the semiconductor oxide layer 50 completely overlaps with the semiconductor oxide layer 50 or is located in the semiconductor oxide layer 50 . That is, the semiconductor oxide layer 50 is formed in-situ in the P-type filler 40 to improve the stability of the junction between the P-type filler 40 and the semiconductor oxide layer 50 .
  • the predetermined thickness of the semiconductor oxide layer 50 is smaller than the thickness of the P-type filler 40 .
  • the predetermined thickness refers to the dimension of the surface of the semiconductor oxide layer 50 facing the first trench 60 in a direction close to the central axis L of the active pillar 30 . That is, there is a P-type filler 40 between the semiconductor oxide layer 50 and the active pillar 30 .
  • the size of the semiconductor oxide layer 50 can be equal to the size of the first trench 60, or larger than the size of the first trench 60 and smaller than the size of the P-type filling 40, so that in the vertical direction Z In the direction Z, the P-type filler 40 between the semiconductor oxide layer 50 and the active pillar 30 forms a charge storage structure S.
  • the charge storage structure S is not strictly located between the semiconductor oxide layer 50 and the active column 30 in the vertical direction Z, and may also extend at least partially in the direction close to the semiconductor oxide layer 50 in the vertical direction Z. .
  • the charge storage structure S functions as a capacitor in a traditional semiconductor structure, and can store and release charges. Therefore, the semiconductor structure prepared by this method does not have a capacitor, and the size of the semiconductor device can be further reduced.
  • forming the semiconductor oxide layer 50 ′ on each P-type filling 40 includes: forming the semiconductor oxide layer 50 ′ on the surface of the P-type filling 40 exposed in the first trench 60 , In the vertical direction Z, the size of the semiconductor oxide layer 50 ′ is equal to the size of the first trench 60 .
  • the semiconductor oxide layer 50 ′ is not formed in situ by oxidation of the P-type filler 40 , but in each first trench 60 , using an external Materials are grown on the surface of the P-type filler 40 to form a semiconductor oxide layer 50'.
  • the semiconductor oxide layer 50' may be grown by selective epitaxy (SEG).
  • SEG selective epitaxy
  • the size of the semiconductor oxide layer 50' in the vertical direction Z is equal to the size of the first trench 60 in the vertical direction Z. In this way, the size of the semiconductor oxide layer 50' can be controlled more precisely.
  • the portion of the P-type dopant located between the semiconductor oxide layer 50' and the active pillar 30 also constitutes the charge storage structure S.
  • the charge storage structure S is not strictly located between the semiconductor oxide layer 50 ′ and the active pillar 30 in the vertical direction Z, and may also extend in a direction close to the semiconductor oxide layer 50 ′ in the vertical direction Z. At least in part, as shown in Figure 20.
  • the function of the charge storage structure S is the same as that in the above-mentioned embodiments, and will not be repeated here.
  • Step S1600 forming a word line layer 70 in each first trench 60 .
  • word line layers 70 are respectively formed in the two first trenches 60 by a deposition process. And the word line layer 70 is connected to the semiconductor oxide layer 50 .
  • the material of the word line layer 70 may include at least one of tungsten, tantalum, gold, silver and ruthenium.
  • the isolation trench 100 is formed in step S700 , when the word line layer 70 is formed by a deposition process, the material of the word line layer 70 will also be formed in the isolation trench 100 and on the fourth oxide layer 207 .
  • the material of the word line layer 70 deposited on the surface of the fourth oxide layer 207 and the material of the word line layer 70 in the isolation trench 100 are removed by etching.
  • Step S1800 removing the second sacrificial layer 204 to form a second trench 80 .
  • the second sacrificial layer 204 is removed by an etching process to expose the active pillar 30 in the second trench 80 .
  • the etching process may be a wet etching process.
  • Step S2000 forming a drain connection layer 90 in the second trench 80 .
  • a drain connection layer 90 is formed in the second trench 80 by a deposition process. And the drain connection layer 90 is connected to the active pillar 30 .
  • the material of the drain connection layer 90 may include at least one of tungsten, tantalum, gold, silver and ruthenium.
  • the conductive material of the drain connection layer 90 is also deposited in the isolation trench 100 and on the fourth oxide layer 207, therefore, As shown in FIGS. 15 a and 15 b , after forming the drain connection layer 90 , the conductive material of the drain connection layer 90 located in the isolation trench 100 and the fourth oxide layer 207 is removed.
  • Step S2200 forming the fifth oxide layer 208 on the top of the fourth oxide layer 207 and the active pillar 30 .
  • the fifth oxide layer 208 may be formed on the upper surface of the fourth oxide layer 207 by a deposition process, and the material of the fifth oxide layer 208 is also filled in the isolation trench 100 .
  • the thickness of the fifth oxide layer 208 may be greater than the thickness of the fourth oxide layer 207, so that the subsequently formed bit line contact plug hole 110 has a greater depth, thereby enabling the setting of the bit line contact plug 120. It is more stable and improves the stability of the performance of the semiconductor structure.
  • the material of the fifth oxide layer 208 may include at least one of silicon oxide and silicon oxycarbide.
  • Step S2400 forming a dielectric layer 209 on the fifth oxide layer 208;
  • a dielectric layer 209 is formed on the fifth oxide layer 208 by a deposition process.
  • the material of the dielectric layer 209 may include at least one of silicon nitride and silicon oxynitride.
  • Step S2600 forming a bit line contact plug hole 110 connected to the active pillar 30 in the fifth oxide layer 208 and the dielectric layer 209 , and forming a bit line contact plug 120 in the bit line contact plug hole 110 .
  • bit line contact plug hole 110 is formed by using a deposition process.
  • a bit line contact plug 120 is formed in the plug hole 110 , and then the surface of the dielectric layer 209 and the surface of the bit line contact plug 120 may be ground flat by a chemical mechanical polishing process.
  • the material of the bit line contact plug 120 may be at least one of tungsten, tantalum, gold, silver and ruthenium.
  • Step S2800 forming a second bit line 130 on the dielectric layer 209 , and connecting the second bit line 130 to the bit line contact plug 120 .
  • the material of the second bit line 130 is deposited on the dielectric layer 209 by a deposition process to form a second bit line material layer, and the second bit line contact plug 120 is retained by an etching process.
  • the second bit line material layer forms the second bit line 130 .
  • the orthographic projection of the second bit line 130 on the semiconductor substrate 10 at least partially overlaps with the first bit line 101 .
  • the orthographic projection of the second bit line 130 on the semiconductor substrate 10 completely overlaps the first bit line 101 or the first bit line 101 is located within the orthographic projection of the second bit line 130 on the semiconductor substrate 10 .
  • the second bit lines 130 extend along the second horizontal direction Y, and the plurality of second bit lines 130 are arranged at intervals along the first horizontal direction X.
  • the manufacturing method of the semiconductor structure in the embodiment of the present disclosure by forming the P-type filling 40 in the first annular groove 301 of the active pillar 30, and forming a semiconductor oxide between the P-type filling 40 and the word line layer 70
  • the material layer 50, 50', so that the P-type filler 40 located between the semiconductor oxide layer 50 and the active pillar 30 in the vertical direction Z forms a charge storage structure S, and charges can be stored in the charge storage structure S, A portion of the active pillar 30 corresponding to the P-type filling 40 forms a bridge.
  • the charge storage structure S in the embodiment of the present disclosure functions as a capacitor, and the semiconductor structure prepared by the method of the embodiment of the present disclosure does not need to be provided with a capacitor, and the size of the semiconductor structure can be reduced.
  • the method realizes the double-layer stacking of the charge storage structure S in the vertical direction Z, increases the charge storage density, and further reduces the critical size of small semiconductor devices.
  • a semiconductor structure is provided.
  • the semiconductor structure is prepared by the method of any of the above-mentioned embodiments.
  • the semiconductor structure includes: a semiconductor substrate 10, a functional layer and a semiconductor pillar.
  • the semiconductor substrate 10 has a first bit line 101 .
  • the functional layer is disposed on the semiconductor substrate 10, and the functional layer includes a first oxide layer 201, a word line layer 70, a second oxide layer 203, a drain connection layer 90, a third oxide layer 205, and a word line layer 70 stacked in sequence. and the fourth oxide layer 207 .
  • the semiconductor column penetrates through the functional layer in the vertical direction Z at a position corresponding to the first bit line 101 .
  • the semiconductor column includes: an active column 30 , a P-type filler 40 and a semiconductor oxide layer 50 .
  • the materials of the P-type filler 40 and the semiconductor oxide layer 50 are the same as those in the method embodiment, and will not be repeated here.
  • the active pillar 30 includes two pillars 302 integrally connected in the vertical direction Z, and the junction of the two pillars 302 is located at the drain connection layer 90 , and the two ends of each pillar 302 There is a first annular groove 301 surrounding the cylinder 302 between the two parts.
  • the P-type filler 40 is disposed in the first annular groove 301 of each pillar 302 .
  • the semiconductor oxide layer 50 is disposed on each P-type filling 40 and connected to the corresponding word line layer 70. In the vertical direction Z, the size of the semiconductor oxide layer 50 is not smaller than the size of the corresponding word line layer 70 and smaller than the size of the corresponding P-type filler 40 .
  • each semiconductor oxide layer 50 is disposed in the P-type filling 40, and the orthographic projection of each word line layer 70 on the semiconductor oxide layer 50 corresponds to the corresponding The semiconductor oxide layer 50 completely overlaps or is located in the semiconductor oxide layer 50 .
  • the cross-section of the P-type filler 40 in the vertical direction Z is "concave". Therefore, in the vertical direction Z, the P-type filling 40 between the semiconductor oxide layer 50 and the active pillar 30 forms a charge storage structure S. Referring to FIG.
  • each semiconductor oxide layer 50 is disposed between the corresponding word line layer 70 and the P-type filling 40, and in the vertical direction Z, the semiconductor oxide layer 50 The size of is equal to the size of the corresponding word line layer 70 .
  • the P-type filler 40 located between the semiconductor oxide layer 50 and the active pillar 30 also forms the charge storage structure S in the vertical direction Z.
  • the semiconductor structure of the disclosed embodiment further includes: a fifth oxide layer 208 , a dielectric layer 209 , a bit line contact plug 120 and a second bit line 130 .
  • the fifth oxide layer 208 is disposed on the fourth oxide layer 207
  • the dielectric layer 209 is disposed on the fifth oxide layer 208
  • the bit line contact plug 120 penetrates the fifth oxide layer 208 and the fifth oxide layer 208.
  • the second bit line 130 is disposed on the dielectric layer 209 and connected to the bit line contact plug 120 .
  • the orthographic projection of the second bit line 130 on the semiconductor substrate 10 completely overlaps the first bit line 101 or the first bit line 101 is located within the orthographic projection of the second bit line 130 on the semiconductor substrate 10 .
  • each first bit line 101 is arranged along the first horizontal direction X.
  • Two horizontal direction Y extends.
  • FIG. 19 a and FIG. 19 b there are multiple semiconductor pillars distributed on the first bit line 101 , and the first horizontal direction X and the second horizontal direction Y are not parallel.
  • the functional layer further includes an isolation layer 140 extending along the first horizontal direction X, and the isolation layer 140 extends from the fourth oxide layer 207 to the first oxide layer 201.
  • the top surface, and the isolation layer 140 is located between two adjacent semiconductor pillars in the second horizontal direction Y to isolate the adjacent semiconductor pillars in the second horizontal direction Y.
  • the charge storage structure S due to the existence of the charge storage structure S, the charge can be stored in the charge storage structure S, and the charge storage structure S plays the role of a capacitor, so the semiconductor structure of the embodiment of the present disclosure does not need to set a capacitor, and can Reduce the size of semiconductor structures.
  • the charge storage structure S in the semiconductor structure of the embodiment of the present disclosure implements double-layer stacking in the vertical direction Z, which increases the charge storage density and further reduces the critical dimensions of small semiconductor devices.

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Abstract

一种半导体结构的制备方法和半导体结构。该方法包括：提供半导体衬底，形成第一位线；半导体衬底上形成支撑层，包括堆叠的第一氧化层、第一牺牲层、第二氧化层、第二牺牲层、第三氧化层、第三牺牲层和第四氧化层；在对应第一位线的位置形成贯穿支撑层的有源柱；去除第一和第三牺牲层，形成第一沟槽；去除有源柱的周向壁，形成第一环形槽，在竖直方向，第一环形槽大于第一沟槽的尺寸；在第一环形槽中形成P型填充物；于P型填充物形成半导体氧化物层，在竖直方向，半导体氧化物层的尺寸不小于第一沟槽的且小于P型填充物的尺寸；在第一沟槽中形成字线层；去除第二牺牲层形成第二沟槽并形成漏极连接层。

Description

半导体结构的制备方法及半导体结构
交叉引用
本公开要求于2021年11月15日提交的申请号为202111346529.5、名称为“半导体结构的制备方法及半导体结构”的中国专利申请的优先权，该中国专利申请的全部内容通过引用全部并入本文。
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构的制备方法及半导体结构。
背景技术
随着半导体行业的发展，半导体器件关键尺寸不断减小，在相关技术中，动态随机存取存储器(DRAM)中已经开始使用全环栅晶体管(Gate all around Field Effect Transistors,GAAFET)，虽然在一定程度上能够减小半导体器件中线宽的尺寸，但是仍然需要连接电容器。而由于电容器的存在，又极大地限制了线宽尺寸的减小程度，对于半导体器件关键尺寸的减小仍然不是十分理想。
发明内容
本公开实施例提供了一种半导体结构的制备方法，使半导体结构在不具有电容器的情况下，仍然能够存储电荷，实现了半导体器件的尺寸的进一步减小。
本公开实施例还提供了一种半导体结构，不具有电容器，仍然能够存储电荷，并且尺寸减小。
根据本公开的一方面，提供了一种半导体结构的制备方法，包括：提供半导体衬底，所述半导体衬底内形成有第一位线；在所述半导体衬底上形成支撑层，所述支撑层包括在所述半导体衬底上依序堆叠的第一氧化层、第一牺牲层、第二氧化层、第二牺牲层、第三氧化层、第三牺牲层和第四氧化层；在所述支撑层的对应所述第一位线的位置形成有于竖直方向上贯穿所述支撑层的有源柱；去除所述第一牺牲层和所述第三牺牲层，分别形成第一沟槽；自每个所述第一沟槽蚀刻去除所述有源柱的部分周向壁，形成环绕所述有源柱的第一环形槽，且在所述竖直方向上，所述第一环形槽的尺寸大于所述第一沟槽的尺寸；在每个所述第一环形槽中形成P型填充物；于每个所述P型填充物形成半导体氧化物层，在所述竖直方向上，所述半导体氧化物层的尺寸不小于所述第一沟槽的尺寸且小于所述P型填充物的尺寸；在每个所述第一沟槽中形成字线层；去除所述第二牺牲层，形成第二沟槽；以及在所述第二沟槽中形成漏极连接层。根据本公开的示例性实施方式，所述方法还包括： 在所述第四氧化层以及所述有源柱的顶端形成第五氧化层；在所述第五氧化层上形成介质层；在所述第五氧化层以及所述介质层中形成与所述有源柱连通的位线接触插塞孔，并在所述位线接触插塞孔中形成位线接触插塞；在所述介质层上形成第二位线，所述第二位线与所述位线接触插塞连接。
根据本公开的示例性实施方式，所述第一位线的数量为多个，且多个所述第一位线在第一水平方向上间隔设置，每个所述第一位线沿第二水平方向延伸，所述有源柱的数量为多个，且分布于所述第一位线上；其中，所述第一水平方向和所述第二水平方向不平行。
根据本公开的示例性实施方式，在形成所述第一沟槽之前还包括：在所述支撑层中形成沿所述第一水平方向延伸的隔离槽，所述隔离槽自所述第四氧化层延伸至所述第一氧化层的顶表面，且所述隔离槽位于在所述第二水平方向上相邻的两个所述有源柱之间。
根据本公开的示例性实施方式，在每个所述第一沟槽中形成字线层的同时，在所述隔离槽中也形成所述字线层的材料，之后再去除位于所述隔离槽中的所述字线层的材料。
根据本公开的示例性实施方式，在所述第二沟槽中形成所述漏极连接层的同时，在所述隔离槽中也形成漏极连接层的材料，之后再去除位于所述隔离槽中的所述漏极连接层的材料。
根据本公开的示例性实施方式，所述第五氧化层还填充于所述隔离槽中。
根据本公开的示例性实施方式，所述第一氧化层、所述第二氧化层、所述第三氧化层、所述第四氧化层和所述第五氧化层的材质包括氧化硅和碳氧化硅中的至少一种。
根据本公开的示例性实施方式，所述于每个所述P型填充物形成半导体氧化物层包括：对每个所述P型填充物氧化至一预设厚度，形成所述半导体氧化物层，所述第一沟槽在所述半导体氧化物层的正投影与所述半导体氧化物层完全重叠或位于所述半导体氧化物层中。
根据本公开的示例性实施方式，所述预设厚度小于所述P型填充物的厚度。
根据本公开的示例性实施方式，所述于每个所述P型填充物形成半导体氧化物层包括：在裸露于所述第一沟槽的所述P型填充物的表面形成所述半导体氧化物层，在所述竖直方向上，所述半导体氧化物层的尺寸等于所述第一沟槽的尺寸。
根据本公开的示例性实施方式，所述有源柱的材质为N型硅柱，所述P型填充物的材质为P型掺杂硅。
根据本公开的示例性实施方式，所述字线层和所述漏极连接层的材质包括：钨、钽、金、银和钌中的至少一种。
根据本公开的示例性实施方式，所述有源柱以及所述P型填充物的形成工艺包括选择性外延生长工艺。
根据本公开的另一方面，提供一种半导体结构，所述半导体结构由上述任一实施方式的方法制备；所述半导体结构包括：半导体衬底，具有第一位线；功能层，设于所述半导体衬底上，所述功能层包括依序堆叠的第一氧化层、字线层、第二氧化层、漏极连接层、第三氧化层、字线层和第四氧化层；以及半导体柱，在对应所述第一位线的位置，于竖直方向上贯穿于所述功能层，所述半导体柱包括：有源柱，包括两个在所述竖直方向上一体连接的柱体，且两个所述柱体的连接处位于所述漏极连接层，每个所述柱体的两端部之间具有环绕所述柱体的第一环形槽；P型填充物，设于每个所述柱体的所述第一环形槽中；半导体氧化物层，设于每个所述P型填充物，且连接于对应的所述字线层，在所述竖直方向上，所述半导体氧化物层的尺寸不小于对应的所述字线层的尺寸且小于对应的所述P型填充物的尺寸。
根据本公开的示例性实施方式，每个所述半导体氧化物层设于所述P型填充物中，且每个所述字线层在所述半导体氧化物层的正投影与对应的所述半导体氧化物层完全重叠或位于所述半导体氧化物层中。
根据本公开的示例性实施方式，每个所述半导体氧化物层设于对应的所述字线层与所述P型填充物之间，且在所述竖直方向上，所述半导体氧化物层的尺寸等于对应的所述字线层的尺寸。
根据本公开的示例性实施方式，所述半导体结构还包括：第五氧化层，设于所述第四氧化层上；介质层，设于所述第五氧化层上；位线接触插塞，穿设于所述第五氧化层和所述介质层中，并与所述有源柱的顶端连接；以及第二位线，设于所述介质层上，与所述位线接触插塞连接。
根据本公开的示例性实施方式，所述第一位线的数量为多个，且多个所述第一位线在第一水平方向上间隔设置，每个所述第一位线沿第二水平方向延伸，所述半导体柱的数量为多个，且分布于所述第一位线上；其中，所述第一水平方向和所述第二水平方向不平行。
根据本公开的示例性实施方式，在所述功能层中还包括沿第一水平方向延伸的隔离层，所述隔离层自所述第四氧化层延伸至所述第一氧化层的顶表面，且所述隔离层位于在所述第二水平方向上相邻的两个所述半导体柱之间。
由上述技术方案可知，本公开具备以下优点和积极效果中的至少之一：
在本公开的半导体结构的制备方法中，通过在有源柱的第一环形槽中形成P型填充物，并且在P型填充物与字线层之间形成半导体氧化物层，使得在竖直方向上位于半导体氧化物层与有源柱之间的P型填充物形成电荷存储结构，因此电荷能够存储在该电荷存储结构中，避免了设置电容器。另外，该方法实现了这种电荷存储结构在竖直方向上的双层 堆叠，提高了电荷存储密度，进一步缩了小半导体器件的关键尺寸。
附图说明
通过参照附图详细描述其示例实施方式，本公开的上述和其它特征及优点将变得更加明显。
图1为本公开一些示例性实施例的半导体结构的制备方法的流程图。
图2为本公开一些示例性实施例的半导体衬底的俯视图。
图2a为图2中沿A-A的剖面图。
图2b为图2中沿B-B的剖面图。
图3为本公开一些实施例的在半导体衬底上形成支撑层的俯视图。
图3a为图3中沿A-A的剖面图。
图3b为图3中沿B-B的剖面图。
图4为本公开一些实施例的在支撑层上形成填充孔的俯视图。
图4a为图4中沿A-A的剖面图。
图4b为图4中沿B-B的剖面图。
图5为本公开一些实施例的在填充孔填充有源柱的俯视图。
图5a为图5中沿A-A的剖面图。
图5b为图5中沿B-B的剖面图。
图6为本公开一些实施例的在支撑层中形成隔离槽的俯视图。
图6a为图6中沿A-A的剖面图。
图6b为图6中沿B-B的剖面图。
图7a为图6a中的半导体结构去除第一牺牲层和第三牺牲层分别形成第一沟槽的示意图。
图7b为图6b中的半导体结构去除第一牺牲层和第三牺牲层分别形成第一沟槽的示意图。
图8a为图7a中的半导体结构形成第一环形槽的示意图。
图8b为图7b中的半导体结构形成第一环形槽的示意图。
图9a为图8a中的半导体结构形成P型填充物的示意图。
图9b为图8b中的半导体结构形成P型填充物的示意图。
图10a为图9a中的半导体结构形成半导体氧化物层的示意图。
图10b为图9b中的半导体结构形成半导体氧化物层的示意图。
图11a为图10a中的半导体结构形成字线层的示意图。
图11b为图10b中的半导体结构形成字线层的示意图。
图12a为图11a中的半导体结构去除隔离槽中的字线层的示意图。
图12b为图11b中的半导体结构去除隔离槽中的字线层的示意图。
图13a为图12a中的半导体结构去除第二牺牲层的示意图。
图13b为图12b中的半导体结构去除第二牺牲层的示意图。
图14a为图13a中的半导体结构形成漏极连接层的示意图。
图14b为图13b中的半导体结构形成漏极连接层的示意图。
图15a为图14a中的去除隔离槽中的漏极连接层的示意图。
图15b为图14b中的去除隔离槽中的漏极连接层的示意图。
图16a为图15a中的半导体结构形成第五氧化层的示意图。
图16b为图15b中的半导体结构形成第五氧化层的示意图。
图17为图16a和图16b中的半导体结构形成介质层和位线接触插塞孔的俯视图。
图17a为图17中沿A-A的剖面图。
图17b为图17中沿B-B的剖面图。
图18a为图17a中的半导体结构形成位线接触插塞的示意图。
图18b为图17b中的半导体结构形成位线接触插塞的示意图。
图19为图18a和图18b中的半导体结构形成第二位线的俯视图。
图19a为图19中沿A-A的剖面图。
图19b为图19a中C处的放大图。
图19c为图19中沿B-B的剖面图。
图20为另一些实施例中的半导体结构沿第二水平方向的剖面示意图。
附图标记说明：
10、半导体衬底；101、第一位线；20、支撑层；201、第一氧化层；202、第一牺牲层；203、第二氧化层；204、第二牺牲层；205、第三氧化层；206、第三牺牲层；207、第四氧化层；208、第五氧化层；209、介质层；210、第一硬掩膜层；211、填充孔；212、第二硬掩膜层；30、有源柱；301、第一环形槽；302、柱体；40、P型填充物；50、50’、半导体氧化物层；60、第一沟槽；70、字线层；80、第二沟槽；90、漏极连接层；100、隔离槽；110、位线接触插塞孔；120、位线接触插塞；130、第二位线；140、隔离层；S、电荷存储结构。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
在对本公开的不同示例性实施方式的下面描述中，参照附图进行，附图形成本公开 的一部分，并且其中以示例方式显示了可实现本公开的多个方面的不同示例性结构。应理解的是，可以使用部件、结构、示例性装置、***和步骤的其他特定方案，并且可在不偏离本公开范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”、“之间”、“之内”等来描述本公开的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本公开的范围内。此外，权利要求书中的术语“第一”、“第二”等仅作为标记使用，不是对其对象的数字限制。
附图中所示的流程图仅是示例性说明，不是必须包括所有的内容和操作/步骤，也不是必须按所描述的顺序执行。例如，有的操作/步骤还可以分解，而有的操作/步骤可以合并或部分合并，因此实际执行的顺序有可能根据实际情况改变。
另外，在本公开的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。“上方”和“下方”是表示方位的技术术语，该技术术语仅仅是为了描述更加清楚，不具有限定作用。
本公开实施例提供了一种半导体结构的制备方法。如图1至图20所示，其中，图1示出了本公开实施例的半导体结构的制备方法的流程图。图2至图19c示出了本公开一些实施例中的半导体结构在不同的制备阶段的结构示意图。图20示出了本公开另一些实施例的半导体结构的示意图。如图1所示，本公开实施例的半导体结构的制备方法包括：
步骤S200：提供半导体衬底10，半导体衬底10内形成第一位线101。
步骤S400：在半导体衬底10上形成支撑层20，支撑层20包括在半导体衬底10上依序堆叠的第一氧化层201、第一牺牲层202、第二氧化层203、第二牺牲层204、第三氧化层205、第三牺牲层206和第四氧化层207。
步骤S600：在支撑层20的对应第一位线101的位置形成有于竖直方向Z上贯穿支撑层20的有源柱30。
步骤S800：去除第一牺牲层202和第三牺牲层206，分别形成第一沟槽60。
步骤S1000：自每个第一沟槽60蚀刻去除有源柱30的部分周向壁，形成环绕有源柱30的第一环形槽301，且在竖直方向Z上，第一环形槽301的尺寸大于第一沟槽60的尺寸。
步骤S1200：在每个第一环形槽301中形成P型填充物40。
步骤S1400：于每个P型填充物40形成半导体氧化物层50，在竖直方向Z上，半导体氧化物层50的尺寸不小于第一沟槽60的尺寸且小于P型填充物40的尺寸。
步骤S1600：在每个第一沟槽60中形成字线层70。
步骤S1800：去除第二牺牲层204，形成第二沟槽80。
步骤S2000：在第二沟槽80中形成漏极连接层90。
在本公开的半导体结构的制备方法中，通过在有源柱30的第一环形槽301中形成P型填充物40，并且在P型填充物40与字线层70之间形成半导体氧化物层50，使得在竖直方向Z上位于半导体氧化物层50与有源柱30之间的P型填充物40形成电荷存储结构S，因此电荷能够存储在该电荷存储结构S中，避免了设置电容器。另外，该方法实现了这种电荷存储结构S在竖直方向Z上的双层堆叠，提高了电荷存储密度，进一步缩小了半导体器件的关键尺寸。
下面对本公开实施例的半导体器件的制备方法进行详细的描述。
步骤S200：提供半导体衬底10，半导体衬底10内形成第一位线101。
本公开实施例的半导体衬底10的材料可以为硅、碳化硅、氮化硅、绝缘体上硅、绝缘体上层叠硅、绝缘体上层叠锗化硅、绝缘体上层锗化硅或绝缘体上层锗等，此处不做特殊限定。
如图2至图2b所示，对半导体衬底10进行N型掺杂形成第一位线101。第一位线101可以通过离子注入工艺向半导体衬底10内注入P、As等N型掺杂离子形成。在一些实施例中，第一位线101的数量可以为多个，且每个第一位线101可以沿第二水平方向Y延伸，也可以理解为，在半导体衬底10上形成了多个沿第二方向延伸的N型掺杂区域。
步骤S400：在半导体衬底10上形成支撑层20，支撑层20包括在半导体衬底10上依序堆叠的第一氧化层201、第一牺牲层202、第二氧化层203、第二牺牲层204、第三氧化层205、第三牺牲层206和第四氧化层207。
如图3至图3b所示，第一氧化层201、第一牺牲层202、第二氧化层203、第二牺牲层204、第三氧化层205、第三牺牲层206和第四氧化层207是通过沉积工艺按顺序形成的沿竖直方向Z的堆叠结构。其中，第一氧化层201、第二氧化层203、第三氧化层205和第四氧化层207的材质包括氧化硅和碳氧化硅中的至少一种。第一牺牲层202和第三牺牲层206的材料可以是氮化硅或氮氧化硅中的至少一种，即第一牺牲层202和第三牺牲层206的材质可以相同。而第二牺牲层204的材料可以包括多晶硅。第二牺牲层204的材质与第一牺牲层202、第三牺牲层206的材质不同，可以使第二牺牲层204与第一牺牲层202、第三牺牲层206具有不同的蚀刻选择比，使得在后续工艺中蚀刻第一牺牲层202和第三牺牲层206时，得以保留第二牺牲层204。
需要说明的是，本公开实施例中的“上”和“下”表示半导体结构中不同的组成部分之间的相对位置关系，例如在图3a中，第一氧化层201位于半导体衬底10上，第一牺牲层202位于第一氧化层201上，则半导体衬底10位于第一氧化层201下，第一氧化层201位于第一牺牲层202下。以支撑层20中各个层的堆叠的方向为竖直方向Z，因此，上述的技术术语“上”和“下”可理解为在竖直方向Z上的相对位置关系。另外，本公开实施例中的“第一水平方向X”和第二水平方向Y”可理解为与竖直方向Z垂直 的两个水平方向，第一水平方向X和第二水平方向Y之间具有夹角，即两个水平方向不平行。在一些实施例中，第一水平方向X和第二水平方向Y可以相互垂直。本公开实施例中使用上述表示相对位置关系的术语仅仅是为了便于说明，并不具有限定意义。
步骤S600：在支撑层20的对应第一位线101的位置形成有于竖直方向Z上贯穿支撑层20的有源柱30。
继续参考图3a和图3b，在第四氧化层207上形成第一硬掩膜层210，如图4至图4b所示，在第一硬掩膜层210上形成填充孔211的掩膜图案，该填充孔211的掩膜图案对应第一位线101的位置，并根据掩膜图案蚀刻支撑层20，形成在竖直方向Z上贯穿支撑层20的填充孔211，即填充孔211在竖直方向Z上自第四氧化层207延伸至第一位线101的表面。
如图5至图5b所示，去除位于第四氧化层207上的第一硬掩膜层210，并在填充孔211中形成有源柱30，因此，有源柱30于竖直方向Z上贯穿支撑层20。
在一些实施例中，有源柱30的数量可以为多个，且分布于第一位线101上，即位于第一位线101之上，并与第一位线101连接。因此，在每个沿第二水平方向Y延伸的第一位线101上具有多个有源柱30，在第一水平方向X上也具有多个间隔的有源柱30。有源柱30呈阵列分布。
在一些实施例中，有源柱30通过选择性外延生长的工艺(Selective Epitaxial Growth,SEG)形成，且有源柱30为N型掺杂材料形成，如N型硅柱，即掺杂P或As的硅，有源柱30的材质可以与第一位线101的材质相同，当然也可以不相同，此处不做特殊限定。
步骤S800：去除第一牺牲层202和第三牺牲层206，分别形成第一沟槽60。
如图7a和7b所示，利用蚀刻工艺去除第一牺牲层202和第三牺牲层206，形成第一沟槽60。在一些实施例中，可以采用湿法蚀刻工艺去除第一牺牲层202和第三牺牲层206，湿法蚀刻工艺可以利用浓硫酸和双氧水作为蚀刻剂，通过调整蚀刻剂的浓度，可以控制蚀刻程度，进而控制对第一牺牲层202和第三牺牲层206的蚀刻精度。本领域技术人员可以根据实际情况调整蚀刻参数，此处不做特殊限定。
请参考图6至图6b，在步骤S800之前，本公开实施例的半导体结构的制备方法还包括步骤S700：在支撑层20中形成沿第一水平方向X延伸的隔离槽100，隔离槽100自第四氧化层207延伸至第一氧化层201的顶表面，且隔离槽100位于在第二水平方向Y上相邻的两个有源柱30之间。
具体地，在第四氧化层207上形成第二硬掩膜层212，并在第二硬掩膜层212上形成隔离槽100的掩膜图案，该掩膜图案沿着第一水平方向X延伸，根据该掩膜图案，可以利用湿法蚀刻工艺对支撑层20蚀刻，自第四氧化层207蚀刻至第一氧化层201的上表面，形成隔离槽100，使得隔离槽100位于在第二水平方向Y上相邻的两个有源柱30 之间。
步骤S1000：自每个第一沟槽60蚀刻去除有源柱30的部分周向壁，形成环绕有源柱30的第一环形槽301，且在竖直方向Z上，第一环形槽301的尺寸大于第一沟槽60的尺寸。
如图8a和图8b所示，对有源柱30的裸露于第一沟槽60的周向壁蚀刻，使对应于每个第一沟槽60的有源柱30的部分沿竖直方向Z的截面形成“凹”字形。在一些实施例中，对第一沟槽60的周向壁蚀刻可以采用湿法蚀刻，蚀刻剂可以选用氢氧化四甲铵(Tetramethyl ammonium hydroxide,TMAH)。通过控制蚀刻剂的用量及浓度，可以实现精确地控制第一环形槽301的蚀刻深度及其关键尺寸。本领域技术人员可以根据实际情况选择上述蚀刻工艺，此处不做特殊限定。
在一些实施例中，如图8a和图8b所示，在每个有源柱30中形成的两个第一环形槽301中，靠近衬底10的第一环形槽301在竖直方向Z上的两端分别对应第一氧化层201和第二氧化层203，远离衬底10的第一环形槽301在竖直方向Z上的两端分别对应着第三氧化层205和第四氧化层207。
步骤S1200：在每个第一环形槽301中形成P型填充物40。
如图9a和图9b所示，在每个有源柱30的两个第一环形槽301中填充P型填充物40，该P型填充物40的材料可以是P型掺杂硅，如掺杂有B的硅材料。该P型填充物40可以通过选择性外延生长的工艺(SEG)形成。
步骤S1400：于每个P型填充物40形成半导体氧化物层50，在竖直方向Z上，半导体氧化物层50的尺寸不小于第一沟槽60的尺寸且小于P型填充物40的尺寸。
在一些实施例中，如图10a和图10b所示，于每个P型填充物40形成半导体氧化物层50可以包括：对每个P型填充物40氧化至一预设厚度，形成半导体氧化物层50，第一沟槽60在半导体氧化物层50的正投影与半导体氧化物层50完全重叠或位于半导体氧化物层50中。即在P型填充物40中原位形成半导体氧化物层50，提高P型填充物40与半导体氧化物层50的接合的稳定性。
在一些实施例中，半导体氧化物层50的预设厚度小于P型填充物40的厚度。该预设厚度是指半导体氧化物层50的朝向第一沟槽60的表面向靠近有源柱30的中轴线L的方向的尺寸。即在半导体氧化物层50与有源柱30之间具有P型填充物40。
其中，在竖直方向Z上，半导体氧化物层50的尺寸可以等于第一沟槽60的尺寸，也可以大于第一沟槽60的尺寸并小于P型填充物40的尺寸，使得在竖直方向Z上，位于半导体氧化物层50与有源柱30之间的P型填充物40形成电荷存储结构S。当然，电荷存储结构S并非在竖直方向Z上严格地位于半导体氧化物层50与有源柱30之间，也可以在竖直方向Z上，向靠近半导体氧化物层50的方向延伸至少部分。该电荷存储结构S所起的作用相当于传统半导体结构中的电容器，能够储存以及释放电荷，因此， 通过该方法制备的半导体结构可以不具有电容器，能够实现半导体器件的尺寸的进一步缩小。
在另一些实施例中，于每个P型填充物40形成半导体氧化物层50’包括：在裸露于第一沟槽60的P型填充物40的表面形成半导体氧化物层50’，在竖直方向Z上，半导体氧化物层50’的尺寸等于第一沟槽60的尺寸。
如图20所示，与上述实施例不同的是，半导体氧化物层50’并非是通过P型填充物40经过氧化原位形成的，而是在每个第一沟槽60中，利用外部的材料在P型填充物40的表面生长而形成半导体氧化物层50’。该半导体氧化物层50’可以通过选择性外延生长的工艺(SEG)。且该半导体氧化物层50’在竖直方向Z的尺寸等于第一沟槽60在竖直方向Z的尺寸。如此，能够更加精确地控制半导体氧化物层50’的尺寸。
在竖直方向Z上，P型掺杂物的位于半导体氧化物层50’与有源柱30之间的部分同样构成电荷存储结构S。当然，电荷存储结构S并非在竖直方向Z上严格地位于半导体氧化物层50’与有源柱30之间，也可以在竖直方向Z上，向靠近半导体氧化物层50’的方向延伸至少部分，如图20所示。该电荷存储结构S的作用与上述实施例中的作用相同，此处不再赘述。
步骤S1600：在每个第一沟槽60中形成字线层70。
如图11a和图11b所示，利用沉积工艺在两个第一沟槽60中分别形成字线层70。且字线层70与半导体氧化物层50连接。字线层70的材料可以包括钨、钽、金、银和钌中的至少一种。
请参考图11b，由于在步骤S700中形成了隔离槽100，在利用沉积工艺形成字线层70时，在该隔离槽100中以及第四氧化层207上也会形成字线层70的材料。如图12a和图12b，形成字线层70后，将沉积于第四氧化层207表面的字线层70的材料以及隔离槽100中的字线层70的材料通过蚀刻工艺去除。
步骤S1800：去除第二牺牲层204，形成第二沟槽80。
如图13a和图13b所示，通过蚀刻工艺去除第二牺牲层204，以在第二沟槽80中裸露出有源柱30。该蚀刻工艺可以为湿法蚀刻工艺。
步骤S2000：在第二沟槽80中形成漏极连接层90。
如图14a和图14b所示，利用沉积工艺在第二沟槽80中形成漏极连接层90。且漏极连接层90与有源柱30连接。漏极连接层90的材料可以包括钨、钽、金、银和钌中的至少一种。如图14b所示，由于在第二沟槽80中形成漏极连接层90的同时，在隔离槽100中以及第四氧化层207上也会沉积有漏极连接层90的导电材料，因此，如图15a和15b所示，形成漏极连接层90后，再去除位于隔离槽100中以及第四氧化层207的漏极连接层90的导电材料。
步骤S2200：在第四氧化层207以及有源柱30的顶端形成第五氧化层208。
如图16a和图16b所示，可以利用沉积工艺在第四氧化层207的上表面形成第五氧化层208，同时第五氧化层208的材料也填充于隔离槽100中。在一些实施例中，第五氧化层208的厚度可以大于第四氧化层207的厚度，使后续形成的位线接触插塞孔110具有更大的深度，进而使位线接触插塞120的设置更加稳固，提高半导体结构的性能的稳定性。第五氧化层208的材料可以包括氧化硅和碳氧化硅中的至少一种。
步骤S2400：在第五氧化层208上形成介质层209；
如图17、图17a和图17b所示，利用沉积工艺在第五氧化层208上形成介质层209。介质层209的材料可以包括氮化硅和氮氧化硅中的至少一种。
步骤S2600：在第五氧化层208以及介质层209中形成与有源柱30连通的位线接触插塞孔110，并在位线接触插塞孔110中形成位线接触插塞120。
继续参考图17至图18b，在介质层209的对应有源柱30的位置，蚀刻介质层209和第五氧化层208，形成位线接触插塞孔110，并利用沉积工艺在位线接触插塞孔110中形成位线接触插塞120，之后可以采用化学机械研磨工艺将介质层209的表面与位线接触插塞120的表面磨平。其中，位线接触插塞120的材质可以是钨、钽、金、银和钌中的至少一种。
步骤S2800：在介质层209上形成第二位线130，第二位线130与位线接触插塞120连接。
如图19至图19c所示，利用沉积工艺在介质层209上沉积第二位线130的材料，形成第二位线材料层，再利用蚀刻工艺保留与位线接触插塞120连接部分的第二位线材料层，形成第二位线130。如图19所示，第二位线130在半导体衬底10的正投影与第一位线101至少部分重叠。在一些实施例中，第二位线130在半导体衬底10的正投影与第一位线101完全重叠或者第一位线101位于第二位线130在半导体衬底10的正投影之内。第二位线130沿第二水平方向Y延伸，且多个第二位线130沿第一水平方向X间隔设置。
在本公开实施例的半导体结构的制备方法中，通过在有源柱30的第一环形槽301中形成P型填充物40，并且在P型填充物40与字线层70之间形成半导体氧化物层50、50’，使得在竖直方向Z上位于半导体氧化物层50与有源柱30之间的P型填充物40形成电荷存储结构S，电荷能够存储在该电荷存储结构S中，有源柱30的对应于P型填充物40的部分形成电桥。
当给字线层70和漏极连接层90施加正电压时，会在P型填充物40中的电荷存储结构S中产生电子-空穴对，由于有源柱30中电桥的存在，电子能够离开该电荷存储结构S，而空穴无法离开，同时由于在字线层70上施加正电压，使得P型填充物40的靠近半导体氧化物层50的部分形成反型层，反型层所对应的P型填充物40的部分形成耗尽区，如图19a所示，因此能够将空穴保留在电荷存储结构S中，实现了存储电荷的功 能。当给字线层70施加正电压，而给漏极连接层90施加负电压时，位于电荷存储结构S中的电荷能够被全部抽离，以便于再次进行电荷存储。
因此，本公开实施例中的电荷存储结构S起到了电容器的作用，利用本公开实施例的方法制备的半导体结构无需再设置电容器，能够减小半导体结构的尺寸。另外，该方法实现了这种电荷存储结构S在竖直方向Z上的双层堆叠，提高了电荷存储密度，进一步缩了小半导体器件的关键尺寸。
根据本公开的另一方面，提供了一种半导体结构。半导体结构由上述任一实施例的方法制备。如图19a-19c及图20所示，半导体结构包括：半导体衬底10、功能层和半导体柱。其中，半导体衬底10具有第一位线101。功能层设于半导体衬底10上，功能层包括依序堆叠的第一氧化层201、字线层70、第二氧化层203、漏极连接层90、第三氧化层205、字线层70和第四氧化层207。半导体柱在对应第一位线101的位置，于竖直方向Z上贯穿于功能层。半导体柱包括：有源柱30、P型填充物40和半导体氧化物层50。
本公开实施例中的第一位线101、第一氧化层201、字线层70、第二氧化层203、漏极连接层90、第三氧化层205和第四氧化层207以及有源柱30、P型填充物40和半导体氧化物层50的材质与方法实施例中相同，此处不再赘述。
在一些实施例中，有源柱30包括两个在竖直方向Z上一体连接的柱体302，且两个柱体302的连接处位于漏极连接层90，每个柱体302的两端部之间具有环绕柱体302的第一环形槽301。P型填充物40设于每个柱体302的第一环形槽301中。半导体氧化物层50设于每个P型填充物40，且连接于对应的字线层70，在竖直方向Z上，半导体氧化物层50的尺寸不小于对应的字线层70的尺寸且小于对应的P型填充物40的尺寸。
在一些实施例中，如图19a和图19b所示，每个半导体氧化物层50设于P型填充物40中，且每个字线层70在半导体氧化物层50的正投影与对应的半导体氧化物层50完全重叠或位于半导体氧化物层50中。使得P型填充物40在竖直方向Z的截面呈“凹”字形。因此，在竖直方向Z上，位于半导体氧化物层50与有源柱30之间的P型填充物40形成电荷存储结构S。
在另一些实施例中，如图20所示，每个半导体氧化物层50设于对应的字线层70与P型填充物40之间，且在竖直方向Z上，半导体氧化物层50的尺寸等于对应的字线层70的尺寸。在这些实施例中，在竖直方向Z上，位于半导体氧化物层50与有源柱30之间的P型填充物40也同样形成电荷存储结构S。
本公开实施例的半导体结构还包括：第五氧化层208、介质层209、位线接触插塞120以及第二位线130。如图19a和图20所示，第五氧化层208设于第四氧化层207上，介质层209设于第五氧化层208上，位线接触插塞120穿设于第五氧化层208和介质层209中，并与有源柱30的顶端连接，第二位线130设于介质层209上，与位线接触插塞 120连接。如图19所示，第二位线130在半导体衬底10的正投影与第一位线101完全重叠或者第一位线101位于第二位线130在半导体衬底10的正投影之内。
在一些实施例中，如图2所示，第一位线101的数量为多个，且多个第一位线101在第一水平方向X上间隔设置，每个第一位线101沿第二水平方向Y延伸。如图19a和图19b所示，半导体柱的数量为多个，且分布于第一位线101上，第一水平方向X和第二水平方向Y不平行。
在一些实施例中，如图19a和图19b所示，在功能层中还包括沿第一水平方向X延伸的隔离层140，隔离层140自第四氧化层207延伸至第一氧化层201的顶表面，且隔离层140位于在第二水平方向Y上相邻的两个半导体柱之间，以将在第二水平方向Y上相邻的半导体柱隔离。
本公开实施例的半导体结构，由于存在电荷存储结构S，电荷能够存储在该电荷存储结构S中，电荷存储结构S起到了电容器的作用，因此本公开实施例的半导体结构无需再设置电容器，能够减小半导体结构的尺寸。另外，本公开实施例的半导体结构中的电荷存储结构S在竖直方向Z上实现双层堆叠，提高了电荷存储密度，进一步缩了小半导体器件的关键尺寸。
应可理解的是，本公开不将其应用限制到本说明书提出的部件的详细结构和布置方式。本公开能够具有其他实施方式，并且能够以多种方式实现并且执行。前述变形形式和修改形式落在本公开的范围内。应可理解的是，本说明书公开和限定的本公开延伸到文中和/或附图中提到或明显的两个或两个以上单独特征的所有可替代组合。所有这些不同的组合构成本公开的多个可替代方面。本说明书的实施方式说明了已知用于实现本公开的最佳方式，并且将使本领域技术人员能够利用本公开。

Claims (20)

  1. 一种半导体结构的制备方法，包括：
    提供半导体衬底，所述半导体衬底内形成有第一位线；
    在所述半导体衬底上形成支撑层，所述支撑层包括在所述半导体衬底上依序堆叠的第一氧化层、第一牺牲层、第二氧化层、第二牺牲层、第三氧化层、第三牺牲层和第四氧化层；
    在所述支撑层的对应所述第一位线的位置形成有于竖直方向上贯穿所述支撑层的有源柱；
    去除所述第一牺牲层和所述第三牺牲层，分别形成第一沟槽；
    自每个所述第一沟槽蚀刻去除所述有源柱的部分周向壁，形成环绕所述有源柱的第一环形槽，且在所述竖直方向上，所述第一环形槽的尺寸大于所述第一沟槽的尺寸；
    在每个所述第一环形槽中形成P型填充物；
    于每个所述P型填充物形成半导体氧化物层，在所述竖直方向上，所述半导体氧化物层的尺寸不小于所述第一沟槽的尺寸且小于所述P型填充物的尺寸；
    在每个所述第一沟槽中形成字线层；
    去除所述第二牺牲层，形成第二沟槽；以及
    在所述第二沟槽中形成漏极连接层。
  2. 根据权利要求1所述的方法，还包括：
    在所述第四氧化层以及所述有源柱的顶端形成第五氧化层；
    在所述第五氧化层上形成介质层；
    在所述第五氧化层以及所述介质层中形成与所述有源柱连通的位线接触插塞孔，并在所述位线接触插塞孔中形成位线接触插塞；
    在所述介质层上形成第二位线，所述第二位线与所述位线接触插塞连接。
  3. 根据权利要求2所述的方法，其中，所述第一位线的数量为多个，且多个所述第一位线在第一水平方向上间隔设置，每个所述第一位线沿第二水平方向延伸，所述有源柱的数量为多个，且分布于所述第一位线上；
    其中，所述第一水平方向和所述第二水平方向不平行。
  4. 根据权利要求3所述的方法，其中，在形成所述第一沟槽之前还包括：
    在所述支撑层中形成沿所述第一水平方向延伸的隔离槽，所述隔离槽自所述第四氧化层延伸至所述第一氧化层的顶表面，且所述隔离槽位于在所述第二水平方向上相邻的两个所述有源柱之间。
  5. 根据权利要求4所述的方法，其中，在每个所述第一沟槽中形成字线层的同时，在所述隔离槽中也形成所述字线层的材料，之后再去除位于所述隔离槽中的所述字线层 的材料。
  6. 根据权利要求5所述的方法，其中，在所述第二沟槽中形成漏极连接层的同时，在所述隔离槽中也形成所述漏极连接层的材料，之后再去除位于所述隔离槽中的所述漏极连接层的材料。
  7. 根据权利要求6所述的方法，其中，所述第五氧化层还填充于所述隔离槽中。
  8. 根据权利要求2所述的方法，其中，所述第一氧化层、所述第二氧化层、所述第三氧化层、所述第四氧化层和所述第五氧化层的材质包括氧化硅和碳氧化硅中的至少一种。
  9. 根据权利要求1所述的方法，其中，所述于每个所述P型填充物形成半导体氧化物层包括：
    对每个所述P型填充物氧化至一预设厚度，形成所述半导体氧化物层，所述第一沟槽在所述半导体氧化物层的正投影与所述半导体氧化物层完全重叠或位于所述半导体氧化物层中。
  10. 根据权利要求9所述的方法，其中，所述预设厚度小于所述P型填充物的厚度。
  11. 根据权利要求1所述的方法，其中，所述于每个所述P型填充物形成半导体氧化物层包括：
    在裸露于所述第一沟槽的所述P型填充物的表面形成所述半导体氧化物层，在所述竖直方向上，所述半导体氧化物层的尺寸等于所述第一沟槽的尺寸。
  12. 根据权利要求1所述的方法，其中，所述有源柱的材质为N型硅柱，所述P型填充物的材质为P型掺杂硅。
  13. 根据权利要求1所述的方法，其中，所述字线层和所述漏极连接层的材质包括：钨、钽、金、银和钌中的至少一种。
  14. 根据权利要求1所述的方法，其中，所述有源柱以及所述P型填充物的形成工艺包括选择性外延生长工艺。
  15. 一种半导体结构，其中，所述半导体结构由权利要求1至14中任一项所述的方法制备；所述半导体结构包括：
    半导体衬底，具有第一位线；
    功能层，设于所述半导体衬底上，所述功能层包括依序堆叠的第一氧化层、字线层、第二氧化层、漏极连接层、第三氧化层、字线层和第四氧化层；以及
    半导体柱，在对应所述第一位线的位置，于竖直方向上贯穿于所述功能层，所述半导体柱包括：
    有源柱，包括两个在所述竖直方向上一体连接的柱体，且两个所述柱体的连接处位于所述漏极连接层，每个所述柱体的两端部之间具有环绕所述柱体的第一环形槽；
    P型填充物，设于每个所述柱体的所述第一环形槽中；
    半导体氧化物层，设于每个所述P型填充物，且连接于对应的所述字线层，在所述竖直方向上，所述半导体氧化物层的尺寸不小于对应的所述字线层的尺寸且小于对应的所述P型填充物的尺寸。
  16. 根据权利要求15所述的半导体结构，其中，每个所述半导体氧化物层设于所述P型填充物中，且每个所述字线层在所述半导体氧化物层的正投影与对应的所述半导体氧化物层完全重叠或位于所述半导体氧化物层中。
  17. 根据权利要求15所述的半导体结构，其中，每个所述半导体氧化物层设于对应的所述字线层与所述P型填充物之间，且在所述竖直方向上，所述半导体氧化物层的尺寸等于对应的所述字线层的尺寸。
  18. 根据权利要求15所述的半导体结构，还包括：
    第五氧化层，设于所述第四氧化层上；
    介质层，设于所述第五氧化层上；
    位线接触插塞，穿设于所述第五氧化层和所述介质层中，并与所述有源柱的顶端连接；以及
    第二位线，设于所述介质层上，与所述位线接触插塞连接。
  19. 根据权利要求18所述的半导体结构，其中，所述第一位线的数量为多个，且多个所述第一位线在第一水平方向上间隔设置，每个所述第一位线沿第二水平方向延伸，所述半导体柱的数量为多个，且分布于所述第一位线上；
    其中，所述第一水平方向和所述第二水平方向不平行。
  20. 根据权利要求19所述的半导体结构，其中，在所述功能层中还包括沿第一水平方向延伸的隔离层，所述隔离层自所述第四氧化层延伸至所述第一氧化层的顶表面，且所述隔离层位于在所述第二水平方向上相邻的两个所述半导体柱之间。
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