CN107993996B - 半导体器件及制造其的方法 - Google Patents

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Abstract

一种半导体器件包括在衬底上垂直地一个堆叠在另一个顶部的字线、字线之间的绝缘图案、连接到衬底的垂直柱、以及字线侧面处的在衬底上的剩余牺牲图案。垂直柱穿透字线和绝缘图案。绝缘图案的每个包括字线之间的第一部分以及从第一部分延伸并在剩余牺牲图案之间的第二部分。第一部分的第一厚度小于第二部分的第二厚度。

Description

半导体器件及制造其的方法
技术领域
发明构思的示例实施方式涉及半导体器件及制造其的方法，更具体地， 涉及包括三维布置的存储单元的三维(3D)半导体器件及制造其的方法。
背景技术
半导体器件已经被高度集成以提供优良的性能和低制造成本。半导体器 件的集成密度直接影响半导体器件的成本，从而导致对高度集成的半导体器 件的需求。常规的二维(2D)或平面半导体器件的集成密度可以主要由单位 存储单元在其中占用的区域决定。因此，常规的2D半导体器件的集成密度 会极大地受形成精细图案的技术影响。然而，因为需要极高价格的设备来形 成精细图案，所以2D半导体器件的集成密度持续增大但仍然受到限制。
已经开发了三维(3D)半导体器件来克服上述限制。然而，当与2D半 导体器件相比时，3D半导体器件的每位成本可能是昂贵的，因而可能期望 开发能够减小每位成本的工艺技术。
发明内容
发明构思的示例实施方式可以提供具有提高的可靠性的半导体器件及 制造其的方法。
在一些示例实施方式中，一种半导体器件可以包括：在衬底上垂直地一 个堆叠在另一个上的字线；在字线之间的绝缘图案，绝缘图案的每个包括在 字线之间的第一部分以及从第一部分延伸的第二部分，第一部分的第一厚度 小于第二部分的第二厚度；连接到衬底的垂直柱，垂直柱穿透字线和绝缘图 案；以及剩余牺牲图案，其分别在字线的侧面处在衬底上使得绝缘图案的第 二部分在剩余牺牲图案之间。
在一些示例实施方式中，一种半导体器件可以包括：包含单元阵列区域 和虚设区域的衬底、在衬底上的第一堆叠结构、在衬底上的第二堆叠结构、 以及连接到衬底的第一垂直柱和第二垂直柱。第一堆叠结构包括在单元阵列 区域上垂直地一个堆叠在另一个上的第一字线、以及在第一字线之间的第一 绝缘图案。第二堆叠结构包括在虚设区域上垂直地一个堆叠在另一个上的第 二字线、在第二字线之间的第二绝缘图案、以及分别在第二字线的侧面处的 剩余牺牲图案。第一垂直柱穿透第一堆叠结构。第二垂直柱穿透第二堆叠结构。第二绝缘图案的每个可以包括在第二字线之间的第一部分、以及从第一 部分延伸并在剩余牺牲图案之间的第二部分。第一部分的第一厚度可以小于 第二部分的第二厚度。
在一些示例实施方式中，一种制造半导体器件的方法可以包括：通过在 衬底上交替地和重复地堆叠牺牲层和绝缘层而形成薄层结构；形成穿透薄层 结构并暴露衬底的垂直孔；沿着垂直孔的侧壁顺序地形成垂直绝缘图案和半 导体图案；图案化薄层结构以形成与垂直孔间隔开并暴露衬底的隔离沟槽； 通过去除经由隔离沟槽暴露的牺牲层而形成栅极区域；通过去除垂直绝缘图 案的经由栅极区域暴露的部分和绝缘层的经由栅极区域暴露的部分而形成 具有比栅极区域的垂直高度更大的垂直高度的扩大栅极区域；以及在扩大栅 极区域中形成栅电极。绝缘层的第一厚度可以大于牺牲层的第二厚度。
根据一些示例实施方式，一种半导体器件包括：包含单元阵列区域的衬 底、在衬底上交替地一个堆叠在另一个上的多条字线和多个绝缘图案、多个 垂直柱、多个电荷存储层、多个第一阻挡绝缘层和多个第二阻挡绝缘层、以 及多个保护图案。所述多个绝缘图案当中的两个相邻绝缘图案之间的垂直距 离大于所述两个相邻绝缘图案的每个的厚度。所述多条字线和所述多个绝缘 图案限定在单元阵列区域之上彼此间隔开的多个垂直孔。所述多个垂直柱在 所述多个垂直孔中。所述多个电荷存储层在所述多个垂直孔中并围绕所述多 个垂直柱。所述多个第一阻挡绝缘层在所述多条字线与所述多个电荷存储层 之间。所述多个第二阻挡绝缘层在所述多个第一阻挡绝缘层与所述多条字线 之间。所述多个保护图案在所述多个电荷存储层与所述多个绝缘图案之间， 使得所述多个保护图案和所述多个第一阻挡绝缘层交替地一个堆叠在另一 个上。
附图说明
发明构思考虑到附图及所附具体实施方式将变得更加明显。
图1是示出根据发明构思的一些示例实施方式的半导体器件的示意图。
图2是示出根据发明构思的一些示例实施方式的半导体器件的单元阵列 的电路图。
图3是示出根据发明构思的一些示例实施方式的半导体器件的俯视图。
图4是沿图3的线I-I'截取的剖视图。
图5A和5B是与图4的部分“A”对应的放大图。
图6A至14A是与图3的线I-I'对应的剖视图以示出根据发明构思的一 些示例实施方式制造半导体器件的方法。
图6B至14B是分别与图6A至14A的部分“A”对应的放大图。
图15是示出根据牺牲层与绝缘层的厚度比的条纹(striation)产生程度 的曲线图。
图16和17是与图7A的线A-A'对应的俯视图。
图18是沿图3的线I-I'截取的剖视图以示出根据发明构思的一些示例实 施方式的半导体器件。
图19A和19B分别是与图18的部分“A”和部分“B”对应的放大图。
图20是示出根据发明构思的一些示例实施方式的半导体器件的俯视图。
图21A和21C分别是沿图20的线II-II'和III-III'截取的剖视图。
图21B和21D分别是与图21A的部分“C”及图21C的部分“D”对应的放 大图。
图22A和23A是与图20的线II-II'对应的剖视图以示出根据发明构思的 一些示例实施方式制造半导体器件方法。
图22B和23B分别是与图22A和23A的部分“C”对应的放大图。
图22C和23C是与图20的线III-III'对应的剖视图以示出根据发明构思 的一些示例实施方式制造半导体器件的方法。
图22D和23D分别是与图22C和23C的部分“D”对应的放大图。
图24A和24B分别是与图20的线II-II'和III-III'对应的剖视图以示出根 据发明构思的一些示例实施方式的半导体器件。
图25是示出根据发明构思的一些示例实施方式的半导体器件的示意性 框图。
图26A和26B分别是与图20的线II-II'和III-III'对应的剖视图以示出根 据发明构思的一些示例实施方式的半导体器件。
具体实施方式
将在下文中参照附图详细描述发明构思的示例实施方式。
图1是示出根据发明构思的一些示例实施方式的半导体器件的示意图。
参照图1，半导体器件可以包括单元阵列区域CAR和***电路区域。 ***电路区域可以包括行解码器区域ROW DCR、页缓冲器区域PBR、列解 码器区域COL DCR和控制电路区域(未示出)。在一些示例实施方式中，接 触区域CTR可以设置在单元阵列区域CAR与行解码器区域ROW DCR之 间。
包括多个存储单元的存储单元阵列可以设置在单元阵列区域CAR中。 存储单元阵列可以包括三维布置的存储单元、字线和位线。字线和位线可以 电连接到存储单元。
用于选择存储单元阵列的字线的行解码器可以设置在行解码器区域 ROW DCR中，用于将存储单元阵列电连接到行解码器的互连结构可以设置 在接触区域CTR中。行解码器可以响应于地址信号而选择存储单元阵列的 字线当中的一条。行解码器可以响应于控制电路的控制信号而分别向所选择 的字线和未选择的字线提供第一字线电压和第二字线电压。
用于感测存储在存储单元中的数据的页缓冲器可以设置在页缓冲器区 域PBR中。根据操作模式，页缓冲器可以临时存储将要被存储在存储器单 元中的数据或者可以感测存储在存储单元中的数据。页缓冲器可以在编程操 作模式下作为写入驱动器电路操作，并且可以在读取操作模式下作为感测放 大器电路操作。
连接到存储单元阵列的位线的列解码器可以设置在列解码器区域COL DCR中。列解码器可以在页缓冲器与外部器件(例如存储控制器)之间提 供数据传输路径。
图2是示出根据发明构思的一些示例实施方式的半导体器件的单元阵列 的电路图。
参照图2，单元阵列可以包括公共源极线CSL、多条位线BL、以及设 置在公共源极线CSL与位线BL之间的多个单元串CSTR。
当从俯视图被观察时，位线BL可以被二维布置，多个单元串CSTR可 以并联连接到位线BL的每条。单元串CSTR可以共同连接到公共源极线 CSL。换言之，多个单元串CSTR可以设置在一条公共源极线CSL与多条位 线BL之间。在一些示例实施方式中，公共源极线CSL可以被提供成多条， 并且当从俯视图被观察时，所述多条公共源极线CSL可以被二维地布置。在一些示例实施方式中，相同的电压可以被施加到所述多条公共源极线 CSL。在一些示例实施方式中，公共源极线CSL可以被彼此独立地电控制。
单元串CSTR的每个可以包括连接到公共源极线CSL的地选择晶体管 GST、连接到位线BL中的一条的串选择晶体管SST、以及设置在地选择晶 体管GST与串选择晶体管SST之间的多个存储单元晶体管MCT。地选择晶 体管GST、存储单元晶体管MCT和串选择晶体管SST可以按所述顺序彼此 串联连接。
公共源极线CSL可以共同连接到地选择晶体管GST的源极。设置在公 共源极线CSL与位线BL之间的地选择线GSL、多条字线WL0、WL1、WL2 和WL3、以及串选择线SSL可以分别用作地选择晶体管GST的栅电极、存 储单元晶体管MCT的栅电极和串选择晶体管SST的栅电极。存储单元晶体 管MCT的每个可以包括数据存储元件。
图3是示出根据发明构思的一些示例实施方式的半导体器件的俯视图。 图4是沿图3的线I-I'截取的剖视图。图5A和5B是与图4的部分“A”对 应的放大图。
参照图3、4和5A，堆叠结构ST可以设置在衬底100上。堆叠结构ST 可以在第一方向D1上平行延伸，并且可以在交叉第一方向D1的第二方向 D2上彼此间隔开。衬底100可以是具有第一导电类型(例如P型)的半导 体衬底。半导体衬底可以包括单晶硅层、绝缘体上硅(SOI)、形成在硅-锗 (SiGe)层上的硅层、形成在绝缘层上的单晶硅层、或形成在绝缘层上的多 晶硅层中的至少一种。
堆叠结构ST的每个可以包括垂直地堆叠在衬底100上的栅电极EL以 及设置在栅电极EL之间的绝缘图案116a和116b。例如，栅电极EL可以包 括顺序地堆叠在衬底100上的地选择线GSL、字线WL和串选择线SSL。地 选择线GSL、字线WL和串选择线SSL可以构成参照图2描述的单元串 CSTR。图4示出了一条地选择线GSL、一条串选择线SSL、以及在地选择 线GSL与串选择线SSL之间的八条字线。然而，发明构思的示例实施方式 不限于该数量的地选择线GSL、字线WL和串选择线SSL。在一些示例实施 方式中，地选择线GSL和串选择线SSL可以被提供成多个和/或字线WL的 数量可以为9或更多。栅电极EL可以包括掺杂硅、金属(例如钨)、金属氮 化物、金属硅化物或其任何组合。虽然未在图中示出，但是堆叠结构ST在 第一方向D1上彼此相反的端部可以具有台阶式结构。
堆叠结构ST中的绝缘图案116a和116b的厚度可以根据半导体器件的 特性而变化。例如，绝缘图案116a和116b中的一个或一些(例如最上绝缘 图案116b、串选择线SSL与最上字线WL之间的绝缘图案116b、和/或地选 择线GSL与最下字线WL之间的绝缘图案116b)可以比字线WL之间的绝 缘图案116a更厚。为了说明的容易和方便，字线WL之间的绝缘图案116a 可以被定义为第一绝缘图案116a，另外的绝缘图案116b可以被定义为第二 绝缘图案116b。在一些示例实施方式中，绝缘图案116a和116b的厚度可以 基本上彼此相等。绝缘图案116a和116b可以包括但不限于硅氧化物。
缓冲绝缘层105可以设置在衬底100与堆叠结构ST之间。缓冲绝缘层 105可以包括例如硅氧化物层。缓冲绝缘层105可以比形成在其上的绝缘图 案116a和116b更薄。
多个垂直孔120可以穿透堆叠结构ST的每个以暴露衬底100，垂直柱 PL可以分别被提供在垂直孔120中。换言之，多个垂直柱PL可以贯穿堆叠 结构ST的每个并连接到衬底100。垂直柱PL的每个可以具有从衬底100向 上延伸(例如在第三方向D3上延伸)的长轴。垂直柱PL可以包括包含半 导体材料的半导体图案135。半导体图案135的每个可以具有填满的圆筒形 或中空的圆筒形(例如空心形状)。空心形状的半导体图案135的内部空间 可以用填充绝缘图案137填充。在这种情况下，垂直柱PL可以包括半导体 图案135和填充绝缘图案137。填充绝缘图案137可以由例如硅氧化物形成。 在一些示例实施方式中，如图5A中所示，半导体图案135可以包括顺序地 堆叠在垂直孔120的侧壁上的第一半导体图案132和第二半导体图案134。 第一半导体图案132和第二半导体图案134的每个可以包括多晶硅、单晶硅 或非晶硅中的至少一种。半导体图案135可以处于未掺杂状态，或者可以掺 杂有具有与衬底100相同的导电类型的掺杂剂。连接到位线接触插塞BPLG 的导电垫139可以分别设置在垂直柱PL的顶端上。导电垫139可以是掺杂 有掺杂剂的掺杂区域，或者可以由导电材料形成。垂直支柱PL的底端可以 被***到衬底100中。
垂直柱PL可以沿着第一方向D1布置以构成列。在一些示例实施方式 中，穿透一个堆叠结构ST(或一个串选择线SSL)的垂直柱PL可以构成多 个列。例如，如图3和4中所示，构成两列的垂直柱PL可以穿透一个串选 择线SSL。然而，发明构思的示例实施方式不限于此。在一些示例实施方式 中，穿透一个串选择线SSL的垂直柱PL的列数可以是4、8或9。在彼此相 邻的一对列中，一列垂直柱PL可以相对于在第一方向D1上与其相邻的另 一列垂直柱PL偏移。因此，包括所述一列和所述另一列的该对列的垂直柱 PL可以沿着第一方向D1以Z字形形式布置。
在第一方向D1上延伸的隔离沟槽140可以被提供在彼此相邻的堆叠结 构ST之间。公共源极区域CSR可以被提供在通过隔离沟槽140暴露的衬底 100中。公共源极区域CSR可以在衬底100中在第一方向D1上延伸。公共 源极区域CSR可以具有与第一导电类型不同的第二导电类型(例如N型)。 公共源极插塞CSP可以设置在隔离沟槽140中，从而连接到公共源极区域 CSR。绝缘间隔物SP可以分别设置在公共源极插塞CSP与堆叠结构ST之 间。例如，公共源极插塞CSP可以具有基本上均匀的上宽度并且可以在第一 方向D1上延伸。绝缘间隔物SP可以在彼此相邻的堆叠结构ST之间设置为 彼此面对。在一些示例实施方式中，绝缘间隔物SP可以填充彼此相邻的堆 叠结构ST之间的空间，公共源极插塞CSP可以穿透绝缘间隔物SP，从而 局部地连接到公共源极区域CSR。
在一些示例实施方式中，堆叠结构ST的绝缘图案116a和116b的每个 的水平厚度(或宽度)可以大于堆叠结构ST的栅电极EL的每个的水平厚 度(或宽度)。换言之，从公共源极插塞CSP到绝缘图案116a和116b的每 个的与其相邻的侧壁的水平距离可以小于从公共源极插塞CSP到栅电极EL 的每个的与其相邻的侧壁的水平距离。因此，与公共源极插塞CSP相邻的堆 叠结构ST的侧壁可以具有多个凹陷区域。这里，凹陷区域的每个可以由垂 直相邻的绝缘图案116a和116b以及设置在其间的栅电极EL限定，并且凹 陷区域可以用绝缘间隔物SP填充。根据发明构思的一些示例实施方式，绝 缘图案116a和116b的与公共源极插塞CSP相邻的端部可以具有圆化的拐角 R。
数据存储层DS可以设置在堆叠结构ST与垂直柱PL之间。数据存储层 DS可以包括与垂直柱PL相邻的隧道绝缘层TL、与堆叠结构ST相邻的阻 挡绝缘层BIL、以及设置在隧道绝缘层TL与阻挡绝缘层BIL之间的电荷存 储层CL。存储在数据存储层DS中的数据可以通过由包括半导体材料的垂 直柱PL与栅电极EL之间的电压差额引起的福勒-诺德海姆(Fowler-Nordheim)隧穿被改变。
电荷存储层CL可以包括电荷俘获层或者包含导电纳米颗粒的绝缘层。 例如，电荷存储层CL可以包括硅氮化物层、硅氮氧化物层、富硅氮化物层 或纳米晶体硅层中的至少一种。隧道绝缘层TL可以包括其能带间隙大于电 荷存储层CL的能带间隙的材料中的至少一种。例如，隧道绝缘层TL可以 包括硅氧化物层。电荷存储层CL和隧道绝缘层TL可以在第三方向D3上沿 着垂直柱PL延伸。
阻挡绝缘层BIL可以包括包含彼此不同的材料的第一阻挡绝缘层BIL1 和第二阻挡绝缘层BIL2。例如，第一阻挡绝缘层BIL1可以包括硅氧化物层， 第二阻挡绝缘层BIL2可以包括诸如铝氧化物层和/或铪氧化物层的高k电介 质层。根据发明构思的一些示例实施方式，第一阻挡绝缘层BIL1可以被限 定在栅电极EL的每个与电荷存储层CL之间。换言之，第一阻挡绝缘层BIL1 可以在栅电极EL的每个与电荷存储层CL之间具有岛形状。多个第一阻挡 绝缘层BIL1可以是通过氧化电荷存储层CL的与栅电极EL水平地交叠的部 分而形成的氧化物图案。
在剖视图中，第一阻挡绝缘层BIL1的每个可以具有面对电荷存储层CL 的第一侧壁SW1和面对栅电极EL的第二侧壁SW2。在一些示例实施方式 中，如图5A中所示，第一阻挡绝缘层BIL1的第一侧壁SW1可以具有朝向 电荷存储层CL的凸起形状，第一阻挡绝缘层BIL1的第二侧壁SW2可以具 有朝向栅电极EL的凸起形状。在一些示例实施方式中，如图5B中所示， 第一阻挡绝缘层BIL1的第一侧壁SW1可以具有朝向电荷存储层CL的凸起 形状，但是第一阻挡绝缘层BIL1的第二侧壁SW2可以具有朝向栅电极EL 的凹入形状。然而，发明构思的示例实施方式不限于此。在一些示例实施方 式中，第一侧壁SW1可以具有朝向电荷存储层CL的凸起形状，但是第二侧 壁SW2可以被形成为弯的或弯曲的。栅电极EL的面向第二侧壁SW2的侧 壁可以具有与第二侧壁SW2对应的形状。例如，在图5A的实施方式中，栅 电极EL的面向第二侧壁SW2的侧壁可以具有朝向公共源极插塞CSP的凸 起形状。在图5B的实施方式中，栅电极EL的面对第二侧壁SW2的侧壁可 以具有朝向第一阻挡绝缘层BIL1的凸起形状。
第二阻挡绝缘层BIL2可以被提供在栅电极EL的每个与和其相邻的第 一阻挡绝缘层BIL1之间。此外，第二阻挡绝缘层BIL2可以在栅电极EL与 和栅电极EL相邻的绝缘图案116a和116b之间延伸，因而第二阻挡绝缘层 BIL2可以覆盖栅电极EL的顶表面和底表面。
保护绝缘图案122p可以设置在数据存储层DS与绝缘图案116a和116b 之间。保护绝缘图案122p的每个可以与绝缘图案116a和116b的每个水平 地交叠，并且可以设置在彼此垂直相邻的第一阻挡绝缘层BIL1之间。保护 绝缘图案122p的每个可以与和其垂直相邻的第一阻挡绝缘层BIL1接触。保 护绝缘图案122p可以包括与绝缘图案116a和116b相同的材料，例如硅氧 化物。
盖绝缘层145可以覆盖堆叠结构ST。位线BL可以设置在盖绝缘层145 上，并且可以在第二方向D2上延伸以交叉堆叠结构ST。位线BL可以通过 位线接触插塞BPLG电连接到垂直柱PL。
字线WL的厚度可以与存储器单元的栅长度对应。第一绝缘图案116a 的厚度和覆盖第一绝缘图案116a的顶表面和底表面的一对第二阻挡绝缘层 BIL2的厚度之和可以与字线WL之间的距离对应。垂直存储单元的节距可 以由字线WL的厚度和字线WL之间的距离之和限定。垂直存储器单元的节 距可能需要被均匀地限制以改善存储单元的特性。例如，如果字线WL的厚 度小，则字线WL的电阻会增大。如果字线WL之间的距离小，则第一绝缘 图案116a会被字线电压击穿。
当覆盖第一绝缘图案116a的顶表面和底表面的该对第二阻挡绝缘层 BIL2的厚度被均匀地保持时，字线WL的厚度和字线WL之间的距离可以 通过第一绝缘图案116a的厚度或第一绝缘图案116a之间的距离被调节。根 据发明构思的一些示例实施方式，如图5A或5B中所示，第一绝缘图案116a 之间的距离Lg可以大于第一绝缘图案116a的第一厚度t1。距离Lg与第一 厚度t1的比(Lg/t1)可以大于1。例如，距离Lg与第一厚度t1的比可以范 围从1.2到1.6。
通常，在使用由栅电极替换牺牲层的替换工艺形成的堆叠结构中，当 Lg/t1值与上述相同时，存储单元特性的分散(dispersion)可以通过垂直柱 的直径的不均匀性而增加。根据发明构思的一些示例实施方式的半导体器件 可以实现为满足字线WL的期望厚度和字线WL之间的期望距离。
图6A至14A是与图3的线I-I'对应的剖视图以示出根据发明构思的一 些示例实施方式制造半导体器件的方法。图6B至14B分别是与图6A至14A 的部分“A”对应的放大图。图15是示出根据牺牲层与绝缘层的厚度比的条 纹产生程度的曲线图。图16和17是与图7A的线A-A'对应的俯视图。
参照图6A和6B，牺牲层112及绝缘层114a和114b可以交替地和重复 地堆叠在衬底100上以形成薄层结构110。衬底100可以是具有第一导电类 型(例如P型)的半导体衬底。半导体衬底可以包括单晶硅层、绝缘体上硅 (SOI)、形成在硅-锗(SiGe)层上的硅层、形成在绝缘层上的单晶硅层、 或形成在绝缘层上的多晶硅层中的至少一种。
在薄层结构110中，牺牲层112可以由相对于绝缘层114a和114b具有 蚀刻选择性的材料形成。例如，牺牲层112的蚀刻速率与绝缘层114a和114b 的蚀刻速率之间的差异在使用化学溶液的湿蚀刻工艺中可以较大，但在使用 蚀刻气体的干蚀刻工艺中可以较小。
例如，牺牲层112的每个可以包括硅层、硅碳化物层、硅氮氧化物层或 硅氮化物层中的至少一种。绝缘层114a和114b的每个可以包括硅层、硅氧 化物层、硅碳化物层、硅氮氧化物层或硅氮化物层中的至少一种。此时，绝 缘层114a和114b可以包括与牺牲层112不同的材料。在一些示例实施方式 中，牺牲层112的每个可以由硅氮化物层形成，绝缘层114a和114b的每个 可以由硅氧化物层形成。在一些示例实施方式中，牺牲层112的每个可以由 硅层形成，绝缘层114a和114b的每个可以由硅氧化物层形成。牺牲层112 及绝缘层114a和114b可以通过例如化学气相沉积(CVD)方法形成。
在一些示例实施方式中，牺牲层112的厚度可以彼此相等。或者，牺牲 层112中的最下牺牲层和最上牺牲层可以比插置于其间的其它牺牲层112更 厚。绝缘层114a和114b可以具有相等的厚度，或者绝缘层114a和114b中 的一个或一些的厚度可以与绝缘层114a和114b中的其它绝缘层的厚度不 同。例如，绝缘层114a和114b可以包括与图4的第一绝缘图案116a对应的 第一绝缘层114a、以及与图4的第二绝缘图案116b对应的第二绝缘层114b，并且第二绝缘层114b可以比第一绝缘层114a更厚。
根据发明构思的一些示例实施方式，牺牲层112的厚度可以小于第一绝 缘层114a的厚度。例如，如图6B中所示，第一绝缘层114a可以具有第二 厚度t2，牺牲层112可以具有小于第二厚度t2的第三厚度t3。在一些示例实 施方式中，牺牲层112的厚度与第一绝缘层114a的厚度的比(t3/t2)可以范 围从0.55到0.95。例如，第二厚度t2可以为约32nm，第三厚度t3可以为 约19nm，但示例实施方式不限于此。
缓冲绝缘层105可以在薄层结构110的形成之前在衬底100上形成。例 如，缓冲绝缘层105可以是通过热氧化工艺形成的硅氧化物层。或者，缓冲 绝缘层105可以是使用沉积技术形成的硅氧化物层。缓冲绝缘层105可以具 有比形成在其上的牺牲层112及绝缘层114a和114b的厚度更小的厚度。
参照图7A和7B，垂直孔120可以形成为穿透薄层结构110。垂直孔120 可以暴露衬底100。
在一些示例实施方式中，掩模图案(未示出)可以在薄层结构110上形 成，并且可以对薄层结构110执行使用掩模图案作为蚀刻掩模的各向异性蚀 刻工艺以形成垂直孔120。衬底100的顶表面可以通过各向异性蚀刻工艺的 过度蚀刻被蚀刻，因而垂直孔120下方的衬底100可以凹入期望的(和/或备 选地预定的)深度。当从俯视图被观察时，垂直孔120可以被二维地形成。 在一些示例实施方式中，如图3中所示，垂直孔120可以沿着第一方向D1 以Z字形形式布置。然而，发明构思的示例实施方式不限于此。
参照图8A和8B，保护绝缘层122、电荷存储层CL和隧道绝缘层TL 可以在垂直孔120的侧壁(或内侧壁)上顺序地形成。
保护绝缘层122可以在垂直孔120的侧壁上形成，并且可以与牺牲层112 及绝缘层114a和114b接触。保护绝缘层122可以由与绝缘层114a和114b 相同的材料(例如硅氧化物层)形成。电荷存储层CL可以在保护绝缘层122 上形成。电荷存储层CL可以包括电荷俘获层或包含导电纳米颗粒的绝缘层。 例如，电荷存储层CL可以包括硅氮化物层、硅氮氧化物层、富硅氮化物层 或纳米晶体硅层中的至少一种。隧道绝缘层TL可以包括其能带间隙大于电荷存储层CL的能带间隙的材料中的至少一种。例如，隧道绝缘层TL可以 包括硅氧化物层。保护绝缘层122、隧道绝缘层TL和电荷存储层CL可以通 过原子层沉积(ALD)法或CVD法形成，并且可以形成为部分地填充垂直 孔120。保护绝缘层122、隧道绝缘层TL和电荷存储层CL可以被定义为垂 直绝缘层124。
第一半导体层131可以在隧道绝缘层TL上形成。第一半导体层131可 以通过ALD法或CVD法由半导体材料(例如多晶硅、单晶硅或非晶硅)形 成。第一半导体层131可以覆盖垂直绝缘层124以限制和/或防止垂直绝缘层 124在随后的蚀刻工艺中被损坏。
参照图9A和9B，设置在垂直孔120的底表面上的第一半导体层131和 垂直绝缘层124可以被各向异性地蚀刻以暴露衬底100的顶表面。因此，第 一半导体图案132和垂直绝缘图案124p可以在垂直孔120的每个的内侧壁 上形成。垂直绝缘图案124p和第一半导体图案132可以具有拥有敞开的两 端的圆筒形状。在第一半导体层131和垂直绝缘层124的各向异性蚀刻工艺 期间，垂直绝缘层124的设置在第一半导体图案132下方的部分可以不被蚀刻。在这种情况下，垂直绝缘图案124p可以具有设置在第一半导体图案132 的底表面与衬底100的顶表面之间的底部部分。此外，薄层结构110的顶表 面也可以通过对第一半导体层131和垂直绝缘层124执行的各向异性蚀刻工 艺被暴露。因此，垂直绝缘图案124p和第一半导体图案132可以被限定在 垂直孔120的每个中。
第二半导体图案134和填充绝缘图案137可以在垂直孔120的每个中顺 序地形成。例如，第二半导体层和填充绝缘层可以在具有垂直绝缘图案124p 及第一半导体图案132的垂直孔120中顺序地形成，并且第二半导体层和填 充绝缘层可以被平坦化，直到薄层结构110的顶表面被暴露，从而形成第二 半导体图案134和填充绝缘图案137。第二半导体层可以包括使用ALD工 艺或CVD工艺形成的半导体材料(例如多晶硅层、单晶硅层或非晶硅层)。第一半导体图案132和第二半导体图案134可以被称为半导体图案135。半 导体图案135和填充绝缘图案137可以构成垂直柱PL。例如，半导体图案 135可以处于未掺杂状态，或者可以掺杂有具有与衬底100相同的导电类型 的掺杂剂。在一些示例实施方式中，不同于图9A和9B，第二半导体图案 134可以被形成以填充垂直孔120的每个。在这种情况下，填充绝缘图案137 可以被省略。
连接到垂直柱PL的导电垫139可以被形成。垂直柱PL的上部可以被 凹入，导电垫139可以通过用导电材料填充凹入区域而形成。此外，导电垫 139可以掺杂有具有与设置在其下方的垂直柱PL不同的导电类型的掺杂剂。 因此，导电垫139和垂直柱PL可以构成二极管。
参照图10A和10B，薄层结构110可以被图案化以形成暴露衬底100的 隔离沟槽140。
例如，薄层结构110的图案化工艺可以包括：在薄层结构110上形成掩 模图案(未示出)，并且通过使用掩模图案作为蚀刻掩模顺序地蚀刻绝缘层 114a和114b、牺牲层112和缓冲绝缘层105。如图3中所示，隔离沟槽140 可以形成为在第一方向D1上延伸的线形或矩形形状。通过隔离沟槽140暴 露的衬底100的顶表面可以通过隔离沟槽140的形成期间的过度蚀刻而凹入 期望的(和/或备选地预定的)深度。
包括被图案化的牺牲层113及被图案化的绝缘层115a和115b的初始堆 叠结构110a可以通过隔离沟槽140的形成而形成。被图案化的牺牲层113 可以被定义为牺牲图案113，被图案化的绝缘层115a和115b可以被定义为 初始绝缘图案115a和115b。初始堆叠结构110a在俯视图中可以具有在第一 方向D1上延伸的线形，并且可以在第二方向D2上彼此间隔开且其间插置 有隔离沟槽140。构成多个列的垂直柱PL可以穿透一个线形的初始堆叠结 构110a。
参照图11A和11B，由隔离沟槽140暴露的牺牲图案113可以被去除， 以在初始绝缘图案115a与115b之间形成栅极区域GR。
栅极区域GR可以通过选择性地去除设置在初始绝缘图案115a与115b 之间的牺牲图案113形成。牺牲图案113的选择性去除可以使用第一各向同 性蚀刻工艺被执行。在一些示例实施方式中，当牺牲图案113包括硅氮化物 并且初始绝缘图案115a和115b包括硅氧化物时，第一各向同性蚀刻工艺可 以使用包括磷酸的蚀刻溶液被执行。栅极区域GR可以从隔离沟槽140横向 地延伸到初始绝缘图案115a和115b之间中，并且可以暴露保护绝缘层122的外侧壁。换言之，栅极区域GR的每个可以由彼此垂直相邻的初始绝缘图 案115a和115b及保护绝缘层122的外侧壁限定。保护绝缘层122可以限制 和/或防止电荷存储层CL被用于牺牲图案113的去除的蚀刻溶液损坏。
参照图12A和12B，保护绝缘层122及初始绝缘图案115a和115b的由 栅极区域GR暴露的部分可以被去除，以形成扩大栅极区域eGR。保护绝缘 层122及初始绝缘图案115a和115b的所述部分的去除可以使用第二各向同 性蚀刻工艺被执行。当保护绝缘层122及初始绝缘图案115a和115b包括硅 氧化物时，第二各向同性蚀刻工艺可以使用包括氢氟酸(HF)的蚀刻溶液被 执行。
绝缘图案116a和116b可以通过第二各向同性蚀刻工艺由初始绝缘图案115a和115b形成。绝缘图案116a和116b的垂直厚度和水平厚度(或宽度) 可以小于初始绝缘图案115a和115b的垂直厚度和水平厚度(或宽度)。如 图11B和12B中所示，第一绝缘图案116a可以具有比第一初始绝缘图案115a 的第二厚度t2更小的第一厚度t1。例如，第二厚度t2可以为约32nm，第一 厚度t1可以为约19nm。换言之，扩大栅极区域eGR的垂直高度(例如第一 绝缘图案116a之间的距离Lg)可以大于栅极区域GR的垂直高度(例如牺 牲图案113的第三厚度t3)。此外，绝缘图案116a和116b的与隔离沟槽140 相邻的拐角可以在第二各向同性蚀刻工艺期间被圆化。
此外，保护绝缘层122可以被垂直地分开以形成保护绝缘图案122p。保 护绝缘图案122p的每个可以具有设置在绝缘图案116a和116b的每个与电 荷存储层CL之间的岛形状。因此，扩大栅极区域eGR的每个可以在保护绝 缘图案122p之间横向地延伸以暴露电荷存储层CL的外侧壁。换言之，扩大 栅极区域eGR的每个可以由垂直相邻的绝缘图案116a和116b、垂直相邻的 保护绝缘图案122p、以及电荷存储层CL的外侧壁限定。
参照图13A和13B，电荷存储层CL的通过扩大栅极区域eGR暴露的部 分可以被氧化以形成第一阻挡绝缘层BIL1。第一阻挡绝缘层BIL1可以形成 为具有彼此间隔开的岛形状。电荷存储层CL的氧化可以通过使用氢气(H2) 和氧气(O2)的混合气体的自由基氧化工艺被执行。氧化工艺期间形成的氧 自由基可以与电荷存储层CL中包括的硅化学反应以形成第一阻挡绝缘层 BIL1。例如，第一阻挡绝缘层BIL1可以包括硅氧化物层。
当从剖视图被观察时，第一阻挡绝缘层BIL1的每个可以具有彼此相反 的第一侧壁SW1和第二侧壁SW2。第一侧壁SW1和第二侧壁SW2的形状 可以根据电荷存储层CL的氧化程度而被不同地改变。例如，第一侧壁SW1 可以朝向电荷存储层CL凸出。第二侧壁SW2可以朝向隔离沟槽140凸出， 或者可以朝向电荷存储层CL凹入。
虽然未在图中示出，但是通过隔离沟槽140暴露的衬底100的上部可以 通过氧化工艺被部分地氧化。形成在衬底100上的氧化物层可以通过随后的 工艺(例如清洁工艺)被去除。
通常，第一阻挡绝缘层可以在垂直绝缘层124形成时被形成(例如，形 成在图8A和8B的工艺中的保护绝缘层122可以用作第一阻挡绝缘层，通 过氧化工艺形成的第一阻挡绝缘层BIL1可以被省略)。在这种情况下，第一 阻挡绝缘层(例如保护绝缘层122)可以在用栅电极EL替换牺牲层112的 工艺(例如栅极区域GR的形成的工艺)中被蚀刻损坏。然而，根据发明构 思的一些示例实施方式，第一阻挡绝缘层BIL1可以在扩大栅极区域eGR的 形成之后形成，因而可以限制和/或防止可能在用栅电极EL替换牺牲层112 的工艺中发生的第一阻挡绝缘层BIL1的蚀刻损坏。
参照14A和14B，第二阻挡绝缘层BIL2可以在扩大栅极区域eGR的内 表面上形成。例如，第二阻挡绝缘层BIL2可以形成为共形地覆盖绝缘图案 116a和116b的通过扩大栅极区域eGR暴露的顶表面和底表面以及第一阻挡 绝缘层BIL1的通过扩大栅极区域eGR暴露的第二侧壁。
第二阻挡绝缘层BIL2可以由其介电常数高于硅氧化物层的介电常数的 材料形成。例如，第二阻挡绝缘层BIL2可以包括铝氧化物层和/或铪氧化物 层。第二阻挡绝缘层BIL2可以通过ALD法形成。第一阻挡绝缘层BIL1和 第二阻挡绝缘层BIL2可以被定义为阻挡绝缘层BIL。此外，阻挡绝缘层BIL、 电荷存储层CL和隧道绝缘层TL可以被定义为数据存储层DS。
接着，导电层可以通过隔离沟槽140在扩大栅极区域eGR中形成。导 电层可以由多晶硅层、金属层(例如钨(W)层)或金属氮化物层(例如钛 氮化物(TiN)层、钽氮化物(TaN)层或钨氮化物(WN)层)中的至少一 种形成。例如，导电层可以包括金属氮化物层以及金属氮化物层上的金属层。 导电层可以通过ALD法形成。随后，导电层的形成在隔离沟槽140中的部 分可以被去除，以分别在扩大栅极区域eGR中局部地形成栅电极EL。在一 些示例实施方式中，如图14B中所示，栅电极EL可以以这样的方式形成使 得从数据存储层DS到栅电极EL的每个的外侧壁的水平距离小于从数据存 储层DS到绝缘图案116a和116b的每个的外侧壁的水平距离。换言之，栅 电极EL的外侧壁可以从绝缘图案116a和116b的外侧壁朝数据存储层DS 横向地凹入。
因为栅电极EL如上所述地在扩大栅极区域eGR中形成，所以堆叠结构 ST可以在衬底100上形成。堆叠结构ST的每个可以包括交替地和重复地堆 叠在衬底100上的栅电极EL及绝缘图案116a和116b。如图3中所示，堆 叠结构ST可以在第一方向D1上延伸，并且可以在第二方向D2上彼此间隔 开。衬底100可以暴露于彼此相邻的堆叠结构ST之间。
再参照图4和5A，公共源极区域CSR可以在堆叠结构ST之间的衬底100中形成。公共源极区域CSR可以在第一方向D1上平行延伸，并且可以 在第二方向D2上彼此间隔开。公共源极区域CSR可以通过用具有与衬底 100不同的导电类型的掺杂剂掺杂衬底100而形成。
接着，绝缘间隔物SP可以被形成以覆盖隔离沟槽140的侧壁。形成绝 缘间隔物SP可以包括在具有堆叠结构ST的衬底100上沉积具有均匀厚度的 间隔物层、以及在间隔物层上执行回蚀刻工艺以暴露公共源极区域CSR。这 里，间隔物层可以由绝缘材料形成，并且沉积在隔离沟槽140的侧壁上的间 隔物层的厚度可以等于或小于隔离沟槽140的最小宽度的大约一半。例如， 间隔物层可以包括硅氧化物层、硅氮化物层、硅氮氧化物层、或具有低介电 常数的低k电介质层中的至少一种。
公共源极插塞CSP可以在其中形成有绝缘间隔物SP的隔离沟槽140中 形成。在一些示例实施方式中，公共源极插塞CSP可以设置在彼此水平相邻 的栅电极EL之间，并且可以平行于栅电极EL延伸。然而，发明构思的示 例实施方式不限于此。
盖绝缘层145可以在堆叠结构ST上形成并且可以覆盖公共源极插塞 CSP的顶表面。接着，位线接触插塞BPLG可以形成为穿透盖绝缘层145。 位线接触插塞BPLG可以分别连接到垂直柱PL。随后，位线BL可以在盖绝 缘层145上形成。位线BL可以在第二方向D2上延伸并且可以连接到位线 接触插塞BPLG(见图3)。因此，图4和5A的半导体器件可以被完成。
如上所述，相对于彼此具有蚀刻选择性的薄层可以被交替地和重复地堆 叠以形成薄层结构110。因此，条纹可以通过蚀刻气体和牺牲层/绝缘层的反 应与蚀刻气体和副产物的反应之间的差异而在垂直孔120的内侧壁处产生。 条纹产生程度可以根据垂直孔120的高度而变化。例如，在薄层结构110的 中间部分的高度处的内侧壁处产生的条纹的程度可以大于在薄层结构110的 上部或下部的高度处的内侧壁处产生的条纹的程度。此外，如图15中所示， 随着牺牲层的厚度与绝缘层的厚度的比增大，条纹产生程度可以增大。图15的曲线图示出了根据牺牲层与绝缘层的厚度比(例如牺牲层112与第一绝缘 层114a的厚度比(t3/t2))在薄层结构110的中间部分的高度处的条纹产生 程度。这里，条纹产生程度的值Y上的增加可以意味着条纹的产生变得更严 重(worse)。此外，条纹产生程度的为零(0)的值Y可以意味着垂直孔的 直径完全均匀。
通常，牺牲层的与字线的厚度对应的厚度可以大于设置在字线之间的绝 缘层的厚度。在这种情况下，如图17中所示，在薄层结构110的中间部分 的高度处在垂直孔120的内侧壁处产生的条纹会变得更严重。条纹可以意味 着垂直孔的直径的不均匀，并且该不均匀会导致通过后续工艺形成的垂直柱 的直径的不均匀。这会使存储单元的特性的分散变差，因而半导体器件的可 靠性会劣化。然而，根据发明构思的一些示例实施方式，牺牲层112可以形 成为比绝缘层(例如第一绝缘层114a)更薄，因而可以抑制上述条纹的产生。 结果，如图16中所示，垂直孔120可以形成为在薄层结构110的中间部分 的高度处具有基本上均匀的直径。
同时，牺牲层112的厚度的减小会导致字线WL的厚度的减小，因而字 线WL的电阻会增大。然而，根据发明构思的一些示例实施方式，为了避免 字线WL的电阻的增大，扩大通过去除牺牲层112形成的栅极区域GR的垂 直高度的工艺(例如形成扩大栅极区域eGR的工艺)可以在用栅电极EL替 换牺牲层112的工艺中被执行。结果，可以确保字线WL的足够的厚度。另 一方面，当字线WL之间的距离通过第一绝缘图案116a的厚度的减小而被 减小时，第一绝缘图案116a可以被施加在字线WL之间的字线电压击穿。 为了减小和/或防止第一绝缘图案116a的击穿，牺牲层112的厚度和绝缘层 (例如第一绝缘层114a)的厚度可以被适当地调节。
根据发明构思的一些示例实施方式，牺牲层112的厚度与第一绝缘层 114a的厚度的比(t3/t2)可以范围从0.55到0.95。这可以是计算为尽可能减 少和/或抑制条纹的产生以及确保存储单元的期望的电特性的值。如图15中 所示，根据牺牲层与绝缘层的厚度比(t3/t2)的条纹产生程度可以由以下等 式1表示。
【等式1】
Y＝aX+b
这里，“Y”表示条纹产生程度，“X”表示牺牲层与绝缘层的厚度比。 此外，“a”表示0.2806的有理数，“b”表示0.7323的有理数。
可以认识到，当通过图15和等式1计算时，“X(＝t3/t2)”可以等于或 小于约0.95以获得期望的条纹产生程度Y(例如“Y”为1或更小)。此外， 考虑到字线WL的厚度以及能够承受击穿的第一绝缘图案116a的厚度，“X (＝t3/t2)”可以具有0.55的最小值。
结果，根据发明构思的一些示例实施方式，可以改善存储单元的特性， 以提供具有改善的可靠性的半导体器件。
图18是沿图3的线I-I'截取的剖视图以示出根据发明构思的一些示例实 施方式的半导体器件。图19A和19B分别是与图18的部分“A”和部分“B” 对应的放大图。与图4和5A的实施方式中相同的元件将由相同的附图标记 或相同的参考标志符表示，并且对其的描述为了说明的容易和方便将被省略 或简要地提及。
参照图3、18、19A和19B，垂直柱PL的每个可以包括穿透堆叠结构 ST的下部从而连接到衬底100的下半导体图案136、以及穿透堆叠结构ST 的上部从而连接到下半导体图案136的上半导体图案135。下半导体图案136 的底表面可以低于衬底100的顶表面，因而下半导体图案136的底端部可以 被***衬底100中。下半导体图案136的顶表面可以高于地选择线GSL的 顶表面。
与下半导体图案136相邻的第二绝缘图案116b可以与下半导体图案136 的侧壁直接接触。第二阻挡绝缘层BIL2可以设置在地选择线GSL与下半导 体图案136之间，栅极电介质层128可以设置在第二阻挡绝缘层BIL2与下 半导体图案136之间。例如，栅极电介质层128可以包括硅氧化物层。
下半导体图案136可以由具有与衬底100相同的导电类型的半导体材料 形成。下半导体图案136可以通过在图7A和7B的工艺中使用经由垂直孔 120暴露的衬底100作为籽晶执行选择性外延生长(SEG)工艺而形成。下 半导体图案136可以形成为具有填充垂直孔120的下部区域的柱形状。
上半导体图案135可以具有中空管或空心形状。上半导体图案135的底 端可以处于闭合状态。上半导体图案135的内部空间可以用填充绝缘图案 137填充。上半导体图案135的底表面可以设置在比下半导体图案136的顶 表面更低的水平处。换言之，下半导体图案136的顶表面的一部分可以凹入， 并且上半导体图案135的底端部可以被***下半导体图案136的顶表面的凹 入区域中。上半导体图案135可以由半导体材料形成。上半导体图案135可 以包括第一半导体图案132和第二半导体图案134。第一半导体图案132和 第二半导体图案134可以分别包括与参照图4和5A描述的第一半导体图案 132和第二半导体图案134相同的材料。
图18中的半导体器件的其它元件可以与参照图4和5A描述的半导体器件的对应元件相同或相似。虽然第一阻挡绝缘层BIL1的第二侧壁SW2在图 19A和19B中是凸起的，但示例实施方式不限于此。例如，在另外的示例实 施方式中，第一阻挡绝缘层BIL1的第二侧壁SW2可以备选地具有朝向电荷 存储层CL的凹入形状。换言之，第一阻挡绝缘层BL1的第二侧壁SW2可 以朝向电荷存储层CL凹入。类似地，栅极电介质层128的与下半导体图案 136相对的侧壁可以朝下半导体图案136凹入。
图20是示出根据发明构思的一些示例实施方式的半导体器件的俯视图。 图21A和21C分别是沿图20的线II-II'和III-III'截取的剖视图。图21B和21D 分别是与图21A的部分“C”和图21C的部分“D”对应的放大图。在下文中， 为了说明的容易和方便，对与图4和5A中所示相同的元件的描述将被省略 或简要地提及。
参照图20和21A至21D，衬底100可以包括单元阵列区域CAR、在第 一方向D1上设置在单元阵列区域CAR的两侧的接触区域CTR、以及在垂 直于第一方向D1的第二方向D2上设置在单元阵列区域CAR的两侧的虚设 区域DMR。
堆叠结构ST的每个可以包括垂直地交替堆叠在衬底100上的栅电极EL 及绝缘图案116a和116b。栅电极EL可以包括串选择线SSL、字线WL和 地选择线GSL。如上所述，绝缘图案116a和116b可以包括第一绝缘图案116a 和第二绝缘图案116b，并且第二绝缘图案116b可以比第一绝缘图案116a更 厚。第一绝缘图案116a的厚度以及第一绝缘图案116a之间的距离可以与参 照图4和5A描述的相同。
堆叠结构ST可以从单元阵列区域CAR延伸到接触区域CTR上。堆叠 结构ST可以在接触区域CTR上在第一方向D1或与第一方向D1相反的方 向上具有台阶式结构。换言之，栅电极EL的侧壁可以在接触区域CTR上彼 此间隔开，并且随着栅电极EL的垂直高度顺序地增大，栅电极EL在接触 区域CTR上的面积可以顺序地减小。接触区域CTR的绝缘图案116a和116b 可以分别具有与栅电极EL的侧壁对准的侧壁。
堆叠结构ST可以包括在虚设区域DMR上的剩余牺牲图案113r。剩余 牺牲图案113r可以是牺牲层112在用栅电极EL替换牺牲层112的替换工艺 中剩下的部分。剩余牺牲图案113r的每个可以被设置于在虚设区域DMR上 彼此垂直相邻的绝缘图案116a和116b之间，并且可以在虚设区域DMR上 在栅电极EL的每个的侧面处水平地设置。堆叠结构ST可以在虚设区域DMR 上在第二方向D2或与第二方向D2相反的方向上具有台阶式结构。换言之， 剩余牺牲图案113r的侧壁可以在虚设区域DMR上彼此间隔开，并且随着剩 余牺牲图案113r的垂直高度顺序增大，剩余牺牲图案113r的在虚设区域 DMR上的面积可以顺序减小。虚设区域DMR的绝缘图案116a和116b可以 分别具有与剩余牺牲图案113r的侧壁对准的侧壁。数据存储层DS的第二阻 挡绝缘层BIL2可以设置在栅电极EL与剩余牺牲图案113r之间。
剩余牺牲图案113r可以包括相对于绝缘图案116a和116b具有蚀刻选择 性的材料。例如，剩余牺牲图案113r的每个可以包括硅、硅碳化物、硅氮氧 化物或硅氮化物中的至少一种。例如，绝缘图案116a和116b的每个可以包 括硅、硅氧化物、硅碳化物、硅氮氧化物或硅氮化物中的至少一种。此时， 绝缘图案116a和116b可以包括与剩余牺牲图案113r不同的材料。在一些示 例实施方式中，剩余牺牲图案113r可以包括硅氮化物，绝缘图案116a和116b 可以包括硅氧化物。
根据发明构思的一些示例实施方式，绝缘图案116a和116b的每个可以 包括在虚设区域DMR上具有彼此不同的厚度的部分。换言之，虚设区域 DMR的绝缘图案116a和116b的每个可以包括设置在彼此垂直相邻的栅电 极EL之间的第一部分P1以及设置在彼此垂直相邻的剩余牺牲图案113r之 间的第二部分P2。第二部分P2可以比第一部分P1更厚。例如，虚设区域 DMR的第一绝缘图案116a的第一部分P1可以具有第一厚度t1，虚设区域 DMR的第一绝缘图案116a的第二部分P2可以具有大于第一厚度t1的第二 厚度t2。剩余牺牲图案113r的第三厚度t3可以小于第二部分P2的第二厚度 t2。根据发明构思的一些示例实施方式，剩余牺牲图案113r的厚度与第一绝 缘图案116a的第二部分P2的厚度的比(t3/t2)可以范围从0.55到0.95。此 外，剩余牺牲图案113r的第三厚度t3可以小于彼此垂直相邻的第一部分P1 之间的距离Lg。
在一些示例实施方式中，垂直柱PL可以穿透设置在单元阵列区域CAR 和虚设区域DMR上的堆叠结构ST，并且可以连接到衬底100。垂直柱PL 可以包括半导体材料或导电材料。当从俯视图被观察时，穿透堆叠结构ST 的每个的垂直柱PL可以在一个方向上布置成Z字形形式。或者，当从俯视 图被观察时，穿透堆叠结构ST的每个的垂直柱PL可以在一个方向上布置成线。
单元阵列区域CAR的垂直柱PL的每个可以通过位线接触插塞BPLG电 连接到位线BL。相反，虚设区域DMR的垂直柱PL可以不连接到位线BL。 换言之，虚设区域DMR的垂直柱PL可以是虚设垂直柱DPL。在一些示例 实施方式中，单元阵列区域CAR的垂直柱PL及虚设垂直柱DPL可以具有 与参照图4和5A描述的垂直柱PL相同的结构。例如，垂直柱PL和虚设垂 直柱DPL的每个可以包括半导体图案135以及填充半导体图案135的内部 空间的填充绝缘图案137。在一些示例实施方式中，单元阵列区域CAR的 垂直柱PL及虚设垂直柱DPL可以具有与参照图17、18描述的垂直柱PL相 同的结构。例如，垂直柱PL和虚设垂直柱DPL的每个可以包括下半导体图 案136、上半导体图案135、以及设置在上半导体图案135的内部空间中的填充绝缘图案137。虽然未在图中示出，但是虚设垂直柱DPL也可以被提供 在接触区域CTR上。
数据存储层DS可以在单元阵列区域CAR上设置在堆叠结构ST与垂直 柱PL之间。数据存储层DS可以与参照图4和5A描述的相同，因而将省略 对其的描述。在一些示例实施方式中，图5B的数据存储层DS可以应用于 本实施方式。图9A和9B的垂直绝缘图案124p可以在虚设区域DMR上设 置在堆叠结构ST与穿透剩余牺牲图案113r的虚设垂直柱DPL之间，数据存储层DS可以在虚设区域DMR上设置在堆叠结构ST与穿透栅电极EL的 虚设垂直柱DPL之间。
在第一方向D1上延伸的隔离沟槽140可以被提供在彼此相邻的堆叠结 构ST之间，绝缘间隔物SP和公共源极插塞CSP可以设置在隔离沟槽140 中。绝缘间隔物SP和公共源极插塞CSP可以在第一方向D1上延伸。公共 源极区域CSR可以设置在公共源极插塞CSP下方的衬底100中。
上填充绝缘层125可以设置在衬底100上并且可以覆盖堆叠结构ST。 上填充绝缘层125可以具有平坦化的顶表面并且可以覆盖堆叠结构ST的端 部。上填充绝缘层125可以包括一个绝缘层或多个堆叠的绝缘层。盖绝缘层 145可以设置在上填充绝缘层125上，并且可以覆盖垂直柱PL和公共源极 插塞CSP。虽然未在图21A和21C中示出，但在一些示例实施方式中，上 填充绝缘层125可以覆盖垂直柱PL和公共源极插塞CSP以及堆叠结构ST 的端部。
用于将垂直堆叠的栅电极EL连接到***逻辑电路(例如解码器)的互 连结构可以设置在接触区域CTR上。互连结构可以包括穿透上填充绝缘层 125和盖绝缘层145从而连接到栅电极EL的端部的接触插塞PLG、以及设 置在盖绝缘层145上从而连接到接触插塞PLG的连接线BCL。随着离单元 阵列区域CAR的水平距离减小，接触插塞PLG的垂直长度可以顺序减小。 接触插塞PLG的顶表面可以基本上彼此共平面。
图22A和23A是与图20的线II-II'对应的剖视图以示出根据发明构思的 一些示例实施方式制造半导体器件的方法，图22C和23C是与图20的线 III-III'对应的剖视图以示出根据发明构思的一些示例实施方式制造半导体器 件的方法。图22B和23B分别是与图22A和23A的部分“C”对应的放大图， 图22D和23D分别是与图22C和23C的部分“D”对应的放大图。图22A和 22C的制造工艺可以与图11A的制造工艺对应，图23A和23C的制造工艺 可以与图12A的制造工艺对应。在下文中，为了说明的容易和方便，将省略 或简要地提及与上述相同的描述。
参照图22A至22D，初始堆叠结构110a可以形成在包括单元阵列区域 CAR、接触区域CTR和虚设区域DMR的衬底100上。初始堆叠结构110a 可以在接触区域CTR和虚设区域DMR上具有台阶式结构。初始堆叠结构 110a可以通过与参照图7A至10A和7B至10B描述的相同或相似的方法形 成。
图10A和10B的由隔离沟槽140暴露的牺牲图案113可以被去除以在 初始绝缘图案115a和115b之间形成栅极区域GR。形成栅极区域GR可以 包括使用包括例如磷酸的蚀刻溶液执行第一各向同性蚀刻工艺。第一各向同 性蚀刻工艺可以被执行，直到单元阵列区域CAR的牺牲图案113被完全去 除。
在一些示例实施方式中，接触区域CTR的牺牲图案113可以被完全去 除。换言之，如图22A和22B中所示，接触区域CTR的栅极区域GR可以 暴露上填充绝缘层125。另一方面，如图22C和22D中所示，虚设区域DMR 的牺牲图案113可以不被完全去除，而是可以部分地留下。因为虚设区域 DMR上的堆叠结构ST在第二方向D2上的宽度大于单元阵列区域CAR和 接触区域CTR上的堆叠结构ST在第二方向D2上的宽度，所以即使单元阵 列区域CAR的牺牲图案113被完全去除，虚设区域DMR的牺牲图案113 的部分也可以留下。虚设区域DMR的剩余牺牲图案113可以被称为“剩余 牺牲图案113r”。换言之，虚设区域DMR的栅极区域GR可以暴露剩余牺牲 图案113r。结果，初始绝缘图案115a和115b的与剩余牺牲图案113r交叠的 部分可以不被栅极区域GR暴露。第一初始绝缘图案115a可以具有第二厚度 t2，剩余牺牲图案113r可以具有第三厚度t3。第三厚度t3与第二厚度t2的 比(t3/t2)可以范围从0.55到0.95。
参照图23A至23D，保护绝缘层122及初始绝缘图案115a和115b的由 栅极区域GR暴露的部分可以被去除以形成扩大栅极区域eGR。形成扩大栅 极区域eGR可以包括使用包含例如氢氟酸(HF)的蚀刻溶液执行第二各向 同性蚀刻工艺。绝缘图案116a和116b可以通过第二各向同性蚀刻工艺由初 始绝缘图案115a和115b形成，保护绝缘层122可以通过第二各向同性蚀刻 工艺被垂直地分成保护绝缘图案122p。绝缘图案116a和116b的垂直厚度和 水平厚度(或宽度)可以小于初始绝缘图案115a和115b的垂直厚度和水平 厚度(或宽度)。在第二各向同性蚀刻工艺期间，初始绝缘图案115a和115b 的与虚设区域DMR上的剩余牺牲图案113r交叠的部分可以不被去除，因而 虚设区域DMR的绝缘图案116a和116b的每个可以包括具有彼此不同的厚 度的第一部分P1和第二部分P2。如图21D中所示，剩余牺牲图案113r可 以包括第一侧壁S1。可包括高k电介质层的第二阻挡绝缘层BIL2可以在第 一侧壁S1与邻近于第一侧壁S1的栅电极EL(字线WL)之间。如图21C 中所示，剩余牺牲图案113r可以包括与第一侧壁S1相反的第二侧壁S2。第 二侧壁S2可以在俯视图(见图20)中彼此横向地间隔开，并限定台阶式结 构。
此后，与参照图4、5A、13A、13B、14A和14B描述的相同或相似的 工艺可以被执行以完成图21A至21D的半导体器件。
图24A和24B分别是与图20的线II-II'和III-III'对应的剖视图，以示出 根据发明构思的一些示例实施方式的半导体器件。在下文中，为了说明的容 易和方便，将省略或简要地提及对与图4、5A、20和21A至21D的实施方 式中相同的技术特征的描述。
参照图24A和24B，柱结构PLS可以穿透彼此相邻的堆叠结构ST。柱 结构PLS可以包括分别穿透相邻的堆叠结构ST的一对垂直柱PL、以及设 置在所述相邻的堆叠结构ST下方以将该对垂直柱PL彼此连接的水平连接 部分HP。该对垂直柱PL可以分别被提供在穿透所述相邻的堆叠结构ST的 垂直孔120中。水平连接部分HP可以被提供在形成于衬底100的上部中的 凹陷区域中。水平连接部分HP可以被提供在衬底100与堆叠结构ST之间 以连接该对垂直柱PL。
在一些示例实施方式中，水平连接部分HP可以具有连续地连接到该对 垂直柱PL的中空管或空心形状。换言之，该对垂直柱PL和水平连接部分 HP可以构成一体的管形状。换言之，该对垂直柱PL和水平连接部分HP可 以由连续地延伸而没有界面的一个半导体层形成。这里，半导体层可以由具 有包括单晶结构、非晶结构或多晶结构中的至少一种的晶体结构的半导体材 料形成。
隔离绝缘层142可以设置在彼此相邻的堆叠结构ST之间的隔离沟槽140 中。隔离绝缘层142可以包括例如硅氧化物层。
图25是示出根据发明构思的一些示例实施方式的半导体器件的示意性 框图。
参照图25，根据一些示例实施方式的半导体器件可以包括***逻辑结构 PS以及堆叠在***逻辑结构PS上的单元阵列结构CS。换言之，当从俯视 图被观察时，单元阵列结构CS可以与***逻辑结构PS交叠。
在一些示例实施方式中，***逻辑结构PS可以包括参照图1描述的行 解码器和列解码器、页缓冲器和/或控制电路。单元阵列结构CS可以包括其 每个与数据擦除单元对应的多个存储块BLK1、BLK2至BLKn。存储块BLK1 至BLKn可以包括设置在由第一方向D1和第二方向D2限定的平面上并沿 着第三方向D3堆叠的结构。存储块BLK1至BLKn的每个可以包括具有三 维结构(或垂直结构)的存储单元阵列。存储单元阵列可以包括参照图2描 述的多个三维布置的存储单元、多条字线和多条位线。字线和位线可以电连 接到存储单元。
图26A和26B分别是与图20的线II-II'和III-III'对应的剖视图，以示出 根据发明构思的一些示例实施方式的半导体器件。在下文中，为了说明的容 易和方便，将省略或简要地提及对与图4、5A、5B、18、19A、19B、20和 21A至21D中相同的技术特征的描述。
参照图20、26A和26B，***逻辑结构PS和单元阵列结构CS可以被 顺序地堆叠在半导体衬底10上。换言之，当从剖视图被观察时，***逻辑 结构PS可以设置在半导体衬底10与单元阵列结构CS之间。也就是，当从 俯视图被观察时，单元阵列结构CS可以与***逻辑结构PS交叠。
半导体衬底10可以是体硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝 缘体上锗(GOI)衬底、硅-锗衬底、或具有通过执行选择性外延生长(SEG) 工艺获得的外延薄层的衬底。
***逻辑结构PS可以包括参照图1描述的行解码器和列解码器、页缓 冲器和/或控制电路。换言之，***逻辑结构PS可以包括电连接到单元阵列 结构CS的NMOS和PMOS晶体管、电阻器和电容器。***逻辑结构PS可 以形成在半导体衬底10的顶表面上。此外，半导体衬底10可以包括掺杂有 N型掺杂剂的N阱区域NW以及掺杂有P型掺杂剂的P阱区域PW。有源区 域可以通过器件隔离层11被限定在N阱区域NW和P阱区域PW中。
***逻辑结构PS可以包括***栅电极PG、在***栅电极PG的每个的 两侧处的源极掺杂剂区域和漏极掺杂剂区域、***接触插塞CP、***电路 互连线ICL、以及覆盖***电路的下填充绝缘层90。详细地，PMOS晶体管 可以形成在N阱区域NW上，NMOS晶体管可以形成在P阱区域PW上。 ***电路互连线ICL可以通过***接触插塞CP电连接到***电路。例如，***接触插塞CP和***电路互连线ICL可以电连接到NMOS晶体管和 PMOS晶体管。
下填充绝缘层90可以覆盖***电路、***接触插塞CP和***电路互连 线ICL。下填充绝缘层90可以包括多个堆叠绝缘层。
单元阵列结构CS可以设置在下填充绝缘层90上，并且可以包括水平半 导体层100a、堆叠结构ST和垂直柱PL。
水平半导体层100a可以形成在覆盖***电路的下填充绝缘层90的顶表 面上。换言之，水平半导体层100a的底表面可以与下填充绝缘层90接触。 水平半导体层100a可以包括单元阵列区域CAR、在第一方向D1上设置在 单元阵列区域CAR的两侧处的接触区域CTR、以及在垂直于第一方向D1 的第二方向D2上设置在单元阵列区域CAR的两侧处的虚设区域DMR。
水平半导体层100a可以由半导体材料形成。例如，水平半导体层100a 可以包括硅(Si)、锗(Ge)、硅-锗(SiGe)、镓-砷(GaAs)、铟-镓-砷(InGaAs)、 铝-镓-砷(AlGaAs)或其任何混合物中的至少一种。水平半导体层100a可 以包括掺杂有第一导电类型的掺杂剂的半导体材料和/或未掺杂有掺杂剂的 本征半导体材料。此外，水平半导体层100a可以具有包括单晶结构、非晶 结构或多晶结构中的至少一种的晶体结构。
堆叠结构ST可以在水平半导体层100a上沿着第一方向D1彼此平行地 延伸，并且可以在第二方向D2上彼此间隔开。堆叠结构ST的每个可以包 括垂直地堆叠在水平半导体层100a上的栅电极EL、以及设置在栅电极EL 之间的绝缘图案116a和116b。栅电极EL可以包括串选择线SSL、字线WL 和地选择线GSL。绝缘图案116a和116b可以包括第一绝缘图案116a和第 二绝缘图案116b，第二绝缘图案116b可以比第一绝缘图案116a更厚。第一 绝缘图案116a的厚度以及第一绝缘图案116a之间的距离可以与参照图4和 5A描述的相同。
堆叠结构ST可以从单元阵列区域CAR延伸到接触区域CTR上。堆叠 结构ST可以在接触区域CTR上在第一方向D1或与第一方向D1相反的方 向上具有台阶式结构。此外，堆叠结构ST可以在虚设区域DMR上在第二 方向D2或与第二方向D2相反的方向上具有台阶式结构。
堆叠结构ST可以在虚设区域DMR上包括剩余牺牲图案113r。剩余牺 牲图案113r的每个可以在虚设区域DMR上设置在彼此垂直相邻的绝缘图案 116a与116b之间，并且可以在虚设区域DMR上水平地设置在栅电极EL的 每个的一侧处。此外，虚设区域DMR的绝缘图案116a和116b的每个可以 包括设置在彼此垂直相邻的栅电极EL之间的第一部分P1、以及设置在彼此 垂直相邻的剩余牺牲图案113r之间的第二部分P2。第二部分P2可以比第一 部分P1更厚。剩余牺牲图案113r的厚度、第一绝缘图案116a的第二部分 P2的厚度、以及其比可以与参照图21A至21D描述的相同。
上填充绝缘层125可以设置在水平半导体层100a上以覆盖构成台阶式 结构的栅电极EL的端部。此外，盖绝缘层145可以覆盖多个堆叠结构ST 和上填充绝缘层125。此外，位线BL可以设置在盖绝缘层145上，并且可 以在第二方向D2上延伸以交叉堆叠结构ST。位线BL可以通过单元阵列区 域CAR上的位线接触插塞BPLG电连接到垂直柱PL。
垂直柱PL可以穿透堆叠结构ST从而电连接到水平半导体层100a。例 如，垂直柱PL可以穿透堆叠结构ST从而与水平半导体层100a接触。在一 些示例实施方式中，垂直柱PL可以包括半导体材料。垂直柱PL的底表面 可以设置在水平半导体层100a的顶表面与底表面之间的水平处。连接到位 线接触插塞BPLG的导电垫139可以分别设置在垂直柱PL的顶端上。
数据存储层DS可以设置在堆叠结构ST与垂直柱PL之间。数据存储层 DS可以与参照图4和5A或4和5B描述的相同。
公共源极区域CSR的每个可以设置在彼此相邻的堆叠结构ST之间的水 平半导体层100a中。公共源极区域CSR可以在第一方向D1上平行于堆叠 结构ST延伸。公共源极区域CSR可以通过用第二导电类型的掺杂剂掺杂水 平半导体层100a的部分而形成。例如，公共源极区域CSR可以包括N型掺 杂剂(例如砷(As)或磷(P))。
公共源极插塞CSP可以连接到公共源极区域CSR。绝缘间隔物SP可以 设置在公共源极插塞CSP与堆叠结构ST之间。在一些示例实施方式中，公 共源极插塞CSP可以在第一方向D1上延伸，并且绝缘间隔物SP可以在公 共源极插塞CSP与堆叠结构ST之间在第一方向D1上延伸。在一些示例实 施方式中，绝缘间隔物SP可以填充在彼此相邻的堆叠结构ST之间的空间， 并且公共源极插塞CSP可以穿透绝缘间隔物SP从而局部地连接到公共源极 区域CSR。
拾取区域(pick-up region)10p可以设置在水平半导体层100a中，并且 可以与单元阵列结构CS相邻。拾取区域10p可以设置为与堆叠结构ST的 每个的两端相邻。换言之，拾取区域10p可以在第一方向D1上彼此间隔开。 拾取区域10p可以通过用第一导电类型的掺杂剂掺杂水平半导体层100a的 部分而形成。换言之，拾取区域10p可以具有与水平半导体层100a相同的 导电类型。拾取区域10p的掺杂剂浓度可以高于水平半导体层100a的掺杂剂浓度。
接触插塞PLG和连接线BCL可以设置在接触区域CTR上。拾取接触插 塞PPLG可以穿透上填充绝缘层125从而连接到拾取区域10p。拾取接触插 塞PPLG的顶表面可以与接触插塞PLG的顶表面基本上共平面。拾取接触 插塞PPLG可以通过阱导电线PCL和连接插塞CPLG电连接到***逻辑结 构PS。连接插塞CPLG可以将单元阵列结构CS电连接到***逻辑结构PS。 连接插塞CPLG可以穿透上填充绝缘层125从而连接到***逻辑结构PS的 ***电路互连线ICL。
根据发明构思的一些示例实施方式，因为牺牲层被形成为比绝缘层更 薄，所以可以抑制可能在穿透牺牲层和绝缘层的垂直孔的内侧壁处产生的条 纹。此外，即使牺牲层的厚度减小，但是可以通过形成扩大栅极区域的工艺 确保字线的期望厚度。
此外，第一阻挡绝缘层可以在扩大栅极区域的形成之后被形成，因而可 以抑制或防止可能在用栅电极替换牺牲层的工艺中发生的第一阻挡绝缘层 的蚀刻损坏。结果，可以改善存储单元的特性以实现具有提高的可靠性的半 导体器件。
虽然已经参照一些示例实施方式描述了发明构思，但是对本领域技术人 员明显的是，可以进行各种各样的改变和修改而不背离发明构思的精神和范 围。因此，应理解，上述示例实施方式不是限制性的，而是说明性的。因此， 发明构思的范围将由所附权利要求及其等同物的最广泛许可的解释确定，并 且不应受前述描述的约束或限制。
本专利申请要求享有2016年10月26日在韩国知识产权局提交的韩国 专利申请第10-2016-0140285号的优先权，其公开通过引用全文合并于此。

Claims (24)

1.一种半导体器件，包括：
衬底；
在所述衬底上垂直地一个堆叠在另一个上的字线；
在所述字线之间的绝缘图案，所述绝缘图案的每个包括在所述字线之间的第一部分以及从所述第一部分延伸的第二部分，所述第一部分的第一厚度小于所述第二部分的第二厚度；
连接到所述衬底的垂直柱，所述垂直柱穿透所述字线和所述绝缘图案；以及
剩余牺牲图案，其分别在所述字线的侧面处在所述衬底上使得所述绝缘图案的所述第二部分在所述剩余牺牲图案之间。
2.根据权利要求1所述的半导体器件，其中
所述剩余牺牲图案具有小于所述第二厚度的第三厚度。
3.根据权利要求2所述的半导体器件，其中所述第三厚度与所述第二厚度的比范围从0.55到0.95。
4.根据权利要求2所述的半导体器件，其中所述绝缘图案中的彼此垂直相邻的两个绝缘图案的所述第一部分之间的距离大于所述第三厚度。
5.根据权利要求1所述的半导体器件，还包括：
高k电介质层，其中
所述剩余牺牲图案包括第一侧壁，以及
所述高k电介质层在所述剩余牺牲图案的所述第一侧壁与邻近于所述第一侧壁的所述字线之间。
6.根据权利要求5所述的半导体器件，其中
所述剩余牺牲图案包括与所述第一侧壁相反的第二侧壁，
所述剩余牺牲图案的所述第二侧壁在俯视图中彼此横向地间隔开并且限定台阶式结构。
7.根据权利要求1所述的半导体器件，还包括：
在所述垂直柱与所述字线之间以及在所述垂直柱与所述绝缘图案之间的电荷存储层；以及
在所述电荷存储层与所述字线之间的第一阻挡绝缘层。
8.根据权利要求7所述的半导体器件，其中
所述第一阻挡绝缘层的每个包括面对所述电荷存储层的第一侧壁以及面对所述字线的第二侧壁，以及
所述第一阻挡绝缘层的所述第一侧壁具有朝向所述电荷存储层的凸起形状。
9.根据权利要求7所述的半导体器件，还包括：
分别在所述字线与所述第一阻挡绝缘层之间的第二阻挡绝缘层，
所述第二阻挡绝缘层的每个延伸为覆盖所述字线中的对应的字线的顶表面和底表面，以及
所述第二阻挡绝缘层包括具有比所述第一阻挡绝缘层的材料更高的介电常数的材料。
10.根据权利要求7所述的半导体器件，还包括：
在所述电荷存储层与所述绝缘图案之间的保护绝缘图案，其中
所述保护绝缘图案的每个接触所述第一阻挡绝缘层中的彼此垂直相邻的两个第一阻挡绝缘层。
11.根据权利要求10所述的半导体器件，其中所述保护绝缘图案的材料与作为所述绝缘图案的材料相同。
12.根据权利要求1所述的半导体器件，还包括：
在所述字线上并在交叉所述字线的方向上延伸的位线，
其中所述垂直柱不连接到所述位线。
13.根据权利要求1所述的半导体器件，其中所述绝缘图案包括与所述剩余牺牲图案的材料不同的材料。
14.一种半导体器件，包括：
包括单元阵列区域和虚设区域的衬底；
在所述衬底上的第一堆叠结构，所述第一堆叠结构包括在所述单元阵列区域上垂直地一个堆叠在另一个上的第一字线以及在所述第一字线之间的第一绝缘图案；
在所述衬底上的第二堆叠结构，所述第二堆叠结构包括在所述虚设区域上垂直地一个堆叠在另一个上的第二字线、在所述第二字线之间的第二绝缘图案、以及分别在所述第二字线的侧面处的剩余牺牲图案，
所述第二绝缘图案的每个包括在所述第二字线之间的第一部分以及在所述剩余牺牲图案之间的第二部分，所述第二部分从所述第一部分延伸，所述第一部分的第一厚度小于所述第二部分的第二厚度；以及
连接到所述衬底的第一垂直柱和第二垂直柱，所述第一垂直柱穿透所述第一堆叠结构，所述第二垂直柱穿透所述第二堆叠结构。
15.根据权利要求14所述的半导体器件，其中所述剩余牺牲图案具有小于所述第二厚度的第三厚度。
16.根据权利要求15所述的半导体器件，其中所述第三厚度与所述第二厚度的比范围从0.55到0.95。
17.根据权利要求15所述的半导体器件，其中所述第一厚度基本上等于所述第一绝缘图案的厚度。
18.根据权利要求15所述的半导体器件，其中所述第一绝缘图案中彼此垂直相邻的两个第一绝缘图案之间的距离以及所述第二绝缘图案中彼此垂直相邻的两个第二绝缘图案的所述第一部分之间的距离大于所述第三厚度。
19.根据权利要求14所述的半导体器件，其中
所述第一堆叠结构和所述第二堆叠结构在第一方向上平行延伸并在交叉所述第一方向的第二方向上彼此间隔开，
所述第一字线在所述第一方向上的端部以及所述第二字线在所述第一方向上的端部限定台阶式结构，以及
所述剩余牺牲图案在所述第二方向上的端部限定台阶式结构。
20.根据权利要求14所述的半导体器件，还包括：
在所述第一堆叠结构与所述第一垂直柱之间的电荷存储层；以及
在所述电荷存储层与所述第一字线之间的第一阻挡绝缘层，其中
所述第一阻挡绝缘层的每个具有岛形状。
21.一种半导体器件，包括：
包括单元阵列区域的衬底；
在所述衬底上交替地一个堆叠在另一个上的多条字线和多个绝缘图案，所述多个绝缘图案当中的两个相邻绝缘图案之间的垂直距离大于所述两个相邻绝缘图案的每个的厚度，
所述多条字线和所述多个绝缘图案在所述单元阵列区域之上限定彼此间隔开的多个垂直孔，
在所述多个垂直孔中的多个垂直柱；
在所述多个垂直孔中并围绕所述多个垂直柱的多个电荷存储层；
在所述多条字线与所述多个电荷存储层之间的多个第一阻挡绝缘层；
在所述多个第一阻挡绝缘层与所述多条字线之间的多个第二阻挡绝缘层；
多个保护图案，所述多个保护图案在所述多个电荷存储层与所述多个绝缘图案之间使得所述多个保护图案和所述多个第一阻挡绝缘层交替地一个堆叠在另一个上；以及
在所述衬底的虚设区域上的多个剩余牺牲图案，其中
所述多个剩余牺牲图案在与所述多条字线对应的高度处彼此间隔开，
所述多个绝缘图案包括在所述单元阵列区域上与所述多条字线交替地堆叠的第一部分以及在所述虚设区域之上从所述第一部分横向地延伸的第二部分，以及
所述多个绝缘图案的所述第二部分在所述虚设区域上与所述多个剩余牺牲图案交替地堆叠。
22.根据权利要求21所述的半导体器件，其中
所述多个第一阻挡绝缘层的每个包括具有凸起形状并面对所述多个电荷存储层中的对应的电荷存储层的第一侧壁。
23.根据权利要求21所述的半导体器件，其中所述第二阻挡绝缘层的每个延伸为覆盖所述多条字线中的对应的字线的顶表面、侧表面和底表面。
24.根据权利要求21所述的半导体器件，其中所述多个绝缘图案在所述第二部分处比在所述第一部分处更厚。
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