KR100273705B1 - 불휘발성반도체메모리장치의웰구조및그에따른제조방법 - Google Patents

Abstract

소자 분리특성 및 동작의 신뢰성을 향상시키기 위하여, 불휘발성 반도체 메모리 장치의 개선된 셀영역 및 주변영역의 웰 구조 그리고 그에 따른 제조방법이 개시된다. 개시된 구조는, 데이터의 프로그램을 채널 열전자 주입방식으로 행하고 소거를 벌크영역을 통해 F-N터널링 방식으로 행하는 고상한 웰 구조를 가진다.

Description

불휘발성 반도체 메모리 장치의 웰 구조 및 그에 따른 제조방법{METHOD FOR FABRICATING OF NONVOLATILE MEMORY DEVICE AND WELL STRUCTURE THEREOF}

본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로, 특히 노아형 플래쉬 EEPROM(NOR-type flash EEPROM)의 개선된 셀영역 및 주변영역의 웰 구조 그리고 그에 따른 제조방법에 관한 것이다.

일반적으로, 불휘발성 반도체 메모리 장치의 종류로서는 마스크 롬(Mask ROM), 이피롬(EPROM), 이이피롬(EEPROM), 및 플래쉬 이이피롬(flash-EEPROM)등이 본 분야에 널리 알려져 있다. 이들 가운데 플래쉬 이이피롬은 이이피롬의 동작특징에 더하여 데이터를 일시에 전기적으로 소거할 수 있는 기능과, 저전력 소비특성을 지니므로, 최근에 개인용 노트북 컴퓨터의 영구 메모리뿐 만 아니라 디지탈 카메라, 메모리 카드 등과 같은 휴대용단말기의 기록매체로서도 각광을 받고 있는 추세이다. 불휘발성 반도체 메모리 장치에서 저장된 데이터의 상태는 셀 트랜지스터가 가지는 문턱전압(Threshold Voltage)의 값에 의해 결정된다. 문턱전압이란 셀 트랜지스터의 게이트 단자와 소오스단자 사이에 전압차를 점차로 크게 해줄 경우에 상기 셀 트랜지스터가 어떤 임계전압에서 비로서 턴온되기 시작하였다면, 바로 그 임계전압을 일컫는다. EPROM, EEPROM, 또는 Flash-EEPROM의 경우에 각 셀 트랜지스터는 콘트롤 게이트와는 격리된 플로팅 게이트 (Floating Gate)를 내부에 가진다. 상기 플로팅 게이트에 저장되는 전하량을 차등화시켜 주는 것에 의해, 각 셀 트랜지스터의 문턱전압은 의도된 설정 레벨로 각기 변경된다. 이에 따라 데이터는 리드동작에서 서로 구별될 수 있는 상태를 가지도록 저장(프로그램)된다. 각 셀 트랜지스터들에 저장되어 있는 데이터의 상태를 읽어내기 위해서는 프로그램된 셀들의 저장상태를 점검하는 것이 필요하게 된다. 이를 위해서는 디코더 회로(Decoder Circuit)를 이용하여 원하는 메모리 셀을 선택하고 읽는데 필요한 전압형태의 신호들을 상기 셀 트랜지스터인 메모리 셀과 그에 관련된 회로등에 가해준다. 그 결과로써 메모리 셀의 저장 상태에 따른 전류 또는 전압의 신호를 비트라인상에서 얻게 된다. 이렇게 얻어진 전류 또는 전압신호를 감지회로라 불리는 센스앰프(Sense Amplifier)로써 측정하면 메모리 셀에 저장되어 있는 상태정보는 데이터 "1" 또는 데이터 "0"로서 나타난다.

플래쉬 이이피롬의 메모리 셀 어레이(Array)의 구조는 메모리 셀들이 비트라인(bit line)에 연결되어진 형태에 따라 크게 NOR-형(NOR-Type)과 NAND-형(NAND-Type)로 구별된다. NOR형의 경우는 도 1의 구조와 같이 각각의 메모리 셀들 M1, M3, M5이 비트라인 BL1과 소오스 라인(Source Line) CSL사이에 연결되어 있으며, NAND형의 경우는 도 2의 구조와 같이 다수의 메모리 셀들 M1, M2~M4가 선택용 트랜지스터들 ST1, ST2와 더불어 스트링(string)구조를 이루고 비트라인 BL과 접지라인 사이에 직렬로 연결되어 있다.

도 1 및 도 2에 보여지는 메모리 셀 트랜지스터는 각기 워드라인에 연결된 콘트롤 게이트 CG와, 상기 콘트롤 게이트 CG와는 절연된 플로팅 게이트 FG를 가진다. 도 1에서 보여지는 노아형 셀 어레이 구조는 도 2의 낸드형 셀 어레이 구조에 비해 연결구조상 셀 트랜지스터들의 집적도 면에서 불리하지만, 리드동작 면에서 상대적으로 많은 셀 전류량에 기인한 고속동작을 가진다. 따라서, 상대적으로 고속동작에 부응하기 위하여 플래쉬 이이피롬의 메모리 셀 어레이 구조는 낸드형에서 노아형으로 전환되어지는 추세에 있으며, 아울러 셀 트랜지스터의 고 집적을 꾀하려는 시도가 다양한 선행기술들에서 개시되고 있다.

이러한 선행기술들중의 하나로서 NOR 형 flash EEPROM구조는 삿옌 묵허지(Satyen Mukherjee)외 다수에 의해 1985년 IEDM 616면 내지 619면에 걸쳐 게재된 논문 제목 "A SINGLE TRANSISTOR EEPROM CELL AND ITS IMPLEMENTATION IN A 512K CMOS EEPROM"하에 개시되어 있다. 미합중국에서 발행된 특허번호 USP 4,698,787호로서도 개시된 상기 선행기술에서, 메모리 셀로의 데이터 프로그램은 채널 열전자(CHE:Channel Hot Electron)주입방식으로 수행되고, 프로그램된 데이터의 소거는 도 3a에서 보여지는 바와 같이 일측 방향의 접합영역인 소오스 영역을 통하여 파울러 노르하임(F-N: Fowler-Nordheim)터널링방식으로 행해진다. 도 1내의 임의의 셀 트랜지스터의 단면에 대응되는 도 3a를 참조하면, 일측 방향의 접합영역인 소오스 영역(또는 드레인 영역)으로의 데이터 소거 스킴이 보여진다. 데이터의 소거란 프로그램된 셀 트랜지스터의 문턱전압 값을 초기의 문턱 전압값으로 변화시키는 것을 의미하며 이는 전하의 방출로서 달성된다. 이를 위해, 선택된 워드라인에 연결된 셀 트랜지스터의 콘트롤 게이트 CG에 약 0볼트(Volt)를 인가하고 소오스 영역 12에 약 12볼트를 인가하면, 플로팅 게이트 FG에 저장된 전자들이 F-N터널링에 의해 하부의 게이트 산화막을 통해 소오스 영역 12으로 방출된다.

상기한 소오스 소거동작이 보다 구체적으로 이해되어 후술될 본 발명과의 철저한 구별이 될 수 있도록 하기 위해, 노아형 구조의 셀 트랜지스터의 각 동작모드를 이하에서 예를 들어 상세히 설명한다. 도 3a에서의 셀 트랜지스터가 자신의 플로팅 게이트 FG내에 전자를 보유하고 있으면 이를 데이터 "1"상태라 하고, 보유하지 아니하면 데이터 "0"상태라 하자. 데이터 "0"상태로 되어 있는 셀 트랜지스터를 데이터 "1"상태로 변경시키는 동작을 본 분야에서는 통상 프로그램동작이라 한다. 그러한 프로그램 동작을 위해서는 약 2볼트 정도의 문턱전압을 가지고 있는 셀 트랜지스터에 필요한 전압신호들을 인가하여, 문턱전압이 약 7V 정도로 증가되도록 하여야 한다. 이러한 프로그램 동작에서, 선택된 비트라인에 연결된 드레인 D에는 약 5내지6V, 선택된 워드라인에 연결된 콘트롤 게이트 CG에 약 10내지12V가 인가되고 소오스 S 및 기판 또는 벌크(bulk) 10에 0V가 인가된다. 그러면, 셀 트랜지스터는 턴온되어 셀 전류는 드레인 영역 13에서 소오스 영역 12으로 흐른다. 이 때 발생된 열전자(hot electron)중 일부는 상기 게이트 CG의 수직 일렉트릭 필드(electric al field)에 의해 게이트 산화막(터널 산화막)을 통해 상기 플로팅 게이트 FG로 주입된다. 상기 채널 열전자의 주입에 의해 셀 트랜지스터의 문턱전압은 초기에 2볼트에서 7볼트로 상승된다. 상기한 프로그램 동작이 종료되어도 플로팅 게이트 FG로 주입된 열전자는 주위의 게이트 산화막 및 오엔오(O/N/O) 구조의 삼중막에 의해 고립되어지므로, 프로그램이 완료된 셀 트랜지스터는 별도의 소거동작이 있기 전까지는 영구적으로 데이터를 보유한다.

한편, 상술한 소거(erase)동작은 상기 플로팅 게이트 FG에 저장된 전자들을 방출시켜 셀 트랜지스터의 문턱 전압이 다시 초기의 문턱전압 즉, 여기서는 약 2V정도로 되어지게 하는 동작이다. 이 경우에 선택된 셀 트랜지스터의 드레인 D에 접속된 비트라인은 플로팅(floating)되게 하고, 소오스 S에 연결된 공통소오스라인 CSL에 약 12내지 15V를 인가하고 워드라인에 0V를 인가한다. 이에 의해 플로팅 게이트 FG와 소오스 접합(source junction)영역 12사이의 전압 차가 발생되고, 그에 따라 약 100Å정도의 터널 산화막을 통해 전자 터널링 현상이 일어난다. 이 현상이 바로 본 분야에서 잘 알려진 F-N 터널링 방식이다. 이 방식에 의해 플로팅 게이트 FG내에 고립되어 있던 전자들이 상기 산화막을 통해 소오스 영역 12으로 방출된다. 이러한 소거동작에 의해 플로팅 게이트 FG의 내부에는 전자들이 거의 존재하지 않으므로 셀 트랜지스터의 문턱전압은 다시 낮아져 원래의 문턱전압 값인 2볼트로 유지된다. 한편, 리드동작시에는 선택된 트랜지스터의 비트라인에 약 1V정도의 전압을 인가하고 워드라인에 약 4내지5V를 인가하여 전류패스를 형성시킴으로써 저장된 데이터의 상태는 비트라인을 통해 감지된다.

도 3a에서 보여지는 영역 14는 소오스 접합영역의 브레이크 다운 전압을 높이고 밴드 대 밴드 터널링(BTBT;Band To Band Tunneling) 전류를 줄이기 위하여 상기 영역 12보다 낮은 농도분포를 갖는 엔(N-)형 이온주입 영역이다. 즉, 상기 도 3a의 셀 트랜지스터는 본 분야에 그 장점이 잘 알려진 바로서의 더블 도프드 드레인(DDD:Double Doped Drain)구조를 가진다. 그러나, 이러한 셀 트랜지스터 구조에서도 BTBT전류는 그 양이 줄어들 뿐 없어지지 아니하고 일정한 양으로서 여전히 존재한다. 상기 BTBT전류가 일정한 양을 가지고서 흐르는 경우에 상기 BTBT전류에 기인하여 부수적으로 홀(hole)에 의한 터널 산화막의 퇴화(degradation)현상이 일어난다. 상기 터널 산화막의 퇴화는 홀이 터널 산화막에 포획(trap)되는 현상으로서 이에 따라 터널 산화막은 열화되는 결점을 갖는다. 또한, 상기 DDD구조의 채용은 트랜지스터의 유효채널 길이를 감소시키기 때문에 채널의 길이는 일반적인 구조보다 길다. 따라서, 이러한 도 3a의 구조는 고집적화에 제한을 준다. 만약, DDD구조를 채용하면서도 채널의 길이를 일반적인 채널의 길이로 설정하면 프로그램시 드레인 전압에 의한 펀치스루우 현상이 발생할 확률이 매우 높다.

상기한 도 3a의 소오스 소거에 따른 상기의 결점들을 개선하고 저전원동작 과 고집적화를 도모하기 위하여, 네거티브 게이트 바이어스드(negative gate biased) 소거 스킴을 가지는 노아형 플래쉬 메모리가 세이치 모리(Seiichi Mori)외 다수에 의해 1994년 심포지움 VLSI (1994 Symposium Technoiogy Digest of Technical Papers)의 53면 내지 54면에 걸쳐 게재된 논문 제목 "High Speed Sub-halfmicron Flash Memory Technology with Simple Stacked Gate Structure Cell"하에 개시되어 있으며, 이는 도 4에서 보여지는 구조를 가진다. 도 4에서의 셀영역내의 셀 트랜지스터 M1,M2에 대한 소거스킴은 도 3a와 동일하게 소오스 영역 12을 통해 달성된다. 그렇지만, 소거동작을 위해 메모리 셀 트랜지스터의 콘트롤 게이트에 약 -10볼트정도의 네거티브 전압을 인가하는 것과 주변영역에 네거티브 전압의 발생을 위한 더블 웰 구조를 형성한 것이 상기 도 3a에서의 소거 경우와 다르다. 또한, 소오스에는 +5볼트가 인가되고 드레인은 플로팅 상태로 된다. 상기한 조건, 즉 네거티브 게이트 바이어스드 소거 스킴으로써 소오스 영역 12을 통해 소거를 행하면 상기 BTBT전류는 도 3a의 경우보다 더 줄어든다. 따라서, 터널 산화막의 열화문제는 상대적으로 적어진다. 그러나, 상기 구조는 셀 트랜지스터의 드레인 영역 하부에 기판의 불순물 농도보다 저농도인 저농도 피형 포켓(P-)레이어를 제조하여야 하는 부담이 있어 0.4미크론 미터의 디자인 룰을 갖게 된다.

상기한 노아형 플래쉬 메모리의 셀영역 및 주변영역의 웰 구조와 트랜지스터들을 단면도로서 보여주는 도 4를 참조하면, 주변영역에는 메모리 셀 트랜지스터의 구동을 위해 저전압용 엔형 및 피형 모오스 트랜지스터 20,21와 고전압용 엔형 및 피형 모오스 트랜지스터 22,23들이 배치된다. 여기서, 엔형 웰들 16,17내에 포켓 피형웰 19,20을 제조시 측면 확산(side diffusion)에 기인하여 엔형 웰 16,17 하부의 형태가 도트라인을 따라 형성될 수 있다. 이러한 경우에는 엔형 웰들 간의 거리는 부호 L로서 좁게 나타난다. 따라서, 소자들간의 절연특성은 취약하게 되는 문제가 있다. 플래쉬 메모리의 고집화에 따라 상기한 거리 L이 줄어들게 되므로 절연특성은 심각한 문제로 대두될 수 있다. 또한, 포켓 피형웰 19,20의 불순물 농도는 서로 동일하게 되므로 고전압용 엔형 모오스 트랜지스터 22와 저전압용 엔형 모오스 트랜지스터 20의 문턱전압을 각기 다르게 조절하는 것이 어렵다. 한편, 기판의 표면이 셀 영역에서 노출되므로 제조공정을 거치는 동안에 오염이 되어 셀 트랜지스터의 동작특성이 저하될 우려가 있다.

상술한 바와 같이, 종래의 노아형 플래쉬 메모리에서는 데이터의 소거가 일측 방향의 접합영역인 소오스 영역을 통하여 행하여 졌기 때문에, BTBT전류에 기인하여 터널 산화막의 열화를 완전히 해결하기 어려운 문제점이 있었다. 또한, 셀 트랜지스터의 사이즈 축소는 동작특성의 보장조건에 영향을 받아 한계에 부닥친다. 그리고, 주변영역에 포켓 웰을 제조시 상기 포켓 웰을 감싸는 웰들간의 절연특성이 저하될 수 있는 문제가 있고 주변영역의 고전압용 엔형 모오스 트랜지스터의 문턱전압을 낮게 조절하는 것이 어려우며 오염에 취약한 문제가 있다.

따라서, 본 발명의 목적은 상기한 종래의 문제점들을 해결할 수 있는 불휘발성 반도체 메모리 장치의 웰 구조 및 그에 따른 제조방법을 제공함에 있다.

본 발명의 다른 목적은 소오스 영역을 통하지 않고도 데이터를 소거할 수 있는 노아형 플래쉬 메모리의 웰 구조 및 그에 따른 제조방법을 제공함에 있다.

본 발명의 또 다른 목적은 BTBT전류에 기인하는 터널 산화막의 열화를 완전히 해결할 수 있는 노아형 플래쉬 EEPROM의 개선된 셀영역 및 주변영역의 웰 구조 그리고 그에 따른 제조방법을 제공함에 있다.

본 발명의 또 다른 목적은 셀 트랜지스터의 사이즈 및 주변영역의 사이즈를 최소화할 수 있는 노아형 플래쉬 EEPROM을 제공함에 있다.

본 발명의 또 다른 목적은 주변영역에 위치된 웰들간의 절연특성을 강화할 수 있고 주변영역의 고전압용 엔형 모오스 트랜지스터의 문턱전압을 저전압용에 비해 낮게 조절할 수 있는 노아형 플래쉬 EEPROM의 개선된 셀영역 및 주변영역의 웰 구조 그리고 그에 따른 제조방법을 제공함에 있다.

본 발명의 또 다른 목적은 고집적에 적합하면서도 제조시의 오염방지특성 및 제조후의 동작특성이 우수한 불휘발성 반도체 메모리 장치를 제공함에 있다.

본 발명의 또 다른 목적은 고집적에 적합하면서도 소자분리특성이 우수한 노아형 불휘발성 반도체 메모리 장치를 제공함에 있다.

본 발명의 또 다른 목적은 개선된 소거동작을 가지는 노아형 플래쉬 EEPROM을 제공함에 있다.

상기한 목적들을 달성하기 위하여 본 발명의 일 아스팩트에 따른 불휘발성 반도체 메모리 장치의 웰구조는, 데이터의 프로그램을 채널 열전자 주입방식으로 행하고 소거를 벌크영역을 통해 F-N터널링 방식으로 행하기 위해, 노아형 셀 어레이 구조를 형성하는 셀 트랜지스터들이 위치되는 셀 영역은 기판의 도전형과는 반대의 도전형으로 상기 기판에 형성된 제1웰과 상기 셀 트랜지스터들의 상기 벌크영역으로서 기능하기 위해 상기 제1웰에 의해 둘러쌓여지고 상기 기판의 도전형과는 동일한 도전형으로 형성된 제1포켓형 웰로 이루어지고, 상기 셀 영역과는 전기적으로 격리되어 저전압 및 고전압용 트랜지스터들이 위치되는 주변영역은 상기 저전압 및 고전압용 트랜지스터들중 피형 트랜지스터들을 각기 수용하기 위해 상기 기판의 도전형과는 반대의 도전형으로 상기 기판에 각기 격리적으로 형성된 제2,3웰과, 상기 고전압용 트랜지스터들중 엔형 트랜지스터들을 수용하기 위해 상기 제3웰에 의해 둘러쌓여지고 상기 기판의 도전형과는 동일한 도전형으로 형성된 제2포켓형 웰과, 상기 저전압용 트랜지스터들중 엔형 트랜지스터들을 수용하기 위해 상기 기판의 도전형과 동일한 도전형으로 상기 제1,2웰 사이의 상기 기판에 형성된 제4웰로 이루어진 것임을 특징으로 한다. 여기서, 상기 제2,3웰사이에는 상기 저전압용 트랜지스터들과 상기 고전압용 트랜지스터들간의 절연특성을 강화를 위해 상기 제4웰과 동일한 도전형으로 된 제5웰을 형성할 수 있다.

또한 본 발명의 또 다른 아스팩트에 따라, 데이터의 프로그램을 채널 열전자 주입방식으로 행하고 소거를 벌크영역을 통해 F-N터널링 방식으로 행하기 위한 불휘발성 반도체 메모리 장치에서, 노아형 셀 어레이 구조를 형성하는 셀 트랜지스터들이 위치되는 셀 영역의 웰과, 상기 셀 영역과는 전기적으로 격리되어 저전압 및 고전압용 트랜지스터들이 위치되는 주변영역의 웰을 제조하기 위한 방법은: 피형의 반도체 기판상부 전체에 산화막 및 질화막을 차례로 형성한 후 피형 웰들이 형성될 부분의 상부에 놓여진 상기 질화막만을 마스킹하고 마스킹되지 아니한 질화막을 식각하여 상기 산화막의 일부를 노출시키는 단계와; 상기 노출된 산화막을 통하여 엔형 웰의 형성을 위한 엔형 불순물 이온을 상기 기판에 주입한 후, 국부산화 및 열처리를 실시하여 상기 셀 영역에는 제1웰과 제1 국부산화막이 초기적으로 형성되게 하는 동시에 상기 주변영역에는 제2,3웰과 제2,3국부산화막이 각기 이격적으로 초기적으로 형성되게 하는 단계와; 상기 질화막의 나머지를 제거한 후, 노출된 산화막을 통하여 상기 기판에 상기 피형 웰의 형성을 위한 피형 불순물 이온을 주입하여 상기 제2웰을 사이로 두고 제4,5웰이 초기적으로 형성되게 하는 단계와; 상기 제1,2,3국부산화막 및 상기 노출된 산화막을 제거하고 버퍼링 산화막을 형성한 후, 펀치스루우 방지를 위해 피형 불순물 이온을 상기 제1,2,3웰의 깊이보다 더 깊게 상기 기판에 주입하는 단계와; 상기 제1,3웰의 상부의 일부에 있는 상기 버퍼링 산화막을 포토마스크 패턴으로 노출시키고 포켓 피형 웰의 형성을 위한 피형 불순물 이온을 주입하여 상기 셀 트랜지스터들의 상기 벌크영역으로서 기능하는 제1포켓형 웰과 상기 고전압용 트랜지스터들중 엔형 트랜지스터들을 수용하기 위한 제2포켓형 웰이 초기적으로 형성되게 하는 단계와; 열처리를 수행하여 상기 웰들을 완전한 형태로 형성하는 단계를 가짐을 특징으로 한다.

상기한 웰 구조 및 그의 제조방법에 따르면, 고집적에 적합하면서도 제조시의 오염방지특성 및 제조후의 동작특성이 우수한 불휘발성 반도체 메모리 장치를 제공할 수 있고, 소자분리특성이 우수하며 개선된 소거동작을 가지는 이점이 얻어진다.

도 1은 본 발명에 적용되는 구조로서, 통상적인 노아형 셀 어레이 구조를 보인 등가회로도.

도 2는 통상적인 낸드형 셀 어레이 구조를 보인 등가회로도.

도 3a는 도 1의 셀에 대한 소오스 소거방법을 설명하기 위한 도면.

도 3b는 본 발명에 적용되는 소거방법으로서 도 1의 셀에 대한 기판 소거방법을 설명하기 위한 도면.

도 4는 통상적인 노아형 플래쉬 메모리의 셀영역 및 주변영역의 웰 구조와 트랜지스터들을 보인 단면도.

도 5는 본 발명에 따른 노아형 플래쉬 메모리의 셀영역 및 주변영역의 웰 구조와 트랜지스터들을 보인 단면도.

도 6 내지 도 15는 도 5의 단면구조를 만드는 순차적 제조공정을 설명하기 위해 도시된 도면들.

이하에서는 본 발명에 따른 바람직한 실시예가 첨부된 도면들을 참조하여 상세히 설명되어질 것이다. 첨부된 도면들내에서 서로 동일한 요소나 부분들은 비록 다른 도면내에 있더라도 이해의 편의를 위해서 동일 내지 유사한 참조부호 또는 명칭으로서 라벨링된다. 다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만도 실시될 수 있을 것이다. 또한, 본 분야에 너무나 잘 알려진 플로팅 게이트를 가지는 모오스 트랜지스터의 세부동작 및 제조공정의 공지부분은 본 발명의 요지를 흐리지 않게 하기 위해 상세히 설명되지 않는다.

먼저, 도 3b에는 본 발명에 적용되는 소거방법으로서 도 1의 셀에 대한 기판또는 채널 소거방법을 설명하기 위한 도면이 도시된다. 도 3b에서는 채널 또는 기판 10으로의 소거가 행해지므로, 도 3a에서와 같은 BTBT전류가 발생되지 않는다. 소거동작시에 셀 트랜지스터의 워드라인에 0V를 인가하고 기판 10에 약 15V를 인가하거나 상기 기판 10에 약 5V의 소거전압을, 워드라인에 약 -10V를 인가한다. 그렇게 하면, 선택된 워드라인에 속한 다수의 셀들중 플로팅 게이트내에 전자를 보유하는 셀들이 한꺼번에 소거된다. 즉, 상기 인가전압에 의해 기판과 선택 셀들의 플로팅 게이트 사이에는 전압차가 발생하고, 이 전압차에 따라 플로팅 게이트내에 저장된 전자들이 터널 산화막을 통해 기판 또는 벌크실리콘으로 빠져나오게 된다. 이 역시, F-N 터널링방식에 의한 소거이다. 소거동작의 완료에 의해 선택된 셀들의 문턱전압은 초기전압 예컨대 약 2V정도로 낮아진다. 상기 기판 10에 포지티브 고전압을 인가하기 위해서는 상기 기판위에 기판과 동일한 도전형 웰을 포켓형으로 만들어주는 것이 필요하다. 이 것이 벌크영역이다. 도 3b의 셀 트랜지스터를 프로그램하는 경우에, 워드라인에 약10V를, 비트라인에 약6V를 인가하여 준다. 그렇게 하면, 셀 트랜지스터의 턴온에 의한 전류와 함께 발생되는 열전자들은 플로팅 게이트 FG로 주입된다. 결과로서, 프로그램이 완료된 상기 셀 트랜지스터는 약 7V 정도의 문턱전압을 가지게 된다. 한편, 프로그램된 상기 셀 트랜지스터에 대한 리드동작은 비트라인에 약1V, 소오스라인에 약0V, 워드라인에 약5V정도의 전원전압을 인가함에 의해 달성된다. 이 경우에 상기 셀 트랜지스터는 문턱전압이 약7V정도로 되어 있으므로, 대응 비트라인에는 전류가 거의 흐르지 않는다. 따라서, 비트라인에 연결된 센스앰프는 이를 데이터 "1"로서 감지출력한다. 반대로, 상기 셀 트랜지스터가 프로그램동작의 완료후에도 문턱전압을 약 2V로 가지고 있었다면 이는 데이터 "0"으로서 프로그램된 경우이다. 이 경우에는 리드시 상기 비트라인에 일정한 레벨의 전류가 흐른다. 따라서, 센스앰프는 이를 데이터 "0"으로서 감지출력한다.

도 5를 참조하면, 본 발명의 실시예에 따른 노아형 플래쉬 메모리의 셀영역 및 주변영역의 웰 구조와 트랜지스터들이 단면도로서 나타난다. 데이터의 프로그램을 채널 열전자 주입방식으로 행하고 소거를 채널 또는 벌크영역을 통해 F-N터널링 방식으로 행하기 위해, 셀 영역은 노아형 셀 어레이 구조를 형성하는 셀 트랜지스터들 M1,M2이 위치되는 영역이다. 상기 셀 영역의 웰구조는 피형 기판 10의 도전형과는 반대의 도전형인 엔형으로서 상기 기판 10에 형성된 제1웰 30과, 상기 셀 트랜지스터들 M1,M2의 상기 벌크영역으로서 기능하기 위해 상기 제1웰 30에 의해 둘러쌓여지고 상기 기판의 도전형과는 동일한 도전형(P)으로 형성된 제1포켓형 웰 36으로 이루어진다. 한편, 상기 셀 영역과는 필드 산화막 40에 의해 전기적으로 격리되어 저전압 및 고전압용 트랜지스터들 20,21,22,23이 위치되는 주변영역은, 상기 저전압 및 고전압용 트랜지스터들중 피형 트랜지스터들 21,23을 각기 수용하기 위해 상기 기판 10의 도전형과는 반대의 도전형으로 상기 기판 10에 각기 격리적으로 형성된 제2웰 31 및 제3웰 32과, 상기 고전압용 트랜지스터들중 엔형 트랜지스터들 22을 수용하기 위해 상기 제3웰 32에 의해 둘러쌓여지고 상기 기판 10의 도전형과는 동일한 도전형으로 형성된 제2포켓형 웰 37과, 상기 저전압용 트랜지스터들중 엔형 트랜지스터들 20을 수용하기 위해 상기 기판의 도전형과 동일한 도전형으로 상기 제1,2웰 사이의 상기 기판에 형성된 제4웰 34로 이루어진다. 상기 제2,3웰사이에는 상기 저전압용 트랜지스터들과 상기 고전압용 트랜지스터들간의 절연특성을 강화를 위해 상기 제4웰 34과 동일한 도전형으로 된 제5웰 35을 형성할 수 있다. 따라서, 데이터의 소거가 벌크 36를 통하여 행하여 지기 때문에, BTBT전류에 기인하여 발생되는 터널 산화막의 열화문제는 완전히 해결되어진다. 또한, 기판 10의 표면이 셀 및 주변영역의 어디에서도 노출되지 아니하고 웰들의 하부에 놓여지므로 제조공정중의 오염에 둔감하여 트랜지스터들의 동작특성이 보장된다.

셀 트랜지스터들 M1,M2의 적층 게이트 55 및 저전압 및 고전압용 트랜지스터들 20,21,22,23의 게이트 56는 상기한 본 발명의 웰 구조상에서 필드 산화막들 40,41,42,43을 형성한 후 통상적인 제조방법으로 제조된다.

이하에서는 상기한 실시예에서 보여진 도 5의 구조를 어떻게 제조하는 가에 대한 설명이 이어진다. 도 6 내지 도 15는 도 5의 웰 배치구조 및 셀 및 주변회로영역의 트랜지스터들을 만드는 순차적 제조공정을 설명하기 위해 도시된 도면들이다.

도 6을 참조하면, 피형의 반도체 기판 10상부 전체에 산화막 60 및 질화막 62을 차례로 형성하는 것이 보여진다. 이는 바람직하기로는 약 5~18Ω㎝의 비저항을 갖는 p형 기판 10을 초기 세정 후 그 상부에 약 300Å∼900Å의 두께를 가지도록 산화막 데포공정을 실시하고, 약 1000Å의 질화막 62을 침적함에 의해 달성된다.

도 7을 참조하면, 피형 웰들이 형성될 부분의 상부에 놓여진 상기 질화막 62만을 마스킹하고 마스킹되지 아니한 질화막을 식각하여 상기 산화막 60의 일부를 노출시킨 후, 상기 노출된 산화막 60을 통하여 엔형 웰의 형성을 위한 엔형 불순물 이온 예컨대 인(Ph)을 상기 기판 10내로 주입하는 것이 보여진다. 이는 도 5에서 보여지는 N-well 30,31,32의 형성을 위해 포토 마스크, 예컨대 포토 레지스트를 노광 및 현상하여 포토 마스크 63의 패턴을 형성한 후, 그 패턴에 따라 노출된 부분의 질화막 62을 건식식각하고 n형의 불순물(Ph)을 100KeV∼200KeV의 에너지로 이온 주입함에 의해 달성된다. 이후, 국부산화 예컨대 LOCOS 및 열처리 예컨대 1000℃이상의 드라이브 인(drive-in)을 실시하면 도 8에서 보여지는 바로서 상기 셀 영역에는 제1웰 30과 제1 국부산화막 64이 초기적으로 형성되는 동시에 상기 주변영역에는 제2,3웰 31,32와 제2,3국부산화막 65,66이 각기 이격적으로 초기적으로 형성된다. 여기서, 상기 국부산화막들의 두께는 약3000Å∼6000Å로 되는 것이 바람직하다.

도 8을 참조하면, 감광막으로서의 상기 포토 마스크 63 하부에 있는 질화막 62을 제거한 후, 노출된 산화막 60을 통하여 상기 기판 10에 상기 피형 웰의 형성을 위한 피형 불순물 이온 예컨대 보론(B)을 주입하는 것이 나타난다. 따라서, 상기 제2웰 31을 사이로 두고 제4,5웰 34,35이 초기적으로 형성된다. 상기 P형의 분술물(B)은 상부전체에 걸쳐 50KeV이하의 에너지로 이온 주입된다. 이 경우에는 상기 국부 산화막들이 이온주입 차단 마스크로서 작용한다. 상기 불순물 이온 주입을 통해 L.V.NMOS가 형성되는 P-Well 34이 형성되며, P웰인 5웰 35가 함께 형성된다. 이후, 이온주입의 마스크로서 사용된 상기 제1,2,3국부산화막 64,65,66 및 상기 노출된 산화막 60을 제거하고 도 9에서 보여지는 버퍼링 산화막 70을 형성한다. 상기 막 70은 고 에너지 이온주입시 버퍼(buffer)역할을 하며 이는 산화공정을 통해 약500Å이상의 두께로 형성된다.

도 9를 참조하면, 펀치스루우 방지를 위해 피형 불순물 이온 예컨대 보론을 상기 제1,2,3웰 30-32의 깊이보다 더 깊게 상기 기판 10에 주입하는 것이 보여진다. 즉, 안티 펀치스루우를 위해, 1MeV이상의 고에너지로 상부전체에 대하여 이온주입을 하면 부호 72까지의 깊이까지 주입이 된다. 상기의 공정에 의해 웰들 31,32사이의 사이드 확산(side diffusion)이 방지되어 고전압 및 저전압 트랜지스터들간의 소자분리특성이 보장된다.

도 10을 참조하면, 상기 제1,3웰의 상부의 일부에 있는 상기 버퍼링 산화막을 포토마스크 75의 패턴으로 노출시키고 포켓 피형 웰의 형성을 위한 피형 불순물 이온 예컨데 보론을 상기 엔형 웰의 dose량보다 높게 80KeV이상의 에너지로 주입하는 것이 도시된다. 이에 따라 상기 셀 트랜지스터들 M1,M2의 상기 벌크영역으로서 기능하는 도 5의 제1포켓형 웰 36과 상기 고전압용 트랜지스터들중 엔형 트랜지스터들 22을 수용하기 위한 제2포켓형 웰 37이 초기적으로 형성된다.

도 11을 참조하면, 열1000℃이상의 고온 열처리를 수행하여 상기 웰들 30-32,36,35,34,37을 완전한 형태로 형성한 구조가 도시된다. 상기 도 6에서 도 11까지의 공정을 통하여 셀영역이 셀 트랜지스터와 주변영역의 H.V. NMOS가 형성되는 PP웰 36,37과, L.V.NMOS가 형성되는 P웰 34, L.V.PMOS와 H.V.PMOS가 형성되는 N웰 31,32이 완전히 형성된다.

이하에서의 설명은 도 5에서 보여지는 셀 트랜지스터들 M1,M2의 적층 게이트 55 및 저전압 및 고전압용 트랜지스터들 20,21,22,23의 게이트 56를 상기한 본 발명에 따른 웰 구조상에서 어떻게 만드는 가를 보여주기 위한 것이다.

도 12에서는 일반적인 로코스(LOCOS)공정을 이용하여 트랜지스터 소자가 실질적으로 형성되는 액티브 영역과 소자분리를 위한 4000Å 이상의 필드 절연막 40-43이 형성되는 것이 도시된다. 이후, 셀 영역은 프로그램과 소거의 효율을 증가시키기 위해 1차로 80Å 내지 100Å의 낮은 터널 산화막을 형성시키고 플로팅 게이트 FG의 재질이 될 폴리1(제1폴리실리콘)을 데포한 후 POCL3를 침적한다. 플로팅 게이트 형성을 위해 셀 내 필드위의 폴리1 일부를 식각한 후 차례로 ONO막을 형성시킨다.

도 13에서는 주변회로 부위의 트랜지스터들의 형성을 위해 셀을 제외한 주변회로 부위의 ONO막과 폴리1을 포토레지스트 막 77의 패턴으로 노출시켜 이방성 식각하는 것이 도시된다. 이후에는, 주변회로 지역의 트랜지스터 문턱전압을 맞추기 위한 이온주입이 선택적으로 행해지고 저전압에서 동작시키기 위한 트랜지스터에 사용될 게이트 산화막(80Å 내지 150Å)와 고전압 트랜지스터에 사용될 게이트 산화막(200Å 내지 350Å)를 선택적으로 산화시킨 후 셀과 주변회로의 제어전극에 사용될 폴리2를 데포하고, POCL3을 침적시키며 낮은 폴리저항을 위해 WSix와 같은 폴리사이드 구조로 게이트를 만들 수도 있다.

도 14에서는 포토 마스크 78로 주변회로 지역을 모두 가리고 셀 영역을 선택적으로 덮은 후, 셀 지역의 폴리2 혹은 폴리2와 폴리사이드, ONO, 폴리1을 식각하여 플로팅 게이트 FG와 콘트롤 게이트 CG를 가지는 셀 트랜지스터 M1,M2를 형성시킨다.

도 15에서는 셀 영역의 부분은 모두 PR 80으로 가린 후, 셀을 제외한 주변회로 지역을 패터닝하고 폴리2 혹은 폴리2와 폴리사이드를 선택적으로 식각하여 고전압 및 저전압 트랜지스터를 형성한다. 여기서, 도 14와 도 15의 공정은 순서를 바꾸어 주변회로 영역의 패턴을 먼저 형성하고 셀의 패턴을 형성할 수도 있다.

도 15까지의 공정을 통해 PP웰 36위의 셀 영역에는 터널 산화막 50와 폴리1 (51),ONO(52), 폴리2(53)로 구성되는 도 5의 스택 게이트 셀 M1,M2이 형성되며 주변회로영역에는 저전압용의 게이트 산화막 50과 고전압용의 게이트 산화막 50과 폴리2 (53)가 형성되며, 저전압용 게이트 산화막을 갖는 게이트 전극 56은 P웰 34와 N웰 31위에 형성되고, 고전압용 게이트 산화막을 갖는 게이트 전극 56은 PP웰 37과 N웰 32의 일부에 형성된다.

도 5는 트랜지스터의 완전한 형성을 위해 불순물 이온 주입 과정을 거친 셀과 주변회로 부위의 단면도이다. 셀과 엔모스의 경우, As,Ph와 같은 엔형의 이온주입을 통하여 소오스,드레인 부위의 정션을 형성하며, 피모스의 경우 B, BF2 같은 피형의 이온주입을 통해 소오스,드레인 정션을 형성한다.

셀 트랜지스터의 경우 정션(접합) 구조는 종래의 소오스 소거의 경우 소오스쪽의 정션에 있어 소오스쪽의 BTBT전류를 감소시키고, 정션 브레이크다운 전압을 높이고자 도 3a와 같이 상대적으로 농도가 높은 지역인 N+와 농도가 낮은 N-의 DDD구조를 사용했으나, 본 발명의 경우 기판 또는 벌크로의 소거를 진행하기 때문에 DDD, LDD는 물론 컨벤셔날한 구조의 정션 모두 가능하다. 채널아래의 벌크기판으로의 소거를 위해, 피형 기판위에는 엔웰내에 PP웰이 있으므로, 양의 전압이 셀 트랜지스터의 채널 아래 벌크에 인가될 경우, 엔웰과 피형 기판은 역방향 접합이므로 기판으로의 누설전류는 없게 된다.

주변회로중 논리회로등을 구성하기 위해 저전압에서 동작하는 씨모스의 경우 엔모오스는 피 서브(피형 기판)위에 형성된 피웰안에 형성하며, 피모스의 경우 피서브위에 형성된 엔웰위에 형성된다. 정션구조는 단채널에서의 펀치스루 방지를 위한 LDD구조나 컨벤셔날 한 구조를 사용할 수 있다. 양 혹은 음의 고전압을 셀에 인가하기 위한 씨모스의 경우 엔모스는 바디효과를 감소시키고, 낮은 문턱전압을 유지시키며, 음의 전압이 피서브로 빠져나가는 것을 막아주기 위해 피서브 위에 형성된 피웰에 비해 상대적으로 낮은 농도를 가지는 엔웰속의 PP웰 위에 형성하며, 피모스의 경우 엔웰 위에 형성되며, 이때 엔웰은 회로의 동작시 양의 전압으로 충전되므로, 논리회로를 구성하는 저전압에서 동작하는 트랜지스터가 형성되는 엔 웰과는 격리되어야 한다. 이때 격리되지 않고 함께 사용된다면 고전압이 빠져나가게 된다. 또한, 이런 고전압을 구동시키기 위한 회로에 사용되는 정션은 DDD,LDD를 사용하여 고전압에서의 정션 브레이크 다운을 높여준다. DDD나 LDD 정션의 형성과정에서 스페이서의 사용도 가능하며, 스페이서 형성 전에 한번 이온주입을 실시하고 스페이서 형성후에 이온주입을 실시하여 DDD나 LDD 같은 정션 구조를 형성할 수 있다. 정션의 형성이 완료된 후 HTO와 BPSG를 데포한 후 800℃이상의 온도에서 BPSG리플로우를 실시하고, 금속 도선과 정션, 금속도선과 폴리전극을 연결할 콘택을 형성한 뒤 금속 도선을 형성하여 정션과 폴리전극, 금속 도선을 연결한다.

상술한 바와 같이, 본 발명에 따르면, BTBT전류에 기인되는 터널 산화막의 열화문제가 해결되며, 셀 트랜지스터의 사이즈 축소가 가능해지며, 주변영역에 포켓 웰을 제조시 상기 포켓 웰을 감싸는 웰들간의 절연특성이 높아진다. 그리고, 주변영역의 고전압용 엔형 모오스 트랜지스터의 문턱전압을 상대적으로 낮게 조절하는 것이 쉽고 제조시 오염에 둔감한 특성이 있다.

상술한 바와 같은 본 발명에 따르면, 고집적화와 소자절연에 유리한 효과 및 셀 동작의 신뢰성이 개선되는 효과가 있다.

Claims (2)

1. 데이터의 프로그램을 채널 열전자 주입방식으로 행하고 소거를 벌크영역을 통해 F-N터널링 방식으로 행하기 위해, 노아형 셀 어레이 구조를 형성하는 셀 트랜지스터들이 위치되는 셀 영역과, 상기 셀 영역과는 전기적으로 격리되어 저전압 및 고전압용 트랜지스터들이 위치되는 주변영역을 구비한 불휘발성 반도체 메모리 장치의 웰구조에 있어서,

   상기 셀 영역은, 기판의 도전형과는 반대의 도전형으로 상기 기판에 형성된 제1웰과, 상기 셀 트랜지스터들의 상기 벌크영역으로서 기능하기 위해 상기 제1웰에 의해 둘러쌓여지고 상기 기판의 도전형과는 동일한 도전형으로 형성된 제1포켓형 웰로 이루어지고,

   상기 주변영역은, 상기 저전압 및 고전압용 트랜지스터들중 피형 트랜지스터들을 각기 수용하기 위해 상기 기판의 도전형과는 반대의 도전형으로 상기 기판에 각기 격리적으로 형성된 제2,3웰과, 상기 고전압용 트랜지스터들중 엔형 트랜지스터들을 수용하기 위해 상기 제3웰에 의해 둘러쌓여지고 상기 기판의 도전형과는 동일한 도전형으로 형성된 제2포켓형 웰과, 상기 저전압용 트랜지스터들중 엔형 트랜지스터들을 수용하기 위해 상기 기판의 도전형과 동일한 도전형으로 상기 제1,2웰 사이의 상기 기판에 형성된 제4웰과, 상기 저전압용 트랜지스터들과 상기 고전압용 트랜지스터들간의 절연특성을 강화하기 위해 상기 제2,3웰사이에는 상기 제4웰과 동일한 도전형으로 된 제5웰로 이루어짐을 특징으로 하는 불휘발성 반도체 메모리 장치의 웰구조.
2. 데이터의 프로그램을 채널 열전자 주입방식으로 행하고 소거를 벌크영역을 통해 F-N터널링 방식으로 행하기 위한 불휘발성 반도체 메모리 장치에서, 노아형 셀 어레이 구조를 형성하는 셀 트랜지스터들이 위치되는 셀 영역의 웰과, 상기 셀 영역과는 전기적으로 격리되어 저전압 및 고전압용 트랜지스터들이 위치되는 주변영역의 웰을 제조하기 위한 방법에 있어서:

   피형의 반도체 기판상부 전체에 산화막 및 질화막을 차례로 형성한 후 피형 웰들이 형성될 부분의 상부에 놓여진 상기 질화막만을 마스킹하고 마스킹되지 아니한 질화막을 식각하여 상기 산화막의 일부를 노출시키는 단계와;

   상기 노출된 산화막을 통하여 엔형 웰의 형성을 위한 엔형 불순물 이온을 상기 기판에 주입하여 상기 셀 영역에는 제 1 웰이 초기적으로 형성되게 하는 동시에 상기 주변영역에는 제2,3웰이 각기 이격적으로 초기적으로 형성되게 하며, 국부산화공정 및 열처리를 실시하여 상기 각각의 제 1, 2, 3웰 상부에 제 1, 2, 3 국부산화막이 각기 이격적으로 초기적으로 형성되게 하는 단계와;

   상기 질화막의 나머지를 제거한 후, 노출된 산화막을 통하여 상기 기판에 상기 피형 웰의 형성을 위한 피형 불순물 이온을 주입하여 상기 제2웰을 사이로 두고 제4,5웰이 초기적으로 형성되게 하는 단계와;

   상기 제1,2,3국부산화막 및 상기 노출된 산화막을 제거하고 버퍼링 산화막을 형성한 후, 펀치스루우 방지를 위해 피형 불순물 이온을 상기 제1,2,3웰의 깊이보다 더 깊게 상기 기판에 주입하는 단계와;

   상기 제1,3웰의 상부의 일부에 있는 상기 버퍼링 산화막을 포토마스크 패턴으로 노출시키고 포켓 피형 웰의 형성을 위한 피형 불순물 이온을 주입하여 상기 셀 트랜지스터들의 상기 벌크영역으로서 기능하는 제1포켓형 웰과 상기 고전압용 트랜지스터들중 엔형 트랜지스터들을 수용하기 위한 제2포켓형 웰이 초기적으로 형성되게 하는 단계와;

   열처리를 수행하여 상기 웰들을 완전한 형태로 형성하는 단계를 가짐을 특징으로 하는 방법.

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