KR101481104B1 - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 비휘발성 메모리 장치는 반도체 기판 상에 3차원적으로 배열된 도전 패턴들, 반도체 기판으로부터 연장되어 도전 패턴들의 일측벽들을 가로지르는 반도체 패턴들, 반도체 패턴과 도전 패턴의 일측벽 사이에 개재된 전하 저장막 및 전하 저장막과 도전 패턴의 일측벽 사이에 개재된 씨드막 패턴을 포함한다.
3차원, 씨드막 패턴, 전하 확산
Description
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 전기적 특성을 향상시킬 수 있는 3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
일반적으로 비휘발성 메모리 장치란, 전기적으로 데이터의 소거(erase) 및 저장(program)이 가능하고 전원이 차단되어도 데이터의 보존이 가능한 소자이다. 이에 따라 최근 다양한 분야에서 비휘발성 메모리 장치의 사용이 증가하고 있다.
이러한 비휘발성 메모리 장치들은 다양한 형태의 메모리 셀 트랜지스터를 구성하고 있으며, 셀 어레이 구조에 따라 크게 낸드형(NAND type)과 노어형(NOR type)으로 구분된다. 낸드형 비휘발성 메모리 장치와 노어형 비휘발성 메모리 장치는 고집적화와 고속성으로 대별되는 각각의 장단점을 가지고 있다.
특히, 낸드형 비휘발성 메모리 장치는 다수의 메모리 셀 트랜지스터들을 직렬적으로 연결한 셀 스트링(string) 구조로 인해, 고집적화에 유리하다. 그리고, 낸드형 비휘발성 메모리 장치는 복수개의 메모리 셀 트랜지스터들에 저장된 정보를 동시에 변경하는 동작 방식을 채택하기 때문에, 정보 갱신(update) 속도가 상기 노어형 비휘발성 메모리 장치에 비해 월등히 빠르다. 이러한 높은 집적도 및 빠른 갱신 속도에 의해, 낸드형 비휘발성 메모리 장치는 디지털 카메라 또는 MP3 플레이어 등과 같이 대용량 저장 장치(mass storage)를 필요로 하는 휴대용 전자 제품에 주로 사용된다.
이와 같은 낸드형 비휘발성 메모리 장치들의 장점들을 계속해서 촉진 및 부각시키는 방향으로 연구 개발되고 있으며, 이에 따라 3차원 구조의 낸드형 비휘발성 메모리 장치가 개발되고 있다.
본원 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 3차원 구조의 낸드형 비휘발성 메모리 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 전기적 특성 및 제조 공정의 효율을 향상시킬 수 있는 3차원 구조의 낸드형 비휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 반도체 기판 상에 3차원적으로 배열된 도전 패턴들, 반도체 기판으로부터 연장되어 도전 패턴들의 일측벽들을 가로지르는 반도체 패턴들, 반도체 패턴과 도전 패턴의 일측벽 사이에 개재된 전하 저장막 및 전하 저장막과 도전 패턴의 일측벽 사이에 개재된 씨드막 패턴을 포함한다.
상기 해결하고자 하는 다른 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은 반도체 기판 상에, 서로 다른 식각율을 갖는 제 1 및 제 2 절연막들을 적어도 2층 이상 번갈아 적층하고, 제 1 및 제 2 절연들을 관통하여, 제 1 및 제 2 절연막들의 일측벽을 노출시키는 제 1 트렌치를 형 성하고, 제 1 트렌치에 의해 노출된 제 2 절연막들의 일부를 제거하여, 제 1 트렌치로부터 반도체 기판과 수평한 방향으로 확장된 확장부들을 형성하고, 확장부들에 제 2 절연막의 측벽과 접하는 씨드막 패턴을 형성하고, 제 1 및 제 2 절연막들을 관통하여, 제 1 및 제 2 절연막들의 타측벽을 노출시키는 제 2 트렌치를 형성하고, 제 2 트렌치에 의해 노출된 제 2 절연막을 제거하여, 씨드막 패턴을 노출시키는 오프닝들을 형성하고, 씨드막 패턴을 이용하여, 오프닝들 내에 국소적으로 도전 패턴을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 비휘발성 메모리 장치 및 그 제조 방법에 따르면, 절연막 패턴과 게이트 전극이 번갈아 적층된 적층 구조에서, 게이트 전극과 절연막 패턴의 일측벽들이 서로 오정렬되므로, 수평적으로 인접하는 게이트 전극들 간의 간격, 즉, 전하들이 트랩되는 전하 트랩핑막 사이의 간격을 증가시킬 수 있다.
또한, 오정렬된 게이트 전극과 절연막 패턴의 일측벽들을 따라 전하 저장막이 형성될 수 있으므로, 굴곡을 갖는 전하 저장막이 형성될 수 있다. 그러므로, 전하 저장막 내에 트랩된 전하들이 반도체 기판에 수직한 방향으로 확산(spreading)되는 현상을 억제할 수 있다.
또한, 반도체 기판 상에 3차원적으로 배치되는 게이트 전극들을 씨드막 패턴을 이용하여 에피택시얼 성장 또는 전기 도금을 통해 형성할 수 있으므로, 게이 트 전극들에 대한 패터닝 공정이 요구되지 않으므로, 비휘발성 메모리 장치의 공정 효율 및 신뢰성을 향상시킬 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들 의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 3차원 구조를 갖는다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 나타내는 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 다수의 스트링(STR)들을 포함하는 셀 어레이를 포함한다. 셀 어레이는 복수 개의 비트 라인들(BL1~BL3), 워드 라인들(WL1~WL4), 상부 및 하부 선택 라인들(USL1~USL3, LSL) 및 공통 소오스 라인(CSL)을 포함한다. 그리고, 비트 라인들(BL1~BL3)과 공통 소오스 라인(CSL) 사이에 복수 개의 스트링(STR)들을 포함한다.
각각의 스트링(STR)은, 상부 및 하부 선택 트랜지스터들(UST, LST)과, 상부 및 하부 선택 트랜지스터들(UST, LST) 사이에 직렬로 연결된 복수 개의 메모리 셀 트랜지스터(MC)들을 포함한다. 그리고, 상부 선택 트랜지스터들(UST)의 드레인은 비트 라인들(BL1~BL3)과 연결되며, 하부 선택 트랜지스터들(LST)의 소오스는 공통 소오스 라인(CSL)과 연결된다. 공통 소오스 라인(CSL)은 하부 선택 트랜지스터들(LST)의 소오스가 공통으로 연결된 라인이다.
또한, 상부 선택 트랜지스터들(UST)은 상부 선택 라인들(USL1~USL3)과 연결되며, 하부 선택 트랜지스터(LST)들은 각각 하부 선택 라인(LSL)과 연결된다. 또한, 각각의 메모리 셀들(MC)은 워드 라인들(WL1~WL4)에 연결된다.
이와 같은 셀 어레이는 3차원 구조로 배열되어 있어, 스트링(STR)들은 기판의 상부면과 평행한 xy 평면에 대해 수직인 z축 방향으로 메모리 셀들(MC)이 직렬 연결된 구조를 갖는다. 이에 따라, 선택 트랜지스터들(UST, LST) 및 메모리 셀 트랜지스터(MC)들의 채널이 xy 평면에 대해 수직으로 형성될 수 있다.
3차원 구조를 갖는 비휘발성 메모리 장치는, 각각의 xy 평면마다 m개의 메모리 셀들이 형성될 수 있으며, m개의 메모리 셀들을 갖는 xy 평면이 n개의 층으로 적층될 수 있다. (여기서, m 및 n은 자연수이다.)
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 도면이다.
도 2를 참조하면, 반도체 기판(100) 내에는, 공통 소오스 라인으로 제공되는 불순물 영역(또는 웰; 102)이 형성될 수 있으며, 불순물 영역(102) 상에 절연층과 도전층이 교대로 반복되어 배치될 수 있다.
보다 상세히 설명하면, 절연층은 라인 형태의 절연막 패턴(110)들을 포함하며, 도전층은 라인 형태의 게이트 전극(170; 즉, 워드 라인)들을 포함한다. 절연막 패턴(110)과 게이트 전극(170)들은 반도체 기판(100) 상에 번갈아 적층되어 라인 형태의 스택 구조물을 형성할 수 있다. 그리고, 동일한 층에서, 절연막 패턴(110)들 또는 게이트 전극(170)들은 서로 이격되어 배치될 수 있다. 즉, 게이트 전극(170)들이 반도체 기판(100) 상에 3차원적으로 배열될 수 있다. 반도체 기판(100) 상에 3차원적으로 배치되는 게이트 전극(170)들은 에피택시얼 성장(epitaxial growth) 공정을 통해 형성된 다결정(poly crystal) 반도체막일 수 있다. 또한, 게이트 전극(170)들은, 도금(plating) 공정을 통해 형성된 금속막일 수 있다.
반도체 기판(100) 상에 번갈아 적층되는 절연막 패턴(110)들 사이에는, 게이트 전극(170)들의 제 1 측벽이 리세스되어 형성되는 확장부들을 포함한다. 반도체 기판(100) 상에 번갈아 적층되는 절연막 패턴(110)과 게이트 전극(170)들에서, 반도체 기판(100)과 수직하는 제 1 측벽들은 서로 오정렬(misalign)될 수 있다. 즉, 절연막 패턴(110)과 게이트 전극(170)들로 형성된 스택 구조물에서, 절연막 패턴(110)들의 제 1 측벽과 게이트 전극(170)들의 제 1 측벽은 서로 다른 수직선 상에 배치될 수 있다. 또한, 제 1 측벽들이 오정렬된 스택 구조물들은 서로 소정 간격 이격되어 배치되되, 미러 대칭될 수 있다. 즉, 인접한 스택 구조물들은 오정렬된 제 1 측벽들이 서로 마주보도록 배치될 수 있다. 이에 따라, 서로 수평적으로 인접한 게이트 전극(170)들 사이의 간격은, 수평적으로 인접한 절연막 패턴(110)들의 간격보다 클 수 있다.
절연막 패턴(110)과 게이트 전극(170)들이 번갈아 적층된 스택 구조물의 제 1 측벽들 상에는, 절연막 패턴(110)들의 제 1 측벽들을 가로지르는 채널용 반도체 패턴(148)들이 위치한다. 채널용 반도체 패턴(148)들은 각각 반도체 기판(100)에 대해 수직한 라인 형태를 가질 수 있다. 다시 말해, 채널용 반도체 패턴(148)은 반도체 기판(100)과 수직한 방향으로 신장되어 있으며, 각 채널용 반도체 패턴(148)의 측벽에, 복수 개의 게이트 전극(170)들이 가로질러 형성된다. 이 때, 스택 구조물의 제 1 측벽이 오정렬되어 있으므로, 채널용 반도체 패턴(148)은 게이트 전극(170)의 제 1 측벽과 이격될 수 있다. 또한, 스택 구조물의 제 1 측벽들이 서로 마주보도록 배치되므로, 채널용 반도체 패턴(148)들 또한 서로 마주보도록 배치될 수 있다. 서로 마주보는 채널용 반도체 패턴(148)들 사이에는 절연막(150)이 형성될 수 있다. 또한, 반도체 기판(100)과 수직한 방향으로 신장된 채널용 반도체 패턴(148)들은 게이트 전극(170)들을 가로지르는 비트 라인(190)들과 전기적으로 연결된다. 비트 라인(190)들은, 채널용 반도체 패턴(148)의 상면과 직접 접촉하거나, 비트 라인 콘택들을 통해 전기적으로 연결될 수 있다.
또한, 채널용 반도체 패턴(148)과 게이트 전극(170)의 제 1 측벽 사이에는 전하 저장막(charge storage layer; 144) 및 씨드막 패턴(seed layer pattern; 142)이 위치한다.
씨드막 패턴(142)은 수직적으로 인접한 절연막 패턴(110)들 사이에 국소적으로(locally) 형성될 수 있다. 구체적으로, 씨드막 패턴(142)은 게이트 전극(170)의 제 1 측벽과, 절연막 패턴(110)의 상면 및 하면을 따라 컨포말하게 형성될 수 있다. 그리고, 씨드막 패턴(142)들은 다른 게이트 전극(170)들의 제 1 측벽에 형성된 씨드막 패턴(142)들과 서로 분리될 수 있다. 이러한 씨드막 패턴(142)은 다결정 반도체막일 수 있다. 또한, 씨드막 패턴(142)은 구리(Cu), 루테늄(Ru), 코발트(Co), 백금(Pt), 팔라듐(Pd), 금(Au) 또는 은(Ag) 등의 금속막일 수 있다. 씨드막 패턴(142)이 금속막으로 이루어진 경우, 씨드막 패턴(142)과 게이트 전극(170) 사이에는 Ti, TiN과 같은, 금속 배리어막(metal barrier layer; 미도시)이 형성될 수 있다.
또한, 씨드막 패턴(142)과 채널용 반도체 패턴(148) 사이에 전하 저장막(144)이 형성될 수 있다. 전하 저장막(144)은, 스택 구조물의 제 1 측벽을 가로질러 형성되거나, 씨드막 패턴(142)들과 같이, 각각의 게이트 전극(170)들의 제 1 측벽에 국소적으로 형성될 수 있다. 전하 저장막(144)이 스택 구조물의 제 1 측벽을 가로질러 형성되는 경우, 오정렬된 스택 구조물의 제 1 측벽을 따라 컨포말하게 형성될 수 있다. 오정렬된 제 1 측벽들에 컨포말하게 형성된 전하 저장막(144)은 절연막 패턴(110)들 사이에서 굴곡이 형성되므로, 전하 저장막(144) 내에 트랩된 전하들이 반도체 기판(100)과 수직한 방향으로 확산되는 것이 억제될 수 있다. 이러한 전하 저장막(144)은 전하 터널링막, 전하 트랩핑막 및 전하 블록킹막을 포함하며, 전하 터널링막이 채널용 반도체 패턴과 접하며, 전하 블록킹막이 씨드막 패턴(142)과 접하도록 형성된다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 게이트 전극(170)과 절연막 패턴(110)의 제 1 측벽들이 서로 오정렬되어 적층되어 있으므로, 수평적으로 인접하는 게이트 전극(170)들 간의 간격을 증가시킬 수 있다. 또한, 오정렬된 게이트 전극(170)과 절연막 패턴(110)의 제 1 측벽들을 따라 전하 저장막(144)이 형성되어 있으므로, 굴곡을 갖는 전하 저장막(144)이 형성될 수 있다. 그러므로, 전하 저장막(144) 내에 트랩된 전하들이 반도체 기판(100)에 수직한 방향으로 확산(spreading)되는 현상을 억제할 수 있다.
한편, 절연막 패턴(110) 및 게이트 전극(170)들의 제 2 측벽들은 서로 정렬될 수 있으며, 수평적으로 인접한 절연막 패턴(110) 및 게이트 전극(170)들의 제 2 측벽들 또한 서로 마주보도록 배치될 수 있다. 그리고, 절연막 패턴(110) 및 게이트 전극(170)들의 제 2 측벽들 사이에는 절연막(180)이 형성될 수 있다. 또한, 게이트 전극(170)들이 금속막으로 형성되는 경우, 절연막 패턴(110) 및 게이트 전극(170)들의 제 2 측벽 표면에는 금속 물질의 확산을 방지하기 위한 캡핑막(capping layer; 172)이 형성될 수 있다.
이하, 도 3 내지 도 10을 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의제조 방법에 대해 상세히 설명한다.
도 3 내지 도 10은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 순서대로 나타내는 도면들이다.
도 3을 참조하면, 반도체 기판(100) 상에 습식 식각율이 서로 다른 제 1 및 제 2 절연막(120)들을 번갈아 적층한다. 여기서, 반도체 기판(100)은 불순물 영역(또는 웰; 102)을 포함할 수 있으며, 불순물 영역 상에 제 1 및 제 2 절연막(110, 120)들이 번갈아 적층될 수 있다. 이 때, 적층되는 제 1 및 제 2 절연막(110, 120)들의 수는 메모리 용량에 따라 달라질 수 있으며, 제 2 절연막(120)이 제 1 절연막(110)보다 습식 식각율이 높은 물질로 형성될 수 있다. 예를 들어, 제 1 및 제 2 절연막들(110, 120)은, 실리콘 산화막과 실리콘 질화막으로 각각 형성될 수 있으며, 습식 식각율이 서로 다른 실리콘 산화막들로 형성될 수도 있다.
이어서, 적층된 제 1 및 제 2 절연막(110, 120)들에 라인 형태의 제 1 트렌치(130)들을 형성한다. 제 1 트렌치(130)들은 통상의 사진 및 식각 공정을 진행하여 형성할 수 있으며, 제 1 트렌치(130)에 의해 반도체 기판(100), 즉, 불순물 영역(102)이 노출될 수 있다. 제 1 트렌치(130)들은 라인 형태로 형성되며, 서로 평행하게 소정 간격 이격되어 형성될 수 있다. 이와 같이, 제 1 트렌치(130)들을 형성함에 따라, 적층된 제 1 및 제 2 절연막(110, 120)들의 제 1 측벽이 제 1 트렌치(130)에 노출될 수 있다.
도 4를 참조하면, 제 1 트렌치(130)에 의해 노출된 제 2 절연막(120)들의 일부를 제거하여, 제 1 절연막(110)들 사이에 제 1 트렌치(130)로부터 반도체 기판(100)과 수평한 방향으로 확장된 확장부(132)들을 형성한다.
보다 상세히 설명하면, 제 1 및 제 2 절연막(110, 120)들의 제 1 측벽들을 노출시키는 제 1 트렌치(130) 내로 습식 식각액을 공급하여, 제 2 절연막(120)들의 일부를 습식 식각할 수 있다. 이 때, 제 1 절연막(110)들보다 제 2 절연막(120)들의 식각율이 높으므로, 제 1 트렌치(130)를 통해 습식 식각액을 공급하면, 제 1 절연막(110)들 사이에 확장부(132)들이 형성될 수 있다. 이에 따라, 제 1 및 제 2 절연막(120)들을 수직으로 관통하며, 제 1 절연막(120)들 사이의 확장부(132)들을 포함하는 제 1 트렌치(130)가 형성될 수 있다. 즉, 제 1 트렌치(130)에 의해 노출되는 제 1 절연막(110) 및 제 2 절연막(120)의 제 1 측벽들이 오정렬될 수 있다. 그 러므로, 제 1 절연막(110)들에서 제 1 트렌치(130)의 폭은, 제 2 절연막들에서의 제 1 트렌치(130)의 폭보다 작다. 다시 말해, 제 1 트렌치(130)의 내벽에 굴곡이 형성될 수 있다.
도 5를 참조하면, 확장부(132)들이 형성된 제 1 트렌치(130)의 내벽을 따라 컨포말하게 씨드막(140)을 형성한다. 즉, 제 1 트렌치(130)에 노출된 제 1 절연막(110)의 제 1 측벽과, 상면 및 하면, 그리고 제 2 절연막(120)의 제 1 측벽 상에, 씨드막(140)이 증착될 수 있다. 씨드막 증착 공정은 확장부 내의 제 2 절연막(120)의 제 1 측벽을 덮을 수 있도록 진행될 수 있다. 씨드막(140)으로는 예를 들어, 반도체막으로 형성할 수 있으며, 이러한 씨드막(140)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함하는 박막일 수 있다. 대표적으로 폴리 실리콘막이 이용될 수 있을 것이다. 또한, 씨드막(140)은 구리(Cu), 루테늄(Ru), 코발트(Co), 백금(Pt), 팔라듐(Pd), 금(Au) 또는 은(Ag) 등의 금속 물질로 형성될 수도 있다. 또한, 씨드막(140)은 TiN, TaN 또는 WN과 같은 금속 질화막으로도 형성될 수 있다. 이와 같은 씨드막(140)은 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착(ALD: Atomic Layer Deposition) 방법 등을 이용하여 약 2 내지 20nm의 두께로 형성할 수 있다.
도 6을 참조하면, 제 1 절연막(110)의 제 1 측벽들에 형성된 씨드막을 제거하여, 확장부(132) 내에 국소적으로 씨드막 패턴(142)들을 형성할 수 있다. 이를 위해, 에치백(etch-back) 공정과 같은 이방성 식각 공정을 수행하여, 제 1 절연막(110)의 제 1 측벽들에 형성된 씨드막을 식각할 수 있다. 이 때, 이방성 식각 공 정의 특성상, 확장부(132) 내에 형성된 씨드막(140), 즉, 제 2 절연막(120)의 제 1 측벽에 형성된 씨드막(140)은 잔류할 수 있다. 또는, 씨드막(140)을 형성한 후, 제 1 트렌치(130)들 내에 희생막(미도시)을 매립하고, 사진 및 식각 공정을 수행하여 제 1 절연막(110)의 제 1 측벽에 형성된 씨드막(140)을 제거할 수도 있다.
이와 같이, 이방성 식각을 통해 씨드막(140)을 제거함에 따라, 확장부(132) 내에 제 2 절연막(120)의 제 1 측벽과 접하며, 제 1 절연막(110)의 상면 및 하면으로 연장된 구조의 씨드막 패턴(142)들이 형성될 수 있다. 그리고, 수직적으로 인접하는 씨드막 패턴(142)들은 전기적으로 분리될 수 있다.
도 7을 참조하면, 씨드막 패턴(142)들이 형성된 확장부들을 포함하는 제 1 트렌치(130)의 표면을 따라 전하 저장막(144) 및 반도체막(146)을 순서대로 형성한다.
전하 저장막(144)은 씨드막 패턴(142) 및 제 1 절연막(110)들의 제 1 측벽들 표면을 따라 컨포말하게 형성될 수 있다. 즉, 전하 저장막(144)은 씨드막 패턴(142)이 형성된 확장부들의 표면과, 제 1 절연막(110)의 제 1 측벽을 덮을 수 있다. 그리고, 제 1 트렌치(130)는 확장부(132)들을 포함하므로, 전하 저장막(144)에 굴곡이 형성될 수 있다. 이러한 전하 저장막(144)은 전하 블록킹막, 전하 트랩핑막 및 전하 터널링막들을 순서대로 증착하여 형성할 수 있다. 즉, 제 1 트렌치(130)의 표면에 산화막, 질화막 및 산화막을 순서대로 형성할 수 있다.
한편, 전하 저장막(144)은, 씨드막 패턴(142)과 같이, 확장부(132) 내에 국소적으로 형성될 수도 있다. 즉, 확장부(132)들이 형성된 제 1 트렌치(130) 내벽 에, 씨드막 및 전하 저장막들을 순서대로 형성한 다음, 제 1 절연막(110)의 제 1 측벽 상에 형성된 씨드막 및 전하 저장막을 제거하여, 확장부(132) 내에 씨드막 패턴과 전하 저장막 패턴을 국소적으로 형성할 수 있다. 이에 따라, 확장부(132) 내에는 제 2 절연막(120)의 제 1 측벽 상에 형성되며, 제 1 절연막(110)의 상면 및 하면으로 연장된 구조의 씨드막 패턴 및 전하 저장막 패턴을 형성할 수도 있다.
제 1 트렌치(130)의 내벽에 전하 저장막(146)을 형성한 다음에는, 전하 저장막(144) 상에 채널용 반도체막(146)을 형성한다. 상세히 설명하면, 전하 저장막(144)이 형성된 제 1 트렌치(130)의 내벽을 따라 컨포말하게 채널용 반도체막(146)을 증착한다. 이 때, 채널용 반도체막(146)은 제 1 절연막(110)들 사이에 형성된 확장부(132)를 매립할 수 있는 두께로 증착될 수 있다. 그리고, 채널용 반도체막(146)을 이방성 식각하여, 불순물 영역(102) 및 최상층의 제 1 절연막(110) 상면에 형성된 채널용 반도체막(146)을 제거할 수 있다. 이에 따라, 제 1 트렌치(130)의 내에, 서로 마주보는 채널용 반도체막(146)이 형성될 수 있다.
이러한 채널용 반도체막(146)은 다결정) 반도체로 이루어질 수 있으며, 화학 기상 증착 공정을 이용하여 형성될 수 있다. 한편, 반도체 패턴(135)을 형성하는 것은, 제 1 트렌치(130) 들에 의해 노출된 반도체 기판(100)을 씨드층(seed layer)으로 이용하는 에피택시얼 성장 공정을 수행하여, 제 1 트렌치(130)들 내에 단결정 반도체로 이루어진 채널용 반도체막(146)을 형성할 수도 있다.
채널용 반도체막(146)을 형성한 다음에는, 제 1 트렌치(130) 내에 절연 물질을 매립하고 평탄화하여, 마주보는 채널용 반도체막(146) 사이에 절연막(150)을 형성할 수 있다.
도 8을 참조하면, 채널용 반도체막(146)들이 형성된 제 1 트렌치(130)들 사이에, 제 2 트렌치(160)들을 형성하여, 제 1 및 제 2 절연막들(110, 120)의 제 2 측벽들을 노출시킨다. 제 2 트렌치(160)들은 적층된 제 1 및 제 2 절연막들(110, 120)에 대해 사진 및 건식 식각 공정을 진행하여 형성될 수 있다. 이 때, 제 2 트렌치(160)들에 노출된 제 1 및 제 2 절연막들(110, 120)의 제 2 측벽들은 이방성 식각 공정에 의해 정렬될 수 있다. 그리고, 제 2 트렌치(160)들은 라인 형태로 형성될 수 있으며, 제 1 트렌치(130)들과 평행하게 형성될 수 있다. 이와 같이, 제 1 및 제 2 트렌치들(130, 160)을 형성함에 따라, 반도체 기판(100) 상의 제 1 및 제 2 절연막들(110, 120)들은 라인 형태를 가질 수 있다.
도 9를 참조하면, 제 1 절연막(110)들 사이에 형성된 제 2 절연막(120)들을 제거하여, 씨드막 패턴(142)들을 제 2 트렌치(160)에 노출시킨다.
보다 상세히 설명하면, 제 1 및 제 2 절연막들(110, 120)들의 제 2 측벽들을 노출시키는 제 2 트렌치(160) 내로 습식 식각액을 공급한다. 이 때, 제 1 절연막(110)과 제 2 절연막(120)은 습식 식각율 차이가 큰 물질들로 형성되므로, 제 2 절연막(120)들을 선택적으로 제거할 수 있다. 이에 따라 적층된 제 1 절연막(110)들 사이에 씨드막 패턴(142)을 노출시키는 오프닝(162; opening)이 형성될 수 있다. 나아가, 습식 식각 공정을 통해 제 2 절연막(120)들을 전부 제거할 때, 채널로 이용되는 채널용 반도체막(146) 및 전하 저장막(144)이 제 2 트렌치(160)에 노출되지 않으므로, 습식 식각에 의한 채널용 반도체막(146) 및 전하 저장막(144)들의 손 상이 방지될 수 있다.
도 10을 참조하면, 오프닝(162) 내에 도전 물질을 채워 씨드막 패턴(142) 상에 게이트 전극(170)들을 형성한다. 게이트 전극(170)들은 제 1 절연막(110)들 사이에 국소적으로 형성되어 다른 게이트 전극(170)들과 전기적으로 분리된다. 이에 따라 게이트 전극(170)들은, 반도체 기판(100) 상에 3차원적으로 배치될 수 있다.
보다 상세히 설명하면, 제 2 트렌치(160)에 노출되는 씨드막 패턴(142)이 다결정 반도체막으로 형성된 경우, 씨드막 패턴(142)을 이용한 에피택시얼 성장(epitaxial growth) 공정을 수행하여, 제 1 절연막(110)들 사이에 게이트 전극(170)을 형성할 수 있다. 에피택시얼 성장 공정은 제 1 절연막(110)의 제 2 측벽들까지 도전 물질이 채워질 수 있도록 조절될 수 있다.
또한, 씨드막 패턴(142)이 구리와 같은 금속 물질로 형성된 경우, 전기 도금법(electro plating) 또는 무전해 도금법(electroless plating)을 이용하여 게이트 전극(170)을 형성할 수 있다. 도금법을 이용하여 게이트 전극(170)을 형성시, 씨드막 패턴(142)은 도금층의 균일성을 증가시키며 초기 핵생성 자리(nucleation site) 역할을 할 수 있다.
이와 같이, 에피택시얼 성장 방법 또는 도금 방법을 이용하여 게이트 전극(170)을 형성시, 게이트 전극(170)을 형성하기 위한 패터닝 공정 없이 제 1 절연막(110)들 사이에 국소적으로 게이트 전극(170)들을 형성할 수 있다. 즉, 제 1 절연막(110)들 사이에 게이트 전극(170)을 형성하기 위해, 제 2 트렌치(160)를 도전 막으로 매립한 후, 반도체 기판(100) 상에 적층된 제 1 절연막(110)들의 높이만큼 도전막을 식각하는 공정이 요구되지 않는다.
다시 도 2를 참조하면, 금속 물질로 이루어진 게이트 전극(170)을 형성한 다음에, 제 2 트렌치(160)의 내벽에 캡핑막(172)이 형성될 수 있다. 캡핑막(172)은 게이트 전극(170)을 이루는 금속 물질의 확산을 방지하기 위한 것으로서, 예를 들어, SiN, Ta, TaN, TaSiN, Ti, TiN, TiSiN, W, WN 중 선택된 어느 하나이거나 이들의 조합으로 형성될 수 있다.
그리고, 제 2 트렌치(160) 내에는 제 1 절연막(110)의 제 2 측벽들과 게이트 전극(170)들의 표면을 덮도록 절연막(180)이 매립된다.
이후, 제 1 절연막(110)의 제 1 측벽에 형성된 채널용 반도체막(146)을 라인 형태로 패터닝하여, 채널용 반도체 패턴(148)들을 형성할 수 있다. 이에 따라, 적층된 게이트 전극(170)들의 일측벽을 가로지르며, 서로 이격된 라인 형태의 채널용 반도체 패턴(148)들이 형성될 수 있다. 채널용 반도체막(146)을 라인 형태로 패터닝하는 공정은, 제 2 트렌치(160)들을 형성하기 전에 수행될 수도 있다. 이어서, 3차원으로 배치된 게이트 전극(170)들 상부에는 게이트 전극(17)들을 가로지르며 채널용 반도체 패턴(148)들과 전기적으로 연결되는 비트 라인(190)들을 형성할 수 있다.
도 11은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 11을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 12는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 12를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk: 이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 13은 본 발명에 따른 비휘발성 메모리 장치를 장착하는 정보 처리 시스 템의 일 예를 나타내는 개략 블록도이다.
도 13을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 간략 회로도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 나타내는 도면이다.
도 3 내지 도 10은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 순서대로 나타내는 도면들이다.
도 11은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 12는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 13은 본 발명에 따른 비휘발성 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
Claims (10)
- 반도체 기판 상에 3차원적으로 배열된 도전 패턴들;상기 반도체 기판으로부터 연장되어 상기 도전 패턴들의 일측벽들을 가로지르는 반도체 패턴들;상기 반도체 패턴과 상기 도전 패턴의 일측벽 사이에 개재된 전하 저장막; 및상기 전하 저장막과 상기 도전 패턴의 일측벽 사이에 개재된 씨드막 패턴을 포함하는 비휘발성 메모리 장치.
- 제 1 항에 있어서,상기 도전 패턴들은 상기 반도체 기판 상에 절연막 패턴을 개재하여 적층되되, 상기 도전 패턴의 일측벽과, 이에 인접하는 상기 절연막 패턴의 일측벽은 서로 다른 수직선 상에 배치되는 비휘발성 메모리 장치.
- 제 2 항에 있어서,수직적으로 인접한 상기 절연막 패턴들 사이에, 상기 도전 패턴의 일측벽이 리세스되어 형성된 확장부를 더 포함하며,상기 씨드막 패턴은 상기 확장부 내에 형성된 비휘발성 메모리 장치.
- 제 2 항에 있어서,수평적으로 인접한 상기 도전 패턴들 사이의 폭은, 수평적으로 인접한 상기 절연막 패턴들 간의 간격보다 큰 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 1 항에 있어서,하나의 도전 패턴에 접하는 씨드막 패턴은, 다른 도전 패턴에 접하는 씨드막 패턴과 분리된 비휘발성 메모리 장치.
- 반도체 기판 상에, 서로 다른 식각율을 갖는 제 1 및 제 2 절연막들을 적어도 2층 이상 번갈아 적층하고,상기 제 1 및 제 2 절연막들을 관통하여, 상기 제 1 및 제 2 절연막들의 일측벽을 노출시키는 제 1 트렌치를 형성하고,상기 제 1 트렌치에 의해 노출된 상기 제 2 절연막들의 일부를 제거하여, 상기 제 1 트렌치로부터 상기 반도체 기판과 수평한 방향으로 확장된 확장부들을 형성하고,상기 확장부들에 상기 제 2 절연막의 측벽과 접하는 씨드막 패턴을 형성하고,상기 제 1 및 제 2 절연막들을 관통하여, 상기 제 1 및 제 2 절연막들의 타측벽을 노출시키는 제 2 트렌치를 형성하고,상기 제 2 트렌치에 의해 노출된 상기 제 2 절연막을 제거하여, 상기 씨드 막 패턴을 노출시키는 오프닝들을 형성하고,상기 씨드막 패턴을 이용하여, 상기 오프닝들 내에 국소적으로 도전 패턴을 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
- 제 6 항에 있어서,상기 씨드막 패턴을 형성한 후,상기 씨드막 패턴 상에 전하 저장막을 형성하고,적층된 상기 제 1 절연막들을 관통하면서 상기 전하 저장막과 접하는 반도체 패턴을 형성하는 것을 더 포함하는 비휘발성 메모리 장치의 제조 방법.
- 제 6 항에 있어서,상기 씨드막 패턴을 형성하는 것은,상기 제 1 트렌치 및 상기 확장부들의 표면을 따라 컨포말하게 씨드막을 형성하고,상기 제 1 절연막의 일측벽에 형성된 상기 씨드막을 제거하여, 상기 확장부 내에 국소적으로 형성되는 상기 씨드막 패턴을 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
- 제 6 항에 있어서,상기 씨드막 패턴은 반도체막 또는 금속막으로 형성되는 비휘발성 메모리 장치의 제조 방법.
- 제 6 항에 있어서,상기 도전 패턴은, 상기 씨드막 패턴을 이용한 에피택시얼 성장 공정을 수행하여 형성되거나, 상기 씨드막 패턴을 이용한 전기 도금 또는 무전해 도금을 수행하여 형성되는 비휘발성 메모리 장치의 제조 방법.
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| US8541832B2 (en) * | 2009-07-23 | 2013-09-24 | Samsung Electronics Co., Ltd. | Integrated circuit memory devices having vertical transistor arrays therein and methods of forming same |
| KR101603731B1 (ko) * | 2009-09-29 | 2016-03-16 | 삼성전자주식회사 | 버티칼 낸드 전하 트랩 플래시 메모리 디바이스 및 제조방법 |
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| KR101623547B1 (ko) * | 2009-12-15 | 2016-05-23 | 삼성전자주식회사 | 재기입가능한 3차원 반도체 메모리 장치의 제조 방법 |
| KR101585616B1 (ko) * | 2009-12-16 | 2016-01-15 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR101623546B1 (ko) * | 2010-05-28 | 2016-05-23 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 및 그 제조 방법 |
| KR101652829B1 (ko) * | 2010-06-03 | 2016-09-01 | 삼성전자주식회사 | 수직 구조의 비휘발성 메모리 소자 |
| US8193054B2 (en) | 2010-06-30 | 2012-06-05 | SanDisk Technologies, Inc. | Ultrahigh density vertical NAND memory device and method of making thereof |
| US10128261B2 (en) * | 2010-06-30 | 2018-11-13 | Sandisk Technologies Llc | Cobalt-containing conductive layers for control gate electrodes in a memory structure |
| US8928061B2 (en) | 2010-06-30 | 2015-01-06 | SanDisk Technologies, Inc. | Three dimensional NAND device with silicide containing floating gates |
| US8349681B2 (en) | 2010-06-30 | 2013-01-08 | Sandisk Technologies Inc. | Ultrahigh density monolithic, three dimensional vertical NAND memory device |
| US9159739B2 (en) | 2010-06-30 | 2015-10-13 | Sandisk Technologies Inc. | Floating gate ultrahigh density vertical NAND flash memory |
| US9397093B2 (en) | 2013-02-08 | 2016-07-19 | Sandisk Technologies Inc. | Three dimensional NAND device with semiconductor, metal or silicide floating gates and method of making thereof |
| KR20120003351A (ko) | 2010-07-02 | 2012-01-10 | 삼성전자주식회사 | 3차원 비휘발성 메모리 장치 및 그 동작방법 |
| KR101699515B1 (ko) | 2010-09-01 | 2017-02-14 | 삼성전자주식회사 | 3차원 반도체 장치 및 그 제조 방법 |
| KR101763420B1 (ko) | 2010-09-16 | 2017-08-01 | 삼성전자주식회사 | 3차원 반도체 기억 소자 및 그 제조 방법 |
| KR101825539B1 (ko) * | 2010-10-05 | 2018-03-22 | 삼성전자주식회사 | 3차원 반도체 장치 및 그 제조 방법 |
| KR101762823B1 (ko) * | 2010-10-29 | 2017-07-31 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그것의 제조 방법 |
| US8445347B2 (en) * | 2011-04-11 | 2013-05-21 | Sandisk Technologies Inc. | 3D vertical NAND and method of making thereof by front and back side processing |
| KR101907446B1 (ko) * | 2011-04-27 | 2018-10-12 | 삼성전자주식회사 | 3차원 반도체 기억 소자 및 그 제조 방법 |
| KR101807254B1 (ko) * | 2011-04-29 | 2018-01-11 | 삼성전자주식회사 | 반도체 기억 소자의 형성 방법 |
| KR101891959B1 (ko) * | 2012-03-05 | 2018-08-28 | 삼성전자 주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| US8878278B2 (en) | 2012-03-21 | 2014-11-04 | Sandisk Technologies Inc. | Compact three dimensional vertical NAND and method of making thereof |
| US8847302B2 (en) | 2012-04-10 | 2014-09-30 | Sandisk Technologies Inc. | Vertical NAND device with low capacitance and silicided word lines |
| JP5808708B2 (ja) * | 2012-04-10 | 2015-11-10 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| US8828884B2 (en) | 2012-05-23 | 2014-09-09 | Sandisk Technologies Inc. | Multi-level contact to a 3D memory array and method of making |
| KR20130139602A (ko) * | 2012-06-13 | 2013-12-23 | 에스케이하이닉스 주식회사 | 반도체 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법 |
| US8658499B2 (en) | 2012-07-09 | 2014-02-25 | Sandisk Technologies Inc. | Three dimensional NAND device and method of charge trap layer separation and floating gate formation in the NAND device |
| KR102003526B1 (ko) | 2012-07-31 | 2019-07-25 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| US8614126B1 (en) | 2012-08-15 | 2013-12-24 | Sandisk Technologies Inc. | Method of making a three-dimensional memory array with etch stop |
| KR20140069925A (ko) * | 2012-11-30 | 2014-06-10 | 에스케이하이닉스 주식회사 | 반도체 메모리 소자 및 그 제조방법 |
| KR102007274B1 (ko) * | 2013-01-15 | 2019-08-05 | 삼성전자주식회사 | 수직형 메모리 장치 및 그 제조 방법 |
| US8946023B2 (en) | 2013-03-12 | 2015-02-03 | Sandisk Technologies Inc. | Method of making a vertical NAND device using sequential etching of multilayer stacks |
| US9698153B2 (en) | 2013-03-12 | 2017-07-04 | Sandisk Technologies Llc | Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad |
| US9515080B2 (en) | 2013-03-12 | 2016-12-06 | Sandisk Technologies Llc | Vertical NAND and method of making thereof using sequential stack etching and landing pad |
| US9230987B2 (en) | 2014-02-20 | 2016-01-05 | Sandisk Technologies Inc. | Multilevel memory stack structure and methods of manufacturing the same |
| US9449982B2 (en) | 2013-03-12 | 2016-09-20 | Sandisk Technologies Llc | Method of making a vertical NAND device using a sacrificial layer with air gap and sequential etching of multilayer stacks |
| KR102091724B1 (ko) * | 2013-03-18 | 2020-03-20 | 삼성전자 주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| US9093480B2 (en) | 2013-04-01 | 2015-07-28 | Sandisk Technologies Inc. | Spacer passivation for high aspect ratio etching of multilayer stacks for three dimensional NAND device |
| US9099496B2 (en) | 2013-04-01 | 2015-08-04 | Sandisk Technologies Inc. | Method of forming an active area with floating gate negative offset profile in FG NAND memory |
| KR102128473B1 (ko) | 2013-06-28 | 2020-06-30 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그 소거 방법 |
| US9437606B2 (en) | 2013-07-02 | 2016-09-06 | Sandisk Technologies Llc | Method of making a three-dimensional memory array with etch stop |
| US9252151B2 (en) * | 2013-07-08 | 2016-02-02 | Sandisk Technologies Inc. | Three dimensional NAND device with birds beak containing floating gates and method of making thereof |
| KR20150026209A (ko) * | 2013-09-02 | 2015-03-11 | 삼성전자주식회사 | 수직형 메모리 장치 및 그 제조 방법 |
| US9230980B2 (en) | 2013-09-15 | 2016-01-05 | Sandisk Technologies Inc. | Single-semiconductor-layer channel in a memory opening for a three-dimensional non-volatile memory device |
| US9023719B2 (en) | 2013-09-17 | 2015-05-05 | Sandisk Technologies Inc. | High aspect ratio memory hole channel contact formation |
| US9496274B2 (en) | 2013-09-17 | 2016-11-15 | Sandisk Technologies Llc | Three-dimensional non-volatile memory device |
| US10147510B1 (en) | 2013-11-15 | 2018-12-04 | National Technology & Engineering Solutions Of Sandia, Llc | Electroplated AU for conformal coating of high aspect ratio silicon structures |
| KR102103520B1 (ko) * | 2013-12-02 | 2020-04-23 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| US9449983B2 (en) | 2013-12-19 | 2016-09-20 | Sandisk Technologies Llc | Three dimensional NAND device with channel located on three sides of lower select gate and method of making thereof |
| US9230905B2 (en) | 2014-01-08 | 2016-01-05 | Sandisk 3D Llc | Trench multilevel contact to a 3D memory array and method of making thereof |
| JP2017010951A (ja) | 2014-01-10 | 2017-01-12 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| JP2015167200A (ja) * | 2014-03-04 | 2015-09-24 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US9343507B2 (en) | 2014-03-12 | 2016-05-17 | Sandisk 3D Llc | Dual channel vertical field effect transistor including an embedded electrode |
| US9331088B2 (en) | 2014-03-25 | 2016-05-03 | Sandisk 3D Llc | Transistor device with gate bottom isolation and method of making thereof |
| US9224747B2 (en) | 2014-03-26 | 2015-12-29 | Sandisk Technologies Inc. | Vertical NAND device with shared word line steps |
| US9331094B2 (en) | 2014-04-30 | 2016-05-03 | Sandisk Technologies Inc. | Method of selective filling of memory openings |
| US9552991B2 (en) | 2014-04-30 | 2017-01-24 | Sandisk Technologies Llc | Trench vertical NAND and method of making thereof |
| US9548313B2 (en) * | 2014-05-30 | 2017-01-17 | Sandisk Technologies Llc | Method of making a monolithic three dimensional NAND string using a select gate etch stop layer |
| US9768270B2 (en) | 2014-06-25 | 2017-09-19 | Sandisk Technologies Llc | Method of selectively depositing floating gate material in a memory device |
| US9379124B2 (en) | 2014-06-25 | 2016-06-28 | Sandisk Technologies Inc. | Vertical floating gate NAND with selectively deposited ALD metal films |
| US9455263B2 (en) | 2014-06-27 | 2016-09-27 | Sandisk Technologies Llc | Three dimensional NAND device with channel contacting conductive source line and method of making thereof |
| US9397107B2 (en) | 2014-06-30 | 2016-07-19 | Sandisk Technologies Llc | Methods of making three dimensional NAND devices |
| US9305932B2 (en) | 2014-06-30 | 2016-04-05 | Sandisk Technologies Inc. | Methods of making three dimensional NAND devices |
| US9177966B1 (en) | 2014-07-08 | 2015-11-03 | Sandisk Technologies Inc. | Three dimensional NAND devices with air gap or low-k core |
| US9570460B2 (en) | 2014-07-29 | 2017-02-14 | Sandisk Technologies Llc | Spacer passivation for high-aspect ratio opening film removal and cleaning |
| US9356031B2 (en) | 2014-08-11 | 2016-05-31 | Sandisk Technologies Inc. | Three dimensional NAND string memory devices with voids enclosed between control gate electrodes |
| US9136130B1 (en) | 2014-08-11 | 2015-09-15 | Sandisk Technologies Inc. | Three dimensional NAND string with discrete charge trap segments |
| US9583539B2 (en) | 2014-08-19 | 2017-02-28 | Sandisk Technologies Llc | Word line connection for memory device and method of making thereof |
| US9230983B1 (en) | 2014-08-20 | 2016-01-05 | Sandisk Technologies Inc. | Metal word lines for three dimensional memory devices |
| US9601502B2 (en) | 2014-08-26 | 2017-03-21 | Sandisk Technologies Llc | Multiheight contact via structures for a multilevel interconnect structure |
| US9401309B2 (en) | 2014-08-26 | 2016-07-26 | Sandisk Technologies Llc | Multiheight contact via structures for a multilevel interconnect structure |
| US9236392B1 (en) | 2014-08-26 | 2016-01-12 | Sandisk Technologies Inc. | Multiheight electrically conductive via contacts for a multilevel interconnect structure |
| US9230974B1 (en) | 2014-08-26 | 2016-01-05 | Sandisk Technologies Inc. | Methods of selective removal of blocking dielectric in NAND memory strings |
| US9576975B2 (en) | 2014-08-26 | 2017-02-21 | Sandisk Technologies Llc | Monolithic three-dimensional NAND strings and methods of fabrication thereof |
| US9666590B2 (en) | 2014-09-24 | 2017-05-30 | Sandisk Technologies Llc | High stack 3D memory and method of making |
| US9515085B2 (en) | 2014-09-26 | 2016-12-06 | Sandisk Technologies Llc | Vertical memory device with bit line air gap |
| US9305934B1 (en) | 2014-10-17 | 2016-04-05 | Sandisk Technologies Inc. | Vertical NAND device containing peripheral devices on epitaxial semiconductor pedestal |
| US9230979B1 (en) | 2014-10-31 | 2016-01-05 | Sandisk Technologies Inc. | High dielectric constant etch stop layer for a memory structure |
| US9780102B2 (en) * | 2014-11-07 | 2017-10-03 | Micron Technology, Inc. | Memory cell pillar including source junction plug |
| US9305849B1 (en) | 2014-11-12 | 2016-04-05 | Sandisk Technologies Inc. | Method of making a three dimensional NAND device |
| US9236396B1 (en) | 2014-11-12 | 2016-01-12 | Sandisk Technologies Inc. | Three dimensional NAND device and method of making thereof |
| US9698152B2 (en) | 2014-11-13 | 2017-07-04 | Sandisk Technologies Llc | Three-dimensional memory structure with multi-component contact via structure and method of making thereof |
| US9698223B2 (en) | 2014-11-25 | 2017-07-04 | Sandisk Technologies Llc | Memory device containing stress-tunable control gate electrodes |
| US9570455B2 (en) | 2014-11-25 | 2017-02-14 | Sandisk Technologies Llc | Metal word lines for three dimensional memory devices |
| US9496419B2 (en) | 2014-11-25 | 2016-11-15 | Sandisk Technologies Llc | Ruthenium nucleation layer for control gate electrodes in a memory structure |
| US9553100B2 (en) | 2014-12-04 | 2017-01-24 | Sandisk Techologies Llc | Selective floating gate semiconductor material deposition in a three-dimensional memory structure |
| US9754956B2 (en) | 2014-12-04 | 2017-09-05 | Sandisk Technologies Llc | Uniform thickness blocking dielectric portions in a three-dimensional memory structure |
| US9793288B2 (en) | 2014-12-04 | 2017-10-17 | Sandisk Technologies Llc | Methods of fabricating memory device with spaced-apart semiconductor charge storage regions |
| KR102263121B1 (ko) * | 2014-12-22 | 2021-06-09 | 에이에스엠 아이피 홀딩 비.브이. | 반도체 소자 및 그 제조 방법 |
| US10741572B2 (en) | 2015-02-04 | 2020-08-11 | Sandisk Technologies Llc | Three-dimensional memory device having multilayer word lines containing selectively grown cobalt or ruthenium and method of making the same |
| US9984963B2 (en) | 2015-02-04 | 2018-05-29 | Sandisk Technologies Llc | Cobalt-containing conductive layers for control gate electrodes in a memory structure |
| US9780182B2 (en) | 2015-02-04 | 2017-10-03 | Sandisk Technologies Llc | Molybdenum-containing conductive layers for control gate electrodes in a memory structure |
| US9356034B1 (en) | 2015-02-05 | 2016-05-31 | Sandisk Technologies Inc. | Multilevel interconnect structure and methods of manufacturing the same |
| US9419058B1 (en) | 2015-02-05 | 2016-08-16 | Sandisk Technologies Llc | Memory device with comb-shaped electrode having a plurality of electrode fingers and method of making thereof |
| US9484296B2 (en) | 2015-02-12 | 2016-11-01 | Sandisk Technologies Llc | Self-aligned integrated line and via structure for a three-dimensional semiconductor device |
| US9583615B2 (en) | 2015-02-17 | 2017-02-28 | Sandisk Technologies Llc | Vertical transistor and local interconnect structure |
| US9698202B2 (en) | 2015-03-02 | 2017-07-04 | Sandisk Technologies Llc | Parallel bit line three-dimensional resistive random access memory |
| US9870945B2 (en) | 2015-03-10 | 2018-01-16 | Sandisk Technologies Llc | Crystalline layer stack for forming conductive layers in a three-dimensional memory structure |
| CN104701323B (zh) * | 2015-03-16 | 2017-12-19 | 武汉新芯集成电路制造有限公司 | 一种存储结构 |
| US9530788B2 (en) | 2015-03-17 | 2016-12-27 | Sandisk Technologies Llc | Metallic etch stop layer in a three-dimensional memory structure |
| US9799671B2 (en) | 2015-04-07 | 2017-10-24 | Sandisk Technologies Llc | Three-dimensional integration schemes for reducing fluorine-induced electrical shorts |
| US9601508B2 (en) | 2015-04-27 | 2017-03-21 | Sandisk Technologies Llc | Blocking oxide in memory opening integration scheme for three-dimensional memory structure |
| US9397046B1 (en) | 2015-04-29 | 2016-07-19 | Sandisk Technologies Llc | Fluorine-free word lines for three-dimensional memory devices |
| US9627403B2 (en) | 2015-04-30 | 2017-04-18 | Sandisk Technologies Llc | Multilevel memory stack structure employing support pillar structures |
| US10074661B2 (en) | 2015-05-08 | 2018-09-11 | Sandisk Technologies Llc | Three-dimensional junction memory device and method reading thereof using hole current detection |
| US9666281B2 (en) | 2015-05-08 | 2017-05-30 | Sandisk Technologies Llc | Three-dimensional P-I-N memory device and method reading thereof using hole current detection |
| US9859422B2 (en) | 2015-05-28 | 2018-01-02 | Sandisk Technologies Llc | Field effect transistor with elevated active regions and methods of manufacturing the same |
| US9443861B1 (en) | 2015-05-28 | 2016-09-13 | Sandisk Technologies Llc | Fluorine-blocking insulating spacer for backside contact structure of three-dimensional memory structures |
| US9646981B2 (en) | 2015-06-15 | 2017-05-09 | Sandisk Technologies Llc | Passive devices for integration with three-dimensional memory devices |
| US9589981B2 (en) | 2015-06-15 | 2017-03-07 | Sandisk Technologies Llc | Passive devices for integration with three-dimensional memory devices |
| US9419012B1 (en) | 2015-06-19 | 2016-08-16 | Sandisk Technologies Llc | Three-dimensional memory structure employing air gap isolation |
| US9356043B1 (en) | 2015-06-22 | 2016-05-31 | Sandisk Technologies Inc. | Three-dimensional memory devices containing memory stack structures with position-independent threshold voltage |
| US10622368B2 (en) | 2015-06-24 | 2020-04-14 | Sandisk Technologies Llc | Three-dimensional memory device with semicircular metal-semiconductor alloy floating gate electrodes and methods of making thereof |
| US9613977B2 (en) | 2015-06-24 | 2017-04-04 | Sandisk Technologies Llc | Differential etch of metal oxide blocking dielectric layer for three-dimensional memory devices |
| US9530785B1 (en) | 2015-07-21 | 2016-12-27 | Sandisk Technologies Llc | Three-dimensional memory devices having a single layer channel and methods of making thereof |
| KR20170011394A (ko) | 2015-07-22 | 2017-02-02 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
| US9627399B2 (en) * | 2015-07-24 | 2017-04-18 | Sandisk Technologies Llc | Three-dimensional memory device with metal and silicide control gates |
| US9543318B1 (en) | 2015-08-21 | 2017-01-10 | Sandisk Technologies Llc | Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors |
| US9449987B1 (en) | 2015-08-21 | 2016-09-20 | Sandisk Technologies Llc | Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors |
| US9853043B2 (en) | 2015-08-25 | 2017-12-26 | Sandisk Technologies Llc | Method of making a multilevel memory stack structure using a cavity containing a sacrificial fill material |
| US9502471B1 (en) | 2015-08-25 | 2016-11-22 | Sandisk Technologies Llc | Multi tier three-dimensional memory devices including vertically shared bit lines |
| US9806089B2 (en) | 2015-09-21 | 2017-10-31 | Sandisk Technologies Llc | Method of making self-assembling floating gate electrodes for a three-dimensional memory device |
| US9576966B1 (en) | 2015-09-21 | 2017-02-21 | Sandisk Technologies Llc | Cobalt-containing conductive layers for control gate electrodes in a memory structure |
| US9646975B2 (en) * | 2015-09-21 | 2017-05-09 | Sandisk Technologies Llc | Lateral stack of cobalt and a cobalt-semiconductor alloy for control gate electrodes in a memory structure |
| US9842907B2 (en) | 2015-09-29 | 2017-12-12 | Sandisk Technologies Llc | Memory device containing cobalt silicide control gate electrodes and method of making thereof |
| US9659955B1 (en) | 2015-10-28 | 2017-05-23 | Sandisk Technologies Llc | Crystalinity-dependent aluminum oxide etching for self-aligned blocking dielectric in a memory structure |
| US9620512B1 (en) | 2015-10-28 | 2017-04-11 | Sandisk Technologies Llc | Field effect transistor with a multilevel gate electrode for integration with a multilevel memory device |
| US9793139B2 (en) | 2015-10-29 | 2017-10-17 | Sandisk Technologies Llc | Robust nucleation layers for enhanced fluorine protection and stress reduction in 3D NAND word lines |
| US9899399B2 (en) | 2015-10-30 | 2018-02-20 | Sandisk Technologies Llc | 3D NAND device with five-folded memory stack structure configuration |
| US9831266B2 (en) | 2015-11-20 | 2017-11-28 | Sandisk Technologies Llc | Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same |
| US9799670B2 (en) | 2015-11-20 | 2017-10-24 | Sandisk Technologies Llc | Three dimensional NAND device containing dielectric pillars for a buried source line and method of making thereof |
| US9917100B2 (en) | 2015-11-20 | 2018-03-13 | Sandisk Technologies Llc | Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same |
| US9754888B2 (en) * | 2015-12-14 | 2017-09-05 | Toshiba Memory Corporation | Semiconductor memory device and method for manufacturing the same |
| KR102577145B1 (ko) | 2016-01-25 | 2023-09-12 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법 |
| US9754820B2 (en) | 2016-02-01 | 2017-09-05 | Sandisk Technologies Llc | Three-dimensional memory device containing an aluminum oxide etch stop layer for backside contact structure and method of making thereof |
| US9589839B1 (en) | 2016-02-01 | 2017-03-07 | Sandisk Technologies Llc | Method of reducing control gate electrode curvature in three-dimensional memory devices |
| US9673213B1 (en) | 2016-02-15 | 2017-06-06 | Sandisk Technologies Llc | Three dimensional memory device with peripheral devices under dummy dielectric layer stack and method of making thereof |
| US9595535B1 (en) | 2016-02-18 | 2017-03-14 | Sandisk Technologies Llc | Integration of word line switches with word line contact via structures |
| US9721663B1 (en) | 2016-02-18 | 2017-08-01 | Sandisk Technologies Llc | Word line decoder circuitry under a three-dimensional memory array |
| KR102608173B1 (ko) | 2016-03-11 | 2023-12-01 | 에스케이하이닉스 주식회사 | 메모리 장치 및 이의 제조 방법 |
| US10355015B2 (en) | 2016-03-23 | 2019-07-16 | Sandisk Technologies Llc | Three-dimensional NAND memory device with common bit line for multiple NAND strings in each memory block |
| US10224104B2 (en) | 2016-03-23 | 2019-03-05 | Sandisk Technologies Llc | Three dimensional NAND memory device with common bit line for multiple NAND strings in each memory block |
| US9812463B2 (en) | 2016-03-25 | 2017-11-07 | Sandisk Technologies Llc | Three-dimensional memory device containing vertically isolated charge storage regions and method of making thereof |
| US9711530B1 (en) | 2016-03-25 | 2017-07-18 | Sandisk Technologies Llc | Locally-trap-characteristic-enhanced charge trap layer for three-dimensional memory structures |
| US9728547B1 (en) | 2016-05-19 | 2017-08-08 | Sandisk Technologies Llc | Three-dimensional memory device with aluminum-containing etch stop layer for backside contact structure and method of making thereof |
| US9985046B2 (en) | 2016-06-13 | 2018-05-29 | Sandisk Technologies Llc | Method of forming a staircase in a semiconductor device using a linear alignment control feature |
| US10121794B2 (en) | 2016-06-20 | 2018-11-06 | Sandisk Technologies Llc | Three-dimensional memory device having epitaxial germanium-containing vertical channel and method of making thereof |
| US10355139B2 (en) | 2016-06-28 | 2019-07-16 | Sandisk Technologies Llc | Three-dimensional memory device with amorphous barrier layer and method of making thereof |
| US10361213B2 (en) | 2016-06-28 | 2019-07-23 | Sandisk Technologies Llc | Three dimensional memory device containing multilayer wordline barrier films and method of making thereof |
| US9978768B2 (en) | 2016-06-29 | 2018-05-22 | Sandisk Technologies Llc | Method of making three-dimensional semiconductor memory device having laterally undulating memory films |
| US9659866B1 (en) | 2016-07-08 | 2017-05-23 | Sandisk Technologies Llc | Three-dimensional memory structures with low source line resistance |
| US10381372B2 (en) | 2016-07-13 | 2019-08-13 | Sandisk Technologies Llc | Selective tungsten growth for word lines of a three-dimensional memory device |
| US10529620B2 (en) | 2016-07-13 | 2020-01-07 | Sandisk Technologies Llc | Three-dimensional memory device containing word lines formed by selective tungsten growth on nucleation controlling surfaces and methods of manufacturing the same |
| US9748266B1 (en) | 2016-07-20 | 2017-08-29 | Sandisk Technologies Llc | Three-dimensional memory device with select transistor having charge trapping gate dielectric layer and methods of making and operating thereof |
| US9824966B1 (en) | 2016-08-12 | 2017-11-21 | Sandisk Technologies Llc | Three-dimensional memory device containing a lateral source contact and method of making the same |
| US9805805B1 (en) | 2016-08-23 | 2017-10-31 | Sandisk Technologies Llc | Three-dimensional memory device with charge carrier injection wells for vertical channels and method of making and using thereof |
| JP2018037513A (ja) * | 2016-08-31 | 2018-03-08 | 東芝メモリ株式会社 | 半導体装置 |
| US10050054B2 (en) | 2016-10-05 | 2018-08-14 | Sandisk Technologies Llc | Three-dimensional memory device having drain select level isolation structure and method of making thereof |
| US9881929B1 (en) | 2016-10-27 | 2018-01-30 | Sandisk Technologies Llc | Multi-tier memory stack structure containing non-overlapping support pillar structures and method of making thereof |
| US9929174B1 (en) | 2016-10-28 | 2018-03-27 | Sandisk Technologies Llc | Three-dimensional memory device having non-uniform spacing among memory stack structures and method of making thereof |
| US9985098B2 (en) * | 2016-11-03 | 2018-05-29 | Sandisk Technologies Llc | Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device |
| US9991277B1 (en) | 2016-11-28 | 2018-06-05 | Sandisk Technologies Llc | Three-dimensional memory device with discrete self-aligned charge storage elements and method of making thereof |
| US9876031B1 (en) | 2016-11-30 | 2018-01-23 | Sandisk Technologies Llc | Three-dimensional memory device having passive devices at a buried source line level and method of making thereof |
| US10056399B2 (en) | 2016-12-22 | 2018-08-21 | Sandisk Technologies Llc | Three-dimensional memory devices containing inter-tier dummy memory cells and methods of making the same |
| US10032908B1 (en) | 2017-01-06 | 2018-07-24 | Sandisk Technologies Llc | Multi-gate vertical field effect transistor with channel strips laterally confined by gate dielectric layers, and method of making thereof |
| US9960045B1 (en) | 2017-02-02 | 2018-05-01 | Applied Materials, Inc. | Charge-trap layer separation and word-line isolation for enhanced 3-D NAND structure |
| US10115735B2 (en) | 2017-02-24 | 2018-10-30 | Sandisk Technologies Llc | Semiconductor device containing multilayer titanium nitride diffusion barrier and method of making thereof |
| US9960180B1 (en) | 2017-03-27 | 2018-05-01 | Sandisk Technologies Llc | Three-dimensional memory device with partially discrete charge storage regions and method of making thereof |
| US20180331117A1 (en) | 2017-05-12 | 2018-11-15 | Sandisk Technologies Llc | Multilevel memory stack structure with tapered inter-tier joint region and methods of making thereof |
| WO2018226696A1 (en) * | 2017-06-05 | 2018-12-13 | Applied Materials, Inc. | Methods of lowering wordline resistance |
| US10224340B2 (en) | 2017-06-19 | 2019-03-05 | Sandisk Technologies Llc | Three-dimensional memory device having discrete direct source strap contacts and method of making thereof |
| US10438964B2 (en) | 2017-06-26 | 2019-10-08 | Sandisk Technologies Llc | Three-dimensional memory device having direct source contact and metal oxide blocking dielectric and method of making thereof |
| US10453798B2 (en) | 2017-09-27 | 2019-10-22 | Sandisk Technologies Llc | Three-dimensional memory device with gated contact via structures and method of making thereof |
| US10115459B1 (en) | 2017-09-29 | 2018-10-30 | Sandisk Technologies Llc | Multiple liner interconnects for three dimensional memory devices and method of making thereof |
| US10700087B2 (en) | 2017-10-12 | 2020-06-30 | Applied Materials, Inc. | Multi-layer stacks for 3D NAND extendibility |
| US10229931B1 (en) | 2017-12-05 | 2019-03-12 | Sandisk Technologies Llc | Three-dimensional memory device containing fluorine-free tungsten—word lines and methods of manufacturing the same |
| US10373969B2 (en) | 2018-01-09 | 2019-08-06 | Sandisk Technologies Llc | Three-dimensional memory device including partially surrounding select gates and fringe field assisted programming thereof |
| US10510738B2 (en) | 2018-01-17 | 2019-12-17 | Sandisk Technologies Llc | Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof |
| US10283493B1 (en) | 2018-01-17 | 2019-05-07 | Sandisk Technologies Llc | Three-dimensional memory device containing bonded memory die and peripheral logic die and method of making thereof |
| US10256247B1 (en) | 2018-02-08 | 2019-04-09 | Sandisk Technologies Llc | Three-dimensional memory device with silicided word lines, air gap layers and discrete charge storage elements, and method of making thereof |
| US10615123B2 (en) | 2018-03-14 | 2020-04-07 | Sandisk Technologies Llc | Three-dimensional memory device containing compositionally graded word line diffusion barrier layer for and methods of forming the same |
| US10355017B1 (en) | 2018-03-23 | 2019-07-16 | Sandisk Technologies Llc | CMOS devices containing asymmetric contact via structures and method of making the same |
| US10770459B2 (en) | 2018-03-23 | 2020-09-08 | Sandisk Technologies Llc | CMOS devices containing asymmetric contact via structures |
| US10756186B2 (en) | 2018-04-12 | 2020-08-25 | Sandisk Technologies Llc | Three-dimensional memory device including germanium-containing vertical channels and method of making the same |
| US10381322B1 (en) | 2018-04-23 | 2019-08-13 | Sandisk Technologies Llc | Three-dimensional memory device containing self-aligned interlocking bonded structure and method of making the same |
| US11121258B2 (en) * | 2018-08-27 | 2021-09-14 | Micron Technology, Inc. | Transistors comprising two-dimensional materials and related semiconductor devices, systems, and methods |
| KR20200076806A (ko) | 2018-12-19 | 2020-06-30 | 삼성전자주식회사 | 수직형 메모리 장치 |
| KR20200078784A (ko) * | 2018-12-21 | 2020-07-02 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
| US10790298B2 (en) | 2019-01-11 | 2020-09-29 | Applied Materials, Inc. | Methods and apparatus for three-dimensional NAND structure fabrication |
| US10879260B2 (en) | 2019-02-28 | 2020-12-29 | Sandisk Technologies Llc | Bonded assembly of a support die and plural memory dies containing laterally shifted vertical interconnections and methods for making the same |
| KR20210058563A (ko) | 2019-11-14 | 2021-05-24 | 삼성전자주식회사 | 메모리 장치 및 그 제조 방법 |
| US11532640B2 (en) * | 2020-05-29 | 2022-12-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for manufacturing a three-dimensional memory |
| US11404091B2 (en) | 2020-06-19 | 2022-08-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory array word line routing |
| US11647634B2 (en) | 2020-07-16 | 2023-05-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Three-dimensional memory device and method |
| US11355516B2 (en) | 2020-07-16 | 2022-06-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Three-dimensional memory device and method |
| US11423966B2 (en) | 2020-07-30 | 2022-08-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory array staircase structure |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1032269A (ja) * | 1996-07-17 | 1998-02-03 | Toshiba Microelectron Corp | 半導体装置 |
| US20070158736A1 (en) | 2005-12-28 | 2007-07-12 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of fabricating the same |
| KR20080058251A (ko) * | 2006-12-21 | 2008-06-25 | 가부시끼가이샤 도시바 | 불휘발성 반도체 메모리 및 그 제조 방법 |
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2009
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| JPH1032269A (ja) * | 1996-07-17 | 1998-02-03 | Toshiba Microelectron Corp | 半導体装置 |
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| KR20080058251A (ko) * | 2006-12-21 | 2008-06-25 | 가부시끼가이샤 도시바 | 불휘발성 반도체 메모리 및 그 제조 방법 |
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