KR960008309B1 - 트리플웰을 가지는 반도체 메모리 장치 - Google Patents

트리플웰을 가지는 반도체 메모리 장치 Download PDF

Info

Publication number
KR960008309B1
KR960008309B1 KR1019920000095A KR920000095A KR960008309B1 KR 960008309 B1 KR960008309 B1 KR 960008309B1 KR 1019920000095 A KR1019920000095 A KR 1019920000095A KR 920000095 A KR920000095 A KR 920000095A KR 960008309 B1 KR960008309 B1 KR 960008309B1
Authority
KR
South Korea
Prior art keywords
well
bias
memory device
semiconductor memory
conductive
Prior art date
Application number
KR1019920000095A
Other languages
English (en)
Other versions
KR930017168A (ko
Inventor
이재형
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019920000095A priority Critical patent/KR960008309B1/ko
Publication of KR930017168A publication Critical patent/KR930017168A/ko
Application granted granted Critical
Publication of KR960008309B1 publication Critical patent/KR960008309B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

내용 없음.

Description

트리플웰을 가지는 반도체 메모리 장치
제1도는 종래의 트리플웰구조도.
제2도는 본 발명에 따른 트리플웰구조도.
제3도는 본 발명을 트윈웰구조에 적용한 예.
본 발명은 반도체 메모리장치에 관한 것으로, 특히 트리플웰 구조를 가지는 반도체 메모리 장치에 관한 것이다.
일반적으로 고집적 메모리장치를 구성할 때 몸체효과(body effect)에 의한 특성악화를 방지하기 위하여 주변회로 영역에서 음전압 바이어스 대신에 접지전압 Vss를 사용한다. 상기 몸체효과는 고집적 반도체 메모리장치에 있어서 단소채널(short channel)효과를 억제하기 위하여 웰 또는 기판의 농도를 증가시킴에 따라 몸체효과가 일어날 확률이 높아진다. 이와 같은 몸체효과를 방지하기 위하여 종래에 트리플웰 구조가 도시바(주)에 의하여 제안된 바 있다(IEEE Journal of Solid-State Circuits, Aug.1989, pp.1170-1174를 보라). 그러나, 상기 제안된 트리플웰 구조는 전원간의 잡음을 감소시키고, 칩의 크기를 줄이는데 한계가 있다.
제1도에는 종래의 트리플웰 구조를 가지는 반도체 메모리 장치의 단면구조가 도시되어 있다. 제1도에서는 메모리셀 어레이와 주변회로의 각 영역에서 구비된 웰단면 구조와 웰들에 인가되는 웰바이어스의 상태를 보여준다. 제1도를 참조하면, 제1피형웰(13)의 웰바이어스인 음전압(또는 백게이트전압) VBB1과 제1엔형웰(11)의 웰바이어스인 전원전압 Vcc3 사이에 존재하는 기생캐패시터 C1과, 상기 전원전압 Vcc3와 기판(10)의 바이어스인 접지전압 Vcc4 사이에 존재하는 기생캐패시터 C2에 의하여, 전원잡음이 감소된다. 전원전압 Vcc3의 입장에서, 기생캐패시터 C1 및 C2에 의하여 Vcc3에 의한 전원잡음이 발생할 때 상기 제1피형웰(13)에 인가되는 음전압과 기판바이어스인 접지전압이 동일한 전위를 유지한다면, 전원전압 Vcc3에 의한 잡음을 감소시키게 된다. 한편, 접지전압 Vcc4의 측면에서도 상기 기생캐패시티 C2에 의하여 전원전압 Vcc3가 같은 레벨을 유지한다면 접지전압의 잡음을 줄일 수 있다. 실제적으로, 전원전압과 접지전압의 잡음원으로서 가장 큰 원인은, 메모리셀의 데이타를 센싱할 때, 접지전압의 잡음을 유발하는 엔모오스트랜지스터에 의한 센싱동작(비트라인의 전위를 접지전압으로 풀다운하는 동작)과 전원전압의 잡음을 유발하는 피모오스트랜지스터에 의한 센싱동작(비트라인의 전위를 전원전압으로 풀엎시키는 동작)에서 발생된다.
상기 풀다운 동작에 의한 접지전압의 잡음유발과 풀엎동작에 의한 전원전압의 잡음유발은 시간적으로 어긋나 있기는 하지만, 상기 기생캐패시터 C1이 C2에 비하여 큰 용량을 가지기 때문에, 전원전압의 잡음감소가 접지전압의 잡음감소보다 크게 되는 단점이 있다.
한편, 메모리셀 어레이에 존재하는 제1엔형웰(11)과 주변회로에 존재하는 제2엔형웰(12)사이에는 어느정도의 거리가 존재하여야 하므로, 고집적 반도체 메모리장치를 구성할때 칩의 크기가 증가되는 문제가 있다.
따라서 본 발명의 목적은 트리플웰 구조를 가지는 고집적 반도체 메모리장치에 있어서 전원잡음을 억제할 수 있는 장치를 제공함에 있다.
본 발명의 다른 목적은 칩의 사이즈를 증가시키지 않고도 고집적의 트리플웰 구조를 실현할 수 있는 반도체 메모리장치를 제공함에 있다.
상기 본 발명의 목적을 달성하기 위하여, 본 발명은 씨모오스트랜지스터로 구성된 메모리셀 어레이와 주변회로를 가지는 반도체 메모리장치에 있어서, 제1바이어스가 인가되는 제1도전형의 기판과, 상기 기판내에 형성되고 제2바이어스가 인가되는 제2도전형의 웰과, 상기 제2도전형의 웰내에 형성되고 제3바이어스가 인가되며 서로 이격된 제1 및 제2의 제1도전형의 웰을 구비하고, 상기 제1 및 제2의 제1도전형의 웰이 각각 제2도전형의 모오스트랜지스터를 가짐을 특징으로 한다. 또한 본 발명은, 씨모오스트랜지스터로 구성된 메모리셀 어레이와 주변회로를 가지는 반도체 메모리장치에 있어서, 제1바이어스가 인가되는 제1도전형의 기판과, 상기 기판내에 형성되고 제2바이어스가 인가되며 제1도전형의 모오스트랜지스터가 형성된 제1의 제2도전형의 웰과, 상기 기판내에서 상기 제1의 제2도전형웰과는 이격되어 제3바이어스가 인가되며 제1도전형의 모오스트랜지스터가 형성된 제2의 제2도전형의 웰을 구비함을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다. 제2도를 참조하면, 본 발명의 트리플웰 구조는, 메모리셀 어레이에서 사용되는 제1피형웰(23)과 코아 및 주변회로에서 사용되는 제2피형웰(24)가 하나의 엔형웰(22)내에 형성되어 있다. 상기 제1피형웰(23)에는 음전압 VBB1가 웰바이어스(또는 트랜지스터의 백게이트전압)로 인가되고, 상기 제2피형웰(24)에는 접지전압 Vss2가 웰바이어스로서 인가되며, 상기 엔형웰(22)의 웰바이어스는 전원전압 Vcc3이 된다. 기판(21)에는 접지전압 Vss4가 인가된다. 상기 엔형웰(22)과 기판(21)사이에서 형성되는 기생캐패시터 C4가 제1도의 C2에 비하여 더 큰 용량을 가지므로(이는 상기 엔형웰(22)의 면적이 제1도의 제2엔형웰(12)에 비해 크기 때문임), 접지전압 Vss의 잡음을 제1도에 비하여 더 감소시킬 수 있음을 알 수 있다. 즉, 제1도의 종래의 구조에서 설명한 바와 같이, 기생캐패시터 C1과 C2의 용량차이에 따른 전원전압 잡음 감소량과 접지전압 잡음 감소량의 상대적인 차이에 의한 접지전압 잡음 감소를 면적이 큰 엔형웰(22)에 의하여 극복한 것이다. 또한 하나의 엔형웰(22)을 사용함으로써 분리된 엔형웰사이의 이격거리가 필요 없으므로 칩사이즈가 증가되지 않음을 알 수 있다. 상기 제2도에서 각 웰 예를 들어 메모리셀 어레이에 존재하는 제1피형웰(23)에 형성된 엔모오스트랜지스터는 메모리셀의 패스트랜지스터에 해당되며, 코아 및 주변회로에 존재하는 제2피형웰(24)내에 형성된 엔모오스트랜지스터는 엔형센스앰프의 트랜지스터, 로우 및 컬럼디코더의 트랜지스터, 드라이버 또는 데이타버퍼등에 사용되는 트랜지스터에 해당하는 것임을 알아두기 바란다.
제3도는 본 발명을 엔형의 기판에 적용한 실시예를 보여준다. 제3도의 실시예는 제2도에서 엔형웰(22)을 엔형기판(31)으로 사용한 것과 동일하다고 보면 된다. 엔형기판(31)의 바이어스인 전원전압 Vcc와 제1피형웰(32)의 웰바이어스인 음전압 VBB사이에 형성되는 기생캐패시터 C5와, 전원전입 Vcc와 제2피형웰(33)의 웰바이어스안 접지전압 Vss사이에 형성되는 기생캐패시터 C6에 의하여 전원전압 잡음 및 접지전압 잡음이 각각 감소된다.
상술한 바와 같이, 본 발명은 트리플웰 구조의 반도체 메모리장치에 있어서 전원에 의한 잡음을 감소시키는 효과가 있다.
또한 본 발명은 트리플웰 구조의 고집적 반도체 메모리장치의 칩사이즈를 줄이는 이점이 있다.

Claims (3)

  1. 씨모오스트랜지스터로 구성된 메모리셀 어레이와 주변회로를 가지는 반도체 메모리장치에 있어서, 제1바이어스가 인가되는 제1도전형의 기판과, 상기 기판내에 형성되고 제2바이어스가 인가되는 제2도전형의 웰과, 상기 제2도전형의 웰내에 형성되고 제1 내지 제3바이어스가 각각 인가되는 제1의 제1도전형웰과, 상기 제2도전형의 웰내에 형성되고 상기 제1바이어스가 인가되는 제2의 제1도전형웰과, 상기 제1 및 제2의 제1도전형의 웰이 서로 이격되어 있으며, 상기 제1 및 제2의 제1도전형의 웰이 각각 제2도전형의 모오스트랜지스터를 가짐을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 제1바이어스가 접지전압이고, 상기 제2바이어스가 전원전압이며, 상기 제3바이어스가 소정레벨의 음전압임을 특징으로 하는 반도체 메모리장치.
  3. 제2항에 있어서, 상기 제1의 제1도전형웰내에 형성된 모오스트랜지스터가 상기 메모리셀의 패스트랜지스터이고, 상기 제2의 제1도전형웰내에 형성된 모오스트랜지스터가 상기 주변회로에서 사용되는 트랜지스터임을 특징으로 하는 반도체 메모리장치.
KR1019920000095A 1992-01-07 1992-01-07 트리플웰을 가지는 반도체 메모리 장치 KR960008309B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019920000095A KR960008309B1 (ko) 1992-01-07 1992-01-07 트리플웰을 가지는 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920000095A KR960008309B1 (ko) 1992-01-07 1992-01-07 트리플웰을 가지는 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR930017168A KR930017168A (ko) 1993-08-30
KR960008309B1 true KR960008309B1 (ko) 1996-06-24

Family

ID=19327607

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920000095A KR960008309B1 (ko) 1992-01-07 1992-01-07 트리플웰을 가지는 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR960008309B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8487383B2 (en) 2009-12-15 2013-07-16 Samsung Electronics Co., Ltd. Flash memory device having triple well structure

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100275725B1 (ko) * 1997-12-27 2000-12-15 윤종용 트리플웰 구조를 갖는 반도체 메모리 장치 및 그 제조방법
KR101585616B1 (ko) 2009-12-16 2016-01-15 삼성전자주식회사 반도체 장치 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8487383B2 (en) 2009-12-15 2013-07-16 Samsung Electronics Co., Ltd. Flash memory device having triple well structure

Also Published As

Publication number Publication date
KR930017168A (ko) 1993-08-30

Similar Documents

Publication Publication Date Title
KR950009815B1 (ko) 트리플웰 구조를 가지는 고집적 반도체 메모리 장치
US7149109B2 (en) Single transistor vertical memory gain cell
US7030436B2 (en) Embedded DRAM gain memory cell having MOS transistor body provided with a bi-polar transistor charge injecting means
US6838723B2 (en) Merged MOS-bipolar capacitor memory cell
US6175138B1 (en) Semiconductor memory device and method of manufacturing the same
US5805494A (en) Trench capacitor structures
US7257017B2 (en) SRAM cell for soft-error rate reduction and cell stability improvement
US4849801A (en) Semiconductor memory device having increased capacitance for the storing nodes of the memory cells
US7719879B2 (en) Semiconductor integrated circuit
US4798974A (en) Integrated circuit comprising a latch-up protection circuit in complementary MOS-circuitry technology
JPH0685200A (ja) ３重ウェル構造を有する半導体装置
US5677866A (en) Semiconductor memory device
US6075720A (en) Memory cell for DRAM embedded in logic
US6801449B2 (en) Semiconductor memory device
JP2518133B2 (ja) スタティック型半導体記憶装置
US5844837A (en) Static memory device including supplemental gate capacitance
KR960008309B1 (ko) 트리플웰을 가지는 반도체 메모리 장치
US6965148B2 (en) Semiconductor memory device and manufacturing method of the same
US6912151B2 (en) Negative differential resistance (NDR) based memory device with reduced body effects
EP0496360A2 (en) Semiconductor memory cell
US6593630B1 (en) Memory cell with reduced coupling between pass transistor and drive transistor bodies and method
JP2743672B2 (ja) 半導体記憶装置
JPH05183129A (ja) 半導体メモリ装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J2X1 Appeal (before the patent court)

Free format text: APPEAL AGAINST DECISION TO DECLINE REFUSAL

G160 Decision to publish patent application
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060607

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee