CN108022929B - 竖直存储器装置 - Google Patents

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Abstract

本发明公开了一种竖直存储器装置。该竖直存储器装置包括衬底，衬底具有单元阵列区和位于单元阵列区的外部的连接区。栅电极层堆叠在衬底的单元阵列区和连接区上，在连接区中形成台阶结构。沟道结构布置在单元阵列区中，在垂直于衬底的上表面的方向上延伸，同时穿过栅电极层。伪沟道结构布置在连接区中，与沟道结构在相同的方向上延伸，同时穿过形成台阶结构的栅电极层。第一半导体图案布置在沟道结构下方，并且第二半导体图案布置在伪沟道结构下方。第一半导体图案和第二半导体图案包括多晶半导体材料。

Description

竖直存储器装置
相关申请的交叉引用
本申请要求于2016年11月3日在韩国知识产权局提交的韩国专利申请No.10-2016-0145696的优先权，该申请的公开以引用方式全文并入本文中。
技术领域
本公开涉及一种竖直存储器装置。
背景技术
电子器件逐渐变小，同时仍需要处理大量数据。因此，需要增大在这些电子产品中使用的半导体存储器装置的集成度。作为增大半导体存储器装置的集成度的方法，提出了代替常规平面晶体管结构的具有竖直晶体管结构的竖直存储器装置。
发明内容
本公开的一方面可提供一种具有提高的可靠性的竖直存储器装置。
根据本公开的一方面，一种竖直存储器装置可包括：衬底，其具有单元阵列区和位于单元阵列区的外部的连接区；多个栅电极层，其堆叠在衬底的单元阵列区和连接区上，在连接区中形成台阶结构；多个沟道结构，其布置在单元阵列区中，在垂直于衬底的上表面的方向上延伸，同时穿过栅电极层；多个伪沟道结构，其布置在连接区中，与沟道结构在相同的方向上延伸，同时穿过形成台阶结构的栅电极层；多个第一半导体图案，其布置在沟道结构下方；以及多个第二半导体图案，其布置在伪沟道结构下方。第一半导体图案和第二半导体图案可包括多晶半导体材料。
根据本公开的另一方面，一种竖直存储器装置可包括：衬底，其具有单元阵列区、***电路区和位于单元阵列区与***电路区之间的连接区；多个第一半导体图案，其布置在单元阵列区中；多个第二半导体图案，其布置在连接区中，并且具有与第一半导体图案的直径或宽度不同的直径或宽度；以及电路晶体管，其布置在***电路区中。第一半导体图案和第二半导体图案可包括多晶半导体材料。
根据本公开的另一方面，一种竖直存储器装置包括衬底，衬底具有单元阵列区和邻近于单元阵列区布置的连接区。多个栅电极层竖直地堆叠在衬底的单元阵列区和连接区上。多个第一半导体图案竖直地布置在单元阵列区中的衬底与栅电极层之间。多个第二半导体图案竖直地布置在连接区中的衬底与栅电极层之间。第一半导体图案和第二半导体图案在衬底上方具有基本上相同的竖直高度。
附图说明
将从以下结合附图的详细描述中更加清楚地理解本公开的以上和其它方面、特征和优点，其中：
图1是根据本公开的示例实施例的竖直存储器装置的示意性平面图；
图2至图4是根据本公开的示例实施例的竖直存储器装置的示意性剖视图；
图5是根据本公开的另一示例实施例的竖直存储器装置的示意性剖视图；
图6和图7是根据本公开的其它示例实施例的竖直存储器装置的示意性平面图；
图8和图9分别是根据本公开的另一示例实施例的竖直存储器装置的示意性平面图和剖视图；
图10和图11分别是根据本公开的另一示例实施例的竖直存储器装置的示意性平面图和剖视图；
图12、图13、图14、图15、图16、图17、图18、图19和图20是示出根据本公开的示例实施例的制造竖直存储器装置的方法的剖视图；
图21是根据本公开的另一示例实施例的竖直存储器装置的示意性剖视图；以及
图22是包括根据本公开的示例实施例的竖直存储器装置的电子器件的框图。
具体实施方式
下文中，将在下面参照附图描述本公开的示例实施例。
图1是根据本公开的示例实施例的竖直存储器装置的示意性平面图。为了便于描述，在去掉了图2的一些组件(例如，省略了第三层间绝缘层170)的情况下示出图1。
参照图1，根据示例实施例的竖直存储器装置可包括其上形成有存储器单元的单元阵列区CA、其中存储器单元连接至布线的连接区CE和其上形成***电路以控制存储器单元的***电路区PC。图1示出了单元阵列区CA的一部分。如图1所示，连接区CE可布置在单元阵列区CA的一侧，但是连接区CE可布置在单元阵列区CA的相对两侧。
可在连接区CE的外部设置***电路区PC，并且可在***电路区PC中布置多个电路晶体管210。
可在单元阵列区CA和连接区CE中布置栅极堆叠件GS，该栅极堆叠件GS通过公共源极线180在y轴方向上被划分为多个块。栅极堆叠件GS可包括交替地堆叠在衬底上的多个栅电极层和多个模制绝缘层。公共源极线180可从单元阵列区CA延伸至连接区CE。公共源极线180可电连接至衬底。公共源极线180可包括导电材料。例如，公共源极线180可包括钨(W)。可在公共源极线180与栅极堆叠件GS之间布置绝缘层182，并且绝缘层182可使公共源极线180与栅极堆叠件GS的栅电极层电绝缘。绝缘层182可包括氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)或者它们的组合。
单元阵列区CA中可布置有穿过栅极堆叠件GS的多个沟道结构CH，并且连接区CE上可布置有多个伪沟道结构DCH以及多个第一接触插塞175a和第二接触插塞175b。
例如，栅极堆叠件GS可在连接区CE中形成在x轴方向上延伸并且包括多个台阶层ST的第一台阶结构。第一台阶结构可通过从单元阵列区CA在x轴方向上延伸不同长度的栅电极层和模制绝缘层形成。台阶层ST中的每一个可包括第一焊盘区Pa和第二焊盘区Pb。栅极堆叠件GS可包括多个第一焊盘区Pa和多个第二焊盘区Pb。第一焊盘区Pa中可布置有第一接触插塞175a，第二焊盘区Pb中可布置有第二接触插塞175b。
栅极堆叠件GS可在其上部布置有分离绝缘图案150，并且分离绝缘图案150可将设为串选择线的图2的最上面的栅电极层131c划分为两个区。
单元阵列区CA可具有布置为沿x轴方向的多列的沟道结构CH。作为示例，图1示出了一对公共源极线180之间的8列沟道结构CH。沟道结构CH可按照z字形布置。沟道结构CH的排列不限于图1所示的方式，而是可按照多种方式修改。在示例实施例中，沟道结构CH的一部分可形成在布置有分离绝缘图案150的区中，并且这种沟道结构CH可为未连接至位线的伪沟道结构。
伪沟道结构DCH可布置为邻近于对应的台阶层ST的边缘。伪沟道结构DCH布置为沿x轴方向的四列，如图1所示，但是伪沟道结构DCH的排列方式不限于图1所示的方式。例如，伪沟道结构DCH的一部分可布置为邻近于对应的台阶层ST的边缘，并且伪沟道结构DCH的其余部分可布置在对应的台阶层ST内。
沟道结构CH的下方可各自布置有第一半导体图案151。伪沟道结构DCH的下方可各自布置有第二半导体图案152。
图2至图4是根据本公开的示例实施例的竖直存储器装置的示意性剖视图。图2是沿着图1的线I-I'截取的剖视图，图3是图2中的虚线指示的区的放大图。图4是沿着图1的线II-II'截取的剖视图。
参照图2，多个栅电极层131a、131b和131c可堆叠在衬底101上，并且可在z轴方向上彼此间隔开。栅极堆叠件GS可从单元阵列区CA延伸至连接区CE。单元阵列区CA可具有穿过栅电极层131b和131c的沟道结构CH和布置在沟道结构CH下方的第一半导体图案151。连接区CE可具有穿过栅电极层131b和131c的至少一部分的伪沟道结构DCH和布置在伪沟道结构DCH下方的第二半导体图案152。***电路区PC可具有电路晶体管210和覆盖电路晶体管210的牺牲层121。形成在***电路区PC中的牺牲层121可为蚀刻停止层。
衬底101可具有在x轴方向和y轴方向上延伸的上表面。衬底101可包括半导体材料，诸如IV族半导体材料、III-V族化合物半导体材料或II-VI族化合物半导体材料。
栅极堆叠件GS的最下面的栅电极层131a可设为地选择线或者下选择线，栅电极层131b可设为字线，并且最上面的栅电极层131c可设为串选择线或上选择线。栅电极层131b之间可布置有模制绝缘层114。最下面的栅电极层131a和衬底101之间可布置有缓冲绝缘层111。第一层间绝缘层112和第二层间绝缘层113可按次序布置在最下面的栅电极层131a与同其邻近的栅电极层131b之间。第一层间绝缘层112可布置为更加靠近衬底101，并且第二层间绝缘层113可布置在第一层间绝缘层112上。
电路晶体管210中的每一个可包括有源区207、电路栅极介电层212和电路栅电极214。电路栅电极214上可形成有封盖层216，并且电路栅电极214的侧表面上可形成有间隔件220。***电路区PC中可布置有覆盖电路晶体管210的牺牲层121。牺牲层121和电路晶体管210之间可布置有缓冲绝缘层111。第一层间绝缘层112和第二层间绝缘层113可完全覆盖布置在电路晶体管210上的牺牲层121。
第一半导体图案151和第二半导体图案152可穿过最下面的栅电极层131a、第一层间绝缘层112和缓冲绝缘层111延伸至衬底101。第一半导体图案151的第一高度H1可与第二半导体图案152的第二高度H2基本相等。覆盖电路晶体管210的牺牲层121的第三高度H3可比第一半导体图案151的第一高度H1和第二半导体图案152的第二高度H2更低。例如，第一半导体图案151的上表面和第二半导体图案152的上表面可比牺牲层121的上表面更高。可基于衬底101的上表面测量第一高度H1至第三高度H3。第一半导体图案151的上表面和第二半导体图案152的上表面可与第一层间绝缘层112的上表面共面。
形成栅极堆叠件GS的最下面的栅电极层131a、栅电极层131b和最上面的栅电极层131c的数量不限于图2所示的最下面的栅电极层131a、栅电极层131b和最上面的栅电极层131c的数量。根据竖直存储器装置的存储容量，可确定形成存储器单元的栅电极层131b的数量，并且例如可在衬底101上堆叠几十个至几百个栅电极层131b。
最下面的栅电极层131a、栅电极层131b和最上面的栅电极层131c可在x轴方向上从单元阵列区CA延伸至连接区CE。最下面的栅电极层131a、栅电极层131b和最上面的栅电极层131c可在x轴方向上在连接区CE中延伸不同的长度，以形成第一台阶结构。例如，形成第一台阶结构的台阶层ST中的每一个可包括两个栅电极层131b。台阶层ST中的最下面的台阶层ST可包括单个栅电极层131a。模制绝缘层114可与栅电极层131b一起形成第一台阶结构。
参照图4，当从衬底101上方观看时，形成对应的台阶层ST的两个对应的栅电极层131b可具有所述两个对应的栅电极层131b彼此不重叠的部分。可从台阶层ST中的每一个去除上栅电极层131b的一部分。
在台阶层ST中的每一个中，下栅电极层131b的未被上栅电极层131b覆盖的部分可设为第一焊盘区Pa，并且上栅电极层131b可设为在z轴方向上与第一焊盘区Pa间隔开的第二焊盘区Pb。结果，在形成第一台阶结构的台阶层ST中的每一个中，台阶结构可形成为在y轴方向上的长度短。例如，在台阶层ST中的每一个中，第一焊盘区Pa和第二焊盘区Pb可在y轴方向上形成第二台阶结构。
在示例实施例中，在连接区CE中，形成第一台阶结构的台阶层ST中的每一个可包括三个栅电极层，并且第二台阶结构可包括由所述三个栅电极层提供的三个焊盘区。此外，在连接区CE中，包括四个或更多个焊盘区的第二台阶结构可形成在具有第一台阶结构的台阶层ST中的每一个中。
公共源极线180可延伸至衬底101，在其竖直方向上划分第三层间绝缘层170、栅电极层131b等，并且可连接至杂质区108。
最下面的栅电极层131a、栅电极层131b和最上面的栅电极层131c可包括导电材料。最下面的栅电极层131a、栅电极层131b和最上面的栅电极层131c可包括金属材料、金属氮化物、金属硅化物材料、多晶硅和它们的组合。例如，金属材料可包括钨(W)。例如，金属硅化物材料可包括金属的硅化物材料，所述金属选自例如钴(Co)、镍(Ni)、铪(Hf)、铂(Pt)、钨(W)和钛(Ti)，或者可为它们的组合。例如，金属氮化物可包括氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)，或者它们的组合。缓冲绝缘层111和模制绝缘层114可包括氧化硅。第一层间绝缘层112和第二层间绝缘层113可包括氧化硅和低k介电材料。第一半导体图案151和第二半导体图案152可包括多晶半导体材料。例如，第一半导体图案151和第二半导体图案152可包括多晶硅或多晶硅-锗。例如，公共源极线180可包括钨。
参照图2和图3，可在单元阵列区CA中布置沟道结构CH。沟道结构CH可穿过第三层间绝缘层170、栅电极层131b和第二层间绝缘层113延伸至第一半导体图案151。伪沟道结构DCH可穿过第三层间绝缘层170、栅电极层131b和第二层间绝缘层113延伸至第二半导体图案152。沟道结构CH和伪沟道结构DCH可分别包括栅极介电层161、沟道层163、填充的绝缘层165和接触焊盘167。在沟道结构CH和伪沟道结构DCH中，沟道层163的下端部分可接触第一半导体图案151或第二半导体图案152以与其电连接，并且沟道层163的上端部分可与接触焊盘167接触以与其电连接。地选择栅极介电层155可被部分地布置在第一半导体图案151与最下面的栅电极层131a之间和第二半导体图案152与最下面的栅电极层131a之间。地选择栅极介电层155可通过氧化第一半导体图案151和第二半导体图案152的一部分形成。
第二半导体图案152可具有比第一半导体图案151的直径或宽度更大的直径或宽度。第二半导体图案152的第二直径D2可大于第一半导体图案151的第一直径D1。
伪沟道结构DCH可具有比沟道结构CH的直径或宽度更大的直径或宽度。伪沟道结构DCH的第四直径D4可大于沟道结构CH的第三直径D3。
栅极介电层161可包围沟道层163的外表面。栅极介电层161可包括按次序从沟道层163的外表面布置的隧穿层161a、电荷存储层161b和阻挡层161c。
沟道层163可具有下端部分封闭的管形。可通过填充的绝缘层165来填充沟道层163的内部空间。沟道层163可包括诸如多晶硅或单晶硅的半导体材料。
例如，隧穿层161a可包括氧化硅。根据示例实施例的竖直存储器装置可允许电子按照F-N隧穿方式穿过隧穿层161a移动至电荷存储层161b。电荷存储层161b可为电荷捕获层或浮栅导电层。例如，电荷存储层161b可包括诸如氮化硅、量子点或纳米晶体的介电材料。这里，量子点或纳米晶体可包括导体，例如，金属或半导体材料的微粒子。阻挡层161c可包括SiO2、氮化硅(Si3N4)、氮氧化硅(SiON)或高k介电材料。高k介电材料可为氧化铝(Al2O3)、氧化钽(Ta2O3)、二氧化钛(TiO2)、氧化钇(Y2O3)、二氧化锆(ZrO2)、锆硅氧化物(ZrSixOy)、氧化铪(HfO2)、铪硅氧化物(HfSixOy)、氧化镧(La2O3)、镧铝氧化物(LaAlxOy)、镧铪氧化物(LaHfxOy)、铪铝氧化物(HfAlxOy)和氧化镨(Pr2O3)中的任一个。
图5是根据本公开的另一示例实施例的竖直存储器装置的示意性剖视图。
参照图5，与图2所示的竖直存储器装置相比，根据另一示例实施例的竖直存储器装置还可包括布置在第一层间绝缘层112与第二层间绝缘层113之间的界面绝缘层119。例如，界面绝缘层119可包括氧化铝。图5所示的竖直存储器装置的其余组件与图2所示的竖直存储器装置中的那些相同，因此将省略对其的描述。
通过在图16所示的结构上进一步形成界面绝缘层119并且随后执行图16的处理之后的处理可获得图5的竖直存储器装置的结构。
界面绝缘层119可用作参照图19所述的用于形成沟道孔HL3和伪沟道孔HL4的各向异性蚀刻处理的蚀刻停止层。界面绝缘层119还可防止暴露于沟道孔HL3和伪沟道孔HL4的下表面的第一半导体图案151和第二半导体图案152通过各向异性蚀刻处理被不均匀地蚀刻。
图6和图7是根据本公开的其它示例实施例的竖直存储器装置的示意性平面图。
图6和图7所示的竖直存储器装置可与图1所示的竖直存储器装置在第二半导体图案152a和152b的形状方面有所不同。就图1所示的竖直存储器装置而言，第一半导体图案151和第二半导体图案152可具有圆柱形。就图6和图7所示的竖直存储器装置而言，第一半导体图案151和第二半导体图案152a、152b可具有不同形状。例如，第一半导体图案151可具有圆柱形，并且第二半导体图案152a和152b可具有在第一方向(例如，y轴方向)上延伸的条形。就图6所示的竖直存储器装置而言，第二半导体图案152a可共同接触在第一方向(例如，y轴方向)上彼此邻近布置的两个伪沟道结构DCH。
就图7所示的竖直存储器装置而言，第二半导体图案152b可共同接触在第一方向(例如，y轴方向)上布置的四个伪沟道结构DCH。第二半导体图案152b可共同接触在第一方向(例如，y轴方向)上布置在一对公共源极线180之间的所有伪沟道结构DCH。
图6和图7所示的竖直存储器装置的其余组件可与图1所示的竖直存储器装置的那些组件相同，因此，将省略对其的描述。
图8和图9分别是根据本公开的另一示例实施例的竖直存储器装置的示意性平面图和剖视图。
图8和图9所示的竖直存储器装置可在第二半导体图案152a和152c的形状方面与图1和图2所示的竖直存储器装置不同。
在该示例实施例中，第二半导体图案152a和152c可包括具有在第一方向(例如，y轴方向)上延伸的条形的第一图案152a和具有在第二方向(例如，x轴方向)上延伸的条形的第二图案152c。第一图案152a可共同接触在第一方向(例如，y轴方向)上彼此邻近地布置的两个伪沟道结构DCH，第二图案152c可共同接触在第二方向(例如，x轴方向)上彼此邻近地布置的两个伪沟道结构DCH。作为示例，第一图案152a可布置在形成在连接区CE中的台阶结构的边缘，并且可按照各种方式修改第一图案152a的布置。
图10和图11分别是根据本公开的另一示例实施例的竖直存储器装置的示意性平面图和剖视图。
图10和图11所示的竖直存储器装置可在第二半导体图案152a和152c的形状方面与图8和图9所示的竖直存储器装置不同。
在该示例实施例中，第二半导体图案152a和152c可包括具有在第一方向(例如，y轴方向)上延伸的条形的第一图案152a和具有在第二方向(例如，x轴方向)上延伸的条形的第二图案152c。第一图案152a和第二图案152c可在第二方向(例如，x轴方向)上交替地布置。图10和图11所示的第一图案152a和第二图案152c的布置是示例，并且可按照各种方式修改。第一图案152a可共同接触在第一方向(例如，y轴方向)上彼此邻近地布置的两个伪沟道结构DCH，并且第二图案152c可共同接触在第二方向(例如，x轴方向)上彼此邻近地布置的两个伪沟道结构DCH。
图12、图13、图14、图15、图16、图17、图18、图19和图20是示出根据本公开的示例实施例的制造竖直存储器装置的方法的剖视图。下文中将参照图12至图20描述制造图1至图4所示的竖直存储器装置的方法。
参照图12，衬底101可包括单元阵列区CA、连接区CE和***电路区PC。形成***电路的电路晶体管210可布置在***电路区PC中。电路晶体管210可包括有源区207、电路栅极介电层212和电路栅电极214。
装置分离件205和由其限定的有源区207可形成在***电路区PC中。电路栅极介电层212和电路栅电极214可布置在有源区207中。封盖层216可形成在电路栅电极214上，并且间隔件220可形成在电路栅电极214的侧表面上。
参照图13，缓冲绝缘层111和牺牲层121可形成在衬底101上。缓冲绝缘层111和牺牲层121可形成在单元阵列区CA、连接区CE和***电路区PC中。可将连接区CE与***电路区PC之间的缓冲绝缘层111的部分和牺牲层121的部分去除。可利用化学气相沉积(CVD)处理将缓冲绝缘层111和牺牲层121共形地沉积在形成在衬底101上的以上结构的表面上。形成在***电路区PC中的缓冲绝缘层111和牺牲层121可覆盖电路晶体管210。例如，缓冲绝缘层111可包括氧化硅，并且牺牲层121可包括氮化硅。可通过后续的栅极置换处理去除形成在单元阵列区CA和连接区CE中的牺牲层121。可保留形成在***电路区PC中的牺牲层121而不将其去除。形成在***电路区PC中的牺牲层121可为蚀刻停止层。
参照图14，可形成包括单元阵列区CA中的第一孔HL1和连接区CE中的第二孔HL2的第一层间绝缘层112。
第一孔HL1和第二孔HL2可穿过第一层间绝缘层112、缓冲绝缘层111和牺牲层121延伸至衬底101。可在衬底101的通过第一孔HL1和第二孔HL2暴露的上部中形成凹进区。第一孔HL1和第二孔HL2可具有圆柱形。第一孔HL1的第一直径D1可小于第二孔HL2的第二直径D2。
第一层间绝缘层112的形成可包括：在衬底101上形成绝缘层；以及随后执行平面化处理，例如，化学机械抛光(CMP)处理。可调整第一层间绝缘层112的高度以使得布置在***电路区PC中的牺牲层121可不被暴露。例如，第一层间绝缘层112的高度可高于覆盖布置在***电路区PC中的电路晶体管210的牺牲层121的上表面。在示例实施例中，可调整第一层间绝缘层112的高度，使得可暴露出布置在***电路区PC中的牺牲层121。
第一孔HL1和第二孔HL2的形成可包括：在第一层间绝缘层112上形成掩模图案，例如，光致抗蚀剂图案；以及利用掩模图案作为蚀刻掩模连续地且各向异性地蚀刻第一层间绝缘层112、牺牲层121和缓冲绝缘层111，直至可暴露出衬底101的上表面为止。在完成各向异性蚀刻之后，可去除掩模图案。
参照图15，可形成填充第一孔HL1和第二孔HL2的半导体材料层115。可利用CVD处理将半导体材料层115完全地填充第一孔HL1和第二孔HL2。半导体材料层115还可形成在第一层间绝缘层112上。半导体材料层115可包括多晶硅或多晶硅-锗。半导体材料层115还可包括待掺杂的杂质离子。
参照图16，可在单元阵列区CA中形成第一半导体图案151，并且可在连接区CE中形成第二半导体图案152。
第一半导体图案151和第二半导体图案152的形成可包括利用例如CMP处理的平面化处理去除已覆盖第一层间绝缘层112的半导体材料层115。平面化处理可导致第一层间绝缘层112的上表面暴露出来。第一半导体图案151的第一高度H1可与第二半导体图案152的第二高度H2基本相等。第一高度H1和第二高度H2可高于覆盖布置在***电路区PC中的电路晶体管210的牺牲层121的第三高度H3。可基于衬底101的上表面测量第一高度H1至第三高度H3。第一半导体图案151的第一直径D1可小于第二半导体图案152的第二直径D2。
参照图17，可形成第二层间绝缘层113以及交替地堆叠在第二层间绝缘层113上的牺牲层122和模制绝缘层114。
牺牲层122可由相对于模制绝缘层114具有蚀刻选择性的材料形成。例如，模制绝缘层114可包括氧化硅层或氮化硅层中的至少一个，并且牺牲层122可包括硅层、氧化硅层、碳化硅层或氮化硅层中的与模制绝缘层114不同的至少一个。
在示例实施例中，牺牲层122可包括氮化硅，并且模制绝缘层114可包括氧化硅。
参照图18，可通过将形成在连接区CE中的模制绝缘层114和牺牲层122图案化来形成台阶结构。可通过将模制绝缘层114和牺牲层122多次图案化来形成台阶结构。形成台阶结构的台阶层ST中的每一个可包括两个模制绝缘层114和两个牺牲层122。在示例实施例中，台阶层ST中的每一个可包括三个或更多个模制绝缘层114和三个或更多个牺牲层122。因此，在连接区CE中，模制绝缘层114和牺牲层122的水平长度(例如，它们在x轴方向上的长度)可彼此不同。模制绝缘层114和牺牲层122的水平长度可随着相对于衬底101的距离增大而减小。
接着，第三层间绝缘层170可形成在衬底101上。第三层间绝缘层170可具有足够的厚度，以覆盖单元阵列区CA和形成在连接区CE中的台阶结构。第三层间绝缘层170的形成可包括平面化处理，例如，CMP处理。
参照图19，沟道孔HL3可形成在单元阵列区CA中，并且伪沟道孔HL4可形成在连接区CE中。
沟道孔HL3和伪沟道孔HL4的形成可包括：在第三层间绝缘层170上形成掩模图案；以及利用掩模图案作为蚀刻掩模连续地且各向异性地蚀刻第三层间绝缘层170、模制绝缘层114、牺牲层122和第二层间绝缘层113，直至可暴露出第一半导体图案151和第二半导体图案152的上表面为止。
沟道孔HL3和伪沟道孔HL4可具有圆柱孔形状。
沟道孔HL3的第三直径D3可小于伪沟道孔HL4的第四直径D4。沟道孔HL3的第三直径D3可小于第一半导体图案151的第一直径D1，并且伪沟道孔HL4的第四直径D4可小于第二半导体图案152的第二直径D2。在示例实施例中，沟道孔HL3的第三直径D3可与第一半导体图案151的第一直径D1相同，并且伪沟道孔HL4的第四直径D4可与第二半导体图案152的第二直径D2相同。
参照图20，可在形成在第一半导体图案151上的沟道孔HL3中形成沟道结构CH。同时，可在形成在第二半导体图案152上的伪沟道孔HL4中形成伪沟道结构DCH。
沟道结构CH中的每一个可包括按次序堆叠在沟道孔HL3中的栅极介电层161、沟道层163和填充的绝缘层165。沟道结构CH可接触第一半导体图案151，以电连接至衬底101。沟道结构CH的下表面可布置在比覆盖布置在***电路区PC中的电路晶体管210的牺牲层121的上表面的水平更高的水平上。
由于与沟道结构CH同时形成，伪沟道结构DCH可与沟道结构CH相似或相同。
栅极介电层161可形成在沟道孔HL3和伪沟道孔HL4中，以具有管形。栅极介电层161可包括从沟道层163开始按次序堆叠的隧穿层、电荷存储层和阻挡层。
沟道层163可形成在栅极介电层161的内部。沟道层163可具有其下端部分闭合的管形。沟道层163可包括诸如非晶硅、多晶硅或单晶硅的半导体材料，并且半导体材料可为未掺有杂质的材料或者包括p型或n型杂质的材料。
这样限定的沟道层163的内部空间可由填充的绝缘层165来填充。填充的绝缘层165可由具有优秀的间隙填充特性的绝缘材料形成。
沟道结构CH和伪沟道结构DCH还可分别包括形成在沟道层163和填充的绝缘层165上的接触焊盘167。接触焊盘167可由掺有杂质的金属材料或者多晶硅形成。
返回至图2，栅极置换处理可允许从单元阵列区CA和连接区CE去除牺牲层121和牺牲层122并且随后用导电材料来填充牺牲层121和牺牲层122，由此形成最下面的栅电极层131a、栅电极层131b和最上面的栅电极层131c。为了执行栅极置换处理，可首先形成其中布置了图1的公共源极线180的沟槽。
图21是根据本公开的另一示例实施例的竖直存储器装置的示意性剖视图。
图21所示的竖直存储器装置可具有其中单元区CR布置在***电路区PC上的结构。单元区CR可包括单元阵列区CA和连接区CE，并且可与单元阵列区CA和连接区CE具有相同的结构。在示例实施例中，单元区CR还可布置在***电路区PC下方。
在该示例实施例中，其中形成了单元区CR的衬底101'可由例如多晶硅或非晶硅形成，并且随后结晶。
***电路区PC可包括底部衬底301、布置在底部衬底301上的电路晶体管310、缓冲绝缘层311和蚀刻停止层321。
底部衬底301可包括通过装置分离件305限定的有源区307。底部衬底301可包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可包括硅、锗或者硅-锗。底部衬底301还可设为体晶片(bulk wafer)或外延层。
电路晶体管310中的每一个可包括电路栅极介电层312和电路栅电极314。可在电路栅电极314的侧表面上形成间隔件320，并且可在电路栅电极314上形成封盖层316。可在底部衬底301中的电路栅电极314的两侧布置源极/漏极区。可在底部衬底301上布置层间绝缘层313以覆盖电路晶体管310。可在***电路区PC中布置连接至电路晶体管310的接触插塞和布线。
图22是包括根据本公开的示例实施例的竖直存储器装置的电子器件的框图。
参照图22，根据示例实施例的电子器件2000可包括通信单元2010、输入单元2020、输出单元2030、存储器2040和处理器2050。
通信单元2010可包括有线/无线通信模块，诸如无线互联网模块、本地通信模块、全球定位***(GPS)模块或者移动通信模块。包括在通信单元2010中的有线/无线通信模块可连接至基于各种通信标准的外部通信网络，以发送和接收数据。
输入单元2020可包括机械开关、触摸屏、语音识别模块等，作为供用户控制电子器件2000的操作的模块。另外，输入单元2020还可包括基于追踪球或激光指点器操作的鼠标或者手指鼠标装置，并且还可包括使得用户能够输入数据的各种传感器模块。
输出单元2030可按照音频或视频格式输出通过电子器件2000处理的信息，并且存储器2040可存储用于处理器2050的处理或者控制的程序，或者数据。存储器2040可包括上述根据本公开的示例实施例的竖直存储器装置。处理器2050可根据将数据存储至存储器2040中或者从存储器2040取出数据所需的操作将指令发送至存储器2040。
存储器2040可嵌入在电子器件2000中，或者可通过额外接口与处理器2050通信。当存储器2040通过额外接口与处理器2050通信时，处理器2050可通过各种接口标准将数据存储至存储器2040中或者从存储器2040取回数据，所述接口标准诸如安全数字(SD)、安全数字高容量(SDHC)、安全数字扩展容量(SDXC)、微SD、通用串行总线(USB)等。
处理器2050可控制包括在电子器件2000中的各个组件的操作。处理器2050可执行与语音呼叫、视频呼叫、数据通信等关联的控制和处理，或者可针对多媒体再现和管理执行控制和处理。处理器2050还可处理用户通过输入单元2020输入的输入，并且通过输出单元2030输出其结果。此外，处理器2050可将控制电子器件2000的操作所需的数据存储至如上所述的存储器2040中或者从存储器2040取回所述数据。
如上所述，根据本公开的示例实施例，可通过将通过平面化处理形成的多晶半导体图案布置在沟道结构和伪沟道结构下方来提供可靠性提高的竖直存储器装置。
作为本领域中的常规做法，可根据执行所描述的一个或多个功能的块来描述和示出实施例。在本文中可被称作单元或模块等的这些块通过诸如逻辑门的模拟和/或数字电路、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等在物理上实施，并且可以可选地通过固件和/或软件来驱动。例如，所述电路可在一个或多个半导体芯片中实施或者在诸如印刷电路板等的衬底支承件上实施。可通过专用硬件或者通过处理器(例如，一个或多个编程的微处理器和关联的电路)或者通过专用硬件(用于执行块的一些功能)和处理器(用于执行所述块的其它功能)的组合来实施构成所述块的电路。在不脱离本公开的范围的情况下，实施例的每个块可在物理上分离为两个或更多个相互作用且分立的块。类似地，在不脱离本公开的范围的情况下，实施例的块可在物理上组合为更多个复合块。
虽然上面已经示出并描述了示例性实施例，但是本领域技术人员应该清楚，在不脱离由权利要求限定的本公开的范围的情况下，可作出改变和修改。

Claims (20)

1.一种竖直存储器装置，包括：
衬底，其具有单元阵列区和位于所述单元阵列区的外部的连接区；
多个栅电极层，其堆叠在所述衬底的所述单元阵列区和所述连接区上，在所述连接区中形成台阶结构；
多个沟道结构，其布置在所述单元阵列区中，在垂直于所述衬底的上表面的方向上延伸，同时穿过所述栅电极层；
多个第一半导体图案，其布置在所述沟道结构下方；以及
第一层间绝缘层和第二层间绝缘层，所述第一层间绝缘层和所述第二层间绝缘层布置在所述栅电极层中的第一栅电极层与最靠近所述第一栅电极层的第二栅电极层之间，
其中，所述多个沟道结构中的每一个包括：
填充绝缘层；
沟道层，其覆盖所述填充绝缘层的侧表面和底表面；和
栅极介电层，其在所述沟道层的外表面上，
其中，所述第一半导体图案和所述沟道结构接触以使所述第一半导体图案与所述沟道结构的沟道层电连接，其中，所述第一半导体图案穿过所述第一层间绝缘层，
其中，所述沟道结构穿过所述第二层间绝缘层，
其中，所述多个第一半导体图案中的每一个的宽度大于与所述第一半导体图案相邻的所述多个沟道结构中的每一个的宽度，并且
其中，所述多个第一半导体图案的侧壁与所述第一层间绝缘层接触。
2.根据权利要求1所述的竖直存储器装置，其中，所述第一栅电极层是所述栅电极层中的最下面的栅电极层。
3.根据权利要求1所述的竖直存储器装置，还包括：
多个伪沟道结构，其布置在所述连接区中，与所述沟道结构在相同的方向上延伸；以及
多个第二半导体图案，其布置在所述伪沟道结构下方，
其中，所述第一半导体图案的上表面和所述第二半导体图案的上表面与所述第一层间绝缘层的上表面共面。
4.根据权利要求1所述的竖直存储器装置，还包括：
界面绝缘层，其布置在所述第一层间绝缘层与所述第二层间绝缘层之间，
其中，所述沟道结构穿过所述界面绝缘层。
5.根据权利要求1所述的竖直存储器装置，还包括：
多个伪沟道结构，其布置在所述连接区中，与所述沟道结构在相同的方向上延伸；以及
多个第二半导体图案，其布置在所述伪沟道结构下方，
其中，所述第一半导体图案和所述第二半导体图案具有不同形状。
6.根据权利要求1所述的竖直存储器装置，还包括：
多个伪沟道结构，其布置在所述连接区中，与所述沟道结构在相同的方向上延伸；以及
多个第二半导体图案，其布置在所述伪沟道结构下方，
其中，所述第二半导体图案中的每一个具有在第一方向上延伸的条形，并且共同连接至至少两个伪沟道结构。
7.根据权利要求1所述的竖直存储器装置，还包括：
多个伪沟道结构，其布置在所述连接区中，与所述沟道结构在相同的方向上延伸；以及
多个第二半导体图案，其布置在所述伪沟道结构下方，
其中，所述第二半导体图案包括具有在第一方向上延伸的条形的第一图案和具有在与所述第一方向不同的第二方向上延伸的条形的第二图案，并且所述第一图案和所述第二图案分别共同连接至至少两个伪沟道结构。
8.根据权利要求1所述的竖直存储器装置，还包括：
多个伪沟道结构，其布置在所述连接区中，与所述沟道结构在相同的方向上延伸；
多个第二半导体图案，其布置在所述伪沟道结构下方；
电路晶体管，其布置在置于所述连接区的外部的***电路区中；以及
覆盖所述***电路区中的所述电路晶体管的蚀刻停止层，其中，
所有所述第一半导体图案的上表面和所有所述第二半导体图案的上表面高于所述蚀刻停止层的上表面。
9.根据权利要求1所述的竖直存储器装置，其中，所述第一半导体图案具有比所述沟道结构的直径或宽度更大的直径或宽度。
10.根据权利要求1所述的竖直存储器装置，还包括：
多个伪沟道结构，其布置在所述连接区中，与所述沟道结构在相同的方向上延伸；以及
多个第二半导体图案，其布置在所述伪沟道结构下方，其中
所述第二半导体图案的侧壁和所述伪沟道结构的侧壁在所述第二半导体图案和所述伪沟道结构接触的水平高度处形成台阶结构。
11.根据权利要求10所述的竖直存储器装置，其中，所述第二半导体图案具有比所述伪沟道结构的直径或宽度更大的直径或宽度。
12.根据权利要求10所述的竖直存储器装置，其中，所有所述第一半导体图案和所有所述第二半导体图案在所述衬底上方具有实质上相同的竖直高度。
13.一种竖直存储器装置，包括：
衬底，其具有单元阵列区、***电路区和位于所述单元阵列区与所述***电路区之间的连接区；
第一层间绝缘层和位于所述第一层间绝缘层上的第二层间绝缘层；
多个第一半导体图案，其布置在所述单元阵列区中；
多个沟道结构，其在垂直于所述衬底的上表面的方向上延伸并且与所述多个第一半导体图案接触，所述沟道结构中的每一个包括在垂直于所述衬底的上表面的方向上延伸的沟道层，
其中，所述多个沟道结构中的每一个还包括填充绝缘层和在所述沟道层的外表面上的栅极介电层，
其中，所述沟道层覆盖所述填充绝缘层的侧表面和底表面，
其中，所述第一半导体图案和所述沟道结构接触以使所述第一半导体图案与所述沟道结构的沟道层电连接，并且
在所述第一半导体图案与所述沟道结构接触且电连接的水平高度处，所述第一半导体图案具有比所述沟道结构的直径或宽度更大的直径或宽度，
其中，所述第二层间绝缘层与所述第一层间绝缘层直接接触，
其中，所述第一层间绝缘层的上表面与所述第一半导体图案的上表面共面，并且
其中，所述多个第一半导体图案的侧壁与所述第一层间绝缘层接触。
14.根据权利要求13所述的竖直存储器装置，还包括：
多个第二半导体图案，其布置在所述连接区中；
多个伪沟道结构，其在垂直于所述衬底的上表面的方向上延伸并接触所述第二半导体图案；以及
电路晶体管，其布置在***电路区中，
其中，所述第一半导体图案的高度和所述第二半导体图案的高度大于所述电路晶体管的高度。
15.根据权利要求13所述的竖直存储器装置，还包括：
多个第二半导体图案，其布置在所述连接区中；
多个伪沟道结构，其在垂直于所述衬底的上表面的方向上延伸并接触所述第二半导体图案；
电路晶体管，其布置在***电路区中，
其中，所述第一层间绝缘层覆盖所述电路晶体管并且包围所述第二半导体图案中的每一个的侧壁的一部分，
其中，所述第二半导体图案的上表面与所述第一层间绝缘层的上表面共面。
16.根据权利要求15所述的竖直存储器装置，其中
所述沟道结构和所述伪沟道结构穿过所述第二层间绝缘层。
17.根据权利要求15所述的竖直存储器装置，还包括：
多个栅电极层，其竖直地堆叠在所述衬底的所述单元阵列区和所述连接区上，其中
所述栅电极层中的最下面的栅电极层被所述第一层间绝缘层覆盖，所述栅电极层中的其余栅电极层布置在所述第二层间绝缘层上，并且所述第一半导体图案和所述第二半导体图案穿过所述最下面的栅电极层。
18.一种竖直存储器装置，包括：
衬底，其具有单元阵列区和邻近于所述单元阵列区的连接区；
多个栅电极层，其竖直地堆叠在所述衬底的所述单元阵列区和所述连接区上；
多个第一半导体图案，其在所述单元阵列区中竖直地穿过所述栅电极层中的最下面的栅电极层；
多个沟道结构，其布置在所述第一半导体图案上，在垂直于所述衬底的上表面的方向上延伸，同时穿过所述栅电极层的一部分；以及
第一层间绝缘层和第二层间绝缘层，所述第一层间绝缘层和所述第二层间绝缘层竖直地堆叠在所述最下面的栅电极层与最靠近所述最下面的栅电极层的栅电极层之间，
其中，所述多个沟道结构中的每一个包括：
填充绝缘层；
沟道层，其覆盖所述填充绝缘层的侧表面和底表面；和
栅极介电层，其在所述沟道层的外表面上，
其中，所述第一半导体图案和所述沟道结构接触以使所述第一半导体图案与所述沟道结构的沟道层电连接，并且所述多个第一半导体图案的侧壁和所述多个沟道结构的侧壁在所述第一半导体图案和所述沟道结构接触且电连接的水平高度处形成台阶结构，所述第一半导体图案和所述沟道结构接触的水平高度与所述第一层间绝缘层和所述第二层间绝缘层接触的水平高度相同，并且
其中，所述多个第一半导体图案的侧壁与所述第一层间绝缘层接触。
19.根据权利要求18所述的竖直存储器装置，还包括：
多个第二半导体图案，其在所述连接区中竖直地穿过所述最下面的栅电极层；以及
多个伪沟道结构，其布置在所述第二半导体图案上，与所述沟道结构在相同的方向上延伸，同时穿过形成台阶结构的所述栅电极层的一部分，
其中所述第一半导体图案具有比所述沟道结构的直径或宽度更大的直径或宽度，并且
所述第二半导体图案具有比所述伪沟道结构的直径或宽度更大的直径或宽度。
20.根据权利要求18所述的竖直存储器装置，还包括：
多个第二半导体图案，其在所述连接区中竖直地穿过所述最下面的栅电极层；以及
多个伪沟道结构，其布置在所述第二半导体图案上，与所述沟道结构在相同的方向上延伸，其中，
所述第一半导体图案的上表面和所述第二半导体图案的上表面与所述第一层间绝缘层的上表面实质上共面。
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