KR102300728B1 - 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 메모리 장치는 제1 방향으로 배열되며 기판 상에 교대로 반복 적층된 게이트 전극과 절연막들을 포함하는 적층 구조체, 및 적충 구조체를 관통하는 수직 채널 구조체들을 포함한다. 수직 채널 구조체들의 각각은 상기 기판과 연결되는 반도체 패턴, 및 반도체 패턴과 연결되는 수직 채널 패턴을 포함한다. 수직 채널 구조체들에 포함된 반도체 패턴들 각각은 리세스된 측벽들을 가진다. 반도체 패턴들은 서로 다른 최소 폭들을 가진다.

Description

반도체 메모리 장치 및 그 제조 방법{Semiconductor Memory Device And Method of Fabricating The Same}
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서 초고가의 장비들이 필요하며, 2차원 반도체 메모리 장치의 집적도의 증가는 여전히 제한적이다. 이에 따라 수직으로 메모리 셀들이 배열된 반도체 메모리 장치에 대한 요구가 증대되고 있다.
본 발명이 해결하고자 하는 일 과제는 고집적, 고 신뢰성을 가지는 반도체 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 고집적, 고 신뢰성을 가지는 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 예시적인 실시예들에 따른 반도체 메모리 장치는 기판 상에 교대로 반복 적층된 절연막들과 게이트 전극들을 포함하며, 제1 방향으로 배치된 적층 구조체들, 상기 적층 구조체들의 각각을 관통하고, 상기 기판과 연결되며 상기 제1 방향으로 나란히 배치된 제1 및 제 2 반도체 패턴들, 상기 적층 구조체들 각각을 관통하고, 상기 제1 및 제2 반도체 패턴들의 각각 상에 배치된 제1 및 제2 수직 채널 패턴들, 상기 적층 구조체들 사이의 트렌치; 및 상기 트렌치 내에 배치된 공통 소오스 플러그를 포함할 수 있다. 상기 제1 반도체 패턴은 상기 트렌치에 근접하게 배치되고, 상기 제2 반도체 패턴은 상기 트렌치로부터 멀게 배치될 수 있다. 상기 제1 반도체 패턴의 최소 폭은 상기 제2 반도체 패턴의 최소 폭보다 작을 수 있다.
일부 실시예들에 있어서, 상기 적층 구조체들 각각은 상기 반도체 패턴들에 의해 관통되는 제1 게이트 전극 및 상기 수직 채널 패턴들을 수평으로 감싸며, 상기 제1 게이트 전극 상에 수직으로 적층된 제2 게이트 전극들을 포함할 수 있다.
일부 실시예들에 있어서, 상기 제2 게이트 전극들과 상기 제1 수직 채널 패턴, 및 상기 제2 게이트 전극들과 제2 수직채널 패턴 사이에 정보 저장 패턴이 배치될 수 있다.
일부 실시예들에 있어서, 상기 제1 게이트 전극은 상기 제1 및 제2 반도체 패턴들의 측벽들을 감싸고, 상기 제1 방향에서 서로 이격된 단부들을 가지며, 상기 제1 반도체 패턴과 상기 제2 반도체 패턴 사이에서 제1 두께를 갖고, 상기 단부들에 인접하여 상기 제1 두께보다 큰 제2 두께를 가질 수 있다.
일부 실시예들에 있어서, 상기 제1 및 제2 반도체 패턴들은 각각 리세스된 측벽들을 가질 수 있다.
일부 실시예들에 있어서, 상기 제1 및 제2 반도체 패턴들 각각은 상기 리세스된 측벽들 사이에서 상기 최소 폭을 가질 수 있다.
일부 실시예들에 있어서, 상기 제2 반도체 패턴의 상기 리세스된 측벽들은 상기 제1 방향에서 서로 대향하는 제1 리세스 측벽 및 제2 리세스 측벽을 가지며, 상기 제1 리세스 측벽의 최대 리세스 깊이는 상기 제2 리세스 측벽의 최대 리세스 깊이와 다를 수 있다.
일부 실시예들에 있어서, 상기 제1 리세스 측벽에서의 상기 최대 리세스 깊이와 상기 제2 리세스 측벽에서의 상기 최대 리세스 깊이의 차이는 약 10Å 내지 약 60Å일 수 있다.
일부 실시예들에 있어서, 상기 제1 반도체 패턴의 리세스된 측벽들의 최대 리세스 깊이들은 실질적으로 동일할 수 있다.
상기 과제를 달성하기 위한 본 발명의 예시적인 실시예들에 따른 반도체 메모리 장치는 기판 상에 교대로 반복 적층된 절연막들과 게이트 전극들을 포함하며, 제1 방향으로 배치된 적층 구조체들, 상기 적층 구조체들의 각각을 관통하고 상기 기판과 연결되며 상기 제1 방향으로 나란히 배치된 반도체 패턴들, 상기 적층 구조체들 각각을 관통하고 각각이 상기 반도체 패턴들의 각각 상에 배치된 수직 채널 패턴들, 상기 적층 구조체들 사이에 배치된 트렌치, 및 상기 트렌치 내에 배치된 공통 소오스 플러그를 포함함할 수 있다. 상기 반도체 패턴들 중 적어도 하나는 상기 제1 방향에서 서로 대향하는 리세스 측벽들을 가지며, 상기 리세스 측벽들의 최대 리세스 깊이들은 서로 다를 수 있다.
일부 실시예들에 있어서, 상기 적어도 하나의 반도체 패턴의 상기 리세스된 측벽들은 상기 제1 방향에서 상기 트렌치에 근접한 제1 리세스 측벽과 상기 트렌치로부터 먼 제2 리세스 측벽을 포함하며, 상기 제1 리세스 측벽의 최대 리세스 깊이는 상기 제2 리세스 측벽의 최대 리세스 깊이보다 클 수 있다,
일부 실시예들에 있어서, 상기 제1 리세스 측벽의 최대 리세스 깊이와 상기 제2 리세스 측벽의 최대 리세스 깊이의 차이는 약 10Å 내지 약 60Å일 수 있다.
일부 실시예들에 있어서, 상기 제 1 리세스 측벽의 높이는 상기 제2 리세스 측벽의 높이보다 높을 수 있다.
일부 실시예들에 있어서, 상기 적층 구조체들 각각은 반도체 패턴들에 의해 관통되는 제1 게이트 전극을 포함하고, 상기 제1 게이트 전극은 상기 제2 리세스 측벽에 인접한 영역에서 보다 상기 제1 리세스 측벽에 인접한 영역에서 더 두꺼울 수 있다.
일부 실시예들에 있어서, 상기 반도체 장치는 상기 수직 채널 패턴들 각각과 상기 적층 구조체들 각각의 사이에 배치된 터널 절연막, 전하 저장막, 및 블로킹 절연막을 더 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 예시적인 실시예들에 따른 반도체 메모리 장치는 제1 방향으로 나란히 배치되며 기판과 연결되는 제1 반도체 패턴 및 제2 반도체 패턴, 상기 제1 및 제2 반도체 패턴들 상에 각각 배치된 제1 및 제2 수직 채널 패턴들, 및 상기 제1 및 제2 반도체 패턴들을 수평적으로 감싸며 상기 제1 방향에서 단부들을 가지는 게이트 전극을 포함할 수 있다. 상기 제1 및 제2 반도체 패턴들의 각각은 상기 게이트 전극에 인접한 영역에서 최소 폭을 가지며, 상기 제1 반도체 패턴의 최소 폭은 상기 제2 반도체 패턴의 최소 폭보다 작고, 상기 게이트 전극은 상기 제1 및 제2 반도체 패턴들 사이의 영역에서 제1 두께, 및 상기 게이트 전극의 상기 단부들에 인접한 영역에서 상기 제1 두께와 다른 제2 두께를 가질 수 있다.일부 실시예들에 있어서, 상기 제1 및 제2 반도체 패턴들의 각각은 제1 방향에서 서로 대향하는 제1 리세스 측벽 및 제2 리세스 측벽을 가질 수 있다.
일부 실시예들에 있어서, 상기 제1 반도체 패턴의 상기 제1 및 제2 리세스 측벽들의 최대 리세스 깊이들은 실질적으로 동일할 수 있다.
일부 실시예들에 있어서, 상기 제2 반도체 패턴의 상기 제1 리세스 측벽의 최대 리세스 깊이는 상기 제2 반도체 패턴의 상기 제2 리세스 측벽의 최대 리세스 깊이보다 클 수 있다.
일부 실시예들에 있어서, 상기 게이트 전극의 상기 제2 두께는 상기 제 게이트 전극의 상기 제1 두께보다 두꺼울 수 있다.
본 발명의 예시적인 실시예들에 따르면, 트렌치에 의해 분리되어 제1 방향으로 배치되며, 교대로 적층된 절연막들과 게이트 전극들을 포함하는 적층 구조체들이 기판 상에 형성될 수 있다. 기판과 연결되는 반도체 패턴과 그 것 상에 배치된 수직 채널 패턴을 각각 포함하는 수직 채널 구조체들이 적층 구조체들 각각을 관통할 수 있다. 반도체 패턴들의 측벽들 중 제1 방향에서 트렌치에 근접한 측벽들을 트렌치로부터 먼 측벽들 보다 더 리세스할 수 있다. 이에 따라, 제1 방향과 교차하는 제2 방향에서 근접한 반도체 패턴들의 리세스 측벽들 간의 폭이 최대로 확보되어 반도체 패턴들을 감싸는 게이트 전극의 형성이 용이해질 수 있다. 따라서, 고집적, 고신뢰성을 가지는 반도체 메모리 장치가 확보될 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 메모리 장치의 개략적인 평면도이다.
도 2는 본 발명의 예시적인 실시예들에 따른 반도체 메모리 장치의 단면도로서, 도 1의 I-I' 선에 따른 단면도이다.
도 3은 도 2의 A 부분의 확대도이다.
도 4는 도 2에 도시된 반도체 패턴들을 포함한 반도체 메모리 장치의 일부를 나타내는 개략적인 평면도이다.
도 5a 및 도 5b는 도 2에 도시된 반도체 패턴들의 개략적인 단면도들이다,
도 6 내지 도 8, 도 10, 도 11, 도 14, 도 17, 및 도 18은 도 1 내지 도 4에 도시된 본 발명의 예시적인 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 I-I' 선에 따른 단면도들이다.
도 9는 도 8의 B 부분의 확대도이다.
도 12는 도 11의 G의 높이에서의 개략적인 평면도이다.
도 13은 도 11의 G 부분의 확대도이다.
도 15는 도 14의 G'의 높이에서의 개략적인 평면도이다.
도 16은 도 14의 G' 부분의 확대도이다.
도 19은 본 발명의 예시적인 실시예들에 따른 반도체 메모리 장치를 포함하는 반도체 장치 시스템을 나타내는 개략적인 블록도이다.
도 20은 본 발명의 예시적인 실시예들에 따른 반도체 메모리 장치를 포함하는 전자 시스템을 보여주는 개략적인 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 메모리 장치 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 메모리 장치를 나타내는 개략적인 평면도이다. 도 2는 본 발명의 반도체 메모리 장치의 예시적인 실시예들을 나타내는 개략적인 단면도로 도 1의 I-I'선에 따른 단면도이다. 도 3은 도 2의 A 부분의 확대도이다. 도 4는 도 2에 도시된 반도체 패턴들을 포함한 반도체 메모리 장치의 일부를 나타내는 개략적인 평면도이다. 도 5a 및 도 5b는 도 2에 도시된 반도체 패턴들을 나타내는 개략적인 단면도들이다,
도 1 내지 도 5를 참조하면, 본 발명의 예시적인 실시예들에 따른 반도체 메모리 장치는 기판(100) 상에 교대로 반복 적층된 절연막들(110) 및 게이트 전극들(172)을 포함하는 적층 구조체들(30), 및 적층 구조체들(30) 각각을 관통하며 기판(100)의 상면에 평행한 제1 방향(D1)으로 서로 이격된 수직 채널 구조체들(200)을 포함할 수 있다. 수직 채널 구조체들(200)은 기판(100) 상에서 기판(100)의 상면에 수직한 제3 방향(D3)으로 신장될 수 있다.
기판(100)은 반도체 물질을 포함할 수 있다. 예를 들면, 기판(100)은 실리콘 단결정 기판, 게르마늄 단결정 기판 또는 실리콘-게르마늄 단결정 기판일 수 있다. 일부 실시예들에 따르면, 기판(100)은 SOI(Semiconductor on Insulator) 기판일 수 있다. 예를 들면, 기판(100)은 반도체 기판 상에 제공된 트랜지스터들을 보호하는 절연층 상에 배치된 반도체 층(예를 들면, 실리콘층, 실리콘-게르마늄층, 또는 게르마늄층)을 포함할 수 있다. 기판(100)은 제 1 도전형(예를 들면, P형)의 반도체 기판일 수 있다.
적층 구조체들(30) 각각은 도 1에 도시된 바와 같이, 제 1 방향(D1)에 교차하며 기판(100)의 상면에 평행한 제 2 방향(D2)으로 연장된 라인 형태를 가질 수 있다. 예를 들면, 적층 구조체들(30) 각각에 포함된 절연막들(110)과 게이트 전극들(172)은 제2 방향(D2)으로 연장된 라인 패턴들일 수 있다. 절연막들(110)은 기판(100) 상에 제3 방향(D3)으로 복수로 적층될 수 있다. 절연막들(110)은 예를 들어 제1 내지 제7 절연막들(110a, 110b, 110c, 110d, 110e, 110f, 110g)을 포함할 수 있으나, 이에 한정되지 않는다. 일부 실시예들에 따르면, 8층 이상의 절연막들(110)이 기판(100) 상에 적층될 수 있다. 절연막들(110) 중 일부는 두께가 다를 수 있다. 예를 들어, 최하층의 절연막인 제1 절연막(110a)의 두께는 제2 내지 제7 절연막들(110b 내지 100g)보다 얇을 수 있다. 제2, 제6 및 제7 절연막들(110b, 110f, 110g)은 제3 내지 제 5 절연막들(110c, 100d, 100e)보다 두껍게 형성될 수 있다. 절연막들(110)은 실리콘 산화물을 포함할 수 있다.
게이트 전극들(172) 각각은 제3 방향(D3)으로 복수로 적층될 수 있다. 게이트 전극들(172)은 예를 들어 제1 내지 제6 게이트 전극들(172a, 172b, 172c, 172d, 172e, 172f)을 포함할 수 있으나, 이에 한정되지 않는다. 일부 실시예들에 따르면, 7층 이상의 게이트 전극들(172)이 기판(100) 상에 적층될 수 있다. 게이트 전극들(172)은 반도체 메모리 장치(예를 들면, 수직형 낸드 플래시 메모리 장치)에 포함되는 메모리 셀들의 제어 게이트 전극들을 포함할 수 있다. 예를 들면, 최상층의 게이트 전극인 제6 게이트 전극(172f) 및 최하층의 게이트 전극인 제1 게이트 전극(172a) 사이의 제2 내지 제5 게이트 전극들(172b 내지 172e)은 제어 게이트 전극들 또는 제어 게이트 전극에 연결된 워드 라인으로 사용될 수 있다. 게이트 전극들(172)은 수직 채널 구조체들(200)과 결합하여 다수의 메모리 셀 스트링들을 구성할 수 있다. 따라서, 메모리 셀 스트링들 각각은 기판(100) 상에 제3 방향(D3)으로 배열된 메모리 셀들을 포함할 수 있다.
제1 게이트 전극(172a) 및 제6 게이트 전극(172f)은 선택 트랜지스터들(GST, SST)의 게이트 전극들로 이용될 수 있다. 예를 들면, 제6 게이트 전극(172f)은 비트 라인(미도시)과 수직 채널 구조체들(200) 사이의 전기적 연결을 제어하는 스트링 선택 트랜지스터(SST)의 게이트 전극으로 사용되고, 제1 게이트 전극(172a)은 기판(100)에 형성된 공통 소오스 영역(158)과 수직 채널 구조체들(200) 사이의 전기적 연결을 제어하는 접지 선택 트랜지스터(GST)의 게이트 전극으로 사용될 수 있다.
게이트 전극들(172)은 수직 채널 구조체들(200)을 감쌀 수 있다. 게이트 전극들(172) 각각은 제1 방향(D1)에서 서로 이격된 제1 및 제2 단부들(172-TE1, 172-TE2)을 가질 수 있다. 게이트 전극들(172)은 실질적으로 동일한 두께 및 형태를 가질 수 있다. 게이트 전극들(172) 각각의 두께는 수평적 위치에 따라 달라질 수 있다. 예를 들면, 게이트 전극들(172) 각각은 단부들(172-TE1, 172-TE2)에 인접한 영역에서 제1 두께(T1) 및 수직 채널 구조체들(200)의 사이의 영역에서 제2 두께(T2)를 가질 수 있다. 게이트 전극들(172) 각각은 수직 채널 구조체들(200) 사이의 영역의 일부에서 제1 두께(T1)를 가질 수 있다. 제1 두께(T1)는 제2 두께(T2)보다 클 수 있다.
게이트 전극들(172) 각각은 게이트 도전막을 포함할 수 있다. 게이트 도전막은 예를 들면, 금속 실리사이드막, 금속막, 금속 질화막, 또는 이들의 조합막을 포함할 수 있다. 예를 들면, 금속 실리사이드막은 코발트 실리사이드, 티타늄 실리사이드, 텅스텐 실리사이드, 또는 탄탈륨 실리사이드를 포함할 수 있다. 금속막은 예를 들면, 텅스텐, 니켈, 코발트, 티타늄, 또는 탄탈륨을 포함할 수 있다. 금속 질화막은 예를 들면, 티타늄 질화물, 텅스텐 질화물, 또는 탄탈륨 질화물을 포함할 수 있다.
수직 채널 구조체들(200)은 적층 구조체들(30) 각각을 관통하여 기판(100)에 전기적으로 연결될 수 있다. 도 1을 참조하면, 적층 구조체들(30) 각각에 포함된 수직 채널 구조체들(200)은 제2 방향(D2)의 제1 열(①) 및 제2 열(②)을 따라 배열될 수 있다. 제1 열(①)의 제1 수직 채널 구조체(200a)는 제2 열(②)의 제2 수직 채널 구조체(200b)와 제1 방향(D1)으로 이격되어 배치될 수 있다. 수직 채널 구조체들(200)은 지그재그로 배치될 수 있다.
추가로, 제1 열(①) 및 제2 열(②)의 제1 및 제2 수직 채널 구조체들(200a, 200b)과 제1 방향(D1)으로 이웃하여 제3 열(③) 및 제4 열(④)의 제3 및 제4 수직 채널 구조체들(200c, 200d)이 더 배치될 수 있다. 제1 및 제3 수직 채널 구조체들(200a, 200c)은 제2 수직 채널 구조체들(200b)들을 기준으로 제1 방향(D1)으로 대칭되어 배치될 수 있다. 제2 및 제4 수직 채널 구조체들(200b, 200d)은 제3 수직 채널 구조체들(200c)를 기준으로 제1 방향(D1)으로 대칭되어 배치될 수 있다. 4열로 배열된 복수개의 수직 채널 구조체들(200)이 그룹을 이루어 공통 소오스 영역(158)을 사이에 두고 제1 방향(D1)으로 반복적으로 배치될 수 있다. 일부 실시예들에 따르면, 수직 채널 구조체들(200)은 4열로 배열되는 것에 한정되지 않고, 다른 수의 열들(예를 들면, 4 이하 또는 4 이상의 열들)로 배열될 수 있다.
수직 채널 구조체들(200)의 각각은 반도체 패턴(126), 정보 저장 패턴(130), 수직 채널 패턴(140) 및 매립 절연 패턴(144)을 포함할 수 있다. 정보 저장 패턴(130), 수직 채널 패턴(140), 및 매립 절연 패턴(144)은 반도체 패턴(126) 상에 배치될 수 있다.
반도체 패턴들(126) 각각은 기판(100) 내부로 연장될 수 있다. 반도체 패턴들(126) 각각의 일부는 기판(100) 내에 매립되고, 그 것의 다른 일부는 기판(100) 상에 수직으로 돌출된 필라 형상을 가질 수 있다. 반도체 패턴들(126)은 적층 구조체(30)의 하부에 배치될 수 있다. 예를 들면, 반도체 패턴(126)의 상면은 제1 게이트 전극(172a)의 상면보다 높을 레벨로 위치할 수 있다. 반도체 패턴들(126) 각각은 실리콘(Si), 게르마늄(Ge), 실리콘게르마늄(SiGe), III-V족 반도체 화합물, 및/또는 II-VI족 반도체 화합물을 포함할 수 있다. 반도체 패턴들(126)은 단결정 실리콘을 포함하는 에피텍셜 층들일 수 있다. 반도체 패턴들(126)은 불순물이 언도프트된 패턴들이거나, 기판(100)의 도전형과 동일한 불순물이 도핑된 패턴들일 수 있다.
반도체 패턴들(126)은 제1 방향(D1)으로 나란히 배치된 제1 반도체 패턴(126-1)과 제2 반도체 패턴(126-2)을 포함할 수 있다. 제1 반도체 패턴(126-1)은 트렌치(154)에 수평적으로 근접하고, 제2 반도체 패턴(126-2)은 트렌치(154)로부터 수평적으로 멀게 배치될 수 있다. 예를 들면, 도 4에 도시된 바와 같이 제1 반도체 패턴(126-1)과 트렌치(154) 사이의 이격 거리(SL1)는 제2 반도체 패턴(126-2)과 트렌치(154) 사이의 이격 거리(SL2)보다 짧을 수 있다. 일부 실시예들에 따르면, 제1 반도체 패턴(126-1)은 제1 열(①)의 제1 수직 구조체들(200a) 및 제4 열(④)의 제4 수직 구조체들(200d)에 대응되며, 제2 반도체 패턴(126-2)은 제2 열(②)의 제2 수직 구조체들(200a) 및 제3 열(③)의 제3 수직 구조체들(200d)에 대응될 수 있다.
반도체 패턴들(126)은 리세스된 측벽들(126a)을 포함할 수 있다. 예를 들면, 반도체 패턴들(126)의 리세스된 측벽들(126a) 각각은 제1 방향(D1)에서 서로 대향하는 제1 리세스 측벽(126a1)과 제2 리세스 측벽(126a2)를 포함할 수 있다. 제1 리세스 측벽(126a1)은 트렌치(180)에 가깝고, 제2 리세스 측벽(126a2)은 트렌치(180)로부터 멀 수 있다. 도 5a 및 도 5b에 도시된 바와 같이 제1 반도체 패턴(126-1)의 제1 리세스 측벽(126a1) 및 제2 리세스 측벽(126a2)은 실질적으로 동일한 최대 리세스 깊이(X3)를 가질 수 있다. 제2 반도체 패턴(126-2)의 제1 측벽(126a1)과 제2 측벽(126a2)은 서로 다른 최대 리세스 깊이를 가질 수 있다. 제2 반도체 패턴(126-2)의 제1 측벽(126a1)의 최대 리세스 깊이(X3)는 제2 측벽(126a2)의 최대 리세스 깊이(X2)보다 클 수 있다. 제2 반도체 패턴(126-2)의 제1 및 제2 리세스 측벽들(126a1, 126a2)의 최대 리세스 깊이들(X3, x2)의 차이는 약 10Å 내지 약 60Å일 수 있다.
제1 반도체 패턴(126-1)의 제1 및 제2 리세스 측벽들(126a1, 126a2)과 제2 반도체 패턴(126-2)의 제1 리세스 측벽(126a1)은 실질적으로 동일한 최대 리세스 깊이(X3)를 가질 수 있다.
제1 반도체 패턴(126-1)의 제1 및 제2 리세스 측벽들(126a1, 126a2)은 실질적으로 동일한 높이들(H3)을 가질 수 있다. 제2 반도체 패턴(126-2)의 제1 리세스 측벽(126a1)의 높이(H3)는 제2 리세스 측벽(126a2)의 높이(H2)보다 클 수 있다.
반도체 패턴들(126)은 각각 최소 폭을 가질 수 있다. 반도체 패턴들(126) 각각의 최소 폭은 반도체 패턴들(126) 각각의 리세스된 측벽들(126a) 간의 최소 폭에 해당될 수 있다. 일부 반도체 패턴(126)의 최소 폭은 다른 반도체 패턴(126)의 최소 폭과 다를 수 있다. 예를 들면, 제1 반도체 패턴(126-1)과 제2 반도체 패턴(126-2)은 서로 다른 최소 폭을 가질 수 있다. 제1 반도체 패턴(126-1)의 제1 최소 폭(W1)은 제2 반도체 패턴(126-2)의 제2 최소 폭(W2)보다 작을 수 있다. 예를 들면, 제1 반도체 패턴(126-1)의 제1 최소 폭(W1)과 제2 반도체 패턴(126-1)의 최소 폭(W2)의 차이는 제2 반도체 패턴(126-2)의 제1 측벽(126a1)의 최대 리세스 깊이(X2)와 제2 반도체 패턴(126-2)의 제2 측벽(126a2)의 최대 리세스 깊이(X3)의 차이와 실질적으로 동일할 수 있다. 제1 및 제2 반도체 패턴들(126-1, 126-2)의 상부들은 각각 최대 폭(W3)을 가질 수 있다. 예를 들면, 제1 및 제2 반도체 패턴들(126-1, 126-2)의 각각은 제2 절연막(110b)과 접하는 상부의 측벽들(126b) 사이에서 최대 폭(W3)을 가질 수 있다.
도 4를 참조하면, 제2 방향(D2)에서 서로 인접한 제1 반도체 패턴(126-1)의 상부 측벽(126b)과 제2 반도체 패턴(126-2)의 상부 측벽(126b) 사이의 제1 거리(HD1) 보다 제1 반도체 패턴(126-1)의 리세스 측벽(126a)과 제2 반도체 패턴(126-2)의 리세스 측벽(126a) 사이의 제2 거리(HD2)는 클 수 있다. 이에 따라 제1 반도체 패턴(126-1)과 제2 반도체 패턴(126-2) 사이에서 제1 게이트 전극(172a)이 형성되는 공간의 폭은 확대될 수 있다. 제2 방향(D2)에서 인접한 제2 반도체 패턴들(126-2)의 리세스 측벽들(126a) 간의 제3 거리(HD3)는 제2 거리(HD2)보다 짧을 수 있으나, 이에 한정되지 않는다. 일부 실시예들에 따르면, 제3 거리(HD3)는 제2 거리(HD2)와 실질적으로 동일할 수 있다.
반도체 패턴들(126) 각각의 리세스 측벽(126a) 상에 게이트 산화막(164)이 배치될 수 있다. 게이트 산화막(164)은 제1 게이트 전극(172a)과 반도체 패턴들(126) 사이에 배치될 수 있다. 게이트 산화막(164)은 예를 들어 실리콘 산화물을 포함할 수 있다.
제1 게이트 전극(172a)은 제1 반도체 패턴(126-1)의 제1 및 제2 측벽들(126a1, 126a2)에 근접한 부분에서 실질적으로 동일한 제1 두께(T1)를 가지며, 제2 반도체 패턴(126-2)의 제1 측벽(126a1)에 근접하여 제1 두께(T1), 및 제2 반도체 패턴(126-2)의 제2 측벽(126a2)에 근접하여 제2 두께(T2)를 가질 수 있다. 제1 두께(T1)는 제2 두께(T2)보다 두꺼울 수 있다. 제1 반도체 패턴(126-1)의 리세스 측벽(126a)과 제1 게이트 전극(172a)의 제1 단부(172-TE1)와의 수평 거리(L1)는 제2 반도체 패턴(126-1)의 리세스 측벽(126a)과 제1 게이트 전극(172a)의 단부(172-TE2)와의 수평 거리(L2)보다 짧을 수 있다
제3 방향(D3)으로 연장되는 수직 채널 패턴들(140)의 각각이 반도체 패턴들(126)의 각각 상에 배치될 수 있다. 반도체 패턴들(126)과 수직 채널 패턴들(140)은 각각 서로 연결될 수 있다. 예를 들면, 재1 반도체 패턴(126-1) 상에 제1 수직 채널 패턴(140-1)이 배치되고, 제2 반도체 패턴(126-2) 상에 제2 수직 채널 패턴(140-2)이 배치될 수 있다.
수직 채널 패턴들(140)의 각각은 정보 저장 패턴(130)과 매립 절연 패턴(144) 사이에 배치될 수 있다. 수직 채널 패턴들(140)의 각각은 상단이 오픈되고(opened), 속이 빈 마카로니 형태일 수 있다. 일부 실시예들에 따르면, 수직 채널 패턴들(140)의 각각은 상단 및 하단이 오프된 형태를 가질 수 있다. 일부 실시예들에 따르면, 수직 채널 패턴들(140)의 각각은 매립 절연 패턴(144)이 없이 속이 채워진 원기둥 형태일 수 있다. 수직 채널 패턴들(140)의 각각은 다결정 반도체 물질, 비정질 반도체 물질 또는 단결정 반도체 물질을 포함하는 패턴일 수 있다. 예를 들면, 수직 채널 패턴들(140)의 각각은 실리콘(Si), 게르마늄(Ge), 실리콘게르마늄(SiGe), III-V족 반도체 화합물, 및/또는 II-VI족 반도체 화합물을 포함할 수 있다. 예를 들면, 수직 채널 패턴들(140)의 각각은 다결정 실리콘을 포함할 수 있다. 수직 채널 패턴들(140)의 각각은 불순물이 언도프트된 반도체 물질이거나, 기판(100)의 도전형과 동일한 불순물이 도핑된 반도체 물질을 포함할 수 있다.
정보 저장 패턴(130)은 적층 구조체들(30)의 각각과 수직 채널 패턴들(140)의 각각 사이에 배치될 수 있다. 정보 저장 패턴(130)은 상단 및 하단이 오픈된(opened) 형태를 가질수 있다. 정보 저장 패턴(130)은 데이터를 저장하는 박막을 포함할 수 있다. 예를 들면, 정보 저장 패턴(130)에 저장되는 데이터는 수직 채널 구조체들(200)의 각각과 게이트 전극들(172) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링(Fowler-Nordheim tunneling)을 이용하여 변경될 수 있으나, 이에 한정되지 않는 것은 아니다. 일부 실시예들에 따르면, 정보 저장 패턴(130)은 다른 동작 원리에 기초하여 데이터를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리 장치를 위한 박막 또는 가변저항 메모리 장치를 위한 박막)을 포함할 수도 있다.
도 3을 참조하면, 정보 저장 패턴(130)은 게이트 전극들(172)에 인접한 제1 블로킹 절연막(132), 수직 채널 패턴들(140)의 각각에 인접한 터널 절연막(136), 및 이들 사이의 전하 저장막(134)을 포함할 수 있다. 터널 절연막(136)은 예를 들면, 실리콘 산화막일 수 있다. 전하 저장막(134)은 트랩 절연막, 또는 도전성 나노 입자들(conductive nano dots)을 포함하는 절연막일 수 있다. 트랩 절연막은 예를 들면, 실리콘 질화물을 포함할 수 있다. 제1 블로킹 절연막(132)은 실리콘 산화막 및/또는 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 제1 블로킹 절연막(132)은 단일 막 또는 복수의 박막들로 구성될 수 있다. 예를 들면, 제1 블로킹 절연막(132)은 실리콘 산화막을 포함하는 단일막일 수 있다. 예를 들면, 제1 블로킹 절연막(132)은 알루미늄 산화막 및/또는 하프늄 산화막을 포함하는 복수의 박막들을 포함할 수 있다.
제2 블로킹 절연막(168)이 적층 구조체들(30)의 각각과 수직 채널 구조체들(200) 사이에 추가적으로 제공되어, 절연막들(110)과 게이트 전극들(172) 사이로 연장될 수 있다. 예를 들면, 제2 블로킹 절연막(168)은 실질적으로 기판(100)에 대해 수평적으로 연장되어, 게이트 전극들(172)의 상면 및 하면을 덮을 수 있다. 제2 블로킹 절연막(168)은 단일막 또는 복수의 박막들로 구성될 수 있다. 제2 블로킹 절연막(168)은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 일부 실시예들에 따르면, 제2 블로킹 절연막(168)은 형성되지 않을 수 있다.
매립 절연 패턴(144)은 수직 채널 패턴들(140)의 각각의 내부에 배치될 수 있다. 매립 절연 패턴(144)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
도전 패드들(128)의 각각이 수직 채널 구조체들(200)의 각각의 상단에 배치될 수 있다. 예를 들면, 도전 패드들(128)의 각각은 수직 채널 패턴들(140) 각각과 연결되며, 그 것들 각각의 상단 상에 배치될 수 있다. 도전 패드들(128)의 각각은 도전 물질을 포함할 수 있다. 예를 들면, 도전 패드들(128)의 각각은 폴리 실리콘 또는 아몰포스 실리콘을 포함할 수 있다. 일부 실시예들에 따르면, 도전 패드들(128)의 각각은 불순물이 도핑된 불순물 영역들일 수 있다. 도전 패드들(128)의 각각에 접하는 수직 채널 패턴들(200) 각각의 상단은 드레인 영역일 수 있다. 도전 패드들(128)의 각각은 비트라인(미도시)과 연결될 수 있다.
캡핑 절연막(152)이 도전 패드들(128)을 덮으며 적층 구조체들(30)의 각각 상에 배치될 수 있다. 캡핑 절연막(152)은 실리콘 산화막으로 형성될 수 있다.
적층 구조체들(30)을 서로 분리하는 트렌치(154)가 기판(100) 상에 제공될 수 있다. 예를 들면, 제1 방향(D1)으로 배치된 4 열의 수직 채널 구조체들(200)로 구성된 수직 채널 구조체 그룹들 사이를 분리하는 트렌치(154)가 제공될 수 있다. 트렌치(154)는 제2 방향(D2)을 따라 연장될 수 있다. 트렌치(154)는 캡핑 절연막(152)의 상면에서 기판(100)의 상면까지 수직하게 연장될 수 있다. 일부 실시예들에 따르면, 트렌치(154)는 기판(100)의 내부로 일정 깊이로 연장될 수 있다.
공통 소오스 영역(158)은 적층 구조체들(30) 사이의 기판(100) 내에 배치될 수 있다. 예를 들면, 공통 소오스 영역(158)은 트렌치(150)에 노출된 기판(100) 내에 형성되고, 제2 방향(D2)을 따라 연장될 수 있다. 공통 소오스 영역(158)은 도전성 불순물 영역일 수 있다, 공통 소오스 영역(158)은 기판(100)과 다른 제2 도전형 불순물을 포함할 수 있다. 예를 들면, 공통 소오스 영역(158)은 아세닉(As), 또는 인(P)과 같은 N형의 불순물을 포함할 수 있다.
공통 소오스 플러그(180)가 공통 소오스 영역(158) 상에 배치될 수 있다. 공통 소오스 플러그(180)는 트렌치(154) 내에 배치되고 공통 소오스 영역(158)과 연결될 수 있다. 공통 소오스 플러그(180)는 공통 소오스 영역(158)의 저항을 줄일 수 있다. 공통 소오스 플러그(180)는 라인 형태로 제2 방향(D2)을 따라 연장될 수 있다. 일부 실시예들에 따르면, 공통 소오스 플러그(180)는 아일랜드 형태를 가지며 제2 방향(D2)를 따라 복수로 배치될 수 있다. 공통 소오스 플러그(180)는 도전성 물질을 포함할 수 있다. 공통 소오스 플러그(180)는 예를 들면, 폴리 실리콘, 또는 금속(예를 들면, 텅스텐, 또는 구리)을 포함할 수 있다.
분리 절연막(178)이 적층 구조체들(30)과 공통 소오스 플러그(180) 사이에 배치될 수 있다. 예를 들면, 분리 절연막(178)은 게이트 전극들(172)과 공통 소오스 플러그(180) 사이에 배치될 수 있다. 분리 절연막(178)은 게이트 전극들(172)의 단부들(172-TE1, 172-TE2)을 보호할 수 있다. 분리 절연막(178)은 산화막을 포함할 수 있다.
도 6 내지 도 8, 도 10, 도 11, 도 14, 도 17 및 도 18은 도 1 내지 도 4에 도시된 본 발명의 예시적인 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 I-I' 선에 따른 단면도들이다. 도 9는 도 8의 B 부분의 확대도이다. 도 12는 도 11의 G의 높이에서의 개략적인 평면도이다. 도 13은 도 11의 G 부분의 확대도이다. 도 15는 도 14의 G'의 높이에서의 개략적인 평면도이다. 도 16은 도 14의 G' 부분의 확대도이다.
도 6을 참조하면, 기판(100) 상에 몰딩 구조체(10)가 형성될 수 있다. 예를 들면, 몰딩 구조체(10)는 기판(100) 상에 절연막들(110) 및 희생막들(112)을 교대로 반복 적층하여 형성될 수 있다. 절연막들(110) 및 희생막들(112)은 각각 복수 층으로 형성될 수 있다. 절연막들(110)은 예를 들어, 제1 내지 제7 절연막들(110a, 110b, 110c, 110d, 110e, 110f, 110g)을 포함할 수 있으나, 이에 한정되지 않는다. 일부 실시예들에 따르면, 8층 이상의 절연막들(110)이 기판(100) 상에 적층될 수 있다. 희생막들(112)은 기판(100) 상에 적층되고, 절연막들(112) 사이에 각각 배치될 수 있다. 희생막들(112)은 예를 들어, 제1 내지 제6 희생막들(112a, 112b, 112c, 112d, 112e, 112f)을 포함할 수 있으나, 이에 한정되지 않는다. 일부 실시예들에 따르면, 7층 이상의 희생막들(112)이 기판(100) 상에 적층될 수 있다.
기판(100)은 반도체 물질을 포함할 수 있다. 예를 들면, 기판(100)은 실리콘 단결정 기판, 게르마늄 단결정 기판 또는 실리콘-게르마늄 단결정 기판일 수 있다. 일부 실시예들에 따르면, 기판(100)은 SOI(Semiconductor on Insulator) 기판일 수 있다. 예를 들면, 기판(100)은 반도체 기판 상에 제공된 트랜지스터들을 보호하는 절연층 상에 배치된 반도체 층(예를 들면, 실리콘층, 실리콘-게르마늄층, 또는 게르마늄층)을 포함할 수 있다. 기판(100)은 제 1 도전형(예를 들면, P형)의 반도체 기판일 수 있다.
희생막들(112)은 절연막들(110)에 대해 식각 선택성을 가지는 물질로 형성될 수 있다. 예를 들면, 희생막들(112)은 절연막들(110)에 비해 케미컬 용액을 이용한 습식 식각 공정에서의 높은 식각 선택비를 가질 수 있다. 예를 들면, 절연막들(110)은 실리콘 산화막 또는 실리콘 질화막일 수 있고, 희생막들(112)은 실리콘 산화막, 실리콘 질화막, 실리콘 카바이드, 실리콘, 또는 실리콘 게르마늄 중에서 선택된 것으로, 절연막들(110)에 대해 식각 선택비가 있는 물질일 수 있다. 예를 들면, 절연막들(110)은 실리콘 산화막이고 희생막들(112)은 실리콘 질화막일 수 있다.
희생막들(112)은 열적 화학기상 증착(Thermal CVD) 공정, 플라즈마 인핸스드 화학기상 증착(Plasma enhanced CVD) 공정, 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 형성될 수 있다. 제1 내지 제6 희생막들(112a 내지 112f)은 실질적으로 동일한 두께를 가질 수 있다. 절연막들(112)은 열 산화 공정, 열적 화학기상 증착(Thermal CVD) 공정, 플라즈마 인핸스드 화학기상 증착(Plasma enhanced CVD) 공정, 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 형성될 수 있다.
일부 실시예들에 따르면, 절연막들(110)의 일부는 두께가 다를 수 있다. 예를 들면, 기판(100)과 접하는 제1 절연막(110a)은 제2 내지 제7 절연막들(110a 내지 110f)에 비해 얇게 형성될 수 있다. 제2 절연막(110b), 제7 절연막(110g), 및 제 6 절연막(110f)은 제 3 내지 제 5 절연막들(110c, 110d, 110e) 또는 희생막들(112)에 비해 두껍게 형성될 수 있다.
도 7을 참조하면, 몰딩 구조체(10)를 관통하여 기판(100)을 노출시키는 채널 홀들(120)을 형성할 수 있다.
채널 홀들(120)은 몰딩 구조체(10)를 이방성 식각하여 형성될 수 있다. 채널 홀들(120)은 도 1에 도시된 수직 채널 구조체들(200)과 같이 2차원적으로 배열될 수 있다. 예를 들면, 각각 제2 방향(D2)으로 열을 이루는 4 열로 배열된 채널 홀들(120)이 각각의 그룹을 이루고, 이러한 그룹들이 서로 제1 방향(D1)으로 이격되어 배열될 수 있다. 채널 홀들(120)은 4열로 배열될 수 있으나, 이에 한정되지 않고 4 열 이하 또는 4 열 이상으로 배열될 수 있다. 채널 홀들(120) 형성 시, 기판(100)이 과식각되어 리세스될 수 있다.
도 8 및 도 9을 참조하면, 기판(100) 상에 몰딩 구조체(10)를 관통하며, 기판(100)에 수직한 제3 방향(D3)으로 신장되는 수직 채널 구조체들(200)을 형성할 수 있다. 수직 채널 구조체들(200)의 각각은 채널 홀들(120)의 각각을 채우며, 기판(100) 내로 연장될 수 있다. 수직 채널 구조체들(200)의 각각은 반도체 패턴(126) 및 정보 저장 패턴(130), 수직 채널 패턴(140), 및 매립 절연 패턴(144)을 포함할 수 있다.
반도체 패턴(126)은 리세스된 기판(100)을 채우며, 기판(100) 위로 필라 형태로 수직하게 돌출되도록 형성될 수 있다. 반도체 패턴(126)은 채널 홀들(120)의 각각의 하부를 채울 수 있다. 예를 들면, 반도체 패턴(126)의 각각은 몰딩 구조체(10)의 제1 절연막(110a)의 측면과 제1 희생막(112a)의 측면과 접하며, 제2 절연막(110b)의 일부 측면과 접하도록 기판(100) 위로 돌출될 수 있다. 반도체 패턴(126)의 상면은 제2 절연막(110b의 상면 보다 낮을 수 있다. 반도체 패턴(126)은 예를 들면, 실리콘(Si), 게르마늄(Ge), 실리콘게르마늄(SiGe), III-V족 화합물, 및/또는 II-VI족 화합물을 포함할 수 있다. 반도체 패턴(126)은 선택적 에피택셜 성장(SEG)에 의해 형성될 수 있다. 반도체 패턴(126)은 기판(100)과 동일한 도전형의 불순물을 포함할 수 있다. 예를 들면, 반도체 패턴(126)이 선택적 에피택셜 성장으로 형성될 시에 인시츄(in-situ)로 불순물이 도핑될 수 있다. 이와 달리, 반도체 패턴(126)에 불순물이 이온 주입될 수 있다.
이어서, 기판(100) 상에 몰딩 구조체(10)을 관통하는 정보 저장 패턴(130)과 수직 채널 패턴(140) 및 매립 절연 패턴(144)을 반도체 패턴(126) 상에 형성할 수 있다.
정보 저장 패턴(130)은 채널 홀들(120)의 각각의 내벽을 덮을 수 있다, 예를 들면, 정보 저장 패턴(130)은 채널 홀들(120)의 각각의 내벽에 스페이서 형태로 형성될 수 있다. 정보 저장 패턴(130)은 상단 및 하단이 오픈된(opened) 형태일 수 있다. 정보 저장 패턴(130)은 몰딩 구조체(10)의 절연막들(110) 및 희생막들(112)과 접할 수 있다. 정보 저장 패턴(130)은 데이터를 저장할 수 있는 박막을 포함할 수 있다. 예들 들면, 정보 저장 패턴(130)은 파울러-노던하임 터널링(Fowler-Nordheim tunneling)을 이용하여 데이터를 저장할 수 있는 박막을 포함할 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에 따르면, 정보 저장 패턴(130)은 다른 동작 원리에 기초하여 데이터를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리 장치를 위한 박막 또는 가변저항 메모리 장치를 위한 박막)을 포함할 수 있다. 정보 저장 패턴(130)은 복수의 박막들로 형성될 수 있다.
정보 저장 패턴(130)은 예를 들면, 도 9에 도시된 바와 같이 제1 블로킹 절연막(132), 전하 저장막(134) 및 터널 절연막(136)을 포함할 수 있다. 제1 블로킹 절연막(132), 전하 저장막(134) 및 터널 절연막(136)은 채널 홀들(120)의 각각의 내벽 상에 차례로 형성될 수 있다. 제1 블로킹 절연막(132)은 실리콘 산화막 및/또는 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 제1 블로킹 절연막(132)은 단일 막 또는 복수의 박막들로 형성될 수 있다. 일부 실시예들에 따르면, 제1 블로킹 절연막(132)은 실리콘 산화막을 포함하는 단일막으로 형성될 수 있다. 다른 실시예들에 따르면, 실리콘 산화막, 알루미늄 산화막 및/또는 하프늄 산화막을 포함하는 복수의 박막들로 형성될 수 있다.
전하 저장막(134)은 트랩 절연막 또는 도전성 나노 입자들(conductive nano dots)을 포함하는 절연막일 수 있다. 트랩 절연막은 예를 들면, 실리콘 질화막을 포함할 수 있다. 제1 블로킹 절연막(132) 및 전하 저장막(134)은 플라즈마 인핸스드 화학기상 증착(Plasma enhanced CVD) 공정 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 형성될 수 있다.
터널 절연막(136)은 수직 채널 패턴(140)과 접할 수 있다. 터널 절연막(136)은 예를 들면, 실리콘 산화막일 수 있다. 터널 절연막(136)은 플라즈마 인핸스드 화학기상 증착(Plasma enhanced CVD) 공정, 원자층 증착(Atomic Layer Deposition; ALD) 공정, 또는 열산화 공정을 이용하여 형성될 수 있다.
수직 채널 패턴(140)은 반도체 패턴(126)과 연결되며, 정보 저장 패턴(130)과 접하도록 형성될 수 있다. 수직 채널 패턴(140)은 채널 홀들(120) 각각의 내부에서 라이너 형태로 컨포멀하게 형성되어 제3 방향(D3)으로 연장될 수 있다. 수직 채널 패턴(140)은 상단이 오픈되고(opened) 속이 빈 마카로니 형태일 수 있다. 일부 실시예들에 따르면, 수직 채널 패턴(140)은 상단 및 하단이 오프된 형태일 수 있다. 일부 실시예들에 따르면, 수직 채널 패턴(140)은 매립 절연 패턴(144) 없이 채널 홀들(120)의 각각을 채운 원기둥 형태일 수 있다. 수직 채널 패턴(140)은 반도체 물질을 포함할 수 있다. 예를 들면, 수직 채널 패턴(140)은 다결정 반도체 물질, 비정질 반도체 물질, 또는 단결정 반도체 물질 을 포함할수 있다. 수직 채널 패턴(140)은 실리콘(Si), 게르마늄(Ge), 실리콘게르마늄(SiGe), III-V족 화합물, 및/또는 II-VI족 화합물을 포함할 수 있다. 수직 채널 패턴(140)은 불순물이 포함되지 않은 언도프트된 반도체 물질이거나, 기판(100)의 도전형과 동일한 불순물을 포함한 반도체 물질일 수 있다. 수직 채널 패턴(140)은 원자층 증착(ALD) 공정, 화학기상 증착(CVD) 공정, 또는 에피텍셜 성장을 이용하여 형성될 수 있다.
매립 절연 패턴(144)은 수직 채널 패턴(140)이 형성된 채널 홀들(120)의 각각의 내부를 채우도록 형성될 수 있다. 매립 절연 패턴(144)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다. 매립 절연 패턴(144)을 형성하기 이전에 수소 어닐링 공정을 더 진행하여 수직 채널 패턴(140)에 존재할 수 있는 결정 결함들을 치유할 수 있다.
수직 채널 구조체들(200)의 각각의 상단에 도전 패드들(128)의 각각을 형성할 수 있다. 예를 들면, 도전 패드들(128)의 각각은 수직 채널 구조체들(200)의 각각의 수직 채널 패턴(140)과 매립 절연막(144)의 상부를 리세스하고, 리세스된 영역 내에 도전 물질을 채워서 형성될 수 있다. 도전 패드들(128)의 각각은 예를 들면, 폴리 실리콘 또는 아몰포스 실리콘을 포함할 수 있다. 일부 실시예들에 따르면, 도전 패드들(128)의 각각은 수직 채널 패턴(140)에 불순물을 주입하여 형성될 수 있다.
캡핑 절연막(152)이 도전 패드들(128)을 덮도록 제7 절연막(110g) 상에 형성될 수 있다. 캡핑 절연막(152)은 예를 들면, 실리콘 산화물을 포함할 수 있다.
도 10을 참조하면, 캡핑막(152) 및 몰딩 구조체(10)를 패터닝하여 수직 채널 구조체들(200) 사이에 기판(100)을 노출시키는 트렌치(154), 및 트렌치(154)에 노출된 기판(100) 내에 공통 소오스 영역(158)을 형성할 수 있다. 예를 들면, 트렌치(154)는 캡핑막(152)과 몰딩 구조체(10)를 이방성 식각하여 형성할 수 있다. 이에 따라, 몰딩 구조체 패턴(20)이 형성될 수 있다. 예를 들면, 트렌치(154)는 도 1에 도시된 바와 같이 제2 방향(D2)으로 각각 열을 이루는 4열의 수직 채널 구조체들(200)을 각각 포함하는 수직 채널 구조체 그룹들을 제1 방향(D1)에서 분리할 수 있다. 일부 실시예들에 따르면, 트렌치(154)는 4 열 이하 또는 4열 이상의 수직 채널 구조체들(200)을 각각 포함하는 수직 채널 구조체 그룹들을 제1 방향(D1)에서 분리할 수 있다. 트렌치(154)는 제2 방향(D2)으로 연장될 수 있다. 트렌치(154)에 의해 반도체 패턴들(126)은 제1 반도체 패턴(126-1) 및 제2 반도체 패턴(126-2)으로 구분될 수 있다. 제1 방향(D1)에서 제1 반도체 패턴(126-1)은 트렌치(154)에 수평적으로 상대적으로 근접하게 배치된 패턴이고, 제2 반도체 패턴(126-2)은 트렌치(154)로부터 수평적으로 상대적으로 멀게 배치된 패턴일 수 있다. 예를 들면, 제1 방향(D1)에서 제1 반도체 패턴(126-1)과 트렌치(154) 사이의 이격 거리(SL1)는 제2 반도체 패턴(126-2)과 트렌치(154) 사이의 이격 거리(SL2)보다 짧을 수 있다. 수직 채널 패턴들(140)도 제1 수직 채널 패턴(140-1) 및 제2 수직 채널 패턴(140-2)로 구분될 수 있다. 제1 수직 채널 패턴(140-1)은 제1 반도체 패턴(126-1)과 연결되고, 제2 수직 패널 패턴(140-2)은 제2 반도체 패턴(126-2)과 연결될 수 있다.
공통 소오스 영역(158)은 트렌치(154)에 노출된 기판(100)에 아세닉(As), 또는 인(P)과 같은 N 형의 불순물을 이온 주입하여 형성될 수 있다.
도 11 내지 도 13을 참조하면, 몰딩 구조체 패턴(20)에 제1 개구 영역들(160)을 형성할 수 있다. 트렌치(154)에 노출된 희생막들(112)의 일부를 제거하여, 절연막들(110) 사이에 제1 개구 영역들(160)을 형성할 수 있다. 수직 채널 구조체들(200) 사이의 영역에 희생막 패턴들(112PP)이 남을 수 있다. 예를 들면, 희생막들(112)이 실리콘 질화막이고, 절연막들(110)이 실리콘 산화막인 경우, 인산을 포함하는 식각액을 사용하여 희생막들(112)의 일부를 등방성 식각하여 제1 개구 영역들(160)이 형성될 수 있으며, 도 12에 도시된 바와 같이 트렌치(154)로부터 수평 거리(ED)로 이격된 희생막 패턴들(112PP)이 형성될 수 있다. 희생막 패턴들(112PP)은 수직 채널 구조체들(200) 사이에 배치되며 트렌치(154)로부터 먼 수직 채널 구조체들(200)의 일부 측벽들을 덮을 수 있다. 제1 개구부 영역들(160)은 트렌치(154)에 근접한 수직 채널 구조체들(200)의 각각의 일부 측벽들을 제1 및 제2 방향(D1, D2)에서 완전히 노출할 수 있다. 제1 개구부 영역들(160)은 트렌치(154)로부터 먼 수직 채널 구조체들(200)의 각각의 일부 측벽들 중 트렌치(154)에 근접한 일부 측벽들을 노출할 수 있다. 예를 들면, 트렌치(154)에 가까운 수직 채널 구조체들(200)은 도 1에 도시된 제1 열(①)의 제1 수직 구조체들(200a) 및 제4 열(④)의 제4 수직 구조체들(200d)이고, 트렌치(154)에서 먼 수직 채널 구조체들(200)은 제2 열(②)의 제2 수직 구조체들(200a) 및 제3 열(③)의 제3 수직 구조체들(200d)일 수 있다.
제1 반도체 패턴(126-1)의 측벽들은 제1 개구 영역들(160)에 의해 완전히 노출되며, 제2 반도체 패턴(126-2)의 측벽들의 일부가 노출될 수 있다. 제1 개구부 영역들(160)에 노출된 반도체 패턴들(126)의 측벽들이 식각되어 리세스될 수 있다. 이 때, 절연막들(110)도 일부 식각되어 그 것들의 두께가 얇아질 수 있다. 반도체 패턴들(126)의 측벽들 및 절연막들(110)은 등방성 식각 공정에 의해 식각될 수 있다. 예를 들면, 등방성 식각 공정은 SC1, 또는 암모니아 등을 이용한 습식 식각 공정일 수 있다. 절연막들(110)은 예를 들면, 제1 식각 두께(VT)만큼 제거될 수 있다. 반도체 패턴들(126)의 식각된 측벽들은 라운드된 형태를 가질 수 있다. 예를 들면, 제1 반도체 패턴(126-1)의 측벽들 및 제2 반도체 패턴(126-2)의 일부 측벽들 상에 최대 식각 깊이(X1) 및 제1 높이(H1)를 가지는 리세스 영역들(RA)이 형성될 수 있다.
도 14 내지 도 16을 참조하면, 희생막 패턴들(112PP)를 제거하여 제2 개구부 영역들(162)을 형성할 수 있다. 희생막 패턴들(112PP)은 제1 개구부 영역들(160)을 형성하기 위한 희생막 패턴들(112)의 식각 공정과 동일한 공정으로 제거되어 제2 개구부 영역들(162)이 형성될 수 있다. 예를 들면, 인산을 포함한 식각액을 사용한 등방성 식각으로 희생막 패턴들(112PP)이 제거될 수 있다. 제1 및 제2 개구부 영역들(160, 162)은 제1 및 제2 방향(D1, D2)으로 연장되며 수직 채널 구조체들(200)의 각각의 일부 측벽들을 완전히 노출시킬 있다. 예를 들면, 제1 및 제2 개구부 영역들(160, 162)에 의해 수직 채널 구조체들(200)의 각각의 정보 저장 패턴(130)의 제1 블로킹 절연막(도 9의 132)의 일부 측벽들 및 제2 반도체 패턴(126-2)의 일부 측벽들이 노출될 수 있다.
제2 개구부 영역들(162)에 노출된 제2 반도체 패턴(126-2)의 측벽이 리세스될 수 있다. 예를 들면, 제2 개구부 영역들(162)에 노출된 제2 반도체 패턴(126-2)의 측벽은 최대 리세스 깊이(X2)로 등방성 식각될 수 있다. 등방성 식각은 예를 들어, SC1, 또는 암모니아 등을 이용한 습식 식각 공정에 의해 식각될 수 있다. 이 때, 제1 개구부 영역들(160)에 노출된 제1 반도체 패턴(126-1)의 식각된 측벽들과 제2 반도체 패턴(126-2)의 식각된 측벽도 X2 깊이 만큼 더 리세스될 수 있다. 이에 따라, 반도체 패턴들(126)의 각각은 제1 리세스 측벽(126a1) 및 제2 리세스 측벽(126a2)이 형성될 수 있다. 반도체 패턴들(126) 각각의 제1 및 제2 리세스 측벽들(126a1, 126a2)은 라운드진 형상을 가질 수 있다.
도 16을 참조하면, 제1 반도체 패턴(126-1)의 제1 및 제2 리세스 측벽들(126a1, 126a2)은 실질적으로 동일한 최대 리세스 깊이(X3)를 가질 수 있다. 제2 반도체 패턴(126-2)의 제1 리세스 측벽(126a1)은 제1 반도체 패턴(126-1)의 제1 및 제2 측벽들(126a1, 126a2)과 실질적으로 동일한 최대 리세스 깊이(X3)을 가질 수 있다. 제2 반도체 패턴(126-2)의 제2 리세스 측벽(126a2)은 제1 측벽(126a1)보다 작은 최대 리세스 깊이(X2)를 가질 수 있다. 예를 들면, 제2 반도체 패턴(126-2)의 제1 및 제2 리세스 측벽들(126a1, 126a2))의 최대 리세스 깊이들(X2, X3) 간의 차이는 약 10Å 내지 약 60Å일 수 있다.
제1 반도체 패턴(126-1)의 최소 폭(W1)은 제2 반도체 패턴(126-2)의 최소 폭(W2)보다 작을 수 있다. 제1 반도체 패턴(126-1)의 최소 폭(W1)은 최대 리세스 깊이(X3)로 리세스된 제1 및 제2 리세스 측벽들(126a1, 126a2) 사이의 폭일 수 있다. 제2 반도체 패턴(126-2)의 최소 폭(W2)은 최대 리세스 깊이들(X3, X2)로 리세스된 제1 및 제2 리세스 측벽들(126a1, 126a2) 사이의 폭일 수 있다.
제1 및 제2 반도체 패턴들(126-1, 126-2)의 각각의 상부 측벽들(126b) 사이에서 최대폭을 가질 수 있다. 제1 및 제2 반도체 패턴들(126-1, 126-2)의 각각의 상부 측벽들(126b)은 제2 절연막(110b)와 접할 수 있다. 제1 반도체 패턴(126-1)의 제1 및 제2 리세스 측벽들(126a1, 126a2)은 실질적으로 동일한 높이(H3)를 가질 수 있다. 제2 반도체 패턴(126-2)의 제1 리세스 측벽(126a1)은 제1 반도체 패턴(126-1)의 제1 및 제2 측벽들(126a1, 126a2)과 실질적으로 동일한 높이(H3)을 가지며, 제2 반도체 패턴(126-2)의 제2 리세스 측벽(126a2)은 제1 측벽(126a1)보다 작은 높이(H2)를 가질 수 있다.
결과적으로, 도 15에 도시된 바와 같이 제2 방향(D2)에서 서로 인접한 제1 및 제2 반도체 패턴들(126-1, 126-2)의 상부 측벽들(126b)은 적어도 제1 거리(HD1)로 서로 이격되나, 반도체 패턴들(126-1, 126-2)의 리세스 측벽들(126a)은 적어도 제1 거리(HD1)보다 큰 제2 거리(HD2)로 서로 이격될 수 있다. 제2 방향(D2)에서 서로 인접한 제2 반도체 패턴들(126-2)의 리세스 측벽들(126a)은 적어도 제3 거리(HD3)로 서로 이격될 수 있다. 따라서, 제2 방향(D2)에서 서로 인접한 제1 및 제2 반도체 패턴들(126-1, 126-2) 사이의 제1 개구부 영역(160)은 적어도 제1 거리(HD1)의 폭 보다 큰 제2 거리(HD2)의 폭을 갖도록 형성될 수 있다. 제2 방향(D2)에서 서로 인접한 제2 반도체 패턴들(126-2)의 리세스 측벽들126a) 사이에서 제2 개구부 영역(162)은 적어도 제3 거리(HD3)의 폭을 갖도록 형성될 수 있다. 제2 거리(HD2)는 제3 거리(HD3)보다 클 수 있으나 이에 한정되지 않을 수 있다. 일부 실시예들에 따르면, 제2 거리(HD2)는 제3 거리(HD3)와 실질적으로 동일할 수 있다.
반도체 패턴들(126)이 리세스될 때, 제1 및 제2 개구부 영역들(160, 162)에 노출된 절연막들(110)도 더 식각될 수 있으나 이에 한정되지 않는다. 일부 실시예들에 따르면, 절연막들(110)은 식각되지 않을 수 있다. 결과적으로, 절연막들(110)의 각각은 트렌치(154)에 근접한 영역보다 수직 채널 구조체들(200) 사이의 영역에서 큰 두께를 가질 수 있다. 따라서, 제1 및 제2 개구부 영역들(160, 162)의 수직적 폭은 더 확장될 수 있다
도 17을 참조하면, 반도체 패턴들(126)의 리세스 측벽들(126a) 상에 게이트 산화막(164)이 형성될 수 있다. 예를 들면, 게이트 산화막(164)은 열 산화 공정에 의해 형성될 수 있다. 게이트 산화막(164)은 접지 선택 트랜지스터의 게이트 산화막으로 활용될 수 있다.
제1 및 제2 개구 영역들(160, 162)을 채우도록 제2 블로킹 절연막(168)과 게이트 도전막(171)이 형성될 수 있다. 제2 블로킹 절연막(168)은 제1 및 제2 개구 영역들(160)의 내벽을 컨포멀하게 덮도록 형성될 수 있다. 예를 들면, 제2 블로킹 절연막(168)은 절연막들(110) 각각의 상면 및 하면과 접할 수 있다. 제2 블로킹 절연막(168)은 수직 채널 구조체들(200)의 측벽들과 접할 수 있다. 예를 들면, 제2 블로킹 절연막(168)은 제1 블로킹 절연막(도 9의 132)과 접할 수 있다. 또한, 제2 블로킹 절연막(168)은 반도체 패턴들(126) 상의 게이트 산화막들(164)과 접할 수 있다. 제2 블로킹 절연막(168)은 고유전막(예를 들면, 알루미늄 산화막 또는 하프늄 산화막)을 포함할 수 있다. 일부 실시예들에 따르면, 제2 블로킹 절연막(168)은 형성되지 않고 생략될 수 있다.
게이트 도전막(171)은 제2 블로킹 절연막(168)이 형성된 제1 내지 제2 개구 영역들(160, 162)을 채우도록 형성될 수 있다. 게이트 도전막(171)은 화학기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정에 의해 형성될 수 있다, 게이트 도전막(171)이 수평적으로 증착되어 제1 및 제2 개구 영역들(160, 162)을 채울 수 있다. 도 15에 도시된 제2 방향(D2)에서 인접한 제1 및 제2 반도체 패턴들(126-1, 126-2) 사이에서 확장된 제2 거리(HD2)의 폭을 가지는 제1 개구 영역(160)에 의해 제2 개구부 영역(162) 내에 게이트 도전막(171)은 용이하게 증착될 수 있다. 따라서, 제1 및 제2 개구부 영역들(160, 162)은 게이트 도전막(171)으로 불량이 없이 채워질 수 있다.
게이트 도전막(171)은 금속을 포함할 수 있다. 예를 들면, 게이트 도전막(171)은 금속막, 금속 실리사이드막, 금속 질화막, 또는 이들의 조합막을 포함할 수 있다. 예를 들면, 금속막은 니켈, 코발트, 플라티늄, 타타늄, 탄탈륨, 또는 텅스텐을 포함할 수 있다, 예를 들면, 금속 실리사이드막은 니켈 실리사이드, 코발트 실리사이드, 플라티늄 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드, 또는 텅스텐 실리사이드를 포함할 수 있다. 예를 들면, 금속 질화막은 티타늄 질화물, 텅스텐 질화물, 또는 탄탈륨 질화물을 포함할 수 있다..
도 18을 참조하면, 게이트 전극들(172), 분리 절연막(178) 및 공통 소오스 플러그(180)를 형성할 수 있다. 예를 들면, 게이트 전극들(172)은 게이트 도전막(171)을 등방성 식각하여 형성될 수 있다. 게이트 전극들(172)은 제3 방향(D3)에서 서로 분리되고, 제1 방향(D1)에서 트렌치(154)에 의해 서로 분리될 수 있다. 예를 들면, 수직으로 서로 분리된 제1 내지 제6 게이트 전극들(172a, 172b, 172c, 172d, 172e, 172f)이 형성될 수 있다. 게이트 전극들(172)의 각각은 트렌치(154)에 인접하여 절단된 제1 및 제2 단부들(172-TE1, 172-TE2)을 가질 수 있다. 게이트 전극들(172)의 각각의 두께는 위치에 따라 달라질 수 있다. 게이트 전극들(172)의 각각은 게이트 전극들(172)의 단부들(172-TE1, 172-TE2)에 인접하여 제1 두께(T1)를 가지고, 수직 채널 구조체들(200) 사이의 영역에서 제2 두께(T2)를 가질 수 있다. 게이트 전극들(172) 각각은 수직 채널 구조체들(200) 사이의 영역의 일부에서 제1 두께(T1)를 가질 수 있다. 제1 두께(T1)는 제2 두께(T2)보다 클 수 있다.
기판(100) 상에 제3 방향(D3)으로 교대로 반복 적층된 절연막들(110) 및 게이트 전극들(172)을 각각 포함하는 적층 구조체들(30)이 형성될 수 있다. 예를 들면, 적층 구조체들(30)의 각각은 제1 내지 제 6게이트 전극들(172a, 192b, 172c, 172d, 172e, 172f)과 제1 내지 제7 절연막들(110a, 110b, 110c, 110d, 110e, 110f, 100g)이 교대로 적층되어 형성될 수 있다. 적층 구조체들(30)은 제1 방향(D1)에서 트렌치(154)에 의해 서로 분리될 수 있다.
분리 절연막(178)은 트렌치(154) 내벽에 라이너 형태로 형성될 수 있다. 분리 절연막(178)은 게이트 전극들(172)의 단부들(172-TE1, 172-TE2)을 보호할 수 있다. 분리 절연막(178)은 질화막, 산화막, 또는 산질화막을 포함할 수 있다.
공통 소오스 플러그(180)는 분리 절연막(178)이 형성된 트렌치(154)를 채우도록 형성될 수 있다. 공통 소오스 플러그(180)는 공통 소오스 영역(158)과 접속할 수 있다. 공통 소오스 플러그(180)는 라인 형태로 제2 방향(D2)을 따라서 연장될 수 있다. 일부 실시예들에 따르면, 공통 소오스 플러그(180)는 복수개의 서로 이격된 아일랜드들로 제공될 수 있다. 이 경우, 다수의 공통 소오스 플러그들(180)이 제2 방향(D2)을 따라서 배치될 수 있다. 공통 소오스 플러그(180)는 도전성 물질을 포함할 수 있다. 공통 소오스 플러그(180)는 예를 들면, 폴리 실리콘, 또는 금속(예를 들면, 텅스텐, 또는 구리)을 포함할 수 있다.
도 19는 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 반도체 장치 시스템을 나타내는 개략적인 블록도이다.
도 19를 참조하면, 본 발명의 예시적인 실시예에 따른 메모리 시스템(1000)은 반도체 저장 장치일 수 있다. 예를 들면, 메모리 카드, 또는 SSD(Solid State Drive)일 수 있다. 메모리 시스템(1000)은 하우징(1100) 내에 제어기(1200)와 메모리(1300)를 포함할 수 있다. 제어기(1200)와 메모리(1300)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(1200)의 명령(command)에 따라, 메모리(1300)와 제어기(1200)는 데이터(data)를 주고 받을 수 있다. 이에 따라, 메모리시스템(1000)은 메모리(1300)에 데이터를 저장하거나, 또는 메모리(1300)로부터 데이터를 외부로 출력할 수 있다. 메모리(1300)는 본 발명의 예시적인 실시예들에 따른 반도체 메모리 장치를 포함할 수 있다.
도 20은 본 발명의 예시적인 실시예들에 따른 반도체 메모리 장치를 포함하는 전자 시스템의 일 예를 보여주는 블럭도이다.
도 20을 참조하면, 전자 시스템(2000)은 제어기(2200), 기억 장치(2300) 및 입출력 장치(2400)를 포함할 수 있다. 제어기(2200), 기억 장치(2300), 및 입출력 장치(2400)는 버스(2100, bus)를 통하여 결합될 수 있다. 버스(2100)는 데이터들이 이동하는 통로라 할 수 있다. 예를 들면, 제어기(2200)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 로직 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 입출력 장치(2400)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 기억 장치(2300)는 데이터를 저장하는 장치이다. 기억 장치(2300)는 데이터 및/또는 제어기(2200)에 의해 실행되는 명령어 등을 저장할 수 있다. 기억 장치(2300)는 휘발성 메모리 소자 및/또는 비휘발성 메모리 소자를 포함할 수 있다. 기억 장치(2300)는 플래시 메모리로 형성될 수 있다. 이러한 플래시 메모리는 솔리드 스테이트 드라이브(SSD)로 구성될 수 있다. 이 경우 전자 시스템(2000)은 대용량의 데이터를 기억 장치(2300)에 안정적으로 저장할 수 있다. 기억 장치(2300)는 본 발명의 예시적인 실시예들에 따른 반도체 메모리 장치를 포함할 수 있다. 전자 시스템(2000)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(2500)를 더 포함할 수 있다. 인터페이스(2500)는 유무선 형태일 수 있다. 예를 들면, 인터페이스(2500)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 예시적인 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 몰딩 구조체 20: 몰딩 구조체 패턴
30: 적층 구조체 100: 기판
110: 절연막 112: 희생막
126: 반도체 패턴 126-1: 제1 반도체 패턴
126-2: 제2 반도체 패턴 128: 도전 패드
130: 정보 저장 패턴 140; 수직 채널 패턴
140-1: 제1 수직 채널 패턴 140-2: 제2 수직 채널 패턴
144: 매립 절연막 154: 트렌치
158: 공통 소오스 영역 172: 게이트 전극
180: 공통 소오스 플러그 반도체 메모리 장치는 제1 방향으로 배열되며 기판 상에 교대로 반복 적층된 게이트 전극과 절연막들을 포함하는 적층 구조체, 및 적충 구조체를 관통하는 수직 채널 구조체들을 포함한다. 수직 채널 구조체들의 각각은 상기 기판과 연결되는 반도체 패턴, 및 반도체 패턴과 연결되는 수직 채널 패턴을 포함한다. 수직 채널 구조체들에 포함된 반도체 패턴들 각각은 리세스된 측벽들을 가진다. 반도체 패턴들은 서로 다른 최소 폭들을 가진다.
200: 수직 채널 구조체

Claims (10)

  1. 기판 상에 교대로 반복 적층된 절연막들과 게이트 전극들을 포함하며, 제1 방향으로 배치된 적층 구조체들;
    상기 적층 구조체들의 각각을 관통하고, 상기 기판과 연결되며 상기 제1 방향으로 나란히 배치된 제1 및 제 2 반도체 패턴들;
    상기 적층 구조체들 각각을 관통하고, 상기 제1 및 제2 반도체 패턴들의 각각 상에 배치된 제1 및 제2 수직 채널 패턴들;
    상기 적층 구조체들 사이의 트렌치; 및
    상기 트렌치 내에 배치된 공통 소오스 플러그를 포함하되,
    상기 제1 반도체 패턴은 상기 트렌치에 근접하게 배치되고, 상기 제2 반도체 패턴은 상기 트렌치로부터 멀게 배치되며, 상기 제1 반도체 패턴의 최소 폭은 상기 제2 반도체 패턴의 최소 폭보다 작고,
    상기 제1 및 제2 반도체 패턴들은 각각 리세스된 측벽들을 가지는 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 적층 구조체들 각각은 상기 반도체 패턴들에 의해 관통되는 제1 게이트 전극 및 상기 수직 채널 패턴들을 수평으로 감싸며, 상기 제1 게이트 전극 상에 수직으로 적층된 제2 게이트 전극들을 포함한 반도체 메모리 장치.
  3. 제2 항에 있어서,
    상기 제1 게이트 전극은 상기 제1 및 제2 반도체 패턴들의 측벽들을 감싸고, 상기 제1 방향에서 서로 이격된 단부들을 가지며, 상기 제1 반도체 패턴과 상기 제2 반도체 패턴 사이에서 제1 두께를 갖고, 상기 단부들에 인접하여 상기 제1 두께보다 큰 제2 두께를 가지는 반도체 메모리 장치.
  4. 삭제
  5. 제1 항에 있어서,
    상기 제1 및 제2 반도체 패턴들 각각은 상기 리세스된 측벽들 사이에서 상기 최소 폭을 가지는 반도체 메모리 장치.
  6. 제1 항에 있어서,
    상기 제2 반도체 패턴의 상기 리세스된 측벽들은 상기 제1 방향에서 서로 대향하는 제1 리세스 측벽 및 제2 리세스 측벽을 가지며, 상기 제1 리세스 측벽의 최대 리세스 깊이는 상기 제2 리세스 측벽의 최대 리세스 깊이와 다른 반도체 메모리 장치.
  7. 제6 항에 있어서,
    상기 제1 리세스 측벽에서의 상기 최대 리세스 깊이와 상기 제2 리세스 측벽에서의 상기 최대 리세스 깊이의 차이는 10Å 내지 60Å인 반도체 메모리 장치.
  8. 제1 항에 있어서,
    상기 제1 반도체 패턴의 리세스된 측벽들의 최대 리세스 깊이들은 실질적으로 동일한 반도체 메모리 장치.
  9. 기판 상에 교대로 반복 적층된 절연막들과 게이트 전극들을 포함하며, 제1 방향으로 배치된 적층 구조체들;
    상기 적층 구조체들의 각각을 관통하고, 상기 기판과 연결되며 상기 제1 방향으로 나란히 배치된 반도체 패턴들;
    상기 적층 구조체들 각각을 관통하고, 각각이 상기 반도체 패턴들의 각각 상에 배치된 수직 채널 패턴들;
    상기 적층 구조체들 사이에 배치된 트렌치; 및
    상기 트렌치 내에 배치된 공통 소오스 플러그를 포함하되,
    상기 반도체 패턴들 중 적어도 하나는 상기 제1 방향에서 서로 대향하는 리세스 측벽들을 가지며, 상기 리세스 측벽들의 최대 리세스 깊이들은 서로 다른 반도체 메모리 장치.
  10. 제9 항에 있어서,
    상기 적어도 하나의 반도체 패턴의 상기 리세스된 측벽들은 상기 제1 방향에서 상기 트렌치에 근접한 제1 리세스 측벽과 상기 트렌치로부터 먼 제2 리세스 측벽을 포함하며, 상기 제1 리세스 측벽의 최대 리세스 깊이는 상기 제2 리세스 측벽의 최대 리세스 깊이보다 큰 반도체 메모리 장치.
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