CN101826528A - 半导体器件及其形成方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其形成方法。半导体器件包括交替地层叠在衬底上的绝缘图案和栅图案；在衬底上沿绝缘图案和栅图案的侧壁向上延伸的有源图案；插置在栅图案和有源图案之间的数据存储图案；以及设置于在彼此相邻的一对栅图案之间的有源图案中的源/漏区。

Description

半导体器件及其形成方法
技术领域
本发明构思涉及一种半导体器件及其形成方法，更具体地，涉及一种非易失性半导体器件及其形成方法。
背景技术
由于电子设备的小型化和多功能化的趋势，嵌入在电子设备中的半导体器件的高集成度是必须的。但是，为了实现半导体器件的高集成度，半导体器件的元件需形成为更精细或更小而同时保持各个元件的特性。为形成精细的元件，需要高价的设备。但是，高价的设备能制造如何精细的元件是有限制的。
发明内容
本发明构思涉及一种半导体器件及其形成方法。
根据一个方案，半导体器件包括：交替地层叠在衬底上的绝缘图案和栅图案、在衬底上沿绝缘图案和栅图案的侧壁向上延伸的有源图案、插置在栅图案和有源图案之间的数据存储图案，以及设置于在彼此相邻的一对栅图案之间的有源图案中的源/漏区。
在一个示例性实施方式中，在源/漏区的掺杂剂浓度可不同于在有源图案中的掺杂剂浓度。
在一个示例性实施方式中，绝缘图案的侧壁通过相对于栅图案的侧壁横向地凹入而限定底切区。半导体图案可设置在底切区中，源/漏区可在底切区中的半导体图案中延伸。
在一个示例性实施方式中，数据存储图案可延伸以插置在栅图案与底切区中的源/漏区之间。
在一个示例性实施方式中，数据存储图案可包括邻近有源图案的隧穿势垒、邻近栅图案的阻挡绝缘图案以及插置在隧穿势垒与阻挡绝缘图案之间的电荷存储图案。
在一个示例性实施方式中，多个源/漏区可设置在有源图案中且彼此垂直分隔开。
在一个示例性实施方式中，半导体器件还可以包括设置在最低的栅图案与衬底之间的基源区；和设置于最高的栅图案上的串漏区。
根据另一方案，一种形成半导体器件的方法包括：在衬底上交替地层叠第一物质层和第二物质层；形成穿透第一物质层和第二物质层的开口；通过凹入第一物质层的由开口暴露的侧壁而限定底切区；在底切区中形成包括掺杂剂的半导体图案；在开口中形成沿第一物质层和第二物质层的侧壁向上延伸的有源图案；以及通过将在半导体图案中的掺杂剂移动到有源图案中而形成源/漏区。
在一个示例性实施方式中，该方法还可以包括：通过依次图案化邻近开口的第一物质层和第二物质层而形成沟槽；通过去除由沟槽暴露的第二物质层而形成暴露有源图案的侧壁的空白区域(empty region)；在暴露的有源图案的侧壁上形成数据存储图案；以及形成栅图案，每个栅图案填充空白区域。
在一个示例性实施方式中，该方法还可以包括：在半导体图案形成之前，在底切区的内壁上和第二物质层的由开口暴露的侧壁上形成数据存储层。在此实施方式中，第二物质层可包括导电物质。
附图说明
通过本发明构思的优选方案的更具体描述，本发明构思的前述以及其它的特征和优点将更加明显，如附图所示，其中在不同的视图中，相同的附图标记表示相同的部件。附图不必按比例绘制，相反，重点在于示意本发明构思的原理。在附图中，为了清晰起见，夸大了层和区域的厚度。在附图中：
图1是根据本发明构思的示例性实施方式的半导体器件的平面图；
图2A是沿图1的线I-I’提取的截面图，图2B是图2A的区域“A”的放大图；
图3A至图3J是示出根据本发明构思的一个示例性实施方式的形成图1和图2的半导体器件的方法的视图；
图4是示出根据本发明构思的另一示例性实施方式的半导体器件的平面图；
图5A是沿图4的线II-II’提取的截面图，图5B是沿图4的线III-III’提取的截面图，图5C是图5B的区域“B”的放大图；
图6A至图6E是示出根据本发明构思的示例性实施方式的图4、图5A和图5B的半导体器件的形成方法的视图；和
图7和图8是示出根据本发明构思的示例性实施方式的半导体器件的应用的视图。
具体实施方式
下面将参考附图描述根据本发明构思的示例性实施方式的半导体器件及该半导体器件的形成方法。但是，本发明构思的示例性实施方式可以许多不同形式体现且不应解释为仅限于此处阐述的实施方式。相反，提供这些实施方式是为了使此公开充分而完整且向本领域技术人员全面地传达本发明构思的范围。
此处所用的术语仅为描述各种实施方式且非意欲限制示例性实施方式。在此处使用时，单数形式也意欲包括复数形式，除非上下文清楚地指明了其它方式。应进一步理解，当在此说明书中使用时，术语“包含”和/或“包括”表明所述的特征、成分、步骤、操作、元素和/或元件的存在，但是不排除一个或多个多其它特征、成分、步骤、操作、元素、元件和/或它们的组的存在或增加。在此处使用时，术语“和/或”意欲包括一个或多个相关的所列项目的任何和所有结合。应理解，当元件或层被称为“在另一个元件或层上”时，其可为直接在另一元件或层上，或存在中间的元件或层。应理解，虽然术语第一、第二、第三等在此处用于清楚地描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应被这些术语限制。在图中，层和区域的厚度和相对厚度被夸大以清楚地描述本发明构思的示例性实施方式。
将参考图1、图2A和图2B描述根据本发明构思的示例性实施方式的半导体器件。图1是根据本发明构思的示例性实施方式的半导体器件平面图；图2A是沿图1的线I-I’提取的截面图，图2B是图2A的区域“A”的放大图。
参考图1和图2A，提供包括单元区域的衬底100。衬底100可为半导体基的衬底。衬底100可包括掺杂有第一导电类型掺杂剂的阱区。公共源区102可设置于单元区域内。公共源区102可设置于衬底100的上部中。公共源区102可掺杂有第二导电类型掺杂剂。
如图2A所示，多个单元栅图案147可堆叠在衬底100上。垂直堆叠在衬底100上的单元栅图案147可形成一组。栅间绝缘图案112可插置在单元栅图案147之间。单元栅图案147和栅间绝缘图案112可交替地堆叠在衬底上。栅间绝缘图案112可包括基本上与单元栅图案147的一个侧壁共面的第一侧壁。栅间绝缘图案112的第二侧壁可相较于单元栅图案147的另一侧壁横向凹入以限定底切区119。栅间绝缘图案112的第二侧壁可与栅间绝缘图案112的第一侧壁相对。半导体图案122可设置于底切区119中。
下选择栅图案146可设置于衬底100和最低的单元栅图案147之间。基(base)绝缘图案112a可插置在下选择栅图案146和衬底100之间。上选择栅图案148可设置于最高的单元栅图案147上。上绝缘图案112b可设置于上选择栅图案148上。
如图1所示，一组单元栅图案147可沿第一方向延伸。上选择栅图案148和下选择栅图案146可平行于单元栅图案147延伸。开口117可设置于一对单元栅图案147之间。开口117可以是沿第一方向延伸的沟槽(groove)形式。第一方向可以是Y轴方向。沿第二方向延伸的位线154可设置于衬底100上。第二方向可与第一方向交叉。第二方向可以是X轴方向。
参考图1和图2A，有源图案133可设置于衬底100上以沿多个单元栅图案147的侧壁向上延伸。一个有源图案133可沿一组单元栅图案147的侧壁向上延伸。该组单元栅图案147的延伸方向垂直于有源图案133从衬底100的延伸方向。例如，有源图案133可沿垂直于该第一方向和第二方向的方向上延伸，即，基本上垂直于衬底100的上表面的方向延伸。
多个有源图案133可设置于一个开口117中。多个有源图案133可沿其中开口117延伸的第一方向布置。即，有源图案133可以在彼此相对的两组单元栅图案147之间的开口117内布置为成列。
在本发明构思的一个实施方式中，有源图案133可包括与衬底100接触的底部和沿栅图案147的侧壁延伸的侧壁。例如，有源图案133的底部可设置于开口117中的衬底100上。有源图案133的侧壁从底部边缘延伸且可设置于栅图案147的侧壁上。有源图案133的垂直于上表面的截面可具有U型形状。填充绝缘图案135可插置在有源图案133的侧壁之间。
在本发明构思的另一实施方式中，有源图案133可不包括底部。例如，有源图案133可包括彼此分离的第一侧壁和第二侧壁。第一侧壁和第二侧壁可以是间隔垫(spacer)类型以覆盖半导体图案122和栅图案146、147和148的一部分侧壁。填充绝缘图案135可进一步插置在该第一侧壁和第二侧壁之间。
在本发明构思的又一实施方式中，有源图案133可具有填满的柱型形状。例如，有源图案133可为填满的圆柱或填满的多边形柱。在此情况下，可省略在有源图案133的侧壁之间的填充绝缘图案135。
一个单元串包括有源图案133、沿有源图案133的一个侧壁堆叠的该组单元栅图案147以及上选择栅图案146和下选择栅图案148。
有源图案133可包括半导体物质。例如，有源图案133可包括单晶或多晶半导体。有源图案133可掺杂有第一导电类型掺杂剂。可选地，有源图案133可不包括掺杂剂。
源/漏区138可设置于在单元栅图案147之间的有源图案133中。源/漏区138可掺杂有第二导电类型掺杂剂。即，源/漏区138可掺杂有与公共源区102相同的掺杂剂。源/漏区138可掺杂有与阱区中的掺杂剂不同的掺杂剂。多个源/漏区138设置于一个有源图案133中。在有源图案133的一个侧壁中的源/漏区138可与在有源图案133的另一侧壁中的填充绝缘图案135周围的源/漏区138对称。在此实施方式中，设置于有源图案133一个侧壁中的一个源/漏区138与设置于该有源图案133另一个侧壁中的另一个源/漏区138彼此分隔开。
在一组单元栅图案147之间的源/漏区138可在有源图案133中彼此垂直地分隔开。源/漏区138可分别位于栅间绝缘图案112的侧壁上。在彼此相邻的源/漏区138之间的有源图案133可为沟道区。
源/漏区138可在底切区119的半导体图案122中延伸。在此实施方式中，源/漏区138可与栅间绝缘图案112接触。
在源/漏区138中的掺杂剂浓度可不同于在源/漏区138周围的有源图案133中的掺杂剂浓度。在本发明构思的一个示例性实施方式中，有源图案133和源/漏区138可掺杂有彼此不同的导电型掺杂剂。即，源/漏区138可掺杂有与源/漏区138周围的有源图案133的掺杂剂不同的掺杂剂。例如，有源图案133可包括p型掺杂剂，而源/漏区138可包括n型掺杂剂。
在本发明构思的另一个示例性实施方式中，有源图案133可在源/漏区138之外的区域中不包括掺杂剂。在此实施方式中，在源/漏区138中的电子和空穴浓度高于有源图案133中的电子和空穴浓度。
基源区(base source region)137可设置于下选择栅图案146和衬底100之间。基源区137可设置于有源图案133的下部分中。基源区137可电连接至衬底100的公共源区102。在本发明构思的一个示例性实施方式中，包括在公共源区102中的掺杂剂的导电类型可与包括在基源区137中的掺杂剂的导电类型相同。基源区137可作为包括下选择栅图案146的下选择晶体管的源区。
在本发明构思的示例性实施方式中，多个基源区137可设置成关于有源图案133的侧壁对称。在本发明构思的另一示例性实施方式中，一个基源区137可设置在一个有源图案133中。
串漏区(string drain region)139可设置于上选择栅图案148上。串漏区139可具有不同于有源图案133中另一区域的掺杂剂浓度的掺杂剂浓度。串漏区139可设置于有源图案133的上部分中。串漏区139可邻近底切区119中的半导体图案122的内侧延伸。串漏区139可以是包括上选择栅图案148的上选择晶体管的漏区。在本发明构思的实施方式中，两个串漏区139可设置成在有源图案133的两个侧壁中对称。
串漏区139可电连接至位线154。位线接触153可插置在位线154和串漏区139之间。一个位线接触153可接触在上绝缘图案112b的一个侧壁上的一串漏区139。可选地，一个位线接触153可接触在上绝缘图案112b的相对侧壁上的一对串漏区139。位线接触153可由层间绝缘层151围绕。位线154沿一方向延伸，该方向垂直于单元栅图案147延伸的方向。
当掺杂有掺杂剂的基源区137、源/漏区138和串漏区139设置于下选择栅图案146、单元栅图案147和上选择栅图案148之间时，电荷可被容易地供应至有源图案133内部。因此，无需为了防止边缘电场和干扰而供应用于截止沟道的负电压或限制该栅图案之间的距离。
当没有源/漏区设置于栅图案之间时，将难以操作包括栅图案的单元串。特别地，为了操作单元串，其中在栅图案之间没有设置彼此隔离的掺杂区域，可使用耗尽模式或边缘电场。首先，当使用耗尽模式时，施加负电压至单元串的选择晶体管以截止有源图案。为提供负电压，需要额外的电压供给元件。因此，外周电路将变得复杂，这不利于高集成度。
其次，当使用边缘电场时，该栅图案之间的距离必须足够窄以与栅图案中产生的电场交迭。当栅图案之间的距离没有足够窄时，将不能在单元的线路操作中供应足够的ON电流。由于此原因，因为写和/或读操作可能不适当地执行，所以半导体器件的可靠性恶化。即使当栅图案之间的距离足够窄，彼此垂直地相邻的栅图案之间的干扰将增加。
但是，根据本发明构思的示例性实施方式，当源/漏区138设置于单元栅图案147之间时，易于提供电荷至有源图案133内部。即，无需提供用于截止沟道的负电压或无需限制该栅图案之间的距离以防止出现边缘电场和干扰。因此，可提供具有高集成度和改进可靠性的半导体器件。
数据存储图案144设置于栅图案146、147和148的侧壁上。数据存储图案144覆盖开口117的侧壁。数据存储图案144设置于栅图案146、147和148与有源图案133之间。在本发明构思的一个实施方式中，数据存储图案144可在栅图案146、147和148的上表面和下表面上延伸。数据存储图案144可覆盖栅图案146、147和148的上表面和下表面的至少之一。数据存储图案144延伸以设置于半导体图案122与栅图案146、147和148之间。
数据存储图案144可包括多层。参考图2B，数据存储图案144可包括邻近有源图案133的隧穿势垒(tunnel barrier)144c、邻近栅图案146、147和148的阻挡绝缘图案144a以及插置在隧穿势垒与阻挡绝缘图案之间的电荷存储图案144b。电荷存储图案包括从由半导体、氮化物、氮氧化物、金属氧化物、量子点和金属组成的组中选择的至少之一。量子点由例如金属、硅、锗或硅-锗形成。
从衬底100延伸至半导体器件的上侧的器件隔离图案149沿单元栅图案147、下选择栅图案146和上选择栅图案148的侧壁设置。器件隔离图案149填充由单元栅图案147、下选择栅图案146、上选择栅图案148的侧壁以及公共源区102限定的沟槽142。沟槽142可形成为沿第一方向延伸的沟槽形状。
将参考图1和图2A、图2B以及图3A至图3J描述根据本发明构思的示例性实施方式的形成图1和图2的半导体器件的方法。图3A至图3J是示出沿图1的线I-I’截取的半导体器件的截面图。可省略参考图1和图2A所作的一些描述。
参考图3A，准备包括阱区的衬底100。衬底100可以为例如半导体基的半导体衬底。该阱区通过将掺杂剂注入到衬底100中而形成。包括在该阱区中的掺杂剂可以是第一导电类型的掺杂剂。公共源区102形成在阱区中。公共源区102通过将第二导电类型的掺杂剂注入到阱区中而形成。
第一物质(substance)层111和第二物质层114交替地层叠在衬底100上。第一物质层111可包括例如绝缘物质。例如，第一物质层111可包括硅氧化物。第二物质层114可包括，例如，相对于第一物质层111具有蚀刻选择比的物质。例如，第二物质层114可包括硅氮化物。
第一物质层111和第二物质层114被图案化以在衬底100上形成开口117。该开口117包括由衬底100的上表面限定的底部以及由第一物质层111和第二物质层114的侧壁限定的侧壁。开口117具有沿衬底100的第一方向延伸的沟槽的形状。在形成开口117时，去除公共源区102的一部分，以暴露衬底100的阱区。
参考图3B，通过使第一物质层111凹入而在开口117的侧壁上形成底切区119。底切区119具有由第一物质层111的凹入的侧壁限定的侧表面。第一物质层111可通过例如各向同性蚀刻而凹入。
参考图3C，半导体层121可形成在开口117中。底切区119被半导体层121填充。半导体层121可包括半导体物质。例如，半导体层121可包括单晶半导体物质、多晶半导体物质或非晶半导体物质。半导体层121可掺杂有掺杂剂。掺杂剂可以是第一导电类型或第二导电类型。半导体层121可通过沉积例如化学气相沉积或外延生长而形成。半导体层121的上表面可被平坦化。
参考图3D，半导体层121被蚀刻以形成半导体图案122。半导体图案122是在蚀刻工艺之后保留在底切区119中的半导体层121。半导体层121可通过使用蚀刻掩模在最高的第一物质层111上执行蚀刻而被蚀刻。可执行半导体层121的蚀刻直到暴露衬底100。通过蚀刻半导体层121，半导体图案122的侧壁和第二物质层114的侧壁可自对准。
参考图3E，有源层132形成在其中形成有半导体图案122的开口117中。有源层132可共形地形成在开口117的侧壁和底部上。可选地，有源层132可通过用半导体物质填充开口117的内部且然后去除一部分半导体物质而形成。形成在开口117底部的有源层132可被选择性地去除或保留在开口117的底部部分上。可选地，开口117可用有源层132填充。
有源层132可包括，例如，单晶半导体物质或多晶半导体物质。在本发明构思的一个示例性实施方式中，有源层132可掺杂有掺杂剂。掺杂剂可为n型或p型。可选地，有源层132没有掺杂。
填充绝缘层135形成在开口117中。填充绝缘层135可填充其中形成有源层132的开口。当开口117用有源层132填充时，可省略填充绝缘层135。
参考图3F，有源层132的上表面可被平坦化。可执行有源层132的平坦化直到暴露第一物质层111的上表面。在平坦化有源层132时，可去除填充绝缘层135的一部分。
源/漏区138可通过在半导体图案122中移动掺杂剂而形成在有源层132中。基源区137和串漏区(string drain region)139分别通过在最低和最高的半导体图案122中移动掺杂剂而分别形成在有源层132的上部分和下部分中。掺杂剂被移动到有源层132中邻近第一物质层111处，一些掺杂剂可移动到第二物质层114的侧壁上。掺杂剂可以各向同性的方式移动。在本发明构思的示例性实施方式中，掺杂剂可通过扩散移动。掺杂剂的扩散可通过退火工艺执行。
在根据该实施方式的形成半导体器件的方法中，基源区137、源/漏区138和串漏区139可通过分别在栅图案146、147和148之间部分地形成具有掺杂剂的半导体图案122，且然后移动掺杂剂而形成。因此，基源区137、源/漏区138和串漏区139可使用简单的工艺形成在期望的区域。
参考图3G，第一掩模图案191形成在第一物质层111上。第一掩模图案191覆盖第一物质层111的一部分和有源层132。
通过执行使用第一掩模图案191作为掩模的蚀刻工艺，第一物质层111和第二物质层114被蚀刻，并形成沟槽142。当第一物质层111被蚀刻时，可形成基绝缘图案112a、栅间绝缘图案112和上绝缘图案112b。公共源区102可通过此蚀刻工艺暴露。该蚀刻工艺可以是各向同性蚀刻。
随后，暴露于沟槽142的第二物质层114被去除且在绝缘图案112a、112和112b之间形成空白区。空白区是绝缘图案112a、112和112b之间的空间。沟槽142可暴露有源层132的侧壁。沟槽142可暴露源/漏区138的侧壁的一部分。沟槽142暴露栅间绝缘图案112的上表面、下表面和一个侧壁。
参考图3H，第一掩模图案191被去除并且数据存储层143形成在沟槽142中。数据存储层143可共形地形成在绝缘图案112a、112和112b的上表面、下表面和一个侧壁上、有源层132的暴露的侧壁上以及该基源区137、源/漏区138和串漏区139的侧壁上。
数据存储层143可具有多层。例如，首先形成共形地覆盖沟槽142内部的隧穿势垒，然后在隧穿势垒上形成电荷存储层和阻挡绝缘层。
参考图3I，栅极层145形成为填充其中形成数据存储层143的沟槽142。在沟槽142中在绝缘图案112a、112和112b之间的空白区由栅极层145填充。栅极层145邻近数据存储层143。栅极层145包括掺杂的半导体物质、金属和包括金属化合物的导电性物质中的至少之一。
第二掩模图案192形成在栅间绝缘图案112上。第二掩模图案192的侧壁可与绝缘图案112a、112和112b的侧壁对准。
参考图3J，使用第二掩模图案192作为蚀刻掩模进行蚀刻工艺。栅极层145被蚀刻以形成最低的下选择栅图案146、最高的上选择栅图案148和在该最低下选择栅图案146和最高上选择栅图案148之间的单元栅图案147。在该蚀刻工艺中，数据存储层143的一部分被蚀刻以形成数据存储图案144。特别地，形成在栅间绝缘图案112的不邻近源/漏区138的侧壁上的数据存储层143可被去除。一个数据存储图案144可邻近两个源/漏区138。数据存储图案144覆盖单元栅图案147、下选择栅图案146和上选择栅图案148的上表面、下表面和一个侧壁。
沟槽142通过蚀刻工艺形成。沟槽142可以是沿与开口117的延伸方向相同的方向上延伸的凹槽。该沟槽142可具有由公共源区102限定的底部和由绝缘图案112a、112和112b、数据存储图案144的侧壁以及栅图案146、147和148的侧壁限定的侧壁。
再次参考图1和图2A，器件隔离层149形成在沟槽142中。随后，有源图案133可通过图案化有源层132形成。多个有源图案133可被配置以在开口117延伸的方向上彼此间隔开。在有源图案133之间的开口117可用绝缘层150填充。
层间绝缘层151可形成在根据上述步骤形成的结构上。暴露串漏区139的开口可形成在层间绝缘层151中。位线接触153可形成在开口中。位线接触153可电连接至串漏区139。
位线154可形成在层间绝缘层151上。位线154可以是沿第二方向延伸的线形状。
参考图4和图5A、5B和5C，将描述根据本发明构思的另一示例性实施方式的半导体器件。图4是示出根据本发明构思的另一示例性实施方式的半导体器件的平面图。图5A是示出沿图4的线II-II’提取的半导体器件的截面图。图5B是示出沿图4的线III-III’提取的半导体器件的截面图，图5C是图5B的区域“B”的放大图。
参考图4以及图5A和图5B，准备衬底200。该衬底200可以是例如半导体基的半导体衬底。衬底200包括阱区。阱区可掺杂有第一导电类型的掺杂剂。公共源区202可形成在衬底200中。公共源区202可设置于衬底200的上部分中。公共源区202可以以板的形式设置于衬底200的单元区域的整个表面上。
单元栅图案247和栅间绝缘图案212交替地堆叠在衬底200上。多个单元栅图案247可堆叠在衬底200上且单元栅图案247可在栅间绝缘层212之间间隔开。单元栅图案247可以以板的形式设置于衬底200上。
下选择栅图案246可设置于最低单元栅图案247和衬底200之间。下选择栅图案246可以以板的形式平行于单元栅图案247和衬底200设置。基绝缘图案212a可插置在下选择栅图案246和衬底200之间。
上选择栅图案248可设置于最高单元栅图案247上。上选择栅图案248可以设置成沿一个方向延伸的线形式。例如，上选择栅图案248可沿X轴方向延伸。上绝缘图案212b可设置于上选择栅图案248上。
基绝缘图案212a、栅间绝缘图案212和上绝缘图案212b可从上栅图案246、247和248的侧壁横向地凹入。该凹入的绝缘图案212a、212和212b的侧壁限定底切区219。半导体图案222可设置于底切区219中。半导体图案222可邻近凹入的绝缘图案212a、212和212b设置。
有源图案233可通过单元栅图案247、上选择栅图案248、下选择栅图案246和绝缘图案212a、212和212b设置。有源图案233可设置为柱形状。可选地，有源图案233可设置为其中具有空心空间的盘形状。在此情况下，在有源图案233中的空心空间由绝缘物质填充。有源图案233可由单元栅图案247围绕。一个有源图案233可通过垂直层叠的多个半导体图案222围绕。每个半导体图案222可由栅间绝缘图案212围绕。
有源图案233可包括半导体物质。例如，有源图案233可包括例如单晶半导体物质或多晶半导体物质。有源图案233可掺杂有掺杂剂。例如，有源图案233可掺杂有n型或p型导电掺杂剂。可选地，有源图案233可没有被掺杂剂掺杂。
数据存储图案244可插置在有源图案233与单元栅图案247、下选择栅图案246和上选择栅图案248之间。数据存储图案244可沿单元栅图案247、下选择栅图案246、上选择栅图案248和绝缘图案212a、212和212b的侧壁延伸。数据存储图案244可共形地覆盖底切区219的内壁。
数据存储图案244可包括多层，如图5C所示。例如，数据存储图案244可包括邻近有源图案233的隧穿势垒244c、邻近栅图案的阻挡绝缘图案244a以及插置在隧穿势垒和阻挡绝缘图案之间的电荷存储图案244b。电荷存储图案可包括从由半导体、氮化物、氮氧化物、金属氧化物和量子点组成的组中选择的至少之一。量子点由例如金属、硅、锗或硅-锗形成。
源/漏区238形成在有源图案233中。源/漏区238可设置于单元栅图案247之间的有源图案233中。源/漏区238可设置为邻近栅间绝缘图案212。在此实施方式中，半导体图案222插置在源/漏区238与栅间绝缘图案212之间。源/漏区238可延伸进入半导体图案222。
多个源/漏区238可设置于有源图案233中。多个源/漏区238可在有源图案233中彼此垂直地间隔开。源/漏区238可具有围绕有源图案233的闭环形状的横截面。例如，源/漏区238可形成为围绕有源图案233的环形状。源/漏区238的至少一部分可与有源图案233重叠。源/漏区238可延伸至围绕有源图案233的半导体图案222，从而既存在于有源图案233的内部又存在于有源图案233的外部。
基源区237可设置于下选择栅图案246和衬底200之间。基源区237可设置于有源图案233的下部分中。基源区237可电连接至衬底200的公共源区202。在本发明构思的示例性实施方式中，包括在公共源区202中的掺杂剂导电类型可与基源区237中的掺杂剂导电类型相同。基源区237可作为包括下选择栅图案246的下选择晶体管的源区。
串漏区239可设置于上选择栅图案248上。串漏区239可以是掺杂区，其掺杂有与有源图案233中的掺杂剂相同的掺杂剂。串漏区239可设置于有源图案233的上部分中。串漏区239可延伸至在底切区219中的半导体图案内部。串漏区239可以是包括上选择栅图案248的上选择晶体管的漏区。
源/漏区238可掺杂有掺杂剂。在源/漏区238中的掺杂剂的浓度可不同于在有源图案233中的掺杂剂的浓度。在本发明构思的示例性实施方式中，当有源图案233包括p型掺杂剂且源/漏区238包括n型掺杂剂时，在源/漏区238中的电子浓度可高于在有源图案233中的空穴浓度。在本发明构思的另一示例性实施方式中，当有源图案233和源/漏区238两者都包括p型掺杂剂时，在源/漏区238中的空穴浓度可低于在有源图案233中的空穴浓度。在本发明构思的另一示例性实施方式中，当有源图案233和源/漏区238两者都包括n型掺杂剂时，在源/漏区238中的电子浓度可高于在有源图案233中的电子浓度。可选地，有源图案233未掺杂有掺杂剂且仅源/漏区238掺杂有掺杂剂。
如上所述，本发明构思的实施方式可提供在单元栅图案247之间彼此分隔开的源/漏区238。因此，无需提供用于供给电荷到有源图案233中的额外方法，例如，在擦除操作中供给负电压的方法或限制栅图案之间的距离的方法，例如，在不包括源/漏区的单元串的操作中。因此，提供了具有高集成度和改进可靠性的半导体器件。
位线254形成在串漏区239上。位线254可与串漏区239交叉。位线254和串漏区239可通过位线接触253连接。位线接触253被层间绝缘图案251围绕。
参考图4、图5A、图5B、图5C和图6A-6E，将描述根据本发明构思的另一实施方式的形成半导体器件的方法。将部分省略参考图5A、5B和5C的详细描述。
参考图6A，准备衬底200。衬底200包括阱区。阱区可通过使用第一导电类型掺杂剂掺杂衬底200而形成。预定的公共源区202可形成在衬底200的阱区的上部分中。预定的公共源区202可通过使用第二导电类型的掺杂剂来掺杂部分阱区而形成。
第一物质层211和第二物质层245可交替地层叠在衬底200上。第一物质层211可包括例如绝缘物质。例如，第一物质层211可包括氧化物或氮化物。第二物质层245可包括例如导电物质。例如，第二物质层245可包括半导体、掺杂的半导体或金属。
第一物质层211和第二物质层245可经受各向异性蚀刻以形成开口217。开口217可以是孔型开口。开口217可暴露阱区。第二物质层245可被蚀刻以形成下选择栅图案246、单元栅图案247和上选择栅图案248。
参考图6B，基绝缘图案212a、栅间绝缘图案212和上绝缘图案212b可通过凹入第一物质层211而形成。横向凹入的第一物质层211限定底切区219。底切区219是邻近绝缘图案212a、212和212b形成并位于栅图案246、247和248之间的区域。
参考图6C，数据存储层243形成在开口217中。数据存储层243形成为共形地覆盖上绝缘图案212b的顶表面以及开口217和底切区219。数据存储层243可包括多层。例如，数据存储层243可包括邻近栅图案246、247和248的阻挡绝缘层、形成在阻挡绝缘层上的电荷存储层以及形成在电荷存储层上的隧穿势垒。
参考图6D，半导体层221可形成在其中形成数据存储层243的开口217中。设置有数据存储层243和底切区219的开口217可用半导体层221填充。半导体层221用掺杂剂掺杂。半导体层221可用第一导电类型掺杂剂或第二导电类型掺杂剂掺杂。半导体层221可包括例如单晶半导体物质、多晶半导体物质或非晶半导体物质。半导体层221的上表面可被平坦化。在平坦化工艺中，数据存储层243的一部分可被去除以暴露上绝缘图案212b的上表面。
参考图6E，半导体层221被蚀刻以形成半导体图案222。半导体图案222可以是填充底切区219的半导体层221。
半导体层221可通过在栅图案246、247和248以及栅间绝缘图案212a、212和212b上形成掩模且然后使用该掩模作为蚀刻掩模执行蚀刻工艺而被蚀刻。当蚀刻半导体层221时，数据存储层243被蚀刻以形成数据存储图案244。特别地，形成在衬底200的阱区上的数据存储层243被去除以形成数据存储图案244。
有源图案233形成在开口217中。开口217可用有源图案233填充，且有源图案233可邻近数据存储图案244和半导体图案222。可选地，有源图案233可形成为空心柱状且邻近开口217的侧壁。在此情况下，有源图案233可通过以半导体物质填充开口217且然后在半导体物质上执行各向异性蚀刻而形成。可选地，有源图案233可通过沉积层以共形地覆盖开口217而形成。有源图案233可包括例如单晶半导体物质或多晶半导体物质。
再次参考图5A、图5B、图5C和图6E，移动在半导体图案222中的掺杂剂，从而在有源图案233中形成源/漏区237、238和239。在半导体图案222中的掺杂剂通过扩散移动至有源图案233。在本发明构思的示例性实施方式中，可执行退火工艺以扩散掺杂剂。
源/漏区237、238和239可形成在栅图案246、247和248之间的有源图案233中。源/漏区237、238和239可部分地延伸到栅图案246、247和248的侧壁。这可由例如掺杂剂的各向同性移动造成。甚至在掺杂剂移动之后，掺杂剂可保留在半导体图案222中。
形成在下选择栅图案246之下的源/漏区237延伸至公共源区202。该最低的源/漏区237可以是基源区237。形成在上选择栅图案248上的源/漏区239可以是串漏区(string drain region)239。
参考图5B，可额外地图案化上选择栅图案248。图案化的上选择栅图案248可以以沿第一方向延伸的线形式形成。绝缘图案邻近图案化的上选择栅图案248的侧壁形成。可选地，上选择栅图案248可在形成开口217之前被图案化。
位线254可形成在串漏区239上。位线254可沿与第一方向交叉的第二方向延伸。位线接触253可形成在位线254和串漏区239之间。此外，欧姆层可形成在位线接触253和串漏区239之间。
参考图7，将描述应用根据本发明构思的示例性实施方式的半导体器件的设备。图7是示出包括根据本发明构思的示例性实施方式的半导体器件的示例的结构图。在此示例中，半导体器件可应用于闪存1110。根据本发明构思的示例性实施方式的半导体器件安装在存储卡1100中从而以高电容支持数据存储性能。存储卡1100可包括存储控制器1120，该存储控制器1120用于总地控制主机与闪存1110之间的数据交换。
存储控制器1120可包括中央处理单元1122、SRAM 1121、误差校正码(ECC)1124、主机接口1123和存储器接口1125。SRAM 1121可用作为中央处理单元1122的操作存储器。主机接口1123可具有连接到存储卡1100的主机的数据交换协议。误差校正码1124可检测和校正从闪存1110读取的数据中的错误。存储器接口1125可与闪存1110接合(interface)。中央处理单元1122可执行用于存储控制器1120的数据交换的各种控制操作。由于根据本发明的示例性实施方式的闪存1110的改进的可靠性，存储卡1100可提供具有高可靠性的***。
图8示出应用根据本发明构思的示例性实施方式的半导体器件的另一设备。图8是示出包括存储***1210的信息处理***1200的方块图。存储***1210可包括根据本发明构思的示例性实施方式的半导体器件。根据本发明构思的示例性实施方式的存储***1210可安装在信息处理***例如移动设备(mobile device)或台式电脑中。信息处理***1200可包括存储***1210、调制解调器1220、中央处理单元1230、RAM 1240和用户接口1250，用户接口1250通过***总线1260电连接至存储***1210。存储***1210可存储由中央处理单元1230处理的数据或从外部输入的数据。在该应用实例中，存储***1210可构造为固态盘(SSD)。存储***1210包括存储控制器1212和闪存1211。在此实施方式中，信息处理***1200可稳定且可靠地存储在存储***1210中的大量数据。此外，存储***1210能减少用于误差校正所需的资源，从而为信息处理***1200提供高速的数据交换功能。
此外，根据本发明构思的示例性实施方式的半导体器件可以在各种类型的封装中实施。例如，半导体器件可以这样的方式封装和安装，例如，层叠封装(PoP)、球栅阵列封装(BGA)、芯片级封装(CSP)、塑料引脚芯片载体(PLCC)、塑料双列直插封装(PDIP)、沃尔夫组件中管芯(Die in WafflePack)、晶圆形中管芯(Die in Wafer Form)、板上芯片封装(COB)、陶瓷双列直插封装(CERDIP)、塑料四边引线扁平封装(MQFP)、薄形四边引线扁平封装(TQFP)、小外形(SOIC)、收缩小外形封装(SSOP)、薄型小外形封装(TSOP)、薄形四边引线扁平封装(TQFP)、***级封装(SIP)、多芯片封装(MCP)、晶圆级装配型封装(WFP)、晶圆级加工堆叠封装(WSP)以及其它封装。
根据本发明构思的示例性实施方式，半导体器件可包括在有源图案中掺杂有掺杂剂的源/漏区。包括掺杂有掺杂剂的源/漏区的单元串可更有效地执行写和/或擦除操作。进一步，由于半导体器件无需提供需要在有源图案中形成反转区的分离的电路和/或额外的电压，所以可优化高集成度。
上述的主题被认为是示例性而非限制性的，且所附的权利要求书意为覆盖落入本发明构思的真实精神和范围的所有修正、改善或其它实施方式。本发明构思由下面的权利要求书及其等效物的最广泛的可允许解释确定，且不应被前述的详细描述约束或限制。
本申请要求享有2009年2月16日提交的韩国专利中请10-2009-0012497的优先权，在此结合其全部内容作为参考。

Claims (10)

1.一种半导体器件，包括：
交替地层叠在衬底上的绝缘图案和栅图案；
在所述衬底上沿所述绝缘图案和所述栅图案的侧壁向上延伸的有源图案；
插置在所述栅图案和所述有源图案之间的数据存储图案；以及
设置于在彼此相邻的一对栅图案之间的所述有源图案中的源/漏区。
2.根据权利要求1的所述半导体器件，其中在所述源/漏区中的掺杂剂浓度不同于在所述有源图案中的掺杂剂浓度。
3.根据权利要求1的所述半导体器件，其中所述绝缘图案的侧壁通过相对于所述栅图案的侧壁横向地凹入而限定底切区，半导体图案设置于所述底切区中，且
其中所述源/漏区在所述半导体图案中延伸。
4.根据权利要求3的所述半导体器件，其中所述数据存储图案延伸为插置在所述栅图案与所述底切区中的源/漏区之间。
5.根据权利要求4的所述半导体器件，其中所述数据存储图案包括邻近所述有源图案的隧穿势垒、邻近所述栅图案的阻挡绝缘图案和插置在所述隧穿势垒与所述阻挡绝缘图案之间的电荷存储图案。
6.根据权利要求1的所述半导体器件，其中多个源/漏区设置于所述有源图案中且彼此垂直地分隔开。
7.根据权利要求1的所述半导体器件，还包括：
设置于最低的栅图案与所述衬底之间的基源区；和
设置于最高的栅图案上的串漏区。
8.一种形成半导体器件的方法，该方法包括：
在衬底上交替地层叠第一物质层和第二物质层；
形成穿透所述第一物质层和所述第二物质层的开口；
通过凹入所述第一物质层的由所述开口暴露的侧壁而限定底切区；
在所述底切区中形成包含掺杂剂的半导体图案；
在所述开口中形成沿所述第一物质层和所述第二物质层的侧壁向上延伸的有源图案；以及
通过将所述半导体图案中的掺杂剂移动到所述有源图案中而形成源/漏区。
9.根据权利要求8所述的方法，还包括：
通过依次图案化邻近所述开口的所述第一物质层和所述第二物质层而形成沟槽；
通过去除由所述沟槽暴露的所述第二物质层而形成暴露所述有源图案的侧壁的空白区域；
在所述暴露的有源图案的侧壁上形成数据存储图案；以及
形成栅图案，每个栅图案填充所述空白区域。
10.根据权利要求8所述的方法，还包括：在所述半导体图案形成之前，在所述底切区的内壁上和所述第二物质层的由所述开口暴露的侧壁上形成数据存储层，
其中所述第二物质层包括导电物质。
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PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20100908