KR101616089B1 - 3차원 반도체 메모리 소자 - Google Patents

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Abstract

3차원 반도체 메모리 소자가 제공된다. 3차원 반도체 메모리 소자는 리세스 영역을 가지는 반도체 기판, 리세스 영역으로부터 멀어지는 방향으로 연장된 활성 패턴, 반도체 기판 상에 활성 패턴과 대향하며 수평 방향으로 연장되는 하부 선택 게이트을 포함한다.
하부 선택 게이트, 리세스 영역, 절연 기둥

Description

3차원 반도체 메모리 소자{THREE DIMENSIONAL SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 3차원 반도체 메모리 소자에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 메모리 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 메모리 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 메모리 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한 대안으로, 메모리 셀들을 3차원적으로 형성하는 기술들이 연구되고 있다. 이러한 기술들에 따르면, 메모리 셀들이 3차원적으로 형성되기 때문에, 반도체기판의 면적을 효율적으로 활용할 수 있고, 그 결과 집적도는 종래의 2차원 메모리 반도체 장치에 비해 크게 증가될 수 있다. 또한, 이 기 술은 메모리 셀들을 2차원적으로 형성하는 단계를 반복하는 방법에 기초한 것이 아니라, 활성영역을 정의하기 위한 패터닝 공정을 이용하여 워드라인들을 형성하기 때문에, 비트당 제조 비용이 크게 절감될 수 있다.
본 발명의 목적은 신뢰성이 향상된 3차원 반도체 메모리 소자를 제공하는 것이다.
본 발명의 실시예에 따른 3차원 반도체 메모리 소자는 리세스 영역을 가지는 반도체 기판, 상기 리세스 영역으로부터 멀어지는 방향으로 연장된 활성 패턴, 상기 반도체 기판 상에 상기 활성 패턴과 대향하며 수평 방향으로 연장되는 하부 선택 게이트를 포함한다.
본 발명의 실시예에 따른 3차원 반도체 메모리 소자는 상기 활성 패턴에 인접하여 상기 리세스 영역으로부터 멀어지는 방향으로 연장된 절연 기둥을 더 포함하되, 상기 활성 패턴은 상기 절연 기둥과 상기 하부 선택 게이트 사이에 배치될 수 있다.
본 발명의 실시예에 따른 상기 활성 패턴은 상기 리세스 영역의 하부면 및 측면을 덮도록 배치되며, 상기 절연기둥은 상기 활성 패턴이 배치된 상기 리세스 영역을 채울 수 있다.
본 발명의 실시예에 따른 상기 절연 기둥의 하부면 높이는 상기 반도체 기판 상부면의 높이보다 낮을 수 있다.
본 발명의 실시예에 따른 3차원 반도체 메모리 소자는 상기 반도체 기판 내에, 상기 하부 선택 게이트가 연장되는 방향을 따라 나란히 연장되는 공통 소오스 라인을 더 포함할 수 있다.
본 발명의 실시예에 따른 상기 하부 선택 게이트는 상기 활성 패턴과 상기 공통 소오스 라인 사이의 상기 반도체 기판에 정의된 제 1 채널 영역 및 상기 활성 패턴에 정의된 제 2 채널 영역을 제어할 수 있다.
본 발명의 실시예에 따른 상기 1 채널 영역은 문턱전압을 조절하는 도펀트를 포함할 수 있다.
본 발명의 실시예에 따른 상기 제 1 채널 영역은 제 1 도전형의 도펀트를 가지며, 상기 공통 소오스 라인은 제 2 도전형의 도펀트를 가질 수 있다.
본 발명의 실시예에 따른 3차원 반도체 메모리 소자는 상기 하부 선택 게이트 상에 서로 이격되어 배치되며 상기 수평방향으로 연장되는 워드 라인들 및 상부 선택 게이트 및 상기 활성 패턴과 상기 하부 선택 게이트 사이, 상기 활성 패턴과 상기 워드 라인들 사이, 및 상기 활성 패턴과 상기 상부 선택 라인 사이에 개재된 정보저장막을 더 포함할 수 있다.
본 발명의 실시예에 따른 3차원 반도체 메모리 소자는 상기 반도체 기판에 제공된 피-웰을 더 포함하되, 상기 피-웰은 상기 활성 패턴과 접촉할 수 있다.
본 발명의 실시예들에 따르면, 반도체 기판의 리세스 영역에 활성 패턴들이 배치된다. 상기 활성 패턴들이 리세스 영역에 제공됨으로써, 절연 기둥의 모서리에 의한 전계의 왜곡을 최소화할 수 있다. 또한, 하부 선택 게이트의 채널영역은 낮은 도핑 농도를 가지므로, 하부 선택 게이트는 반전 영역을 용이하게 형성할 수 있다. 따라서, 3차원 반도체 메모리 소자의 신뢰성이 향상될 수 있다.
이하에서는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 제공되는 것이다.
본 발명의 실시예들에서 제 1, 제 2 등의 용어가 각각의 구성요소를 기술하기 위하여 설명되었지만, 각각의 구성요소는 이 같은 용어들에 의하여 한정되어서는 안 된다. 이러한 용어들은 단지 소정의 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다.
도면들에 있어서, 각각의 구성요소는 명확성을 기하기 위하여 과장되게 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
한편, 설명의 간략함을 위해 아래에서는 본 발명의 기술적 사상이 적용될 수 있는 몇가지 실시예들을 예시적으로 설명하고, 다양한 변형된 실시예들에 대한 설 명은 생략한다. 하지만, 이 분야에 종사하는 통상의 지식을 가진 자는, 상술한 설명 및 예시될 실시예들에 기초하여, 본 발명의 기술적 사상을 다양한 경우들에 대하여 변형하여 적용할 수 있을 것이다.
도 1 및 3은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자를 설명하기 위한 도면들이다. 도 3은 도 1의 A부분을 확대한 도면이다.
도 1 및 3을 참조하면, 반도체 기판(100)은 리세스 영역(102)을 가진다. 상기 리세스 영역(102)은 수평방향으로 연장될 수 있다. 상기 리세스 영역(102)으로부터 멀어지는 방향으로 연장되는 활성 패턴(300)이 배치된다. 상기 활성 패턴(300)은 상기 리세스 영역(102)으로부터 수직 방향으로 연장될 수 있다.
상기 반도체 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 또한, 상기 활성 패턴(300)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 활성 패턴(300)은 상기 반도체 기판(100)과 동일한 물질, 예를 들면 실리콘일 수 있다.
상기 반도체 기판(100) 상에, 상기 활성 패턴(300)과 대향하며 수평방향으로 연장되는 하부 선택 게이트(Lower Select Gate, 201)가 배치된다. 상기 하부 선택 게이트(201)는 수평방향, 예를 들면 y방향으로 연장될 수 있다.
상기 활성 패턴(300)에 인접하여, 상기 리세스 영역(102)으로부터 멀어지는 방향으로 연장된 절연 기둥(310)이 배치된다. 상기 활성 패턴(300)은 상기 절연 기둥(310)과 상기 하부 선택 게이트(210) 사이에 배치될 수 있다. 상기 활성 패턴(300)은 상기 리세스 영역(102)의 하부면(102a) 및 측면(102b)을 덮도록 배치될 수 있다. 상기 절연 기둥(310)은 상기 활성 패턴(300)이 배치된 상기 리세스 영역(102)을 채울 수 있다. 상기 절연 기둥(310)의 하부면 높이는 상기 반도체 기판(100) 상부면의 높이보다 낮을 수 있다. 즉, 상기 절연 기둥(310)의 모서리(절연기둥의 하부면과 측면이 만나는 부분, E)는 상기 반도체 기판(100) 상부면의 아래에 위치할 수 있다.
상기 반도체 기판(100)에 피-웰(p-well, 105)이 제공될 수 있다. 상기 피-웰(105)은 상기 활성 패턴(300)과 접촉할 수 있다. 상기 반도체 기판(100)에, 상기 하부 선택 게이트(201)가 연장되는 방향을 따라 나란히 연장되는 공통 소오스 라인(Common Source Line:CSL)이 배치된다. 즉, 상기 공통 소오스 라인(CSL)은 y방향을 따라 연장될 수 있다. 상기 하부 선택 게이트(201)는 상기 활성 패턴(300)과 공통 소오스 라인(CSL) 사이의 상기 반도체 기판(100)에 정의된 제 1 채널 영역(105a) 및 상기 활성 패턴(300)에 정의된 제 2 채널 영역(105b)을 제어할 수 있다. 상기 제 1 채널 영역(105a)은 문턱전압을 조절하는 도펀트(dopant)를 포함할 수 있다. 상기 제 1 채널 영역(105a)은 제 1 도전형의 도펀트를 가질 수 있으며, 상기 공통 소오스 라인(CSL)은 제 2 도전형의 도펀트를 가질 수 있다. 상기 제 1 도전형은 p형이고, 제 2 도전형은 n형일 수 있다. 상기 활성 패턴(300)은 도펀트로 도핑되지 않을 수 있다. 즉, 상기 활성 패턴(300)은 진성 상태(intrinsic state)일 수 있다.
상기 하부 선택 게이트(201) 상에 서로 이격되어 워드 라인들(202,203,204,205) 및 상부 선택 게이트(206)가 배치된다. 상기 하부 선택 게이 트(201), 워드 라인들(202~205) 및 상부 선택 게이트(206) 사이의 이격된 공간에 게이트 층간 절연막들(211~216, 210)이 배치된다. 상기 적층된 하부 선택 게이트(201), 워드 라인들(202~205) 및 상부 선택 게이트(206)은 워드 라인 구조체(200)를 구성한다. 상기 워드 라인 구조체(200)에서 워드 라인들(202~205)이 4개만 도시되어 있지만, 8개, 16개, 32개 등 더 많이 배치될 수 있는 것을 설명의 간략함을 위하여 생략한 것이다. 상기 워드 라인 구조체(200)는, 도 1에 도시된 바와 같이, 제1 방향으로 연장된 라인 형태일 수 있다. 상기 제1 방향은 상기 반도체 기판(100)의 상부면과 평행하다. 상기 제1 방향은 y축 방향일 수 있다.
상기 워드 라인 구조체(200)는 도전물질로 형성된다. 예를 들면, 상기 워드 라인 구조체(200)는 도핑된 4A족(또는 14족) 원소(ex, 도핑된 실리콘, 도핑된 게르마늄, 도핑된 실리콘-게르마늄등), 금속(ex, 텅스텐, 티타늄, 탄탈늄 또는 알루미늄등), 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄등), 금속-4A족 원소 화합물(ex, 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드등) 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 게이트 층간절연막들(210)은 산화물, 질화물, 탄화물 및 산화질화물 등에서 선택된 적어도 하나를 포함할 수 있다.
상기 워드 라인 구조체(200)와 상기 활성 패턴(300) 사이에 정보저장막(230)이 개재된다. 상기 정보저장막(230)은 전하를 저장하는 전하저장막을 포함할 수 있다. 이에 더하여, 상기 정보저장막(230)은 상기 전하저장막 및 상기 활성 패턴(300) 사이의 터널 절연막, 및 상기 전하저장막 및 상기 워드 라인 구조체(200) 사이의 블로킹 절연막을 더 포함할 수 있다. 상기 전하저장막은 전하를 저 장하는 트랩들을 갖는 물질로 형성될 수 있다. 예컨대, 상기 전하저장막은 질화물, 산화물, 나노 도트들을 포함하는 유전물, 및 금속질화물 등에서 선택된 적어도 하나를 포함할 수 있다.
상기 터널 절연막은 산화물(ex, 열산화물, CVD 산화물등), 질화물 또는 산화질화물 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 블로킹 절연막은 산화물, 및 상기 터널 유전막 보다 높은 유전상수를 갖는 고유전물(ex, 하프늄 산화물, 알루미늄 산화물 등과 같은 금속질화물) 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 정보 저장막(230)을 갖는 기억 셀은 전원 공급이 중단될지라도 저장된 데이터를 유지하는 비휘발성 기억 셀일 수 있다.
상기 워드 라인 구조체(200)는 인가되는 전압의 가장자리 전계(fringing field)에 의하여 반전 영역이 서로 중첩될 수 있도록 근접하여 배치될 수 있다. 상기 활성 패턴(300)을 공유하는 상기 워드 라인들(202~205), 상부 선택 게이트(206) 및 하부 선택 게이트(201)에 의하여 구성되는 복수 개의 메모리 셀들이 하나의 스트링(string)을 구성할 수 있다. 본 발명의 실시예에 따르면, 3차원 반도체 메모리 소자는 상기 스트링으로 구성된 낸드(NAND) 플래시 메모리 소자일 수 있다.
상기 워드 라인 구조체(200)는 상기 활성 패턴(300)에 인접한 제 1 측벽과 제 1 측벽에 대향된 제 2 측벽을 가진다. 상기 워드 라인 구조체(200)의 제 2 측벽들 사이에는 갭필 절연막(180)이 배치될 수 있다. 3차원 반도체 메모리 소자는 상기 절연 기둥(310)을 기준으로 인접한 활성 패턴(300)과 워드 라인 구조체(200)는 미러 대칭 구조이며, 상기 갭필 절연막(180)을 기준으로 인접한 워드 라인 구조 체(200) 및 활성 패턴(300)은 미러 대칭일 수 있다. 이웃한 절연 기둥들(310) 사이에는 절연 분리 기둥(228)이 배치된다.
상기 상부 선택 게이트(206) 상의 게이트 층간 절연막(216)에 인접하는 활성 패턴(300)은 드레인 영역(335)일 수 있다. 상기 워드 라인 구조체(200)와 교차하는 방향으로 나란히 연장되며, 상기 드레인 영역(335)과 전기적으로 연결되는 비트라인들(270)이 배치된다. 상기 비트라인들(270)은 도전성 물질을 포함할 수 있다.
도 2 및 3은 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 소자를 설명하기 위한 도면들이다. 도 3은 도 2의 A부분을 확대한 도면이다. 도 2는 활성 패턴의 형상에서의 차이를 제외하면, 앞선 일 실시예와 유사하다. 따라서, 설명의 간략함을 위해 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
도 2 및 3을 참조하면, 반도체 기판(100)은 리세스 영역(102)을 가진다. 상기 리세스 영역(102)은 원통형일 수 있다. 상기 리세스 영역(102)으로부터 멀어지는 방향으로 연장되는 활성 패턴(300)이 배치된다. 상기 활성 패턴(300)은 상기 리세스 영역(102)으로부터 수직 방향으로 연장될 수 있다. 상기 활성 패턴(300)은 원통형의 형상을 가질 수 있다.
상기 반도체 기판(100) 상에, 상기 활성 패턴(300)과 대향하며 수평방향으로 연장되는 하부 선택 게이트(Lower Select Gate, 201)가 배치된다. 상기 하부 선택 게이트(201)는 수평방향, 예를 들면 y방향으로 연장될 수 있다.
상기 활성 패턴(300)에 인접하여, 상기 리세스 영역(102)으로부터 멀어지는 방향으로 연장된 절연 기둥(310)이 배치된다. 상기 활성 패턴(300)은 상기 절연 기둥(310)과 상기 하부 선택 게이트(210) 사이에 배치될 수 있다. 상기 활성 패턴(300)은 상기 리세스 영역(102)의 하부면(102a) 및 측면(102b)을 덮도록 배치될 수 있다. 상기 절연 기둥(310)은 상기 활성 패턴(300)이 배치된 상기 리세스 영역(102)을 채울 수 있다. 상기 절연 기둥(310)의 하부면 높이는 상기 반도체 기판(100) 상부면의 높이보다 낮을 수 있다. 즉, 상기 절연 기둥(310)의 모서리(절연기둥의 하부면과 측면이 만나는 부분, E)는 상기 반도체 기판(100) 상부면의 아래에 위치할 수 있다. 상기 절연 기둥(310)은 원기둥의 형상을 가질 수 있다.
상기 반도체 기판(100)에 피-웰(p-well, 105)이 제공될 수 있다. 상기 피-웰(105)은 상기 활성 패턴(300)과 접촉할 수 있다. 상기 반도체 기판(100)에, 상기 하부 선택 게이트(201)가 연장되는 방향을 따라 나란히 연장되는 공통 소오스 라인(Common Source Line:CSL)이 배치된다. 즉, 상기 공통 소오스 라인(CSL)은 y방향을 따라 연장될 수 있다. 상기 하부 선택 게이트(201)는 상기 활성 패턴(300)과 공통 소오스 라인(CSL) 사이의 상기 반도체 기판(100)에 정의된 제 1 채널 영역(105a) 및 상기 활성 패턴(300)에 정의된 제 2 채널 영역(105b)을 제어할 수 있다. 상기 제 1 채널 영역(105a)은 문턱전압을 조절하는 도펀트(dopant)를 포함할 수 있다. 상기 제 1 채널 영역(105a)은 제 1 도전형의 도펀트를 가질 수 있으며, 상기 공통 소오스 라인(CSL)은 제 2 도전형의 도펀트를 가질 수 있다. 상기 제 1 도전형은 p형이고, 제 2 도전형은 n형일 수 있다. 상기 활성 패턴(300)은 도펀트로 도핑되지 않을 수 있다. 즉, 상기 활성 패턴(300)은 진성 상태(intrinsic state)일 수 있다.
상기 하부 선택 게이트(201) 상에 서로 이격되어 워드 라인들(202,203,204,205) 및 상부 선택 게이트(206)가 배치된다. 상기 하부 선택 게이트(201), 워드 라인들(202~205) 및 상부 선택 게이트(206) 사이의 이격된 공간에 게이트 층간 절연막들(211~216, 210)이 배치된다. 상기 적층된 하부 선택 게이트(201), 워드 라인들(202~205) 및 상부 선택 게이트(206)은 워드 라인 구조체(200)를 구성한다. 상기 워드 라인 구조체(200)에서 워드 라인들(202~205)이 4개만 도시되어 있지만, 8개, 16개, 32개 등 더 많이 배치될 수 있는 것을 설명의 간략함을 위하여 생략한 것이다. 상기 워드 라인 구조체(200)는, 일 실시예와 달리, 상기 활성 패턴(300)을 둘러싸는 평판 형태일 수 있다.
상기 워드 라인 구조체(200)는 도전물질로 형성된다. 상기 게이트 층간절연막들(210)은 산화물, 질화물, 탄화물 및 산화질화물 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 워드 라인 구조체(200)와 상기 활성 패턴(300) 사이에 정보저장막(230)이 개재된다. 상기 정보저장막(230)은 전하를 저장하는 전하저장막을 포함할 수 있다. 이에 더하여, 상기 정보저장막(230)은 상기 전하저장막 및 상기 활성 패턴(300) 사이의 터널 절연막, 및 상기 전하저장막 및 상기 워드 라인 구조체(200) 사이의 블로킹 절연막을 더 포함할 수 있다. 상기 전하저장막은 전하를 저장하는 트랩들을 갖는 물질로 형성될 수 있다. 상기 정보 저장막(230)을 갖는 기억 셀은 전원 공급이 중단될지라도 저장된 데이터를 유지하는 비휘발성 기억 셀일 수 있다.
상기 워드 라인 구조체(200)는 인가되는 전압의 가장자리 전계(fringing field)에 의하여 반전 영역이 서로 중첩될 수 있도록 근접하여 배치될 수 있다. 상기 활성 패턴(300)을 공유하는 상기 워드 라인들(202~205), 상부 선택 게이트(206) 및 하부 선택 게이트(201)에 의하여 구성되는 복수 개의 메모리 셀들이 하나의 스트링(string)을 구성할 수 있다. 본 발명의 실시예에 따르면, 3차원 반도체 메모리 소자는 상기 스트링으로 구성된 낸드(NAND) 플래시 메모리 소자일 수 있다.
상기 워드 라인 구조체(200)는 상기 활성 패턴(300)에 인접하며 둥근 형상을 가지는 내측면과 활성 패턴(300)으로부터 이격된 외측면을 가진다. 상기 워드 라인 구조체(200)의 외측면들 사이에는 갭필 절연막(180)이 배치될 수 있다. 3차원 반도체 메모리 소자는 상기 절연 기둥(310)을 기준으로 인접한 활성 패턴(300)과 워드 라인 구조체(200)는 미러 대칭 구조이며, 상기 갭필 절연막(180)을 기준으로 인접한 워드 라인 구조체(200) 및 활성 패턴(300)은 미러 대칭일 수 있다.
상기 상부 선택 게이트(206) 상의 게이트 층간 절연막(216)에 인접하는 활성 패턴(300)은 드레인 영역(305)일 수 있다. 상기 워드 라인 구조체(200)와 교차하는 방향으로 나란히 연장되며, 상기 드레인 영역(305)과 전기적으로 연결되는 비트라인들(270)이 배치된다. 상기 비트라인들(270)은 도전성 물질을 포함할 수 있다.
도 4 내지 6은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 비교예를 설명하기 위한 도면들이다.
도 4는 도 3에 도시된 부분에 대응하는 3차원 반도체 메모리 소자의 비교예 일부분이다. 비교예에서는, 활성 패턴(300)의 하부면이 반도체 기판(100)의 상부면과 일치한다. 즉, 반도체 기판(100)이 리세스 영역을 가지지 않으며, 절연 기둥(310) 하부면의 높이가 반도체 기판(100)의 상부면 높이보다 높다.
도 4에서, 하부 선택 게이트(201)는 반도체 기판(100)에 정의된 제 1 채널 영역(105a)과 활성 패턴(300)에 정의된 제 2 채널 영역(105b)을 제어한다. 상기 하부 선택 게이트(201)로부터 가장 멀리 떨어져있는 채널 영역은 활성 패턴(300)과 반도체 기판(100)이 접촉하는 C부분이다. 상기 반도체 기판(100) 표면에 배치된 표면 도핑층(107)은 하부 선택 게이트(201)의 문턱 전압을 조절하기 위하여 제공된 것이다. 상기 표면 도핑층(107)에 제공된 도펀트는 상기 제 1 채널 영역(105a)의 문턱전압에 영향을 미칠 수 있다.
도 5는 하부 선택 게이트의 채널 영역 도핑 농도(channel dose)에 따른 문턱 전압(Vth)의 변화를 나타내는 그래프이다. 도 5를 참조하면, 채널 영역의 도핑 농도가 증가함에 따라 문턱전압의 변화가 더욱 심해진다. 이는 채널 영역의 도핑 농도를 낮추는 것이 필요하다는 것을 의미한다. 도 4에서, 상기 활성 패턴(300)은 도핑되지 않은 진성 반도체일 수 있다. 활성 패턴(300) 하부면의 바로 아래에 제공된 표면 도핑층(107)의 도펀트가 활성 패턴(300)으로 확산될 수 있다. 이에 의하여, 상기 활성 패턴(300)의 제 2 채널 영역(105b)은 도핑 농도가 상승할 수 있으며, 하부 선택 게이트(201)의 문턱 전압을 제어하는 것이 어려울 수 있다.
이에 반하여, 도 3을 다시 참조하면, 본 발명의 실시예들에 따른 반도체 기판(100)은 리세스 영역(102)을 가지며, 상기 리세스 영역(102)에 활성 패턴(300)이 배치된다. 따라서, 활성 패턴(300) 하부면의 바로 아래에 도 4에 도시된 표면 도핑층(107)이 배치되지 않는다. 이에 의하여, 상기 활성 패턴(300), 특히 도 3의 B부분의 도핑 농도가 도 4의 C부분에 비하여 감소할 수 있다. 따라서, 본 발명의 실시예에 따르면, 하부 선택 게이트(201)의 문턱 전압은 감소하며, 문턱 전압의 변화량이 최소화될 수 있으며, 하부 선택 게이트(201)는 턴-온 전압에 의하여 B부분을 용이하게 반전(inversion)시킬 수 있다.
도 6은 비교예에 있어서, 활성 패턴(300)의 두께에 따른 문턱 전압의 변화를 나타내는 그래프이다. 횡축은 활성 패턴의 두께를 나타내며, 종축은 문턱 전압(Vth)을 나타낸다. 횡축에서 "Fully filled"는 절연 기둥이 배치되지 않은 경우를 의미한다. 도 6에서 알 수 있듯이, 활성 패턴(300, 도 4 참조))의 두께가 얇을수록, 문턱전압이 높아진다. 활성 패턴(300)의 두께가 얇다는 것은 절연기둥 모서리(하부면과 측면이 만나는 곳, E부분)와 반전(inversion)이 어려운 부분(C)이 가까워지는 것을 의미한다. B부분은 하부 선택 게이트(201)로부터 거리가 멀기 때문에 반전이 어려운 것이다. 절연 기둥(310)의 모서리(E)는 하부 선택 게이트(201)의 전계를 왜곡시킬 수 있다. 구체적으로, 절연 기둥(310)의 모서리(E)에 전계가 집중되어 C부분이 반전되는 것을 방해할 수 있다. 따라서, 절연 기둥(310)의 모서리(E)와 C부분의 이격 거리를 증가시킬 필요가 있다.
도 3을 참조하면, 본 발명의 실시예들에서 절연 기둥(310)의 모서리(E)와 B부분은 상대적으로 멀리 떨어져 있다. 즉, 절연 기둥(310)의 하부면 높이가 반도체 기판(100)의 상부면 높이보다 낮다. 따라서, 절연 기둥(310)의 모서리(E)에 의한 전계의 왜곡을 최소화할 수 있다.
도 7은 본 발명의 실시예들과 비교예에 따른 활성 패턴의 두께에 대한 문턱전압의 변화를 나타내는 그래프이다. 횡축은 활성 패턴의 두께를 나타내며, 종축은 문턱 전압(Vth)을 나타낸다. 도 7의 데이터값은 시뮬레이션 데이터들(simulation data)이다. 횡축에서 "Fully filled"는 절연 기둥이 배치되지 않은 경우를 의미한다. 도 7에서, 실시예는 -■-로 표시하고, 비교예는 -●-로 표시한다..
도 7을 참조하면, 본 발명의 실시예들에 따른 하부 선택 게이트의 문턱전압의 절대치와 변화값이 작음을 알 수 있다. 즉, 동일한 활성 패턴의 두께에 대하여 실시예의 경우가 비교예에 비하여 문턱전압이 작으며, 활성 패턴의 두께 변화에 대하여 문턱 전압의 변화값이 작다. 따라서, 본 발명의 실시예들에 따르면, 하부 선택 트랜지스터의 문턱전압은 활성 패턴 두께의 영향을 상대적으로 적게 받으며, 하부 선택 게이트에 의하여 반전(inversion) 영역이 용이하게 발생할 수 있다.
도 8은 본 발명의 실시예들에 따른 리세스 영역의 깊이와 문턱전압의 상관관계를 나타내는 그래프이다. 횡축은 활성 패턴의 두께를 나타내며, 종축은 문턱 전압(Vth)을 나타낸다. 횡축에서 "Fully filled"는 절연 기둥이 배치되지 않은 경우를 의미한다. 도 8에서, 제 1 실시예는 -□-로 표시되고, 제 2 실시예는 -●-로 표시하며, 제 3 실시예는 -○-로 표시하고, 제 4 실시예는 -◆-로 표시하며, 제 5 실시예는 -◇-로 표시한다. 그리고, 비교예는 -■-로 표시한다.
비교예는 반도체 기판이 리세스 영역을 가지지 않는 경우이며, 제 1 실시예로부터 제 4 실시예로 갈수록 리세스 영역의 깊이가 깊어진다. 예를 들면, 제 1 실 시예는 리세스 영역의 깊이가 10nm인 경우이고, 제 2 실시예는 리세스 영역의 깊이가 20nm인 경우이고, 제 3 실시예는 리세스 영역의 깊이가 30nm인 경우이고, 제 4 실시예는 리세스 영역의 깊이가 40nm인 경우이고, 제 5 실시예는 리세스 영역의 깊이가 50nm인 경우이다.
도 8을 참조하면, 리세스 영역의 깊이가 깊어질수록 문턱전압이 작아짐을 알 수 있다. 이는 리세스 영역의 깊이가 깊어짐에 따라, 제 2 채널 영역(105b, 도 3 참조)의 도핑 농도가 낮아지며, 하부 선택 게이트의 전계가 왜곡되는 현상이 최소화됨을 의미한다. 따라서, 상기 리세스 영역의 깊이가 깊어질수록, 하부 선택 게이트는 반전 영역을 용이하게 형성할 수 있으며, 3차원 반도체 메모리 소자의 신뢰성이 향상될 수 있다.
도 9는 본 발명의 실시예들에 따른 리세스 영역의 깊이와 문턱 전압의 변화를 나타내는 그래프이다. 횡축은 리세스 영역의 깊이를 나타내며, 종축은 문턱 전압(Vth)을 나타낸다. 리세스 영역이 깊어질수록 문턱전압의 변화량이 줄어든다. 다시 말하면, 문턱 전압의 변화량이 감소함에 따라 하부 선택 트랜지스터 문턱전압의 균일성이 확보될 수 있다.
도 10a 내지 10k는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 형성방법을 설명하기 위한 도면들이다.
도 10a을 참조하면, 웰 영역(105)을 포함하는 반도체기판(100)이 준비된다. 상기 웰 영역(105)은 이온주입 공정을 진행하여 형성될 수 있다. 상기 웰 영역(105)은 p형의 도펀트를 가질 수 있다. 상기 반도체 기판(100) 표면에 표면 도핑 층(107)이 형성된다. 상기 표면 도핑층(107)은 아래에서 설명된 하부 선택 게이트의 문턱전압을 조절하기 위한 것이다. 상기 표면 도핑층(107)은 p형의 도펀트를 포함할 수 있다. 반도체기판(100) 상에 희생막들(121, 122, 123, 124, 125, 126) 및 게이트 층간절연막들(211, 212, 213, 214, 215, 216)을 교대로 형성한다. 즉, 희생막 구조체(120)를 구성하는 상기 희생막들(121~126)은 게이트 층간절연막들(211~216)에 의해 서로 이격되면서 적층된다. 상기 희생막들(121~126) 사이에 개재되는 상기 게이트 층간절연막들(211~216)은 게이트 층간절연 구조체(210)를 구성한다.
상기 게이트 층간절연막(211~216)은 절연성 물질들 중의 적어도 한가지로 형성될 수 있다. 예를 들면, 상기 게이트 층간절연막(211~216)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 하나를 포함할 수 있다. 상기 희생막들(121~126)은 상기 게이트층간절연막들(211~216)의 식각을 최소화하면서 선택적으로 제거될 수 있는 물질들로 형성될 수 있다. 예를 들면, 상기 게이트층간절연막들(211~216)이 실리콘 산화막인 경우, 상기 희생막들(121~126)은 실리콘 질화막으로 형성될 수 있다.
후속 공정에서 형성될 하부 선택 라인이 상기 반도체기판(100) 또는 상기 웰 영역(105)의 전위를 유효하게 제어할 수 있도록, 상기 반도체기판(100) 상에는 상기 게이트 층간절연막(211)보다 상기 희생막(121)이 먼저 형성된다. 즉, 도시된 것처럼 가장 먼저 형성되는 희생막(121)은 가장 먼저 형성되는 게이트 층간절연막(211)보다 상기 반도체기판(100)에 인접하게 형성된다. 이때, 상기 희생막(121) 과 상기 반도체기판(100) 사이에는 버퍼막(110)이 형성될 수 있다.
도 10b 및 10c를 참조하면, 상기 게이트 층간절연 구조체(210), 상기 희생막 구조체(120)를 패터닝하여 개구부들(220)을 형성한다. 또한, 상기 개구부들(220)에 의하여 노출된 반도체 기판(100)을 식각하여 리세스 영역(102)이 형성된다. 이어서, 도 10c에 도시된 것처럼, 상기 개구부(220)의 내측벽 및 리세스 영역(102)의 하부면(102a) 및 측면(102b)을 덮는 반도체막(300a)을 형성한다. 상기 반도체막(300a)은 후속 공정에서 상기 개구부들(220)을 가로지르는 방향으로 패터닝됨으로써, 메모리 셀 스트링을 구성하는 활성 패턴(즉, 채널)으로 사용된다.
상기 반도체막(300)은 화학적 기상 증착 기술을 사용하여 상기 개구부(220)의 내측벽 및 리세스 영역(102)을 콘포말(conformal)하게 덮도록 형성될 수 있다. 또는, 상기 반도체막(300)은 에피택시얼 기술을 사용하여 형성됨으로써 상기 개구부들(220) 및 리세스 영역(102)을 채울 수 있다. 상기 반도체막(300a)이 형성된 상기 개구부(220) 및 리세스 영역(102)을 채우는 절연 기둥(310)이 형성된다. 상기 절연 기둥(310)은 예를 들면, 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다.
도 10d를 참조하면, 상기 게이트 층간절연 구조체(210) 및 상기 희생막 구조체(120)를 다시 패터닝하여, 상기 개구부들(220) 사이에 상기 반도체기판(100) 또는 상기 버퍼막(110)의 상부면을 노출시키는 예비 게이트 분리 영역(225)을 형성한다. 즉, 상기 예비 게이트 분리 영역(225)은 상기 인접하는 절연 기둥(310) 사이에 형성될 수 있다. 상기 예비 게이트 분리 영역(225)은 아래에서 형성될 워드라인 들이 연장되는 방향으로 형성될 수 있다. 상기 예비 게이트 분리 영역(225)은 바람직하게는 상기 절연 기둥(310) 사이의 중앙에 형성될 수 있다. 그 결과, 상기 게이트 층간절연막(211~216) 및 상기 희생막들(121~126)의 측벽들이 상기 예비 게이트 분리 영역(225)에 의해 노출된다. 상기 버퍼막(110)은 식각 정지막으로 사용되어, 상기 반도체기판(100)이 과도하게 리세스되는 것을 방지할 수 있다.
상기 예비 게이트 분리 영역(225)에 인접한 반도체 기판(100)에 공통 소오스 라인(Common Source Line: CSL)이 형성된다. 상기 공통 소오스 라인(CSL)은 수평 방향으로 연장되는 라인 형태로 형성될 수 있다. 상기 공통 소오스 라인(CSL)은 이온 주입 공정을 진행하여 형성될 수 있다. 상기 공통 소오스 라인(CSL)은 n형의 도펀트를 주입하여 형성될 수 있다.
도 10e를 참조하면, 상기 예비 게이트 분리 영역(225)에 의해 노출된 상기 희생막들(121~126)을 제거한다. 그 결과, 상기 게이트 층간절연막들(211~216) 사이에는 상기 반도체막(300a)의 측벽을 노출시키는 게이트 영역들(226)이 형성된다. 상기 희생막들(121~126)을 제거하는 동안, 상기 버퍼막(110)이 제거될 수 있다. 상기 반도체기판(100)의 상부면이 상기 예비 게이트 분리 영역(225) 및 상기 게이트 영역(226)에 의하여 노출될 수 있다.
상기 희생막들(121~126)을 제거하는 것은 상기 게이트 층간절연막들(211~216), 상기 반도체기판(100), 상기 반도체막(300a) 및 상기 절연 기둥들(310)에 비해 희생막들(121~126)에 대하여 식각 선택성을 갖는 식각 레서피를 사용하여 실시될 수 있다. 또한, 상기 희생막들(121~126)은 등방성 식각의 방법을 사 용하여 제거될 수 있다.
도 10f를 참조하면, 상기 게이트 영역들(226)이 형성된 결과물 상에 정보 저장막(230)을 형성한다. 상기 정보 저장막(230)은 블록킹 절연막, 전하 저장막 및 터널 절연막을 포함할 수 있다. 상기 터널 절연막은 적어도 상기 게이트 영역(226)을 통해 노출되는 상기 반도체막(300a)의 측벽을 덮도록 형성되고, 상기 전하저장막 및 상기 블록킹 절연막은 상기 터널 절연막이 형성된 결과물을 콘포멀(conformal)하게 덮도록 형성될 수 있다.
구체적으로, 상기 반도체막(300a)의 측벽이 상기 게이트 영역들(226)을 통해 노출되기 때문에, 상기 터널 절연막은 상기 반도체막(300a)의 노출된 표면에 열산화 공정을 진행하여 형성될 수 있다. 이러한 열산화 공정에 의하여, 상기 반도체막(300a)의 표면 손상은 상기 열산화 공정 동안 치유될 수 있다. 상기 전하 저장막 및 상기 블록킹 절연막은 우수한 단차 도포성(step coverage)을 제공하는 박막 형성 방법(예를 들면, 화학기상증착 또는 원자층 증착 기술들)을 사용하여 형성될 수 있다.
도 10g를 참조하면, 상기 게이트 절연막(230)이 형성된 결과물 상에, 상기 예비 게이트 분리 영역(225) 및 상기 게이트 영역(226)을 채우는 게이트 도전막(200)을 형성한다. 상기 게이트 도전막(200)은 우수한 단차 도포성을 제공하는 박막 형성 기술들 중의 적어도 한가지를 사용하여 형성될 수 있다. 상기 게이트 도전막(200)은 다결정 실리콘막, 실리사이드막들 및 금속막들 중의 적어도 한가지로 형성될 수 있다.
도 10h를 참조하면, 상기 게이트 도전막(200)을 패터닝하여, 전기적으로 분리된 워드 라인들(201, 202, 203, 204, 205, 206)을 정의하는 게이트 분리 영역(226)을 형성한다. 상기 워드 라인들(201~206)은 워드 라인 구조체(200)를 구성한다. 상기 워드 라인들(201~206)은 상기 게이트 층간절연막들(211~216)에 의해 수직적으로 분리된다.
상기 게이트 분리 영역(226)을 형성하는 단계는 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 사용하여 상기 게이트 도전막(200)을 이방성 식각하는 단계를 포함할 수 있다. 이 경우, 상기 워드 라인들(201~206)의 전기적 분리를 위해, 상기 포토레지스트 패턴은 상기 예비 게이트 분리 영역(225)보다 넓은 영역을 노출시키도록 형성될 수 있다.
도 10i 및 10j를 참조하면, 상기 게이트 분리 영역(226)을 채우는 갭필 절연막(gapfill insulating layer, 180)을 형성한 후, 도 10j에 도시된 것처럼, 상기 반도체막들(300a)을 패터닝하여, 상기 반도체막들(300a)을 2차원적으로 분리하는 기둥 분리 영역들(227)을 형성한다. 상기 기둥 분리 영역들(227)을 형성함으로써, 활성 패턴들(300)이 형성된다.
상기 갭필 절연막(180)은 실리콘 산화막인 것이 바람직하지만, 이에 한정되는 것은 아니며, 다른 다양한 절연성 물질들 중의 적어도 한가지로 형성될 수도 있다. 상기 반도체막들(300)을 패터닝하는 단계는, 상기 개구부들(220) 또는 상기 게이트 분리 영역들(226)을 가로지른 방향에서, 상기 반도체막들(300)을 노출시키는 마스크 패턴을 형성한 후, 이를 식각 마스크로 사용하여 상기 반도체막들(300)을 이방성 식각하는 단계를 포함할 수 있다.
도 10k을 참조하면, 상기 기둥 분리 영역들(227)에 절연 분리 기둥(228)이 형성된다. 상기 절연 분리 기둥(228)은 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다. 상기 활성 패턴들(300)에 이온 주입 공정을 진행하여 드레인 영역(335)이 형성된다. 상기 드레인 영역(335) 상에 비트라인들(270)이 형성된다. 상기 비트라인들(270)은 상기 워드 라인 구조체(200)가 연장되는 방향과 교차하는 방향으로 연장할 수 있다.
본 발명의 실시예에 따르면, 리세스 영역(102)이 반도체 기판(100)에 형성됨으로써, 하부 선택 게이트의 전계가 왜곡되는 현상이 최소화될 수 있다. 이에 따라, 3차원 반도체 메모리 소자의 신뢰성이 향상될 수 있다.
도 11a 내지 11h는 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 소자의 형성방법을 설명하기 위한 도면들이다. 도 11a 내지 11i는 활성 패턴의 형상에서의 차이를 제외하면, 앞선 일 실시예와 유사하다. 따라서, 설명의 간략함을 위해 중복되는 기술적 특징들에 대한 설명은 아래에서 생략된다.
도 11a을 참조하면, 웰 영역(105)을 포함하는 반도체기판(100)이 준비된다. 상기 웰 영역(105)은 이온주입 공정을 진행하여 형성될 수 있다. 상기 웰 영역(105)은 p형의 도펀트를 가질 수 있다. 상기 반도체 기판(100) 표면에 표면 도핑층(107)이 형성된다. 상기 표면 도핑층(107)은 아래에서 설명된 하부 선택 게이트의 문턱전압을 조절하기 위한 것이다. 상기 표면 도핑층(107)은 p형의 도펀트를 포함할 수 있다. 반도체기판(100) 상에 희생막들(121, 122, 123, 124, 125, 126) 및 게이트 층간절연막들(211, 212, 213, 214, 215, 216)을 교대로 형성한다. 즉, 희생막 구조체(120)를 구성하는 상기 희생막들(121~126)은 게이트 층간절연막들(211~216)에 의해 서로 이격되면서 적층된다. 상기 희생막들(121~126) 사이에 개재되는 상기 게이트 층간절연막들(211~216)은 게이트 층간절연 구조체(210)를 구성한다.
상기 게이트 층간절연막(211~216)은 절연성 물질들 중의 적어도 한가지로 형성될 수 있다. 예를 들면, 상기 게이트 층간절연막(211~216)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 하나를 포함할 수 있다. 상기 희생막들(121~126)은 상기 게이트층간절연막들(211~216)의 식각을 최소화하면서 선택적으로 제거될 수 있는 물질들로 형성될 수 있다.
후속 공정에서 형성될 하부 선택 라인이 상기 반도체기판(100) 또는 상기 웰 영역(105)의 전위를 유효하게 제어할 수 있도록, 상기 반도체기판(100) 상에는 상기 게이트 층간절연막(211)보다 상기 희생막(121)이 먼저 형성된다. 즉, 도시된 것처럼 가장 먼저 형성되는 희생막(121)은 가장 먼저 형성되는 게이트 층간절연막(211)보다 상기 반도체기판(100)에 인접하게 형성된다. 이때, 상기 희생막(121)과 상기 반도체기판(100) 사이에는 버퍼막(110)이 형성될 수 있다.
이어서, 상기 게이트 층간절연 구조체(210), 상기 희생막 구조체(120)를 패터닝하여 개구부들(222)을 형성한다. 상기 개구부들(222)은 일 실시예와 다르게, 홀(hole) 또는 원통형의 형상을 가질 수 있다. 상기 개구부들(222)에 의하여 노출된 반도체 기판(100)을 식각하여 리세스 영역(102)이 형성된다.
상기 개구부(220)의 내측벽 및 리세스 영역(102)의 하부면(102a) 및 측면(102b)을 덮는 활성 패턴들(300)을 형성한다. 상기 활성 패턴들(300)은 원통형의 형상을 가질 수 있다. 상기 활성 패턴들(300)은 화학적 기상 증착 기술을 사용하여 상기 개구부(222)의 내측벽 및 리세스 영역(102)을 콘포말(conformal)하게 덮도록 형성될 수 있다. 또는, 상기 활성 패턴들(300)은 에피택시얼 기술을 사용하여 형성됨으로써 상기 개구부들(222) 및 리세스 영역(102)을 채울 수 있다. 상기 활성 패턴들(300)이 형성된 상기 개구부(222) 및 리세스 영역(102)을 채우는 절연 기둥(310)이 형성된다. 상기 절연 기둥(310)은 예를 들면, 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다. 상기 절연 기둥(310)은 원기둥의 형상을 가질 수 있다.
도 11b를 참조하면, 상기 게이트 층간절연 구조체(210) 및 상기 희생막 구조체(120)를 다시 패터닝하여, 상기 개구부들(222) 사이에 상기 반도체기판(100) 또는 상기 버퍼막(110)의 상부면을 노출시키는 예비 게이트 분리 영역(225)을 형성한다. 즉, 상기 예비 게이트 분리 영역(225)은 상기 인접하는 절연 기둥(310) 사이에 형성될 수 있다. 상기 예비 게이트 분리 영역(225)은 아래에서 형성될 워드라인들이 연장되는 방향으로 형성될 수 있다. 상기 예비 게이트 분리 영역(225)은 바람직하게는 상기 절연 기둥(310) 사이의 중앙에 형성될 수 있다. 그 결과, 상기 게이트 층간절연막(211~216) 및 상기 희생막들(121~126)의 측벽들이 상기 예비 게이트 분리 영역(225)에 의해 노출된다. 상기 버퍼막(110)은 식각 정지막으로 사용되어, 상기 반도체기판(100)이 과도하게 리세스되는 것을 방지할 수 있다.
상기 예비 게이트 분리 영역(225)에 인접한 반도체 기판(100)에 공통 소오스 라인(Common Source Line: CSL)이 형성된다. 상기 공통 소오스 라인(CSL)은 수평 방향으로 연장되는 라인 형태로 형성될 수 있다. 상기 공통 소오스 라인(CSL)은 이온 주입 공정을 진행하여 형성될 수 있다. 상기 공통 소오스 라인(CSL)은 n형의 도펀트를 주입하여 형성될 수 있다.
도 11c를 참조하면, 상기 예비 게이트 분리 영역(225)에 의해 노출된 상기 희생막들(121~126)을 제거한다. 그 결과, 상기 게이트 층간절연막들(211~216) 사이에는 상기 반도체막(300a)의 측벽을 노출시키는 게이트 영역들(226)이 형성된다. 상기 희생막들(121~126)을 제거하는 동안, 상기 버퍼막(110)이 제거될 수 있다. 상기 반도체기판(100)의 상부면이 상기 예비 게이트 분리 영역(225) 및 상기 게이트 영역(226)에 의하여 노출될 수 있다.
상기 희생막들(121~126)을 제거하는 것은 상기 게이트 층간절연막들(211~216), 상기 반도체기판(100), 상기 활성 패턴들(300) 및 상기 절연 기둥들(310)에 비해 희생막들(121~126)에 대하여 식각 선택성을 갖는 식각 레서피를 사용하여 실시될 수 있다. 또한, 상기 희생막들(121~126)은 등방성 식각의 방법을 사용하여 제거될 수 있다.
도 11d를 참조하면, 상기 게이트 영역들(226)이 형성된 결과물 상에 정보 저장막(230)을 형성한다. 상기 정보 저장막(230)은 블록킹 절연막, 전하 저장막 및 터널 절연막을 포함할 수 있다. 상기 터널 절연막은 적어도 상기 게이트 영역(226)을 통해 노출되는 상기 활성 패턴들(300)의 측벽을 덮도록 형성되고, 상기 전하저 장막 및 상기 블록킹 절연막은 상기 터널 절연막이 형성된 결과물을 콘포멀(conformal)하게 덮도록 형성될 수 있다.
구체적으로, 상기 활성 패턴들(300)의 측벽이 상기 게이트 영역들(226)을 통해 노출되기 때문에, 상기 터널 절연막은 상기 활성 패턴들(300)의 노출된 표면에 열산화 공정을 진행하여 형성될 수 있다. 이러한 열산화 공정에 의하여, 상기 활성 패턴들(300)의 표면 손상은 상기 열산화 공정 동안 치유될 수 있다. 상기 전하 저장막 및 상기 블록킹 절연막은 우수한 단차 도포성(step coverage)을 제공하는 박막 형성 방법(예를 들면, 화학기상증착 또는 원자층 증착 기술들)을 사용하여 형성될 수 있다.
도 11e를 참조하면, 상기 게이트 절연막(230)이 형성된 결과물 상에, 상기 예비 게이트 분리 영역(225) 및 상기 게이트 영역(226)을 채우는 게이트 도전막(200)을 형성한다. 상기 게이트 도전막(200)은 우수한 단차 도포성을 제공하는 박막 형성 기술들 중의 적어도 한가지를 사용하여 형성될 수 있다. 상기 게이트 도전막(200)은 다결정 실리콘막, 실리사이드막들 및 금속막들 중의 적어도 한가지로 형성될 수 있다.
도 11f를 참조하면, 상기 게이트 도전막(200)을 패터닝하여, 전기적으로 분리된 워드 라인들(201, 202, 203, 204, 205, 206)을 정의하는 게이트 분리 영역(226)을 형성한다. 상기 워드 라인들(201~206)은 워드 라인 구조체(200)를 구성한다. 상기 워드 라인들(201~206)은 상기 게이트 층간절연막들(211~216)에 의해 수직적으로 분리된다.
상기 게이트 분리 영역(226)을 형성하는 단계는 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 사용하여 상기 게이트 도전막(200)을 이방성 식각하는 단계를 포함할 수 있다. 이 경우, 상기 워드 라인들(201~206)의 전기적 분리를 위해, 상기 포토레지스트 패턴은 상기 예비 게이트 분리 영역(225)보다 넓은 영역을 노출시키도록 형성될 수 있다.
도 11g를 참조하면, 상기 게이트 분리 영역(226)을 채우는 갭필 절연막(gapfill insulating layer, 180)을 형성한다. 상기 갭필 절연막(180)은 실리콘 산화막인 것이 바람직하지만, 이에 한정되는 것은 아니며, 다른 다양한 절연성 물질들 중의 적어도 한가지로 형성될 수도 있다. 상기 갭필 절연막(180)을 형성한 후, 상기 활성 패턴들(300)의 상부면을 노출시킨다.
도 11h을 참조하면, 상기 활성 패턴들(300)에 이온 주입 공정을 진행하여 드레인 영역(335)이 형성된다. 상기 드레인 영역(335) 상에 비트라인들(270)이 형성된다. 상기 비트라인들(270)은 상기 워드 라인 구조체(200)가 연장되는 방향과 교차하는 방향으로 연장할 수 있다.
본 발명의 실시예에 따르면, 리세스 영역(102)이 반도체 기판(100)에 형성됨으로써, 하부 선택 게이트의 전계가 왜곡되는 현상이 최소화될 수 있다. 이에 따라, 3차원 반도체 메모리 소자의 신뢰성이 향상될 수 있다.
상술된 실시예들에 따른 3차원 반도체 메모리 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)에 구현될 수 있다. 예를 들면, 본 발명의 실시예에 따른 3차원 반도체 메모리 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자가 실장된 패키지는 상기 3차원 반도체 메모리 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 12는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 포함하는 전자 시스템의 블록도이다.
도 12를 참조하면, 본 발명의 실시예에 따른 전자 시스템(400)은 컨트롤러(410), 입출력 장치(420, I/O), 기억 장치(430, memory device), 인터페이스(440) 및 버스(450, bus)를 포함할 수 있다. 상기 컨트롤러(410), 입출력 장치(420), 기억 장치(430) 및/또는 인터페이스(440)는 상기 버스(450)를 통하여 서로 결합 될 수 있다. 상기 버스(450)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(410)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하 나를 포함할 수 있다. 상기 입출력 장치(420)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(430)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(430)는 상술된 실시예들에 개시된 3차원 반도체 메모리 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(430)는 다른 형태의 반도체 기억 소자(ex, 상변화 기억 소자, 자기 기억 소자, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 인터페이스(440)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(440)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(440)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(400)은 상기 컨트롤러(410)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
상기 전자 시스템(400)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 13은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 포함하는 메모리 카드를 나타내는 블록도이다.
도 13을 참조하면, 본 발명의 실시예에 따른 메모리 카드(500)는 기억 장 치(510)를 포함한다. 상기 기억 장치(510)는 상술된 실시예들에 개시된 3차원 반도체 메모리 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치510)는 다른 형태의 반도체 기억 소자(ex, 상변화 기억 소자, 자기 기억 소자, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 메모리 카드(500)는 호스트(Host)와 상기 기억 장치(510) 간의 데이터 교환을 제어하는 메모리 컨트롤러(520)를 포함할 수 있다.
상기 메모리 컨트롤러(520)는 메모리 카드의 전반적인 동작을 제어하는 플로세싱 유닛(522)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(520)는 상기 프로세싱 유닛(522)의 동작 메모리로써 사용되는 에스램(521, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(520)는 호스트 인터페이스(523), 메모리 인터페이스(525)를 더 포함할 수 있다. 상기 호스트 인터페이스(523)는 메모리 카드(500)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(525)는 상기 메모리 컨트롤러(520)와 상기 기억 장치(510)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(520)는 에러 정정 블록(524, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(524)은 상기 기억 장치(510)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(500)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(500)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(500)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
도 1은 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자를 설명하기 위한 도면들이다.
도 2는 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 소자를 설명하기 위한 도면들이다.
도 3은 본 발명의 실시예에 따른 도 1 및 도 2의 A부분을 확대한 도면이다.
도 4 내지 6은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자의 비교예를 설명하기 위한 도면들이다.
도 7은 본 발명의 실시예와 비교예에 따른 활성 패턴의 두께에 대한 문턱전압의 변화를 나타내는 그래프이다.
도 8은 본 발명의 실시예에 따른 리세스 영역의 깊이와 문턱전압의 상관관계를 나타내는 그래프이다.
도 9는 본 발명의 실시예에 따른 리세스 영역의 깊이와 문턱 전압의 변화를 나타내는 그래프이다.
도 10a 내지 10k는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자의 형성방법을 설명하기 위한 도면들이다.
도 11a 내지 11h는 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 소자의 형성방법을 설명하기 위한 도면들이다.
도 12는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 포함하는 전자 시스템의 블록도이다.
도 13은 본 발명의 실시예에 따른 3차원 반도체 메모리 소자를 포함하는 메모리 카드를 나타내는 블록도이다.

Claims (10)

  1. 리세스 영역을 가지는 반도체 기판;
    상기 리세스 영역으로부터 멀어지는 방향으로 연장된 활성 패턴;
    상기 활성 패턴에 인접하여, 상기 리세스 영역으로부터 멀어지는 방향으로 연장된 절연 기둥; 및
    상기 반도체 기판 상에, 상기 활성 패턴과 대향하며 수평 방향으로 연장되는 하부 선택 게이트를 포함하되,
    상기 활성 패턴은 상기 절연 기둥과 상기 하부 선택 게이트 사이에 배치되는 3차원 반도체 메모리 소자.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 활성 패턴은 상기 리세스 영역의 하부면 및 측면을 덮도록 배치되며, 상기 절연기둥은 상기 활성 패턴이 배치된 상기 리세스 영역을 채우는 3차원 반도체 메모리 소자.
  4. 청구항 3에 있어서,
    상기 절연 기둥의 하부면 높이는 상기 반도체 기판 상부면의 높이보다 낮은 3차원 반도체 메모리 소자.
  5. 청구항 1에 있어서,
    상기 반도체 기판 내에, 상기 하부 선택 게이트가 연장되는 방향을 따라 나란히 연장되는 공통 소오스 라인을 더 포함하는 3차원 반도체 메모리 소자.
  6. 청구항 5에 있어서,
    상기 하부 선택 게이트는 상기 활성 패턴과 상기 공통 소오스 라인 사이의 상기 반도체 기판에 정의된 제 1 채널 영역 및 상기 활성 패턴에 정의된 제 2 채널 영역을 제어하는 3차원 반도체 메모리 소자.
  7. 청구항 6에 있어서,
    상기 1 채널 영역은 문턱전압을 조절하는 도펀트를 포함하는 3차원 반도체 메모리 소자.
  8. 청구항 7에 있어서,
    상기 제 1 채널 영역은 제 1 도전형의 도펀트를 가지며, 상기 공통 소오스 라인은 제 2 도전형의 도펀트를 가지는 3차원 반도체 메모리 소자.
  9. 청구항 1에 있어서,
    상기 하부 선택 게이트 상에 서로 이격되어 배치되며, 상기 하부 선택 게이트가 연장되는 방향을 따라 연장되는 워드 라인들 및 상부 선택 게이트; 및
    상기 활성 패턴과 상기 하부 선택 게이트 사이, 상기 활성 패턴과 상기 워드 라인들 사이, 및 상기 활성 패턴과 상기 상부 선택 라인 사이에 개재된 정보저장막을 더 포함하는 3차원 반도체 메모리 소자.
  10. 청구항 1에 있어서,
    상기 반도체 기판에 제공된 피-웰을 더 포함하되,
    상기 피-웰은 상기 활성 패턴과 접촉하는 3차원 반도체 메모리 소자.
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Publication number Priority date Publication date Assignee Title
KR101559958B1 (ko) * 2009-12-18 2015-10-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
US8980731B2 (en) 2010-06-24 2015-03-17 Samsung Electronics Co., Ltd. Methods of forming a semiconductor device
US8187936B2 (en) 2010-06-30 2012-05-29 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
US9159739B2 (en) 2010-06-30 2015-10-13 Sandisk Technologies Inc. Floating gate ultrahigh density vertical NAND flash memory
US9397093B2 (en) 2013-02-08 2016-07-19 Sandisk Technologies Inc. Three dimensional NAND device with semiconductor, metal or silicide floating gates and method of making thereof
US10128261B2 (en) 2010-06-30 2018-11-13 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
US8193054B2 (en) 2010-06-30 2012-06-05 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device and method of making thereof
US8928061B2 (en) 2010-06-30 2015-01-06 SanDisk Technologies, Inc. Three dimensional NAND device with silicide containing floating gates
KR101755234B1 (ko) * 2010-08-26 2017-07-07 삼성전자 주식회사 비휘발성 메모리 장치
KR101763420B1 (ko) * 2010-09-16 2017-08-01 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
KR20120043475A (ko) * 2010-10-26 2012-05-04 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 장치의 제조 방법
KR101842900B1 (ko) * 2011-02-16 2018-03-29 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US8445347B2 (en) * 2011-04-11 2013-05-21 Sandisk Technologies Inc. 3D vertical NAND and method of making thereof by front and back side processing
US8860117B2 (en) 2011-04-28 2014-10-14 Micron Technology, Inc. Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods
US9343672B2 (en) 2011-06-07 2016-05-17 Samsung Electronics Co., Ltd. Nonvolatile memory devices, nonvolatile memory cells and methods of manufacturing nonvolatile memory devices
JP2013098470A (ja) * 2011-11-04 2013-05-20 Toshiba Corp 半導体記憶装置及びその製造方法
KR101929785B1 (ko) * 2012-01-04 2019-03-14 삼성전자주식회사 반도체 소자
KR101891959B1 (ko) 2012-03-05 2018-08-28 삼성전자 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8878278B2 (en) 2012-03-21 2014-11-04 Sandisk Technologies Inc. Compact three dimensional vertical NAND and method of making thereof
US8847302B2 (en) 2012-04-10 2014-09-30 Sandisk Technologies Inc. Vertical NAND device with low capacitance and silicided word lines
US8828884B2 (en) 2012-05-23 2014-09-09 Sandisk Technologies Inc. Multi-level contact to a 3D memory array and method of making
US8964474B2 (en) 2012-06-15 2015-02-24 Micron Technology, Inc. Architecture for 3-D NAND memory
US8658499B2 (en) 2012-07-09 2014-02-25 Sandisk Technologies Inc. Three dimensional NAND device and method of charge trap layer separation and floating gate formation in the NAND device
KR102003526B1 (ko) 2012-07-31 2019-07-25 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
US8614126B1 (en) 2012-08-15 2013-12-24 Sandisk Technologies Inc. Method of making a three-dimensional memory array with etch stop
US8946023B2 (en) 2013-03-12 2015-02-03 Sandisk Technologies Inc. Method of making a vertical NAND device using sequential etching of multilayer stacks
US9515080B2 (en) 2013-03-12 2016-12-06 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and landing pad
US9230987B2 (en) 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
US9698153B2 (en) 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
US9449982B2 (en) 2013-03-12 2016-09-20 Sandisk Technologies Llc Method of making a vertical NAND device using a sacrificial layer with air gap and sequential etching of multilayer stacks
US9093480B2 (en) 2013-04-01 2015-07-28 Sandisk Technologies Inc. Spacer passivation for high aspect ratio etching of multilayer stacks for three dimensional NAND device
US9099496B2 (en) 2013-04-01 2015-08-04 Sandisk Technologies Inc. Method of forming an active area with floating gate negative offset profile in FG NAND memory
KR102128473B1 (ko) 2013-06-28 2020-06-30 삼성전자주식회사 불휘발성 메모리 장치 및 그 소거 방법
US9437606B2 (en) 2013-07-02 2016-09-06 Sandisk Technologies Llc Method of making a three-dimensional memory array with etch stop
US9252151B2 (en) 2013-07-08 2016-02-02 Sandisk Technologies Inc. Three dimensional NAND device with birds beak containing floating gates and method of making thereof
US9230980B2 (en) 2013-09-15 2016-01-05 Sandisk Technologies Inc. Single-semiconductor-layer channel in a memory opening for a three-dimensional non-volatile memory device
US9023719B2 (en) 2013-09-17 2015-05-05 Sandisk Technologies Inc. High aspect ratio memory hole channel contact formation
US9496274B2 (en) 2013-09-17 2016-11-15 Sandisk Technologies Llc Three-dimensional non-volatile memory device
JP2015079802A (ja) * 2013-10-15 2015-04-23 株式会社東芝 不揮発性半導体記憶装置
US9449983B2 (en) 2013-12-19 2016-09-20 Sandisk Technologies Llc Three dimensional NAND device with channel located on three sides of lower select gate and method of making thereof
US9023701B1 (en) * 2013-12-31 2015-05-05 Macronix International Co., Ltd. Three-dimensional memory and method of forming the same
US9230905B2 (en) 2014-01-08 2016-01-05 Sandisk 3D Llc Trench multilevel contact to a 3D memory array and method of making thereof
JP2015167200A (ja) * 2014-03-04 2015-09-24 株式会社東芝 不揮発性半導体記憶装置
JP2015170644A (ja) * 2014-03-05 2015-09-28 株式会社東芝 不揮発性半導体記憶装置
US9343507B2 (en) 2014-03-12 2016-05-17 Sandisk 3D Llc Dual channel vertical field effect transistor including an embedded electrode
US9331088B2 (en) 2014-03-25 2016-05-03 Sandisk 3D Llc Transistor device with gate bottom isolation and method of making thereof
US9224747B2 (en) 2014-03-26 2015-12-29 Sandisk Technologies Inc. Vertical NAND device with shared word line steps
US9552991B2 (en) 2014-04-30 2017-01-24 Sandisk Technologies Llc Trench vertical NAND and method of making thereof
US9331094B2 (en) 2014-04-30 2016-05-03 Sandisk Technologies Inc. Method of selective filling of memory openings
US9548313B2 (en) * 2014-05-30 2017-01-17 Sandisk Technologies Llc Method of making a monolithic three dimensional NAND string using a select gate etch stop layer
US9768270B2 (en) 2014-06-25 2017-09-19 Sandisk Technologies Llc Method of selectively depositing floating gate material in a memory device
US9379124B2 (en) 2014-06-25 2016-06-28 Sandisk Technologies Inc. Vertical floating gate NAND with selectively deposited ALD metal films
US9455263B2 (en) 2014-06-27 2016-09-27 Sandisk Technologies Llc Three dimensional NAND device with channel contacting conductive source line and method of making thereof
US9305932B2 (en) 2014-06-30 2016-04-05 Sandisk Technologies Inc. Methods of making three dimensional NAND devices
US9397107B2 (en) 2014-06-30 2016-07-19 Sandisk Technologies Llc Methods of making three dimensional NAND devices
US9177966B1 (en) 2014-07-08 2015-11-03 Sandisk Technologies Inc. Three dimensional NAND devices with air gap or low-k core
KR20160008404A (ko) * 2014-07-14 2016-01-22 에스케이하이닉스 주식회사 반도체 장치
US9570460B2 (en) 2014-07-29 2017-02-14 Sandisk Technologies Llc Spacer passivation for high-aspect ratio opening film removal and cleaning
US9136130B1 (en) 2014-08-11 2015-09-15 Sandisk Technologies Inc. Three dimensional NAND string with discrete charge trap segments
US9356031B2 (en) 2014-08-11 2016-05-31 Sandisk Technologies Inc. Three dimensional NAND string memory devices with voids enclosed between control gate electrodes
US9583539B2 (en) 2014-08-19 2017-02-28 Sandisk Technologies Llc Word line connection for memory device and method of making thereof
US9230983B1 (en) 2014-08-20 2016-01-05 Sandisk Technologies Inc. Metal word lines for three dimensional memory devices
US9401309B2 (en) 2014-08-26 2016-07-26 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
US9236392B1 (en) 2014-08-26 2016-01-12 Sandisk Technologies Inc. Multiheight electrically conductive via contacts for a multilevel interconnect structure
US9601502B2 (en) 2014-08-26 2017-03-21 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
US9576975B2 (en) 2014-08-26 2017-02-21 Sandisk Technologies Llc Monolithic three-dimensional NAND strings and methods of fabrication thereof
US9230974B1 (en) 2014-08-26 2016-01-05 Sandisk Technologies Inc. Methods of selective removal of blocking dielectric in NAND memory strings
US9257443B1 (en) * 2014-09-09 2016-02-09 Kabushiki Kaisha Toshiba Memory device and method for manufacturing the same
US9666590B2 (en) 2014-09-24 2017-05-30 Sandisk Technologies Llc High stack 3D memory and method of making
US9515085B2 (en) 2014-09-26 2016-12-06 Sandisk Technologies Llc Vertical memory device with bit line air gap
CN104392964B (zh) * 2014-10-09 2017-02-15 清华大学 双顶层选择栅极 3d nand闪存存储器及其形成方法
US9305934B1 (en) 2014-10-17 2016-04-05 Sandisk Technologies Inc. Vertical NAND device containing peripheral devices on epitaxial semiconductor pedestal
US9230979B1 (en) 2014-10-31 2016-01-05 Sandisk Technologies Inc. High dielectric constant etch stop layer for a memory structure
US9305849B1 (en) 2014-11-12 2016-04-05 Sandisk Technologies Inc. Method of making a three dimensional NAND device
US9236396B1 (en) 2014-11-12 2016-01-12 Sandisk Technologies Inc. Three dimensional NAND device and method of making thereof
US9698152B2 (en) 2014-11-13 2017-07-04 Sandisk Technologies Llc Three-dimensional memory structure with multi-component contact via structure and method of making thereof
US9698223B2 (en) 2014-11-25 2017-07-04 Sandisk Technologies Llc Memory device containing stress-tunable control gate electrodes
US9570455B2 (en) 2014-11-25 2017-02-14 Sandisk Technologies Llc Metal word lines for three dimensional memory devices
US9496419B2 (en) 2014-11-25 2016-11-15 Sandisk Technologies Llc Ruthenium nucleation layer for control gate electrodes in a memory structure
US9793288B2 (en) 2014-12-04 2017-10-17 Sandisk Technologies Llc Methods of fabricating memory device with spaced-apart semiconductor charge storage regions
US9754956B2 (en) 2014-12-04 2017-09-05 Sandisk Technologies Llc Uniform thickness blocking dielectric portions in a three-dimensional memory structure
US9553100B2 (en) 2014-12-04 2017-01-24 Sandisk Techologies Llc Selective floating gate semiconductor material deposition in a three-dimensional memory structure
CN105810683B (zh) * 2014-12-31 2019-05-28 上海格易电子有限公司 一种3d nand闪存结构及其制作方法
US9780182B2 (en) 2015-02-04 2017-10-03 Sandisk Technologies Llc Molybdenum-containing conductive layers for control gate electrodes in a memory structure
US9984963B2 (en) 2015-02-04 2018-05-29 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
US10741572B2 (en) 2015-02-04 2020-08-11 Sandisk Technologies Llc Three-dimensional memory device having multilayer word lines containing selectively grown cobalt or ruthenium and method of making the same
US9419058B1 (en) 2015-02-05 2016-08-16 Sandisk Technologies Llc Memory device with comb-shaped electrode having a plurality of electrode fingers and method of making thereof
US9356034B1 (en) 2015-02-05 2016-05-31 Sandisk Technologies Inc. Multilevel interconnect structure and methods of manufacturing the same
US9484296B2 (en) 2015-02-12 2016-11-01 Sandisk Technologies Llc Self-aligned integrated line and via structure for a three-dimensional semiconductor device
US9583615B2 (en) 2015-02-17 2017-02-28 Sandisk Technologies Llc Vertical transistor and local interconnect structure
WO2016139727A1 (ja) * 2015-03-02 2016-09-09 株式会社 東芝 半導体記憶装置及びその製造方法
US9698202B2 (en) 2015-03-02 2017-07-04 Sandisk Technologies Llc Parallel bit line three-dimensional resistive random access memory
US9870945B2 (en) 2015-03-10 2018-01-16 Sandisk Technologies Llc Crystalline layer stack for forming conductive layers in a three-dimensional memory structure
US9530788B2 (en) 2015-03-17 2016-12-27 Sandisk Technologies Llc Metallic etch stop layer in a three-dimensional memory structure
US9799671B2 (en) 2015-04-07 2017-10-24 Sandisk Technologies Llc Three-dimensional integration schemes for reducing fluorine-induced electrical shorts
US9601508B2 (en) 2015-04-27 2017-03-21 Sandisk Technologies Llc Blocking oxide in memory opening integration scheme for three-dimensional memory structure
US9397046B1 (en) 2015-04-29 2016-07-19 Sandisk Technologies Llc Fluorine-free word lines for three-dimensional memory devices
US9627403B2 (en) 2015-04-30 2017-04-18 Sandisk Technologies Llc Multilevel memory stack structure employing support pillar structures
US10074661B2 (en) 2015-05-08 2018-09-11 Sandisk Technologies Llc Three-dimensional junction memory device and method reading thereof using hole current detection
US9666281B2 (en) 2015-05-08 2017-05-30 Sandisk Technologies Llc Three-dimensional P-I-N memory device and method reading thereof using hole current detection
US9859422B2 (en) 2015-05-28 2018-01-02 Sandisk Technologies Llc Field effect transistor with elevated active regions and methods of manufacturing the same
US9443861B1 (en) 2015-05-28 2016-09-13 Sandisk Technologies Llc Fluorine-blocking insulating spacer for backside contact structure of three-dimensional memory structures
US9589981B2 (en) 2015-06-15 2017-03-07 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
US9646981B2 (en) 2015-06-15 2017-05-09 Sandisk Technologies Llc Passive devices for integration with three-dimensional memory devices
US9419012B1 (en) 2015-06-19 2016-08-16 Sandisk Technologies Llc Three-dimensional memory structure employing air gap isolation
US9356043B1 (en) 2015-06-22 2016-05-31 Sandisk Technologies Inc. Three-dimensional memory devices containing memory stack structures with position-independent threshold voltage
US9613977B2 (en) 2015-06-24 2017-04-04 Sandisk Technologies Llc Differential etch of metal oxide blocking dielectric layer for three-dimensional memory devices
US10622368B2 (en) 2015-06-24 2020-04-14 Sandisk Technologies Llc Three-dimensional memory device with semicircular metal-semiconductor alloy floating gate electrodes and methods of making thereof
US9530785B1 (en) 2015-07-21 2016-12-27 Sandisk Technologies Llc Three-dimensional memory devices having a single layer channel and methods of making thereof
US9627399B2 (en) * 2015-07-24 2017-04-18 Sandisk Technologies Llc Three-dimensional memory device with metal and silicide control gates
US9905462B2 (en) * 2015-08-20 2018-02-27 Toshiba Memory Corporation Semiconductor device and method for manufacturing the same
US9543318B1 (en) 2015-08-21 2017-01-10 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
US9449987B1 (en) 2015-08-21 2016-09-20 Sandisk Technologies Llc Three dimensional memory device with epitaxial semiconductor pedestal for peripheral transistors
US9502471B1 (en) 2015-08-25 2016-11-22 Sandisk Technologies Llc Multi tier three-dimensional memory devices including vertically shared bit lines
US9853043B2 (en) 2015-08-25 2017-12-26 Sandisk Technologies Llc Method of making a multilevel memory stack structure using a cavity containing a sacrificial fill material
US9842853B2 (en) * 2015-09-14 2017-12-12 Toshiba Memory Corporation Memory cell array with improved substrate current pathway
US9646975B2 (en) 2015-09-21 2017-05-09 Sandisk Technologies Llc Lateral stack of cobalt and a cobalt-semiconductor alloy for control gate electrodes in a memory structure
US9806089B2 (en) 2015-09-21 2017-10-31 Sandisk Technologies Llc Method of making self-assembling floating gate electrodes for a three-dimensional memory device
US9576966B1 (en) 2015-09-21 2017-02-21 Sandisk Technologies Llc Cobalt-containing conductive layers for control gate electrodes in a memory structure
US9842907B2 (en) 2015-09-29 2017-12-12 Sandisk Technologies Llc Memory device containing cobalt silicide control gate electrodes and method of making thereof
US9601577B1 (en) 2015-10-08 2017-03-21 Samsung Electronics Co., Ltd. Three-dimensionally integrated circuit devices including oxidation suppression layers
US9780112B2 (en) * 2015-10-26 2017-10-03 Sandisk Technologies Llc Methods and apparatus for three-dimensional NAND non-volatile memory devices with side source line and mechanical support
US9659955B1 (en) 2015-10-28 2017-05-23 Sandisk Technologies Llc Crystalinity-dependent aluminum oxide etching for self-aligned blocking dielectric in a memory structure
US9620512B1 (en) 2015-10-28 2017-04-11 Sandisk Technologies Llc Field effect transistor with a multilevel gate electrode for integration with a multilevel memory device
US9793139B2 (en) 2015-10-29 2017-10-17 Sandisk Technologies Llc Robust nucleation layers for enhanced fluorine protection and stress reduction in 3D NAND word lines
US9899399B2 (en) 2015-10-30 2018-02-20 Sandisk Technologies Llc 3D NAND device with five-folded memory stack structure configuration
US9831266B2 (en) 2015-11-20 2017-11-28 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
US9917100B2 (en) 2015-11-20 2018-03-13 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
US9799670B2 (en) 2015-11-20 2017-10-24 Sandisk Technologies Llc Three dimensional NAND device containing dielectric pillars for a buried source line and method of making thereof
US9754820B2 (en) 2016-02-01 2017-09-05 Sandisk Technologies Llc Three-dimensional memory device containing an aluminum oxide etch stop layer for backside contact structure and method of making thereof
US9589839B1 (en) 2016-02-01 2017-03-07 Sandisk Technologies Llc Method of reducing control gate electrode curvature in three-dimensional memory devices
US9673213B1 (en) 2016-02-15 2017-06-06 Sandisk Technologies Llc Three dimensional memory device with peripheral devices under dummy dielectric layer stack and method of making thereof
US9595535B1 (en) 2016-02-18 2017-03-14 Sandisk Technologies Llc Integration of word line switches with word line contact via structures
US9721663B1 (en) 2016-02-18 2017-08-01 Sandisk Technologies Llc Word line decoder circuitry under a three-dimensional memory array
US10224104B2 (en) 2016-03-23 2019-03-05 Sandisk Technologies Llc Three dimensional NAND memory device with common bit line for multiple NAND strings in each memory block
US10355015B2 (en) 2016-03-23 2019-07-16 Sandisk Technologies Llc Three-dimensional NAND memory device with common bit line for multiple NAND strings in each memory block
US9711530B1 (en) 2016-03-25 2017-07-18 Sandisk Technologies Llc Locally-trap-characteristic-enhanced charge trap layer for three-dimensional memory structures
US9812463B2 (en) 2016-03-25 2017-11-07 Sandisk Technologies Llc Three-dimensional memory device containing vertically isolated charge storage regions and method of making thereof
US9786681B1 (en) * 2016-04-01 2017-10-10 Sandisk Technologies Llc Multilevel memory stack structure employing stacks of a support pedestal structure and a support pillar structure
US9679650B1 (en) 2016-05-06 2017-06-13 Micron Technology, Inc. 3D NAND memory Z-decoder
US9728547B1 (en) 2016-05-19 2017-08-08 Sandisk Technologies Llc Three-dimensional memory device with aluminum-containing etch stop layer for backside contact structure and method of making thereof
US9985046B2 (en) 2016-06-13 2018-05-29 Sandisk Technologies Llc Method of forming a staircase in a semiconductor device using a linear alignment control feature
US10121794B2 (en) 2016-06-20 2018-11-06 Sandisk Technologies Llc Three-dimensional memory device having epitaxial germanium-containing vertical channel and method of making thereof
US10355139B2 (en) 2016-06-28 2019-07-16 Sandisk Technologies Llc Three-dimensional memory device with amorphous barrier layer and method of making thereof
US10361213B2 (en) 2016-06-28 2019-07-23 Sandisk Technologies Llc Three dimensional memory device containing multilayer wordline barrier films and method of making thereof
US9978768B2 (en) 2016-06-29 2018-05-22 Sandisk Technologies Llc Method of making three-dimensional semiconductor memory device having laterally undulating memory films
US9659866B1 (en) 2016-07-08 2017-05-23 Sandisk Technologies Llc Three-dimensional memory structures with low source line resistance
US10529620B2 (en) 2016-07-13 2020-01-07 Sandisk Technologies Llc Three-dimensional memory device containing word lines formed by selective tungsten growth on nucleation controlling surfaces and methods of manufacturing the same
US10381372B2 (en) 2016-07-13 2019-08-13 Sandisk Technologies Llc Selective tungsten growth for word lines of a three-dimensional memory device
US9748266B1 (en) 2016-07-20 2017-08-29 Sandisk Technologies Llc Three-dimensional memory device with select transistor having charge trapping gate dielectric layer and methods of making and operating thereof
US9824966B1 (en) 2016-08-12 2017-11-21 Sandisk Technologies Llc Three-dimensional memory device containing a lateral source contact and method of making the same
US9805805B1 (en) 2016-08-23 2017-10-31 Sandisk Technologies Llc Three-dimensional memory device with charge carrier injection wells for vertical channels and method of making and using thereof
US9991272B2 (en) 2016-09-13 2018-06-05 Toshiba Memory Corporation Semiconductor memory device
US10062653B2 (en) * 2016-09-29 2018-08-28 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US10050054B2 (en) 2016-10-05 2018-08-14 Sandisk Technologies Llc Three-dimensional memory device having drain select level isolation structure and method of making thereof
US9881929B1 (en) 2016-10-27 2018-01-30 Sandisk Technologies Llc Multi-tier memory stack structure containing non-overlapping support pillar structures and method of making thereof
US9929174B1 (en) 2016-10-28 2018-03-27 Sandisk Technologies Llc Three-dimensional memory device having non-uniform spacing among memory stack structures and method of making thereof
US9985098B2 (en) * 2016-11-03 2018-05-29 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
US9991277B1 (en) * 2016-11-28 2018-06-05 Sandisk Technologies Llc Three-dimensional memory device with discrete self-aligned charge storage elements and method of making thereof
US9876031B1 (en) 2016-11-30 2018-01-23 Sandisk Technologies Llc Three-dimensional memory device having passive devices at a buried source line level and method of making thereof
US10056399B2 (en) 2016-12-22 2018-08-21 Sandisk Technologies Llc Three-dimensional memory devices containing inter-tier dummy memory cells and methods of making the same
US10032908B1 (en) 2017-01-06 2018-07-24 Sandisk Technologies Llc Multi-gate vertical field effect transistor with channel strips laterally confined by gate dielectric layers, and method of making thereof
US10115735B2 (en) 2017-02-24 2018-10-30 Sandisk Technologies Llc Semiconductor device containing multilayer titanium nitride diffusion barrier and method of making thereof
US9960180B1 (en) 2017-03-27 2018-05-01 Sandisk Technologies Llc Three-dimensional memory device with partially discrete charge storage regions and method of making thereof
US20180331117A1 (en) 2017-05-12 2018-11-15 Sandisk Technologies Llc Multilevel memory stack structure with tapered inter-tier joint region and methods of making thereof
US10224340B2 (en) 2017-06-19 2019-03-05 Sandisk Technologies Llc Three-dimensional memory device having discrete direct source strap contacts and method of making thereof
US10438964B2 (en) 2017-06-26 2019-10-08 Sandisk Technologies Llc Three-dimensional memory device having direct source contact and metal oxide blocking dielectric and method of making thereof
US10141221B1 (en) * 2017-07-18 2018-11-27 Macronix International Co., Ltd. Method for manufacturing three dimensional stacked semiconductor structure and structure manufactured by the same
US10453798B2 (en) 2017-09-27 2019-10-22 Sandisk Technologies Llc Three-dimensional memory device with gated contact via structures and method of making thereof
US10115459B1 (en) 2017-09-29 2018-10-30 Sandisk Technologies Llc Multiple liner interconnects for three dimensional memory devices and method of making thereof
US10943916B2 (en) * 2017-11-23 2021-03-09 Yangtze Memory Technologies Co., Ltd. Method for manufacturing three-dimensional memory structure
US10229931B1 (en) 2017-12-05 2019-03-12 Sandisk Technologies Llc Three-dimensional memory device containing fluorine-free tungsten—word lines and methods of manufacturing the same
US10373969B2 (en) 2018-01-09 2019-08-06 Sandisk Technologies Llc Three-dimensional memory device including partially surrounding select gates and fringe field assisted programming thereof
US10510738B2 (en) 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
US10283493B1 (en) 2018-01-17 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device containing bonded memory die and peripheral logic die and method of making thereof
US10256247B1 (en) 2018-02-08 2019-04-09 Sandisk Technologies Llc Three-dimensional memory device with silicided word lines, air gap layers and discrete charge storage elements, and method of making thereof
KR102579108B1 (ko) 2018-03-13 2023-09-18 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10615123B2 (en) 2018-03-14 2020-04-07 Sandisk Technologies Llc Three-dimensional memory device containing compositionally graded word line diffusion barrier layer for and methods of forming the same
US10355017B1 (en) 2018-03-23 2019-07-16 Sandisk Technologies Llc CMOS devices containing asymmetric contact via structures and method of making the same
US10770459B2 (en) 2018-03-23 2020-09-08 Sandisk Technologies Llc CMOS devices containing asymmetric contact via structures
US10756186B2 (en) 2018-04-12 2020-08-25 Sandisk Technologies Llc Three-dimensional memory device including germanium-containing vertical channels and method of making the same
US10381322B1 (en) 2018-04-23 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device containing self-aligned interlocking bonded structure and method of making the same
US11121258B2 (en) * 2018-08-27 2021-09-14 Micron Technology, Inc. Transistors comprising two-dimensional materials and related semiconductor devices, systems, and methods
CN111276486B (zh) 2018-12-07 2021-03-12 长江存储科技有限责任公司 新型3d nand存储器件及其形成方法
US10879260B2 (en) 2019-02-28 2020-12-29 Sandisk Technologies Llc Bonded assembly of a support die and plural memory dies containing laterally shifted vertical interconnections and methods for making the same
US11450381B2 (en) 2019-08-21 2022-09-20 Micron Technology, Inc. Multi-deck memory device including buffer circuitry under array
JP2021034696A (ja) 2019-08-29 2021-03-01 キオクシア株式会社 半導体記憶装置
KR20210098198A (ko) * 2020-01-31 2021-08-10 에스케이하이닉스 주식회사 메모리 장치
US11315826B2 (en) 2020-02-05 2022-04-26 Macronix International Co., Ltd. Three dimensional memory device and method for fabricating the same
WO2021237403A1 (en) * 2020-05-25 2021-12-02 Yangtze Memory Technologies Co., Ltd. Memory device and method for forming the same
KR102602494B1 (ko) * 2020-05-28 2023-11-14 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 3차원 메모리 디바이스 및 방법
US11476276B2 (en) * 2020-11-24 2022-10-18 Macronix International Co., Ltd. Semiconductor device and method for fabricating the same
CN116936581B (zh) * 2023-09-18 2024-02-27 合肥维信诺科技有限公司 半导体器件结构、显示面板及半导体器件结构的制备方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007317874A (ja) 2006-05-25 2007-12-06 Toshiba Corp 不揮発性半導体記憶装置
JP4772656B2 (ja) 2006-12-21 2011-09-14 株式会社東芝 不揮発性半導体メモリ
JP5118347B2 (ja) 2007-01-05 2013-01-16 株式会社東芝 半導体装置
JP4939955B2 (ja) * 2007-01-26 2012-05-30 株式会社東芝 不揮発性半導体記憶装置
KR101226685B1 (ko) * 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
CN101911287B (zh) 2007-12-27 2013-05-15 株式会社东芝 半导体存储器件及其制造方法

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