CN103137625A

CN103137625A - 三维层叠存储器及其制造方法

Info

Publication number: CN103137625A
Application number: CN2011103767026A
Authority: CN
Inventors: 霍宗亮; 刘明
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2011-11-23
Filing date: 2011-11-23
Publication date: 2013-06-05
Anticipated expiration: 2031-11-23
Also published as: CN103137625B

Abstract

本发明实施例公开了一种三维层叠存储器，包括：衬底；衬底上的多层堆栈沟道，所述多层堆栈沟道包括交替层叠的半导体层和介质层，其中，所述半导体层的宽度大于介质层的宽度；覆盖所述多层堆栈沟道外表面的栅堆栈；在所述栅堆栈上的栅电极。多层沟道堆栈中的介质层的宽度小于半导体层的宽度或者去除该介质层，使多层沟道堆栈中的半导体层与栅堆栈的接触面积增大，而不是现有技术中仅为半导体层的侧壁部分与栅堆栈接触，从而增大沟道的有效宽度，增大沟道中的开态电流，提高了三维层叠存储器的性能。

Description

三维层叠存储器及其制造方法

技术领域

本发明涉及半导体存储器件及制造技术，更具体地说，涉及一种三维岑跌存储器及其制造方法。

背景技术

随着可携式个人设备的流行，对存储器的需求进一步的增加，对存储器技术的研究成为了信息技术研究的重要方向，为了更好地提高存储密度和数据存储的可靠性，研发重点逐渐主要集中在非挥发性存储器。

随着半导体器件的高度集成，对应于传统的平面结构的存储器，在沟道尺寸不断变小的过程中遇到越来越严重的技术问题，例如串扰、写入速度慢等，平面结构难以适应20纳米节点后的存储器技术发展的要求。为此，三维存储技术应运而生，也被认为是后20纳米节点的关键技术。

目前，提出了一种三维层叠技术的立体存储器件结构，如图1所示，这种结构采用了多层堆栈沟道的垂直栅(VG，Vertical Gate)结构，多层堆栈沟道110包括一层多晶硅110a、一层氧化硅110b交替堆叠而成，根据具体的设计需要确定多层堆栈的层数，在多层堆栈的侧壁及顶部形成栅堆栈120及其上的栅电极130，栅堆栈120例如ONO(SiO₂-Si₃N₄-SiO₂)的存储结构，这样的结构通过从栅堆栈120的侧向栅控制的侧向垂直沟道完成整个存储串上的信息操作，这种多层堆栈结构的存储器极大的提高了存储密度。

然而问题在于，三维层叠结构的立体存储器一般采用多晶硅材料作为沟道材料，其载流子的迁移率远低于常规硅沟道的迁移率，因此在存储串中的开态电流很小，使得存储单元的信息读出面临困难，特别是高密度的要求使得堆叠层数提高的同时每层多晶硅的厚度减小，这样每个存储单元的沟道宽度减小，进一步减小了沟道开态电流。

发明内容

本发明实施例提供一种三维层叠存储器，增大沟道中的开态电流，提高了三维层叠存储器的性能。

为实现上述目的，本发明实施例提供了如下技术方案：

一种三维层叠存储器，包括：

衬底；

衬底上的多层堆栈沟道，所述多层堆栈沟道包括交替层叠的半导体层和介质层，其中，所述半导体层的宽度大于介质层的宽度；

覆盖所述多层堆栈沟道外表面的栅堆栈；

在所述栅堆栈上的栅电极。

可选地，所述半导体层的侧壁基本为拱形。

可选地，所述半导体层为多晶硅，所述介质层为二氧化硅。

根据本发明的另一方面，还提出了一种三维层叠存储器，包括：

衬底；

衬底上的多层堆栈沟道，所述多层堆栈沟道包括间隔层叠的多层半导体层，所述半导体层的侧壁基本为拱形；

包围所述半导体层外表面的栅堆栈；

包围所述栅堆栈外表面的栅电极。

可选地，所述半导体层为多晶硅，所述介质层为二氧化硅。

根据本发明的又一方面，还提出了一种三维层叠存储器的制造方法，包括：

提供衬底；

在所述衬底上依次形成交替层叠的半导体层和介质层；

图案化所有半导体层和介质层；

选择性对所述介质层进行过刻蚀，以形成半导体层的宽度大于介质层的多层堆栈沟道；

在所述多层堆栈沟道外表面上形成栅堆栈；

在所述栅堆栈外表面上形成栅电极。

可选地，选择性对所述介质层进行过刻蚀的步骤为：选择性部分去除所述介质层，在半导体层间形成通孔，以形成包括间隔层叠的半导体层的多层堆栈沟道。

可选地，在选择性对所述介质层进行过刻蚀之后，形成栅堆栈之前，还包括步骤：

进行热氧化工艺，在半导体层暴露的表面上形成半导体氧化层；

去除半导体氧化层。

可选地，所述半导体层为多晶硅，所述介质层为二氧化硅。

与现有技术相比，上述技术方案具有以下优点：

本发明实施例的三维层叠存储器，多层沟道堆栈中的介质层的宽度小于半导体层的宽度或者去除该介质层，使多层沟道堆栈中的半导体层与栅堆栈的接触面积增大，而不是现有技术中仅为半导体层的侧壁部分与栅堆栈接触，从而增大沟道的有效宽度，增大沟道中的开态电流，提高了三维层叠存储器的性能。

附图说明

通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。

图1为现有技术中的三维层叠存储器的立体结构示意图；

图2为图1的三维层叠存储器的截面示意图；

图3为本发明实施例一的三维层叠存储器的截面示意图；

图4为本发明实施例二的三维层叠存储器的截面示意图；

图5为本发明实施例三的三维层叠存储器的截面示意图；

图6-10为根据本发明实施例的三维层叠存储器的制造过程示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

正如背景技术部分所述，传统的三维层叠存储器结构为垂直栅结构，其沟道为侧向的垂直沟道，但却存在开态电流小的问题，影响器件的性能。

为此，本发明提出了一种三维层叠存储器，通过将多层沟道堆栈中的介质层的宽度小于半导体层的宽度或者完全去除介质层，增大半导体层与栅堆栈的接触面积，即增大了沟道的有效宽度，从而增大沟道中的开态电流。

此外，更优地，所述半导体层的侧壁可以基本为拱形的形状，进一步的增大了沟道的有效宽度，并且在这种具有拱形侧壁的半导体表面上覆盖栅堆栈及栅电极后，栅堆栈中的隧穿层电场比平面结构的隧穿电场增强，而阻挡层电场比平面结构的阻挡层电场减弱，这使得器件在操作时的编程及擦除速度提高。

为了更好地理解本发明，以下将根据具体的实施例进行详细的描述。

实施例一

参考图3所示，实施例一中的三维层叠存储器包括：

衬底200；

衬底200上的多层堆栈沟道210，所述多层堆栈沟道210包括交替层叠的半导体层210a和介质层210b，其中，所述半导体层210a的宽度大于介质层210b的宽度；

覆盖所述多层堆栈沟道210外表面的栅堆栈220；

在所述栅堆栈220上的栅电极230。

在此实施例中，所述半导体层210a可以为平面结构的，由于所述半导体层210a的宽度大于介质层210b的宽度，在半导体层210a的侧壁以及没有被介质层210b覆盖住的半导体层的上、下表面上都覆盖有栅堆栈220，同传统的结构相比，增大了栅堆栈同多层堆栈沟道中的半导体层的接触面积，也就是增大了器件沟道的有效宽度，从而增大了开态电流。

在本发明中，所述衬底200可以为绝缘衬底，例如二氧化硅衬底等，还可以为具有绝缘层的半导体衬底，例如具有二氧化硅绝缘层的硅衬底等等。

在本发明中，所述半导体层210a可以为多晶硅、多晶硅锗或其他合适的半导体材料，所述介质层210b可以为二氧化硅或其他合适的介质材料。

在本发明中，所述栅堆栈220为多层结构，通常包括隧穿层、存储层及阻挡层，为器件的存储功能层，所述栅堆栈220可以是ONO(SiO₂-Si₃N₄-SiO₂)结构，还可以是ANO(Al₂O₃-Si₃N₄-SiO₂)结构、AHO(Al₂O₃-High K-SiO₂)结构及其他类似功能的结构等，此处仅为示例，本发明并不限于此。

在本发明中，所述栅电极230可以为单层或多层结构，可以可以包括半导体、金属或金属化合物，例如多晶硅、TaN、Al、TiN等或这些材料的叠层，此处仅为示例，本发明并不限于此。

需要说明的是，在本发明的所有实施例和图例中，都是以三层介质层、三层半导体层组成的多层堆叠沟道进行说明的，但本发明并不限于此，可以根据具体的设计需要来设计介质层和半导体层的层数。

对于实施例一，可以采用以下的制造方法来实现：

在步骤S101，提供衬底200，所述衬底可以为具有二氧化硅的绝缘层202的硅衬底，参考图6所示。

在步骤S102，在所述衬底200上依次形成交替层叠的半导体层和介质层(图未示出)。

在本实施例中，在所述绝缘层202上依次交替淀积多晶硅的半导体层210a和二氧化硅的介质层210b各三层。

在步骤S103，图案化所有半导体层210a和介质层210b。

在此实施例中，例如可以采用RIE的方法，从上至下依次刻蚀多晶硅的半导体层210a和二氧化硅的介质层210b，在一个实施例中，所述半导体层210a和介质层210b的宽度可以为200nm。

在步骤S104，选择性对所述介质层210b进行过刻蚀，如图7所示，以形成半导体层的宽度大于介质层的多层堆栈沟道210。

在本实施例中，可以采用湿法刻蚀，对所述介质层210b进行过刻蚀，使介质层去除一部分，在一个实施例中，去除部分的宽度可以为50nm，剩余的介质层的宽度为150nm，这样暴露出了一部分被介质层覆盖的表面，后续形成栅堆栈时，可以增加其与栅堆栈的接触面积。

在步骤S105，在所述多层堆栈沟道210外表面上形成栅堆栈220，以及在栅堆栈上形成栅电极230，参考图3所示。

在本实施例中，可以通过依次淀积SiO₂、Si₃N₄和SiO₂，并进行刻蚀后，在栅堆栈220的外表面上形成ONO结构的栅堆栈220，这里栅堆栈的外表面是指裸露在外部的表面，而后，淀积多晶硅，并进行图案化，形成多晶硅的栅电极230。

至此，形成了本发明实施例一的三维层叠存储器。

实施例二

参考图4所示，实施例二中的三维层叠存储器包括：

衬底200；

衬底200上的多层堆栈沟道210，所述多层堆栈沟道210包括交替层叠的半导体层210a和介质层210b，其中，所述半导体层210a的宽度大于介质层210b的宽度，所述半导体层的侧壁基本为拱形；

覆盖所述多层堆栈沟道210外表面的栅堆栈220；

在所述栅堆栈220上的栅电极230。

与实施例一不同的是，在此实施例中，所述半导体层210a的侧壁基本为拱形的形状，拱形的侧壁的表面积更大，进一步的增大了沟道的有效宽度，并且在这种具有拱形侧壁的半导体表面上覆盖栅堆栈及栅电极后，栅堆栈中的隧穿层电场比平面结构的隧穿电场增强，而阻挡层电场比平面结构的阻挡层电场减弱，这使得器件在操作时的编程及擦除速度提高。

对于实施例二，可以采用以下的制造方法来实现：

步骤S201，提供衬底200，参考图6所示。

步骤S202，在所述衬底200上依次形成交替层叠的半导体层和介质层(图未示出)。

在步骤S203，图案化所有半导体层210a和介质层210b。

在步骤S204，选择性对所述介质层210b进行过刻蚀，如图7所示，以形成半导体层的宽度大于介质层的多层堆栈沟道210。

步骤S201-S204同实施例一中的步骤S101-S104，在此不再赘述。

在步骤S205’，先进行热氧化，在半导体层暴露的表面上形成半导体氧化层，在进行热氧化时，半导体层的四个角和氧气的反应更充分，因此会形成基本为拱形的氧化层，而后，将该氧化层去除，从而使半导体层的侧壁的形状也基本为拱形，此处基本为拱形是指拱形或者类似拱形的形状。

在步骤S205，在所述多层堆栈沟道210外表面上形成栅堆栈220，以及在栅堆栈上形成栅电极230，参考图4所示。

同实施例一的步骤S105，在此不再赘述。

至此，形成了本发明实施例二的三维层叠存储器。

实施例三

参考图5所示，为实施例三中的三维层叠存储器的结构示意图。

具体地，所述三维层叠存储器包括：

衬底200；

衬底200上的多层堆栈沟道210，所述多层堆栈沟道包括间隔层叠的多层半导体层210a，所述半导体层210a的侧壁基本为拱形；

包围所述半导体层210a外表面的栅堆栈220；

包围所述栅堆栈220外表面的栅电极230。

同实施例二不同的是，多层堆栈沟道210中的介质层完全没有了，为纳米线型的结构，多层沟道堆栈210中仅包括了半导体层210a，这样，栅堆栈可以完全包围半导体层，进一步的增大了沟道的有效宽度，提高开态电流。

对于实施例二，可以采用以下的制造方法来实现：

步骤S301，提供衬底200，参考图6所示。

步骤S302，在所述衬底200上依次形成交替层叠的半导体层和介质层(图未示出)。

在步骤303，图案化所有半导体层210a和介质层210b。

步骤S301-S303同实施例一中的步骤S101-S103，在此不再赘述。

在步骤S304，选择性部分去除所述介质层，在半导体层间形成通孔，以形成包括间隔层叠的半导体层的多层堆栈沟道(图未示出)。

在本实施例中，进行掩模后，可以通过湿法腐蚀的方法，去除部分介质层，在半导体层间形成了通孔，此实施例为最充分暴露半导体层表面的实施例，也就是使多层堆栈沟道中介质层的厚度变为了零。

在步骤S305’，先进行热氧化，在半导体层暴露的表面上形成半导体氧化层，在进行热氧化时，半导体层的四个角和氧气的反应更充分，因此会形成基本为拱形的氧化层，而后，将该氧化层去除，从而使半导体层的侧壁的形状也基本为拱形，此处基本为拱形是指拱形或者类似拱形的形状。

在步骤S305，在所述多层堆栈沟道210外表面上形成栅堆栈220，以及在栅堆栈上形成栅电极230，参考图5所示。

淀积栅堆栈，栅堆栈220穿过半导体层间的通孔，将半导体层的外表面都覆盖住，而后，形成包围栅堆栈220外表面的栅电极230，从而形成了实施例三中的存储器，如图5所示。

在此实施例中，半导体层的侧壁基本为拱形的形状，拱形的侧壁的表面积更大，进一步的增大了沟道的有效宽度，并且在这种具有拱形侧壁的半导体表面上覆盖栅堆栈及栅电极后，栅堆栈中的隧穿层电场比平面结构的隧穿电场增强，而阻挡层电场比平面结构的阻挡层电场减弱，这使得器件在操作时的编程及擦除速度提高。

以上对本发明的三维层叠存储器的结构及制造方法的实施例进行了详细的描述，以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。

虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims

1.一种三维层叠存储器，其特征在于，包括：

衬底；

覆盖所述多层堆栈沟道外表面的栅堆栈；

在所述栅堆栈上的栅电极。

2.根据权利要求1所述的存储器，其特征在于，所述半导体层的侧壁基本为拱形。

3.根据权利要求1或2所述的存储器，其特征在于，所述半导体层为多晶硅，所述介质层为二氧化硅。

4.一种三维层叠存储器，其特征在于，包括：

衬底；

包围所述半导体层外表面的栅堆栈；

包围所述栅堆栈外表面的栅电极。

5.根据权利要求4所述的存储器，其特征在于，所述半导体层为多晶硅，所述介质层为二氧化硅。

6.一种三维层叠存储器的制造方法，其特征在于，包括：

提供衬底；

在所述衬底上依次形成交替层叠的半导体层和介质层；

图案化所有半导体层和介质层；

在所述多层堆栈沟道外表面上形成栅堆栈；

在所述栅堆栈外表面上形成栅电极。

7.根据权利要求5所述的制造方法，其特征在于，选择性对所述介质层进行过刻蚀的步骤为：选择性部分去除所述介质层，在半导体层间形成通孔，以形成包括间隔层叠的半导体层的多层堆栈沟道。

8.根据权利要求6或7所述的制造方法，其特征在于，在选择性对所述介质层进行过刻蚀之后，形成栅堆栈之前，还包括步骤：

去除半导体氧化层。

9.根据权利要求1所述的制造方法，其特征在于，所述半导体层为多晶硅，所述介质层为二氧化硅。