CN110473874B - 半导体装置 - Google Patents

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Abstract

一种半导体装置包括：具有第一区和第二区的衬底；栅电极，其在第一区中在垂直于衬底的第一方向上堆叠，并且在第二区中在垂直于第一方向的第二方向上延伸不同的长度；第一分离区，其在第一区和第二区中，穿过栅电极，在第二方向上延伸，并且在垂直于第一方向和第二方向的第三方向上彼此隔开；第二分离区，其位于第一分离区之间，穿过栅电极和在第二方向上延伸，第二分离区的一些部分在第二区中在第二方向上彼此隔开；以及绝缘区，其在第三方向上延伸，以将栅电极中的至少一个分离为在第二方向上彼此邻近的部分。

Description

半导体装置
相关申请的交叉引用
于2018年5月9日在韩国知识产权局提交的标题为“半导体装置”的韩国专利申请No.10-2018-0052966全文以引用方式整体并入本文中。
技术领域
本公开涉及一种半导体装置。
背景技术
半导体装置需要处理大量数据，而其体积正在逐渐减少。因此，有必要提高构成半导体装置的半导体元件的集成度。因此，作为提高半导体装置集成度的一种方法，提出了一种具有垂直晶体管结构而不是传统的平面晶体管结构的半导体装置。
发明内容
根据本公开的一方面，一种半导体装置包括：具有第一区和第二区的衬底；栅电极，其堆叠以在第一区中在垂直于衬底的上表面的第一方向上彼此隔开，栅电极在第二区中在垂直于第一方向的第二方向上延伸不同的长度；第一分离区，其排列在第一区和第二区中，以穿过栅电极，以在第二方向上延伸，并且在垂直于第一方向和第二方向的第三方向上彼此隔开；第二分离区，其排列在第一分离区之间，以穿过栅电极和在第二方向上延伸，第二分离区的一些部分在第二区中在第二方向上彼此隔开；以及绝缘区，其在第三方向上延伸，以将栅电极中的至少一个分离为在第二方向上彼此邻近的两部分。
根据本公开的一方面，一种半导体装置包括：存储器栅电极，其堆叠为在垂直于衬底的上表面的第一方向上彼此隔开，并且在垂直于第一方向的第二方向上延伸不同的长度；布置在衬底与存储器栅电极之间的至少一个下栅电极；第一分离区，其排列为穿过存储器栅电极和所述至少一个下栅电极，以在第二方向上延伸，并且在垂直于第一方向和第二方向的第三方向上彼此隔开；第二分离区，其排列在第一分离区之间，以穿过存储器栅电极和所述至少一个下栅电极，以与第一分离区平行地延伸，并且排列为在第二方向上彼此隔开，同时栅极连接区在第二分离区之间；以及绝缘区，其在第三方向上彼此邻近的第一分离区与第二分离区之间在第二方向上分离所述至少一个下栅电极。
根据本公开的一方面，一种半导体装置包括：布置在衬底上的一对分离区；多个存储器栅电极，其在所述一对分离区之间堆叠为在垂直于衬底的上表面的第一方向上彼此隔开；以及至少一个下栅电极，其位于衬底与存储器栅电极之间,并且位于所述一对分离区之间，其中所述至少一个下栅电极包括在垂直于第一方向的第二方向和第三方向上分离的多个子栅电极。
附图说明
通过参照附图详细描述示例性实施例，特征将对于本领域技术人员来说将变得清楚，其中：
图1示出了根据示例实施例的半导体装置的示意性框图；
图2示出了根据示例实施例的半导体装置的单元阵列的等效电路图；
图3示出了根据示例实施例的半导体装置的示意性平面图；
图4A至图4C示出了根据示例实施例的半导体装置的示意性剖视图；
图5示出了根据示例实施例的半导体装置的栅电极的分解透视图；
图6A和图6B示出了根据示例实施例的半导体装置的示意性平面图；
图7示出了根据示例实施例的半导体装置的示意性平面图；
图8A和图8B示出了根据示例实施例的半导体装置的示意性平面和剖视图；
图9示出了根据示例实施例的半导体装置的示意性剖视图；以及
图10A至图15B示出了根据示例实施例的制造半导体装置的方法中的各阶段的示意性平面图和剖视图。
具体实施方式
下文中，将参照附图描述示例实施例。
图1是根据示例实施例的半导体装置的示意性框图。
参照图1，半导体装置10可包括存储器单元阵列20和***电路30。***电路30可包括行解码器32、页缓冲器34、输入/输出(I/O)缓冲器35、控制逻辑36和电压产生器37。
存储器单元阵列20可包括多个存储器块，并且每个存储器块可包括多个存储器单元。所述多个存储器单元可经串选择线SSL、字线WL和地选择线GSL连接至行解码器32，并且可经位线BL连接至页缓冲器34。在示例实施例中，排列在同一行上的多个存储器单元可连接至相同的字线WL，并且排列在同一列中的多个存储器单元可连接至相同的位线BL。
行解码器32可解码输入地址ADDR，以产生和传递字线WL的驱动信号。行解码器32可响应于控制逻辑36的控制将通过电压产生器37产生的字线电压分别提供至选择的字线WL和未选择的字线WL。
页缓冲器34可经位线BL连接至存储器单元阵列20，以读取存储在存储器单元中的信息。页缓冲器34可根据操作模式临时存储将被存储在存储器单元中的数据或者感测存储在存储器单元中的数据。页缓冲器34可包括列解码器和读出放大器。列解码器可选择性地激活存储器单元阵列20的位线BL。读出放大器可在读操作中感测通过列解码器选择的位线BL的电压，以读出存储在存储器单元中的数据。
输入/输出缓冲器35可在编程操作中接收数据DATA和将数据DATA传递至页缓冲器34，并且可在读操作中向外输出从页缓冲器34传递的数据DATA。输入/输出缓冲器35可传递地址或命令以输入至控制逻辑36。
控制逻辑36可控制行解码器32和页缓冲器34的操作。控制逻辑36可接收从外部传递的控制信号和外部电压，并且可根据接收到的控制信号操作。控制逻辑36可响应于控制信号而控制读操作、写操作和/或擦除操作。
电压产生器37可使用外部电压以产生内部操作所需的电压，例如，编程电压、读电压、擦除电压等。可将通过电压产生器37产生的电压经行解码器32传递至存储器单元阵列20。
图2是根据示例实施例的半导体装置10的存储器单元阵列20的等效电路图。
参照图2，存储器单元阵列20可包括多个存储器单元串S，其包括彼此串联的存储器单元MC、串联连接至存储器单元MC的两端的地选择晶体管GST以及串选择晶体管SST1和SST2。所述多个存储器单元串S可分别并联至位线BL0至BL2。所述多个存储器单元串S可共同连接至共源极线CSL。也就是说，所述多个存储器单元串S可排列在所述多条位线BL0至BL2与一条共源极线CSL之间。在示例实施例中，共源极线CSL可多个地二维地排列。
彼此串联连接的存储器单元MC可被字线WL0至WLn控制，以选择存储器单元MC。每个存储器单元MC可包括数据存储元件。相对于共源极线CSL排列在基本相同距离处的存储器单元MC的栅电极可按照等电位状态共同连接至字线WL0至WLn之一。可替换地，虽然存储器单元MC的栅电极相对于共源极线CSL排列在基本相同距离处，但是可独立控制排列在彼此不同的行或列中的栅电极。
地选择晶体管GST可通过地选择线GSL来控制，并且可连接至共源极线CSL。串选择晶体管SST1和SST2可通过串选择线SSL1和SSL2来控制，并且可连接至位线BL0至BL2。虽然图2中示出了串联至所述多个存储器单元MC的一个地选择晶体管GST和两个串选择晶体管SST1和SST2，但是串选择晶体管SST1和SST2之一可分别与所述多个存储器单元MC连接，或者多个地选择晶体管GST可分别与所述多个存储器单元MC连接。一条或多条伪线DWL或者缓冲器线还可布置在字线WL0至WLn中的最上面的字线WLn与串选择线SSL1和SSL2之间。在示例实施例中，所述一条或多条伪线DWL可布置在最下面的字线WL0与地选择线GSL之间。
当信号经串选择线SSL1和SSL2施加至串选择晶体管SST1和SST2时，通过位线BL0至BL2施加的信号可传递至彼此串联的存储器单元MC，以执行读操作和写操作。此外，通过将预定擦除电压通过衬底施加，可执行用于擦除记录在存储器单元MC中的数据的擦除操作。在示例实施例中，存储器单元阵列20可包括可与位线BL0至BL2电分离的伪存储器单元串中的至少一个。
图3是根据示例实施例的半导体装置100的示意性平面图。参照图3，半导体装置100对应于图1的半导体装置10，并且为了便于理解，仅示出了半导体装置100的主要构造。图4A至图4C分别是沿着图3中的线A-A’、线B-B’和线C-C’的示意性剖视图。
参照图3至图4C，半导体装置100可包括：衬底101，其具有第一区I和第二区II；堆叠在衬底101上的栅电极130；排列为穿过栅电极130的沟道CH；穿过栅电极130的第一分离区MS1和第二分离区MS2a、MS2b；穿过栅电极130的一部分的上分离区SS；以及穿过栅电极130中的至少一个的绝缘区GS。半导体装置100还可包括与栅电极130交替地堆叠在衬底101上的层间绝缘层120、栅极电介质层145、沟道CH中的沟道区140、沟道垫155、沟道绝缘层150和***区绝缘层190。
衬底101的第一区I可为其中竖直地堆叠着栅电极130并且排列着沟道CH的区，并且可为对应于图1的存储器单元阵列20的区。第二区II可为其中栅电极130延伸不同长度的区，并且可对应于将图1的存储器单元阵列20与***电路30电连接的区。第二区II可在至少一个方向(例如，x方向)上至少布置在第一区I的一端，例如，第一区I和第二区II可沿着x方向彼此邻近。
衬底101可具有在x方向和y方向上延伸的上表面。衬底101可包括半导体材料，例如，IV族半导体、III-V族化合物半导体或者II-VI族氧化物半导体。例如，IV族半导体可包括硅、锗或硅-锗。衬底101可设为块状晶圆或外延层。
栅电极130可竖直地堆叠在第一区I上，例如，可沿着z方向堆叠在彼此顶部上，并且例如可在x方向上从第一区I至第二区II延伸不同的长度。栅电极130可包括形成图2的地选择晶体管GST的栅极的下栅电极130G、形成所述多个存储器单元MC的存储器栅电极130M和形成串选择晶体管SST1和SST2的栅极的上栅电极130S。可根据半导体装置100的容量确定构成存储器单元MC的存储器栅电极130M的数量。根据实施例，串选择晶体管SST1和SST2以及地选择晶体管GST的上栅电极130S和下栅电极130G可分别呈现为一个或两个或更多个，并且可与存储器栅电极130M具有相同或不同结构。邻近于上栅电极130S或下栅电极130G的栅电极130的一部分(例如，存储器栅电极130M)可为伪栅电极。
如图3所示，栅电极130可排列为在y方向上通过在x方向上延伸的第一分离区MS1彼此隔开(图3中的附图标记130S、130M和130G指对应的栅电极的平面图中的暴露表面)。一对第一分离区MS1之间的栅电极130可形成一个存储器块，但是存储器块的范围不限于此。一部分栅电极130(例如，存储器栅电极130M中的每一个)可形成一个存储器块中的一层。具体地说，存储器栅电极130M可通过排列为在x方向上彼此隔开的第二分离区MS2a与MS2b之间的栅极连接区GC连接。栅极连接区GC可指其中栅电极130中的每一个在相同水平上在第二分离区MS2a与MS2b之间水平地连接的区。上栅电极130S和下栅电极130G也可通过第二分离区MS2a和MS2b中的一部分之间的栅极连接区GC连接，或者可不形成一层，并且可包括多个子栅电极。下面将参照图5更详细地描述这一点。
参照图4B，衬底101的第二区II中的栅电极130可在x方向上延伸不同的长度，以提供具有台阶部分的接触区CP。在接触区CP中，栅电极130可连接至接触插塞，从而栅电极130可连接至上布线结构。在接触区CP中，栅电极130可具有增大的厚度，以稳定地连接至接触插塞。
栅电极130可包括例如钨(W)的金属材料。根据实施例，栅电极130可包括多晶硅或金属硅化物材料。栅电极130还可包括分散势垒层，例如，氮化钨(WN)、氮化钽(TaN)、氮化钛(TiN)或它们的组合。
层间绝缘层120可排列在栅电极130之间。层间绝缘层120可排列为在垂直于衬底101的上表面的方向(例如，沿着z方向)上彼此隔开，并且在x方向上延伸，与栅电极130的情况相似。层间绝缘层120可包括绝缘材料，例如，氧化硅或氮化硅。
第一分离区MS1和第二分离区MS2a、MS2b可排列为在第一区I和第二区II中在x方向上延伸。第一分离区MS1和第二分离区MS2a、MS2b可排列为彼此平行。第一分离区MS1和第二分离区MS2a和MS2b可在y方向上按照预定图案排列，并且第二分离区MS2a和MS2b可分别排列为在x方向上按照直线彼此隔开，例如，多个第二分离区MS2a可排列为在x方向上按照直线彼此隔开。第一分离区MS1和第二分离区MS2a、MS2b可例如沿着z方向穿过堆叠在衬底101上的整个栅电极130，以连接至衬底101。
第二分离区MS2a和MS2b可包括排列在所述一对第一分离区MS1的中间(例如，在两个第一分离区MS1之间的中心)的第二中心分离区MS2a和排列在第一分离区MS1与第二中心分离区MS2a之间(例如，所述两个第一分离区MS1之间的中心中的第二中心分离区MS2a与所述两个第一分离区MS1中的每一个之间)的第二辅助分离区MS2b。第二中心分离区MS2a可排列为在第一区I和第二区II上方，并且第二辅助分离区MS2b可排列为仅在第二区II上方。第二中心分离区MS2a可排列为在第一区I中按照单一(例如连续)形式延伸，并且在第二区II中可排列为多个，例如，作为多个和离散部分，以按照直线彼此分离预定距离。第二辅助分离区MS2b可按照多个排列以在直线上彼此分离预定间隔。然而，第一分离区MS1和第二分离区MS2a、MS2b的排列次序和数量不限于图3所示的情况。例如，在示例实施例中，第二分离区MS2a和MS2b可在y方向上在第一分离区MS1之间按照四行或更多行排列。
第一分离区MS1可包括参照图2描述的共源极线CSL。第二分离区MS2a和MS2b可包括伪共源极线。如图4A和图4C所示，第一分离区MS1和第二分离区MS2a、MS2b可包括源极绝缘层107和通过源极绝缘层107与栅电极130电绝缘的源极导电层110。第一分离区MS1的源极导电层110可对应于共源极线CSL。第二分离区MS2a和MS2b的源极导电层110可对应于伪共源极线。构成第二分离区MS2a和MS2b的源极导电层110可在与共源极线CSL相对应的第一分离区MS1中按照与源极导电层110不同的方式处于浮置状态，在该浮置状态中未连接至驱动半导体装置100的元件或者未施加电信号。
上分离区SS可在第一分离区MS1与第二中心分离区MS2a之间在x方向上延伸。上分离区SS可与第二辅助分离区MS2b并排排列，例如，可在x方向上沿着同一条线对齐(图3)。上分离区SS可形成在第一区I中，并且形成在例如第二区II的仅一部分中，以例如在z方向上穿过包括栅电极130中的上栅电极130S的例如栅电极130的仅一部分。通过上分离区SS分离的上栅电极130S可形成彼此不同的串选择线SSL(见图2)。
上分离区SS可包括上绝缘层103。如图4C所示，上绝缘层103可在y方向上将包括上栅电极130S的总共三个栅电极130彼此分离。然而，通过上绝缘层103分离的栅电极130的数量可在实施例中不同地改变。
如图3所示，绝缘区GS可排列为例如连续地在衬底101上在水平方向(例如y方向(图3中的虚线))上延伸。如图4B所示，绝缘区GS可与下栅电极130G(形成地选择晶体管GST(图2)的栅极的最下面的层)处于相同水平。也就是说，如图4B所示，下栅电极130G可在彼此邻近的第一分离区MS1与第二中心分离区MS2a(图3)之间通过绝缘区GS在x方向上隔开或分为两层。具体地说，绝缘区GS可排列在从第一区I延伸的第二中心分离区MS2a的一部分与第一分离区MS1之间。因此，绝缘区GS在y方向上的两侧表面可分别与第一分离区MS1和第二分离区MS2a接触。
如图3所示，绝缘区GS可具有在第一分离区MS1与第二分离区MS2a之间在y方向上延伸的线形。绝缘区GS可与上分离区SS按照叠加方式排列在平表面上。根据实施例，绝缘区GS可排列为将下栅电极130G的两层或更多层而不是一层分离。此外，通过绝缘区GS分离的下栅电极130G可不一定布置为最下面的栅电极130，而是可根据地选择晶体管GST的排列位置不同地改变。
绝缘区GS可排列在第二区II中以邻近第一区I，并且可布置为使得绝缘区GS沿着x方向布置在第一区I与最靠近第一区I的栅极连接区GC之间。绝缘区GS可排列在第一区I与最左侧的栅极连接区GC之间。也就是说，从图中的左侧开始，第一区I、绝缘区GS和栅极连接区GC可按次序排列。因此，绝缘区GS可排列在平面上，以不与栅极连接区GC重叠。根据实施例，当伪沟道排列在第一区I的端部时，伪沟道可排列为穿过绝缘区GS。
根据该排列，下栅电极130G可在y方向上通过第二中心分离区MS2a分为两层，并且可在第一区I的所述一对第一分离区MS1之间在x方向上通过绝缘区GS保持分离。也就是说，即使下栅电极130G可通过靠近第二区II的端部的区中的栅极连接区GC彼此连接，从第一区I延伸的下栅电极130G可通过绝缘区GS与其分离。下面将参照图5更详细地描述这一点。
如图4B所示，绝缘区GS可包括下绝缘层170。例如，下绝缘层170可包括氧化硅，并且可与层间绝缘层120为相同材料。至少一部分层间绝缘层120和栅电极130可在绝缘区GS的上部具有面对绝缘区GS的中心的凹陷部分DP。层间绝缘层120和栅电极130可具有或不具有在远离绝缘区GS的方向上弯曲程度相对低的凹陷部分DP。在示例实施例中，可不形成凹陷部分DP，并且绝缘区GS上的层间绝缘层120可根据形成绝缘区GS的处理具有平坦上表面。例如，如图4B所示，存储器栅电极130M和层间绝缘层120的在绝缘区GS之上并与绝缘区GS重叠的部分可朝着绝缘区GS的上表面凹陷，例如，凹陷程度可随着与绝缘区GS相距的距离增大而减小。
在当前实施例中，由于绝缘区GS排列为与栅极连接区GC间隔开，因此其数量可最小化，并且同与第二中心分离区MS2a排列在一条直线上的栅极连接区GC重叠的情况相比，其结构可简化。另外，同与栅极连接区GC的一部分重叠的情况相比，凹陷部分DP的宽度可例如在x方向上减小。此外，由于凹陷部分DP不与第二中心分离区MS2a的端部重叠，因此可防止或基本最小化可由于凹陷部分DP发生的例如短路缺陷、栅电极130的漏电流缺陷等的缺陷。
沟道CH可在第一区I上例如在形成行列***的两个方向上排列为彼此隔开。沟道CH可排列为形成点阵图案，或者可按照z字形图案在一个方向上排列。沟道CH可具有柱形，并且可具有根据宽高比朝着衬底101变窄的倾斜的侧表面。在示例实施例中，伪沟道还可排列在第一区I的邻近于第二区II的端部以及排列在第二区II中。伪沟道可具有与沟道CH相同或相似的结构，但是可不执行半导体装置100中的实质功能。在示例实施例中，伪沟道还可排列在栅极连接区GC上。
参照图4B的放大图，沟道区140可布置在沟道CH中。在沟道CH中，沟道区140可形成为包围沟道绝缘层150的环形形状，但是可具有柱形，诸如圆柱或棱柱，而没有沟道绝缘层150。沟道区140可在下部连接至外延层105。沟道区140可包括例如多晶硅或单晶硅的半导体材料，并且半导体材料可为未掺杂的材料或者包括p型或n型杂质的材料。在第一分离区MS1或第二分离区MS2a或MS2b与上分离区SS之间在y方向上按照直线排列的沟道CH可根据连接至沟道垫155的上布线结构的排列方式分别连接至彼此不同的位线BL0至BL2(见图2)。
沟道垫155可排列在沟道CH中的沟道区140的上部上。沟道垫155可排列为覆盖沟道绝缘层150的上表面，并且电连接至沟道区140。例如，沟道垫155可包括掺杂的多晶硅。
栅极电介质层145可布置在栅电极130与沟道区140之间。虽然未具体地示出，但是栅极电介质层145可包括从沟道区140按次序堆叠的隧穿层、电荷存储层和阻挡层。隧穿层可隧穿电荷以到达电荷存储层，并且可包括例如氧化硅(SiO2)、氮化硅(Si3N4)、氧氮化硅(SiON)或它们的组合。电荷存储层可为电荷俘获层或浮栅导电层。例如，阻挡层可包括氧化硅(SiO2)、氮化硅(Si3N4)、氧氮化硅(SiON)、高k电介质材料或它们的组合。在示例实施例中，栅极电介质层145的至少一部分可沿着栅电极130在水平方向上延伸。
外延层105可在沟道CH的下端布置在衬底101上，并且可布置在栅电极130中的至少一个的侧表面上。外延层105可布置在衬底101的凹进区中。外延层105的上表面的高度可高于最下面的栅电极130的上表面的高度，可低于布置在最下面的栅电极的上部上的栅电极130的下表面的高度，但是不限于此。在示例实施例中，可省略外延层105，并且在这种情况下，沟道区140可直接连接至衬底101。
图5是示出根据示例实施例的半导体装置100的栅电极130的分解透视图。应该注意，图5示出了排列在图3的所述一对第一分离区MS1之间的一部分栅电极130。
参照图5，布置为栅电极130的最上面的栅电极的上栅电极130S可用作串选择线SSL。上栅电极130S可通过上分离区SS和第二中心分离区MS2a在y方向上分别分为四个子上栅电极130Sa、130Sb、130Sc和130Sd。子上栅电极130Sa、130Sb、130Sc和130Sd中的每一个可连接至不同接触插塞以独立地接收电信号。例如，两个最上面的栅电极130可对应于上栅电极130S，但是上栅电极130S的数量在实施例中可变化。
布置在上栅电极130S下部上的存储器栅电极130Mn可具有通过作为边界的第二分离区MS2a和MS2b部分地分离的形状。存储器栅电极130Mn可具有通过第二中心分离区MS2a之间的栅极连接区GC(图5中的虚线圈)连接作为单层的形状。最下面的存储器栅电极130M0还可具有第二分离区MS2a和MS2b从中穿过的区，但是可具有通过栅极连接区GC连接作为单层的形状。具体地说，存储器栅电极130M0可具有通过第二中心分离区MS2a之间的栅极连接区GC连接作为单个形式的形状。在图5中，示出了存储器栅电极130M中的仅最上面的存储器栅电极130Mn和最下面的存储器栅电极130M0。然而，其它存储器栅电极130M可相似地排列以形成为一层，例如，存储器栅电极130M中的每一个可形成为单层。
布置在栅电极130的存储器栅电极130M下部上的下栅电极130G可用作地选择线GSL，并且可通过绝缘区GS和第二中心分离区MS2a划分为三个子下栅电极130Ga、130Gb和130Gc。绝缘区GS可排列为与栅极连接区GC间隔开。绝缘区GS可朝着沟道CH向内排列，例如，沿着x方向排列在沟道CH与同其交叉的第二中心分离区MS2a的终端之间。绝缘区GS可沿着x方向排列在沟道CH与最靠近沟道CH的栅极连接区GC之间。子下栅电极130Ga、130Gb和130Gc中的排列在绝缘区GS的一侧上的所述两个子下栅电极130Ga和130Gb中的每一个可连接至不同接触插塞以独立地接收电信号。子下栅电极130Ga、130Gb和130Gc中的绝缘区GS的另一侧上的子下栅电极130Gc可为不接收电信号的伪子下栅电极。
图6A和图6B是根据示例实施例的半导体装置的示意性平面图。
参照图6A，按照相对于图3的实施例不同的方式，绝缘区GSa可在半导体装置100a中在y方向上按照z字形图案排列，例如，绝缘区GSa中的每一个可仅与一个上分离区SS(俯视图中观看)交叉并且在x方向上相对于在y方向上邻近的绝缘区GSa偏移。具体地说，绝缘区GSa可在第一分离区MS1与第二中心分离区MS2a之间在x方向上在两个或更多个不同位置交替地排列。在该情况下，绝缘区GSa可排列在第二区II中以邻近第一区I，并且可布置在第一区I与最靠近第一区I的栅极连接区GC之间。
参照图6B，按照相对于图3的实施例不同的方式，绝缘区GSb可在半导体装置100b中排列在其中上栅电极130S延伸不同长度的接触区CP(见图4B)的下部上。例如，参照图4B和图6B，绝缘区GSb可沿着y方向延伸，以与所述两个上栅电极130S中的下面一个(例如，与图3相比更靠近栅极连接区GC)的暴露的上表面重叠。绝缘区GSb可甚至排列在其中栅电极130在第二区II中形成台阶部分以邻近第一区I的区中。在这种情况下，绝缘区GSb可排列在第一区I与最靠近第一区I的栅极连接区GC之间。也就是说，绝缘区GSb的排列可在可排列在栅极连接区GC左侧上的范围内不同地改变，如在平面图中观看到的那样。
图7是根据示例实施例的半导体装置的示意性平面图。
参照图7，按照相对于图3的实施例不同的方式，第二辅助分离区MS2b可在半导体装置100c中的第二区II中按照一条直线形式延伸。另外，第二中心分离区MS2a的一些部分可从第一区I延伸至第二区II的一部分，并且第二区II中的第二中心分离区MS2a的其它部分可与从第一区I延伸的第二中心分离区MS2a分离预定间隔，以作为单个形式延伸。因此，栅极连接区GC可按照直线排列，例如，所有栅极连接区GC可在沿着y方向彼此隔开的同时沿着y方向对齐(俯视图中观看)，并且可仅排列在彼此邻近的第二中心分离区MS2a之间，例如，没有栅极连接区GC可在x方向上在第二辅助分离区MS2b的邻近部分之间对齐。
如上所述，在实施例中，第二分离区MS2a和MS2b的排列和栅极连接区GC的排列可不同地改变，并且可在考虑第二区II的大小、栅电极130的数量、栅电极130的堆叠的结构的高度等的情况下确定。
图8A和图8B分别是根据示例实施例的半导体装置的示意性平面图和剖视图。
参照图8A和图8B，在半导体装置100d中，一部分栅电极130可排列为在y方向上以及在x方向上具有台阶部分，以形成对应的接触区CP。半导体装置100d还可包括排列在栅电极130的台阶区(即，接触区CP)上的接触插塞MCP和连接至接触插塞MCP的布线层ML。
首先，按照相对于图3的实施例的不同方式，栅电极130可形成为使得至少一部分存储器栅电极130M和下栅电极130G在y方向上以及在x方向上具有台阶部分，以形成接触区CP。为了实现这种结构，除了上栅电极130S和下栅电极130G之外，至少一部分存储器栅电极130M可包括堆叠结构，例如，可由堆叠结构构成，每个堆叠结构包括特定数量的存储器栅电极130M，例如，四个电极，并且可形成堆叠结构之间的台阶部分。形成一个堆叠结构的四个存储器栅电极130M可排列为在y方向上相对于彼此具有台阶部分。此外，其中不连接接触插塞MCP的伪堆叠结构可布置在最上面的堆叠结构上。
根据接触区CP的排列方式，形成在作为单层连接的栅电极130上的接触插塞MCP中的至少一个可连接至上布线层ML。虽然未示出，但是上栅电极130S和下栅电极130G可电连接至布置在第一区I的另一侧上的另一第二区II中的接触插塞MCP和上布线层ML，例如，上栅电极130S和下栅电极130G可电连接至布置在第一区I的左侧(图8B中未示出)上的第二区II中的接触插塞MCP和上布线层ML。例如，就图8B中的下栅电极130G而言，下栅电极130G可不连接至绝缘区GS的右侧(即，通过绝缘区GS分离的区的右侧)上的接触插塞MCP，并且可连接至第一区I左侧上的接触插塞MCP。根据实施例，一部分存储器栅电极130M也可在另一侧(例如，第一区I的左侧)上的第二区II中布线，或者可在两侧上布线。
由于存储器栅电极130M作为单一形式通过栅极连接区GC连接，因此，即使形成了在y方向上具有台阶部分的接触区CP，存储器栅电极130M之一也可通过至少一个接触插塞MCP完全电连接至上布线层ML。因此，可进一步简化连接至存储器栅电极130M的布线结构。
接触插塞MCP和布线层ML可由导电材料制成。连接至沟道CH的沟道接触插塞CCP也可由导电材料制成。
图9是根据示例实施例的半导体装置的示意性剖视图。
参照图9，半导体装置200可包括存储器单元区CELL和***电路区PERI。存储器单元区CELL可布置在***电路区PERI的上端。在示例实施例中，存储器单元区CELL可布置在***电路区PERI的下端。
存储器单元区CELL可包括衬底101、堆叠在衬底101上的栅电极130、布置为穿过栅电极130的沟道CH以及穿过下栅电极130G的绝缘区GS，如以上参照图3至图4C的描述。存储器单元区CELL可具有根据各个实施例的结构，如以上参照图6A至图8B的描述。具体地说，存储器单元区CELL还可包括穿过衬底101以连接至***电路区PERI的穿通布线区160。
***电路区PERI可包括底部衬底201以及排列在底部衬底201上的电路元件220、电路接触插塞270和布线280。例如，如图9所示，存储器单元区CELL的衬底101可位于***电路区PERI的布线280上。
底部衬底201可具有在x方向和y方向上延伸的上表面。有源区可通过在底部衬底201中形成分离的隔离层限定。含杂质的源极/漏极区205可排列在有源区的一部分中。底部衬底201可包括半导体材料，例如，IV族半导体、III-V族化合物半导体或者II-VI族氧化物半导体。
电路元件220可包括平面晶体管。电路元件220中的每一个可包括电路栅极绝缘层222、间隔件层224和电路栅电极225。源极/漏极区205可排列在底部衬底201中的电路栅电极225的两侧上。
***区绝缘层290可布置在底部衬底201上的电路元件220上。电路接触插塞270可通过***区绝缘层290连接至源极/漏极区205。可通过电路接触插塞270将电信号施加至电路元件220。在未示出的区中，电路接触插塞270还可连接至电路栅电极225。布线280可连接至电路接触插塞270，并且可排列在多个层中。
半导体装置200可通过以下步骤制造：形成***电路区PERI；在***电路区PERI上形成存储器单元区CELL的衬底101；以及形成存储器单元区CELL。衬底101可具有与底部衬底201相同的大小，或者可形成为小于底部衬底201。
如图9所示，存储器单元区CELL的栅电极130可经布线层ML和接触插塞MCP电连接至***电路区PERI的电路元件220。通孔TV可通过穿通布线区160将存储器单元区CELL的布线层ML与***电路区PERI的布线280连接。例如，在沟道CH的第一侧(例如，图9中的沟道CH右侧)连接至接触区CP中的存储器栅电极130M的布线280可通过第一通孔TV电连接至***电路区PERI。在沟道CH的第二侧(例如，图9中的沟道CH左侧)的接触区CP中，连接至上栅电极130S和下栅电极130G的布线280可通过第二通孔TV电连接至***电路区PERI。在这种情况下，如图9所示，下栅电极130G可在其中不布置绝缘区GS的方向上连接至接触区CP中的接触插塞MCP，即，绝缘区GS和下栅电极130G与接触插塞MCP之间的连接可位于沟道CH的相对侧部上。在实施例中，存储器单元区CELL的两侧的接触区CP中的布线结构可不同地改变。
图10A至图15B是制造根据示例实施例的半导体装置的方法中的各阶段的示意性平面图和剖视图。图10A至图15B中的剖视图示出了对应于图4B或图4C的区。
参照图10A至图10C，绝缘区GS、牺牲层180和层间绝缘层120可交替地堆叠在衬底101上。可去除牺牲层180和层间绝缘层120的一部分以在x方向上将牺牲层180延伸不同的长度。
在形成牺牲层180的最下端之后，可执行图案化处理和沉积绝缘材料的处理以形成包括下绝缘层170的绝缘区GS，如图10C所示。绝缘区GS可按照在y方向上延伸的直线(例如，连续的直线)形式图案化，如图10A所示，或者可按照在y方向上彼此隔开的矩形的形式图案化，如图10B所示。在该情况下，矩形可包括图3的第一分离区MS1与第二分离区MS2a之间的区。
下绝缘层170可由相对于牺牲层180具有蚀刻选择性的材料形成。在示例实施例中，绝缘区GS可通过去除区中的牺牲层180和随后在其上形成层间绝缘层120而形成为层间绝缘层120的材料的一部分。例如，可例如通过图案化去除一部分最下面的牺牲层180，并且层间绝缘层120可形成在最下面的牺牲层180上，以覆盖最下面的牺牲层180的上表面和替代最下面的牺牲层180的去除的部分。在示例实施例中，通过去除区中的牺牲层180以及随后在其上形成层间绝缘层120，可将绝缘区GS形成为被形成来替代最下面的牺牲层180的去除的部分的层间绝缘层120的材料的一部分。在这种情况下，当上层间绝缘层120(例如，与绝缘区GS的上表面接触的层间绝缘层120)未单独受到平面化处理时，上层间绝缘层120可具有凹陷部分DP，如图10C所示。当在上层间绝缘层120上分别执行平面化处理时，可不形成凹陷部分DP。
牺牲层180可为将通过后续处理由栅电极130替代的一层。牺牲层180可由可相对于层间绝缘层120以蚀刻选择性蚀刻的材料形成。例如，层间绝缘层120可由氧化硅和氮化硅中的至少一个形成。牺牲层180可由与层间绝缘层120的材料不同的其它材料形成，例如，硅、氧化硅、碳化硅和氮化硅。在实施例中，层间绝缘层120的厚度可不都相同。例如，层间绝缘层120中的最下面的一个可形成为相对薄。层间绝缘层120中的最上面的一个可形成为相对厚。层间绝缘层120和牺牲层180的厚度和构成它们的层数可相对于图中所示的那些不同地改变。
可重复执行相对于牺牲层180的光刻工艺和蚀刻处理，以使得第二区II中的各牺牲层180中的上面部分比各牺牲层180中的下面部分延伸得更短。因此，各牺牲层180可形成为台阶形状。接着，其中牺牲层180比各牺牲层180中的上面部分延伸地更长的待暴露的区还可与将由牺牲层180形成的材料一起沉积。因此，牺牲层180的端部可形成为具有相对厚的厚度。接着，***区绝缘层190可形成为覆盖牺牲层180和层间绝缘层120的堆叠结构的上部。
参照图11A和图11B，可去除牺牲层180和层间绝缘层120的部分以形成上分离区SS。沟道CH可形成为穿过牺牲层180和层间绝缘层120的堆叠结构。
上分离区SS可在x方向上延伸，并且可从第一区I延伸至第二区II的一部分。可使用分离的掩模层暴露出其中形成有上分离区SS的区，并且可从最上面的部分去除预定数量的牺牲层180和层间绝缘层120。上分离区SS可比其中形成有图3的上栅电极130S的上部的区更向下延伸。绝缘材料可沉积在其中去除了牺牲层180和层间绝缘层120的区上，以形成上绝缘层103(见图4C)。例如，上绝缘层103可由相对于牺牲层180具有蚀刻选择性的材料形成，并且可由与层间绝缘层120相同的材料形成。
可通过各向异性地蚀刻牺牲层180和层间绝缘层120形成沟道CH，并且其可按照孔形形成。由于堆叠结构的高度，沟道CH的侧壁可不垂直于衬底101的上表面。在示例实施例中，沟道CH可形成为使一部分衬底101凹进。接着，外延层105、栅极电介质层145的至少一部分、沟道区140、沟道绝缘层150和沟道垫155可形成在沟道CH中。在该操作中，除沟道CH之外待布置的伪沟道也可与沟道CH一起形成。
外延层105可利用选择性外延生长(SEG)形成。外延层105可按照单层或多层形成。例如，外延层105可包括其中掺有或未掺有杂质的多晶硅、单晶硅、多晶锗或单晶锗。
栅极电介质层145可利用原子层沉积(ALD)或化学气相沉积(CVD)形成为具有均匀厚度。在该操作中，可形成栅极电介质层145的全部或一部分，并且在该操作中可形成沿着沟道CH垂直于衬底101延伸的一部分。沟道区140可形成在沟道CH中的栅极电介质层145上。沟道绝缘层150可形成为填充沟道CH，并且可由绝缘材料形成。根据实施例，导电材料可填充沟道区140的内部空间，而不是沟道绝缘层150。沟道垫155可由例如多晶硅的导电材料形成。
参照图12A和图12B，第一开口OP1和第二开口OP2可形成为穿过牺牲层180和层间绝缘层120的堆叠结构。
第一开口OP1和第二开口OP2可通过利用光刻工艺形成掩模层和各向异性地蚀刻堆叠结构而形成。第一开口OP1和第二开口OP2可按照在x方向上延伸的沟槽形式形成。第一开口OP1可在x方向上按照单一形式延伸。第二开口OP2可排列在第一开口OP1之间，并且可排列为在x方向上按照直线彼此隔开。在该操作中，衬底101可在第一开口OP1和第二开口OP2的下部上暴露。
参照图13A和图13B，牺牲层180可通过第一开口OP1和第二开口OP2去除。可利用例如湿蚀刻相对于层间绝缘层120选择性地去除牺牲层180。因此，可在层间绝缘层120之间形成多个侧向开口，并且沟道CH的栅极电介质层145的侧壁和绝缘区GS的侧表面可通过侧向开口暴露出来。在该操作中，在去除牺牲层180之后，层间绝缘层120的堆叠结构的稳定性可变差，但是堆叠结构可通过第二开口OP2之间的区更稳定地支承。
参照图14A和图14B，可通过在其中去除了牺牲层180的区中填充导电材料来形成栅电极130。例如，栅电极130可包括金属、多晶硅或金属硅化物材料。
第二开口OP2可与第一开口OP1一起提供用于形成栅电极130的材料的传递路径。即使第一开口OP1在y方向上的间隔距离相对长，栅电极130也可通过第二开口OP2有效地充电。栅极连接区GC可在在x方向上在直线上排列的第二开口OP2之间形成。在形成栅电极130之后，形成沉积在第一开口OP1和第二开口OP2中的栅电极130的材料可通过额外处理去除。
在该实施例中，由于绝缘区GS形成为与栅极连接区GC间隔开，因此即使在该操作中形成栅极连接区GC，也可防止在绝缘区GS的上部上相对于凹陷部分DP出现缺陷。
参照图15A和图15B，源极绝缘层107可形成在第一开口OP1和第二开口OP2中。第一开口OP1和第二开口OP2中的源极绝缘层107可按照间隔件的形式形成。也就是说，在沉积绝缘材料之后，可从第一开口OP1和第二开口OP2的下部去除形成在衬底101上的绝缘材料，以形成源极绝缘层107。
接着，如图4B和图4C所示，导电材料可沉积在源极绝缘层107上以形成源极导电层110，从而形成第一分离区MS1和第二分离区MS2a、MS2b。第一分离区MS1和第二分离区MS2a、MS2b可按照相同工艺形成，以具有相同结构。如上所述，例如，第一分离区MS1可用作共源极线CSL，并且第二分离区MS2a和MS2b可用作伪共源极线。
作为总结和回顾，可通过将栅极连接区布置为与绝缘区间隔开以与最下面的栅电极分离，来提供具有改进的可靠性的半导体装置。也就是说，半导体装置包括第一区I中的沟道CH与第二区II中的栅极连接区GC之间的绝缘区GS，从而例如在与栅极连接区GC相对的焊盘区(pad region)的一侧，连接至GSL(最下面的栅电极130)的接触插塞连接至与栅极连接区足够远离的区中的上布线结构。
本文公开了示例实施例，并且虽然采用了特定术语，但是仅按照一般和描述性含义使用和解释它们，而不是为了限制的目的。在一些情况下，本领域普通技术人员应该清楚，除非另有说明，否则随着本申请的提交，结合特定实施例描述的特征、特性和/或元件可单独使用或者与结合其它实施例描述的特征、特性和/或元件联合使用。因此，本领域技术人员应该理解，在不脱离如所附权利要求阐述的本发明的精神和范围的情况下，可作出各种形式和细节上的改变。

Claims (20)

1.一种半导体装置，包括：
具有第一区和第二区的衬底；
栅电极，其堆叠以在所述第一区中在垂直于所述衬底的上表面的第一方向上彼此隔开，所述栅电极在所述第二区中在垂直于所述第一方向的第二方向上延伸不同的长度；
第一分离区，其排列在所述第一区和所述第二区中，以穿过所述栅电极，以在所述第二方向上延伸，并且在垂直于所述第一方向和所述第二方向的第三方向上彼此隔开；
第二分离区，其排列在所述第一分离区之间，以穿过所述栅电极和在所述第二方向上延伸，所述第二分离区的一些部分在所述第二区中在所述第二方向上彼此隔开；以及
绝缘区，其在所述第三方向上延伸，以将所述栅电极中的至少一个分离为在所述第二方向上彼此邻近的两部分。
2.根据权利要求1所述的半导体装置，其中，所述第二分离区排列为在所述第二方向上彼此隔开，同时栅极连接区介于所述第二分离区之间，并且所述绝缘区与所述栅极连接区间隔开。
3.根据权利要求2所述的半导体装置，其中，所述绝缘区在所述第二区中，并且在所述第一区与所述栅极连接区中的最靠近所述第一区的栅极连接区之间。
4.根据权利要求1所述的半导体装置，其中，所述栅电极中的最下面的栅电极在所述第二方向上通过所述绝缘区分离，并且在所述第三方向上通过所述第二分离区中的一个第二分离区分离。
5.根据权利要求1所述的半导体装置，其中，所述绝缘区包括在所述第三方向上按照直线排列的多个绝缘区。
6.根据权利要求1所述的半导体装置，其中，所述绝缘区包括在所述第三方向上按照z字形图案排列的多个绝缘区。
7.根据权利要求1所述的半导体装置，其中，所述绝缘区的在所述第三方向上的侧表面与所述第一分离区和所述第二分离区中的至少一个接触。
8.根据权利要求1所述的半导体装置，其中，所述第二分离区在一对所述第一分离区之间在所述第三方向上彼此隔开以排列在多个行中。
9.根据权利要求1所述的半导体装置，其中，所述第二分离区包括：
第二中心分离区，其按照单一形式排列在所述第一区中，并且在所述第二区中排列为在直线上彼此隔开，以及
第二辅助分离区，其仅排列在所述第二区中，所述绝缘区在从所述第一区延伸的所述第一分离区与所述第二中心分离区之间。
10.根据权利要求1所述的半导体装置，其中，所述栅电极的下栅电极在所述第二方向上延伸得比所述栅电极的上栅电极更长，以提供接触区，并且所述半导体装置还包括连接至所述接触区中的所述栅电极的接触插塞。
11.根据权利要求10所述的半导体装置，其中：
所述衬底的所述第二区包括在所述第一区的相对侧部上的两个第二区，
所述绝缘区在所述两个第二区中的第一个上，并且
所述栅电极中的通过所述绝缘区分离的至少一个栅电极连接至所述两个第二区中的第二个上的与所述绝缘区间隔开的接触插塞。
12.根据权利要求10所述的半导体装置，其中，所述绝缘区在所述接触区中的至少一个的下部上。
13.根据权利要求1所述的半导体装置，其中，所述第一分离区和所述第二分离区具有相同的结构。
14.根据权利要求1所述的半导体装置，还包括上绝缘区，所述上绝缘区在所述第二方向上延伸以分离所述栅电极中的布置在所述栅电极的顶部的至少一个栅电极，并且与所述第二分离区的一部分按照直线布置。
15.根据权利要求14所述的半导体装置，其中，所述绝缘区具有在平面内与所述上绝缘区重叠的区。
16.一种半导体装置，包括：
存储器栅电极，其堆叠为在垂直于衬底的上表面的第一方向上彼此隔开，所述存储器栅电极在垂直于所述第一方向的第二方向上延伸不同的长度；
所述衬底与所述存储器栅电极之间的至少一个下栅电极；
第一分离区，其排列为穿过所述存储器栅电极和所述至少一个下栅电极，以在所述第二方向上延伸，并且在垂直于所述第一方向和所述第二方向的第三方向上彼此隔开；
第二分离区，其排列在所述第一分离区之间，以穿过所述存储器栅电极和所述至少一个下栅电极，以与所述第一分离区平行地延伸，并且排列为在所述第二方向上彼此隔开，同时栅极连接区在所述第二分离区之间；以及
绝缘区，其在所述第三方向上彼此邻近的所述第一分离区中的一个第一分离区与所述第二分离区中的一个第二分离区之间在所述第二方向上分离所述至少一个下栅电极。
17.根据权利要求16所述的半导体装置，其中，所述绝缘区与所述栅极连接区间隔开。
18.根据权利要求16所述的半导体装置，其中，所述至少一个下栅电极包括没有栅极连接区的两个或更多个子栅电极。
19.根据权利要求16所述的半导体装置，其中，所述至少一个下栅电极包括子栅电极，并且所述子栅电极中的至少一个是未施加电信号的伪子栅电极。
20.一种半导体装置，包括：
衬底上的一对分离区；
多个存储器栅电极，其在所述一对分离区之间堆叠为在垂直于所述衬底的上表面的第一方向上彼此隔开；以及
至少一个下栅电极，其位于所述衬底与所述多个存储器栅电极之间，并且位于所述一对分离区之间，
其中，所述至少一个下栅电极包括在垂直于所述第一方向的第二方向和第三方向上分离的多个子栅电极。
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