KR102031179B1 - 3차원 반도체 메모리 장치 및 그 제조 방법 - Google Patents
3차원 반도체 메모리 장치 및 그 제조 방법 Download PDFInfo
- Publication number
- KR102031179B1 KR102031179B1 KR1020120100516A KR20120100516A KR102031179B1 KR 102031179 B1 KR102031179 B1 KR 102031179B1 KR 1020120100516 A KR1020120100516 A KR 1020120100516A KR 20120100516 A KR20120100516 A KR 20120100516A KR 102031179 B1 KR102031179 B1 KR 102031179B1
- Authority
- KR
- South Korea
- Prior art keywords
- pattern
- layer
- epitaxial
- horizontal
- semiconductor
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 121
- 238000000034 method Methods 0.000 title claims description 53
- 238000004519 manufacturing process Methods 0.000 title abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 230000000149 penetrating effect Effects 0.000 claims abstract description 8
- 238000003860 storage Methods 0.000 claims description 40
- 238000005530 etching Methods 0.000 claims description 36
- 238000002161 passivation Methods 0.000 claims description 24
- 230000008569 process Effects 0.000 claims description 23
- 230000000903 blocking effect Effects 0.000 claims description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 13
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 3
- 230000001681 protective effect Effects 0.000 claims description 3
- 238000013500 data storage Methods 0.000 claims description 2
- 239000013078 crystal Substances 0.000 claims 3
- 239000010410 layer Substances 0.000 description 239
- 239000010408 film Substances 0.000 description 28
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 239000000463 material Substances 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 230000010354 integration Effects 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000011370 conductive nanoparticle Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
3차원 반도체 메모리 장치 및 그 제조 방법이 제공된다. 3차원 반도체 메모리 장치는 기판 상에 제1 방향으로 연장되어 적층된 절연막들; 절연막들 사이에 개재된 게이트 전극을 포함하는 수평 구조체들; 절연막들 및 수평 구조체들을 관통하는 반도체 기둥을 포함하는 수직 구조체들; 및 기판과 수직 구조체들 사이에 개재된 에피택시얼 패턴들을 포함하되, 에피택시얼 패턴들의 최소폭은 상기 수직 구조체들의 폭보다 작다.
Description
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 메모리 셀들이 수직적으로 적층된 구조의 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 메모리 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본원 발명이 해결하고자 하는 과제는 집적도 및 신뢰성이 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 과제는 집적도 및 신뢰성을 향상시킬 수 있는 3차원 반도체 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치는 기판 상에 제1 방향으로 연장되어 적층된 절연막들; 상기 절연막들 사이에 개재된 게이트 전극을 포함하는 수평 구조체들; 상기 절연막들 및 상기 수평 구조체들을 관통하는 반도체 기둥을 포함하는 수직 구조체들; 및 상기 기판과 상기 수직 구조체들 사이에 개재된 에피택시얼 패턴들을 포함하되, 상기 에피택시얼 패턴들의 최소폭은 상기 수직 구조체들의 폭보다 작다. 상기 수평 구조체들 중 최하부의 수평 구조체는 상기 에피택시얼 패턴들에 접하고, 상기 최하부의 수평 구조체는 리세스된 상기 에피택시얼 패턴들을 따라 볼록하게 배치될 수 있다. 상기 에피택시얼 패턴들은 리세스된 측벽을 가질 수 있다. 상기 수평 구조체들 중 최하부의 수평 구조체는 나머지 수평 구조체들보다 두껍고, 상기 에피택시얼 패턴들의 상부면은 상기 최하부의 수평 구조체의 상부면보다 높을 수 있다. 상기 수평 구조체들은 동일한 두께를 갖고, 상기 에피택시얼 패턴들은 아래에서 적어도 두 개의 층의 상기 수평 구조체들과 접할 수 있다.
상기 수평 구조체들 각각은 상기 게이트 전극과 상기 반도체 기둥 사이의 제1 및 제2 블로킹 절연막들을 포함하되, 상기 제1 및 제2 블로킹 절연막들은 실리콘 산화막 및 알루미늄 산화막을 포함할 수 있다. 상기 수직 구조체들 각각은 보호막, 전하 저장막, 및 터널 절연막을 포함하되, 상기 수평 구조체들은 상기 수직 구조체들의 전하 저장막과 접할 수 있다.
본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법은 기판 상에, 절연막들 및 희생막들이 교대로 반복적으로 적층된 몰드 구조체를 형성하는 단계; 상기 몰드 구조체를 관통하여 상기 기판을 노출하는 관통홀들을 형성하는 단계; 상기 관통홀들 내에 에피택시얼 층을 형성하는 단계; 상기 관통홀들 내에 반도체 기둥을 포함하는 수직 구조체들을 형성하는 단계; 상기 몰드 구조체를 복수 개로 분리시키는 제1 방향으로 연장된 트렌치를 형성하는 단계; 상기 트렌치에 의해 노출된 상기 희생막들을 제거하여 리세스 영역들을 형성하는 단계; 상기 리세스 영역들에 의해 노출된 상기 에피택시얼 층을 식각하여 리세스된 측벽을 갖는 에피택시얼 패턴을 형성하는 단계; 및 상기 리세스 영역들 내에 게이트 전극을 포함하는 수평 구조체들을 형성하는 단계를 포함하되, 적어도 한 층의 상기 수평 구조체들은 상기 에피택시얼 패턴과 접한다. 상기 에피택시얼 층을 형성하는 단계는 상기 관통홀들에 의해 노출된 상기 기판을 씨드(seed)로 하여 선택적 에피택시얼 공정을 수행하는 것을 포함하되, 상기 에피택시얼 층의 상부면은 최하부의 상기 수평 구조체들의 상부면보다 높게 형성될 수 있다. 상기 수직 구조체를 형성하는 단계는 상기 관통홀들 내에 보호막, 전하 저장막, 및 터널 절연막을 차례로 형성하는 것; 및 상기 터널 절연막 상에 상기 반도체 기둥을 형성하는 것을 포함할 수 있다.
상기 리세스 영역들을 형성하는 단계 후에, 상기 리세스 영역들에 의해 노출된 상기 보호막을 선택적으로 제거하여 상기 전하 저장막을 노출시키는 단계를 더 포함할 수 있다. 상기 전하 저장막을 노출시키는 단계 및 상기 에피택시얼 패턴을 형성하는 단계는 동일한 식각 공정을 통해 동시에 수행될 수 있다. 상기 에피택시얼 층과 접하는 상기 희생막은 나머지 희생막들에 대하여 식각 선택비를 갖는 물질을 포함하고, 상기 리세스 영역들을 형성하는 단계, 상기 전하 저장막을 노출시키는 단계, 및 상기 에피택시얼 패턴을 형성하는 단계는 동일한 식각 공정을 통해 동시에 수행될 수 있다. 상기 에피택시얼 패턴과 접하는 상기 수평 구조체의 상기 게이트 전극들 사이의 간격은 상기 수직 구조체들의 폭보다 작을 수 있다. 상기 수직 구조체들 각각은 전하 저장막 및 터널 절연막을 포함하고, 상기 수평 구조체들 각각은 블로킹 절연막을 포함할 수 있다.
본 발명의 실시예들에 따르면, 기판과 수직 구조체들을 연결하는 에피택시얼 패턴은 리세스된 측벽을 갖는다. 그에 따라, 상기 에피택시얼 패턴들에 접하는 최하부의 수평 구조체는 리세스된 측벽의 프로파일을 따라 안쪽으로 볼록한 형태로 배치될 수 있다. 상기 에피택시얼 패턴의 최소폭은 상기 수직 구조체들의 폭보다 작게 형성됨으로써, 그들과 접하는 상기 수평 구조체를 형성하는 과정에서 마진을 확보할 수 있어, 고신뢰성의 3차원 반도체 메모리 장치를 구현할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 구조를 나타내는 사시도이다.
도 3 내지 도 14는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내는 단면도들이다.
도 15는 일반적인 기술에 따른 3차원 반도체 메모리 장치를 나타내는 단면도이다.
도 16은 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내는 단면도이다.
도 17은 본 발명의 또 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내는 단면도이다.
도 18은 본 발명의 기술적 사상에 기초한 반도체 기억 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도 이다.
도 19는 본 발명의 기술적 사상에 기초한 반도체 기억 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도 이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 구조를 나타내는 사시도이다.
도 3 내지 도 14는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내는 단면도들이다.
도 15는 일반적인 기술에 따른 3차원 반도체 메모리 장치를 나타내는 단면도이다.
도 16은 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내는 단면도이다.
도 17은 본 발명의 또 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내는 단면도이다.
도 18은 본 발명의 기술적 사상에 기초한 반도체 기억 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도 이다.
도 19는 본 발명의 기술적 사상에 기초한 반도체 기억 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도 이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 셀 어레이 영역, 주변회로 영역, 및 연결 영역을 포함할 수 있다. 셀 어레이 영역에는, 복수의 메모리 셀들 및 메모리 셀들로의 전기적 연결을 위한 비트라인들 및 워드라인들이 배치된다. 주변 회로 영역에는 메모리 셀들을 구동하고 메모리 셀들에 저장된 데이터를 판독하는 주변 회로들이 형성될 수 있다. 구체적으로, 주변 회로 영역(C/P)에는 워드라인 드라이버(driver), 센스 앰프(sense amplifier), 로우(row) 및 칼럼(column) 디코더들 및 제어 회로들이 배치될 수 있다. 연결 영역은 셀 어레이 영역과 주변 회로 회로 영역 사이에 배치될 수 있으며, 여기에는 워드 라인들과 주변 회로들을 전기적으로 연결하는 배선 구조체가 배치될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 일 실시예에 따른 3차원 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 비트 라인(BL) 및 공통 소오스 라인(CSL)과 비트라인(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 공통 소오스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소오스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 구조를 나타내는 사시도이다.
도 2를 참조하면, 기판(100) 상에 절연막들(111) 및 수평 구조체들(150)이 교대로 반복적으로 형성된 전극 구조체(115)가 배치된다. 상기 절연막들(111) 및 상기 수평 구조체들(150)은 제1 방향으로 연장될 수 있다. 상기 절연막들(111)은 일례로 실리콘 산화막일 수 있으며, 상기 절연막들(111) 중 최하부의 절연막(111a)은 나머지 절연막들(111)보다 얇은 두께를 가질 수 있다. 상기 수평 구조체들(150) 각각은 제1 및 제2 블로킹 절연막들(142, 143) 및 게이트 전극(145)을 포함할 수 있다. 상기 전극 구조체(115)는 복수 개로 제공되며, 복수 개의 상기 전극 구조체들(115)은 상기 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 상기 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 상기 복수 개의 전극 구조체들(115) 사이에는 이들을 이격시키는 트렌치들(140)이 상기 제1 방향으로 연장될 수 있다. 상기 트렌치들(140)에 의해 노출된 상기 기판(100) 내에는 고농도로 도핑된 불순물 영역들이 형성되어 공통 소스 라인(CSL)이 배치될 수 있다. 도시하지 않았으나, 상기 트렌치들(140)을 채우는 분리 절연막들이 더 배치될 수 있다.
상기 전극 구조체(115)를 관통하는 수직 구조체들(130)이 배치될 수 있다. 일례로, 상기 수직 구조체들(130)은 평면적 관점에서, 상기 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 상기 수직 구조체들(130)은 상기 제2 방향으로 정렬되되, 상기 제1 방향으로 지그재그 형태로 배치될 수도 있다. 상기 수직 구조체들(130) 각각은 보호막(124), 전하 저장막(125), 터널 절연막(126), 및 반도체 기둥(127)을 포함할 수 있다. 일례로, 상기 반도체 기둥(127)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 상기 반도체 기둥(127)의 내부를 채우는 매립막(128)이 더 배치될 수 있다. 상기 반도체 기둥(127)의 상부에는 드레인 영역(D)이 배치되고, 상기 드레인 영역(D) 상에 도전 패턴(129)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 상기 비트 라인(BL)은 상기 수평 전극들(150)과 교차하는 방향, 예를 들어 상기 제2 방향으로 연장될 수 있다. 일례로, 상기 제2 방향으로 정렬된 상기 수직 구조체들(130)은 하나의 상기 비트 라인(BL)에 연결될 수 있다.
상기 수평 구조체들(150)에 포함된 상기 제1 및 제2 블로킹 절연막들(142, 143) 및 상기 수직 구조체들(130)에 포함된 상기 전하 저장막(125) 및 상기 터널 절연막(126)은 3차원 반도체 메모리 장치의 정보 저장 요소로 정의될 수 있다. 즉, 상기 정보 저장 요소 중 일부는 상기 수직 구조체들(130)에 포함되고, 나머지 일부는 상기 수평 구조체들(150)에 포함될 수 있다. 본 발명의 실시예들에 따르면, 상기 정보 저장 요소 중 상기 전하 저장막(125) 및 상기 터널 절연막(126)은 상기 수직 구조체들(130)에 포함되고, 상기 제1 및 제2 블로킹 절연막들(142, 143)은 상기 수평 구조체들(150)에 포함될 수 있다.
상기 기판(100) 및 상기 수직 구조체들(130) 사이에 에피택시얼 패턴들(122)이 배치될 수 있다. 상기 에피택시얼 패턴들(122)은 상기 기판(100)과 상기 수직 구조체들(130)을 연결한다. 상기 에피택시얼 패턴들(122)은 적어도 한 층의 상기 수평 구조체들(150)과 접할 수 있다. 즉, 도 2에 도시된 것처럼, 상기 에피택시얼 패턴들(122)은 최하부의 상기 수평 구조체(150a)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 상기 에피택시얼 패턴들(122)은 복수 개의 층, 예를 들어 두 개의 층의 상기 수평 구조체들(150)과 접하도록 배치될 수도 있으며, 이는 도 16에서 설명한다. 한편, 도 2에 도시된 것처럼, 상기 에피택시얼 패턴들(122)이 상기 최하부의 수평 구조체(150a)와 접하도록 배치되는 경우, 상기 최하부의 수평 구조체(150a)는 나머지 상기 수평 구조체들(150)보다 두껍게 배치될 수 있다. 상기 에피택시얼 패턴들(122)에 접하는 상기 최하부의 수평 구조체(150a)는 도 1에서 설명한 3차원 반도체 메모리 장치의 셀 어레이의 접지 선택 라인(GSL)에 해달할 수 있으며, 상기 수직 구조체들(130)에 접하는 나머지 상기 수평 구조체들(150)은 복수 개의 워드 라인들(WL0-WL3)에 해당할 수 있다.
상기 에피택시얼 패턴들(122) 각각은 리세스된 측벽(122a)을 갖는다. 그에 따라, 상기 에피택시얼 패턴들(122)에 접하는 상기 최하부의 수평 구조체(150a)는 리세스된 측벽(122a)의 프로파일을 따라 배치된다. 즉, 상기 최하부의 수평 구조체(150a)는 상기 에피택시얼 패턴들(122)의 리세스된 측벽(122a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다. 상기 에피택시얼 패턴들(122)의 최소폭(W2)은 상기 수직 구조체들(130)의 폭(W1)보다 작을 수 있다. 본 발명의 실시예들에 따르면, 상기 에피택시얼 패턴들(122)이 안쪽으로 리세스된 측벽(122a)을 가짐에 따라, 그들과 접하는 상기 수평 구조체(150a)를 형성하는 과정에서 마진을 확보할 수 있어, 고신뢰성의 3차원 반도체 메모리 장치를 구현할 수 있다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 통해 얻어지는 3차원 반도체 메모리 장치에 대해 보다 구체적으로 설명한다.
도 3 내지 도 13은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 나타내는 단면도들이다.
도 3을 참조하면, 기판(100) 상에 몰드 구조체(110; mold stack structure)가 형성될 수 있다.
상기 기판(100)은 반도체 특성을 갖는 물질들, 절연성 물질들, 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들면, 상기 기판(100)은 실리콘 웨이퍼일 수 있다. 일 실시예에 따르면, 상기 기판(100) 내에 제 1 도전형의 불순물을 도핑하여 웰 영역(미도시)이 형성될 수 있다.
상기 몰드 구조체(110)는 복수의 절연막들(111) 및 복수의 희생막들(112)을 포함할 수 있다. 상기 절연막들(111) 및 상기 희생막들(112)은 교대로 그리고 반복적으로 적층될 수 있다. 상기 희생막들(112)은 상기 절연막들(111)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 즉, 소정의 식각 레서피를 사용하여 상기 희생막들(112)을 식각하는 과정에서, 상기 희생막들(112)은 상기 절연막들(111)의 식각을 최소화하면서 선택적으로 식각될 수 있는 물질로 형성될 수 있다. 상기 절연막들(111)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지일 수 있으며, 상기 희생막들(112)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 상기 절연막들(111)과 다른 물질일 수 있다. 아래에서는, 본 발명의 기술적 사상에 대한 보다 쉬운 이해를 위해, 상기 절연막들(111)은 실리콘 산화막이고 상기 희생막들(112)은 실리콘 질화막인 실시예를 예시적으로 설명한다.
일 실시예에 따르면, 상기 희생막들(112)의 두께는 모두 동일하지 않을 수 있다. 일례로, 상기 희생막들 중 최하부의 희생막(112a)은 나머지 희생막들보다 두껍게 형성될 수 있다. 상기 최하부의 희생막(112a)은 도 1에서 설명한 접지 선택 라인(GSL)이 형성될 영역으로 정의될 수 있다. 상기 절연막들(111)의 두께는 모두 동일하지 않을 수 있다. 일례로, 상기 절연막들 중 최하부의 절연막(111a)은 나머지 절연막들 및 상기 희생막들(112)보다 얇은 두께로 형성될 수 있다. 다만, 상기 절연막들(111) 및 희생막들(112)의 두께는 도시된 것으로부터 다양하게 변형될 수 있으며, 상기 몰드 구조체(110)를 구성하는 막들의 층수 역시 다양하게 변형될 수 있다. 상기 절연막들(111) 및 상기 희생막들(112)은 예를 들어, 화학적 기상 증착(CVD) 방법에 의하여 형성될 수 있다. 상기 최하부의 절연막(111a)은 열산화 공정에 의하여 형성될 수 있다.
도 4를 참조하면, 상기 몰드 구조체(110)를 관통하여, 상기 기판(100)을 노출하는 관통홀들(120)이 형성될 수 있다. 상기 관통홀들(120)을 형성하는 것은 교대로 적층된 상기 절연막들(111) 및 상기 희생막들(112)을 이방성 식각하여 상기 기판(100)의 상부면을 노출시키는 것을 포함할 수 있다. 이후의 공정에서, 상기 관통홀들(120) 내에는 도 2에서 설명한 에피택시얼 패턴들(도 2의 122) 및 수직 구조체들(도 2의 130)이 형성된다. 도 2를 함께 참조하면, 상기 관통홀들(120)은 제1 방향 및 제2 방향을 따라 매트릭스 형태로 형성될 수 있다. 이와는 달리, 상기 관통홀들(120)은 상기 제1 방향으로 지그재그로 형성될 수도 있다. 상기 제1 및 제2 방향은 각각 도 2의 x, y축에 해당할 수 있다.
도 5를 참조하면, 상기 관통홀들(120)의 일부를 채우는 에피택시얼 층(121)을 형성할 수 있다. 상기 에피택시얼 층(121)은 상기 관통홀들(121) 내에서, 노출된 상기 기판(100)을 씨드(seed)로 하여 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 방법으로 형성될 수 있다. 이에 따라, 상기 기판(100)이 예를 들어 단결정 실리콘인 경우, 상기 에피택시얼 층(121)은 단결정 실리콘으로 형성될 수 있다. 상기 에피택시얼 층(121)은 상기 관통홀들(120)에 의해 노출된 상기 최하부의 희생막(112a)의 측벽을 덮도록 형성될 수 있다. 즉, 상기 에피택시얼 층(121)의 상부면은 상기 최하부의 희생막(112a)의 상부면과 같거나 높게 형성될 수 있다. 일례로, 상기 에피택시얼 층(121)의 상부면은 상기 최하부의 희생막(112a)의 상부면보다 높고, 상기 최하부의 희생막(112a) 바로 위의 상기 절연막(111)의 상부면보다 낮게 형성될 수 있다.
도 6을 참조하면, 상기 에피택시얼 층(121) 상에 보호막(124)이 형성될 수 있다. 상기 보호막(124)은 예를 들어 실리콘 산화막을 포함할 수 있다. 상기 보호막(124)은 상기 에피택시얼 층(121)이 형성된 상기 관통홀들(120) 내에 컨포멀하게 증착될 수 있다. 상기 보호막(124)은 이후에 형성되는 전하 저장막(125)을 보호하는 기능을 수행할 수 있다. 일례로 상기 보호막(124)은 원자층 증착 방법으로 형성될 수 있다. 상기 보호막(124) 상에 전하 저장막(125)이 형성될 수 있다. 상기 전하 저장막(125)은 전하 트랩막 또는 도전성 나노 입자를 포함하는 절연막일 수 있다. 상기 전하 트랩막은 예를 들면 실리콘 질화막을 포함할 수 있다. 이어서, 상기 전하 저장막(125) 상에 터널 절연막(126)이 형성될 수 있다. 상기 터널 절연막(126)은 단층막 또는 복수의 박막들로 구성되는 다층막일 수 있다. 상기 터널 절연막(126)은 예를 들어 실리콘 산화막일 수 있다. 상기 전하 저장막(125) 및 상기 터널 절연막(126)은 일례로 ALD 방법으로 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 전하 저장막(125) 및 상기 터널 절연막(126)이 상기 관통홀들(120) 내에 형성됨으로써, 3차원 반도체 메모리 장치의 수직적 높이(Vertical scale)를 낮출 수 있다.
도 7을 참조하면, 상기 터널 절연막(126) 상에 반도체 기둥(127)이 형성될 수 있다. 상기 반도체 기둥(127)은 단일막 또는 복수의 박막들로 구성되는 다층막일 수 있다. 일례로, 상기 반도체 기둥(127)을 형성하는 것은 상기 터널 절연막(126) 상에 제1 반도체막을 형성하고, 이를 이방성 식각하여 상기 에피택시얼 층(121)을 노출시키는 것을 포함할 수 있다. 이 때, 상기 제1 반도체막은 상기 터널 절연막(126)의 측벽에 잔존하도록 형성되고, 상기 제1 반도체막 상에 제2 반도체막을 형성함으로써, 상기 반도체 기둥(127)을 형성할 수 있다. 일례로, 상기 반도체 기둥(127)의 하부면은 상기 에피택시얼 층(121)의 상부면과 공면을 이룰 수 있으며, 다른 예로 도 7에 도시된 것처럼, 상기 반도체 기둥(127)의 하부면이 상기 에피택시얼 층(121)의 상부면보다 낮게 형성될 수도 있다. 상기 반도체 기둥(127)은 ALD 방법으로 형성될 수 있다. 상기 반도체 기둥(127)은 비정질 실리콘막일 수 있다. 다른 예로, 열처리 공정이 수행되어, 상기 반도체 기둥(127)은 폴리 실리콘막 또는 결정질 실리콘막으로 변화될 수 있다. 일 실시예에 따르면, 상기 반도체 기둥(127)은 상기 관통홀들(120)을 완전히 채우지 않도록 형성되고, 상기 반도체 기둥(127) 상에 상기 관통홀들(120)을 완전하게 채우는 매립막(128)을 더 형성할 수 있다. 그 후, 상기 반도체 기둥(127) 및 상기 매립막(128)은 평탄화되어, 최상층의 상기 절연막(111)이 노출될 수 있다. 다른 예로, 상기 반도체 기둥(127)은 상기 관통홀들(120)을 완전히 채우도록 형성될 수도 있다. 이 경우, 상기 매립막(128)은 생략될 수 있다.
이로써, 상기 관통홀들(120) 내에 차례로 형성된 상기 보호막(124), 상기 전하 저장막(125), 상기 터널 절연막(126), 상기 반도체 기둥(127), 및 상기 매립막(128)을 포함하는 수직 구조체들(130)이 형성될 수 있다. 상기 수직 구조체들(130)은 상기 에피택시얼 층(121)에 의해 상기 기판(100)과 연결된다.
도 8을 참조하면, 상기 반도체 기둥(127) 및 상기 매립막(128)의 상부가 리세스되어, 최상층의 상기 절연막(111)의 상부면보다 낮게 형성될 수 있다. 상기 반도체 기둥(127) 및 상기 매립막(128)이 리세스된 상기 관통홀들(120) 내에 도전 패턴들(129)이 형성될 수 있다. 상기 도전 패턴들(129)은 도핑된 폴리 실리콘 또는 금속일 수 있다. 상기 도전 패턴들(129) 내에 불순물 이온이 주입되어, 드레인 영역(D)이 형성될 수 있다. 상기 불순물 이온은 예를 들면 N형일 수 있다.
상기 몰드 구조체(110)를 복수 개로 분리시키는 트렌치(140)가 형성될 수 있다. 상기 트렌치(140)는 상기 수직 구조체들(130) 사이에 형성될 수 있다. 상기 트렌치(140)를 형성하는 것은 상기 절연막들(111) 및 상기 희생막들(112)을 연속적으로 패터닝하여 상기 기판(100)을 노출시키는 것을 포함할 수 있다. 상기 트렌치(140)는 상기 제1 방향(도 2의 x축 방향)으로 연장되어 형성됨으로써, 상기 몰드 구조체(110)를 복수 개로 분리시킬 수 있다. 이로써, 상기 몰드 구조체(110)는 복수 개로 제공될 수 있으며, 상기 복수 개의 몰드 구조체들(110)은 상기 제2 방향(도 2의 y축 방향)으로 서로 마주보며 이격되도록 형성될 수 있다.
도 9를 참조하면, 상기 트렌치(140)에 노출된 상기 희생막들(도 8의 112)을 선택적으로 제거하여 리세스 영역들(141)을 형성할 수 있다. 상기 리세스 영역들(141)은 상기 희생막들(112)이 제거된 영역에 해당되며, 상기 수직 구조체들(130) 및 상기 절연막들(111)에 의하여 정의된다. 상기 리세스 영역들(141) 중 최하부의 리세스 영역(141a)은 상기 최하부의 희생막(도 8의 112a)이 제거된 영역으로 정의되며, 상기 에피택시얼 층(121)을 노출시킬 수 있다. 일례로, 상기 희생막들(112)이 실리콘 질화막 또는 실리콘 산질화막을 포함하는 경우, 상기 희생막들(112)을 제거하는 것은 인산을 포함하는 식각 용액을 사용하여 수행될 수 있다. 상기 리세스 영역들(141)을 형성하는 것은 상기 보호막(124)이 노출될 때까지 식각하는 것을 포함할 수 있다. 즉, 상기 보호막(124)은 상기 희생막들(112)의 제거를 위한 식각 용액에 의하여 상기 전하 저장막(125)이 손상되는 것을 방지할 수 있다.
그 후, 상기 리세스 영역들(141)에 의해 노출된 상기 보호막(124)을 선택적으로 제거할 수 있다. 이에 따라 상기 전하 저장막(125)의 일부가 노출될 수 있다. 상기 보호막(124)을 선택적으로 제거하는 것은 상기 전하 저장막(125)에 대하여 식각 선택비를 갖는 식각 레서피를 이용하여 식각하는 것을 포함할 수 있다. 일 실시예에 따르면, 상기 보호막(124)을 선택적으로 제거하는 과정에서, 상기 최하부의 리세스 영역(141a)에 의해 노출된 상기 에피택시얼 층(121)은 식각되지 않을 수 있다. 즉, 상기 보호막(124)이 예를 들어 실리콘 산화막이고, 상기 에피택시얼 층(121)이 실리콘인 경우, 실리콘 산화막 만을 선택적으로 식각하는 식각 레서피를 사용하여 상기 보호막(124)을 제거할 수 있다. 일례로, 상기 보호막(124)은 불산을 포함하는 식각 용액에 의해 제거될 수 있다.
도 10를 참조하면, 노출된 상기 에피택시얼 층(도 9의 121)을 선택적으로 식각하여, 리세스된 측벽(122a)을 갖는 에피택시얼 패턴들(122)을 형성할 수 있다. 상기 에피택시얼 패턴들(122)을 형성하는 것은 상기 최하부의 리세스 영역(141a)에 의해 노출된 상기 에피택시얼 층(121)의 측벽을 일부 식각하는 것을 포함할 수 있다. 상기 식각 공정은, 상기 전하 저장막(125)에 대한 식각 선택비를 이용함으로써, 상기 에피택시얼 층(121)을 식각하되, 노출된 상기 전하 저장막(125)은 식각되지 않도록 할 수 있다. 상기 식각 공정은 습식 식각 또는 건식 식각을 포함할 수 있다. 일례로, 습식 식각을 이용하면, 등방성 식각의 결과로 상기 에피택시얼 패턴들(122)의 리세스된 측벽(122a)은 라운드된 형태를 가질 수 있다. 이로써, 상기 에피택시얼 패턴들(122)은 그 최소폭(W2)이 상기 수직 구조체들(130) 및 상기 관통홀들(120)의 폭(W1)보다 작게 형성될 수 있다.
다른 실시예에 따르면, 도 9에서 설명한 상기 보호막(124)을 선택적으로 제거하는 단계와 상기 에피택시얼 패턴들(122)을 형성하는 단계는 동일한 식각 공정으로 동시에 수행될 수도 있다. 즉, 상기 보호막(124)이 예를 들어 실리콘 산화막이고, 상기 에피택시얼 층(121)이 실리콘인 경우, 실리콘 산화막과 실리콘을 동시에 식각할 수 있는 식각 레서피를 이용하여, 상기 보호막(124)을 제거하는 과정에서 리세스된 측벽(122a)을 갖는 상기 에피택시얼 패턴들(122)을 형성할 수 있다. 이 경우에도, 상기 전하 저장막(125)에 대하여 식각 선택비를 갖는 식각 레서피를 이용함으로써, 상기 전하 저장막(125)은 식각되지 않도록 할 수 있다. 일례로, 상기 에피택시얼 패턴들(122)을 형성하는 것은 O3HF, SC1, 또는 암모니아 등을 이용하는 습식 식각, 또는 Gas를 이용한 건식 식각하는 것을 포함할 수 있다.
또 다른 실시예에 따르면, 도 9에서 설명한 상기 리세스 영역들(141)을 형성하는 단계 및 상기 에피택시얼 패턴들(122)을 형성하는 단계는 동일한 식각 공정으로 동시에 수행될 수도 있다. 이 경우, 도 3에 따라 상기 절연막들(111) 및 상기 희생막들(112)을 교대로 반복적으로 형성하는 단계에서, 상기 최하부의 희생막(112a)과 나머지 상기 희생막들(112)은 서로 다른 식각 선택비를 갖는 물질로 형성된다. 즉, 상기 희생막들(112) 중 상기 에피택시얼 voxjsemf(122)에 접하는 상기 최하부의 희생막(112a)과, 상기 수직 구조체들(130)에 접하는 나머지 상기 희생막들(112)은 식각 속도가 서로 다른 물질로 형성될 수 있다. 일례로, 상기 최하부의 희생막(112a)을 포함하는 상기 희생막들(112)은 모두 실리콘 질화물을 포함하되, 상기 최하부의 희생막(112a)은 나머지 상기 희생막들(112)보다 질화물의 비율이 더 높은 실리콘 질화물(N-rich SiN)을 포함할 수 있다. 그에 따라, 상기 희생막들(112)을 제거하여 리세스 영역들(141)을 형성하는 단계에서, 상기 최하부의 희생막(112a)이 더 빠른 속도로 제거됨에 따라, 노출된 상기 에피택시얼 층(도 9의 121)이 함께 식각되어 리세스된 측벽(122a)을 갖는 상기 에피택시얼 패턴들(122)이 동시에 형성될 수 있다. 상기 식각 공정은 일례로 인산을 포함하는 식각 용액을 이용할 수 있다. 이 과정에서, 상기 리세스 영역들(141)에 의해 노출된 상기 보호막(124)이 함께 제거될 수도 있으며, 결과적으로 상기 리세스 영역들(141)을 형성하는 단계, 상기 보호막(124)을 선택적으로 제거하는 단계, 및 상기 에피택시얼 패턴들(122)을 형성하는 단계는 동일한 식각 공정으로 동시에 수행될 수 있다.
도 11을 참조하면, 상기 리세스 영역들(도 10의 141)을 채우는 제1 및 제2 블로킹 절연막들(142, 143)을 차례로 형성할 수 있다. 상기 제1 및 제2 블로킹 절연막들(142, 143)은 노출된 상기 리세스 영역들(141) 및 상기 트렌치(140)를 따라 컨포멀하게 증착될 수 있다. 일례로, 상기 제1 블로킹 절연막(142)은 실리콘 산화막일 수 있고, 상기 제2 블로킹 절연막(143)은 알루미늄 산화막일 수 있다. 다만, 이들의 적층 순서는 다양할 수 있으며, 이에 한정되지 않는다. 상기 제1 및 제2 블로킹 절연막들(142, 143)은 원자층 증착 방법으로 형성될 수 있다. 한편, 상기 최하부의 리세스 영역(141a)에도, 상기 에피택시얼 패턴들(122)의 리세스된 측벽(122a)을 따라 상기 제1 및 제2 블로킹 절연막들(142, 143)이 컨포멀하게 증착될 수 있다. 그 결과, 상기 에피택시얼 패턴들(122)에 접하는 상기 제1 및 제2 블로킹 절연막들(142, 143)은 안쪽으로 볼록한 형태를 가질 수 있다.
도 12를 참조하면, 상기 제2 블로킹 절연막(143) 상에 전극막(144)을 형성할 수 있다. 상기 전극막(144)은 노출된 상기 리세스 영역들(도 11의 141) 및 상기 트렌치(도 11의 140)를 따라 컨포멀하게 증착될 수 있다. 일례로, 전극막(144)은 상기 리세스 영역들(141)을 완전히 채우되, 상기 트렌치(140)는 완전히 채우지 않을 수 있다. 상기 전극막(144)은 도핑된 폴리실리콘막, 금속막(예를 들면, 텅스텐) 또는 금속 질화막 중의 적어도 하나를 포함할 수 있다. 다른 실시예에 따르면, 상기 전극막(144)을 형성하기 전에 배리어 금속막(미도시)을 더 형성할 수 있다. 상기 배리어 금속막은 도핑된 폴리실리콘막, 금속막(예를 들면, 텅스텐) 또는 금속 질화막 중의 적어도 하나를 포함할 수 있다.
도 13을 참조하면, 상기 리세스 영역들(도 11의 141)의 외부, 즉 상기 트렌치(도 11의 140)에 형성된 상기 전극막(도 12의 144)이 제거될 수 있다. 일례로, 상기 전극막(144)은 등방성 식각 공정으로 제거될 수 있다. 그 결과, 상기 리세스 영역들(141) 내에 국소적으로 게이트 전극(145)이 형성될 수 있다. 다른 실시예로, 상기 전극막(144)을 형성하기 전에 상기 배리어 금속막을 더 형성한 경우, 상기 트렌치(140)에 형성된 상기 배리어 금속막도 함께 제거됨으로써, 상기 리세스 영역들(141) 내에 배리어 금속(미도시)이 형성될 수 있다. 이로써, 상기 제1 및 제2 블로킹 절연막들(142, 143) 및 상기 게이트 전극(145)를 포함하는 수평 구조체들(150)이 형성될 수 있다. 상기 최하부의 리세스 영역(도 11의 141a) 내에 형성된 최하부의 수평 구조체(150a)는 상기 에피택시얼 패턴들(122)의 리세스된 측벽(122a)을 따라 형성되어, 안쪽으로 볼록한 형태를 가질 수 있다.
이어서, 상기 트렌치(140)에 의해 노출된 상기 기판(100)에 고농도의 불순물 이온이 제공되어 불순물 영역이 형성될 수 있다. 상기 불순물 영역은 공통 소스 라인(CSL)으로 정의될 수 있다.
도 14를 참조하면, 상기 트렌치(도 13의 140)를 채우는 분리 절연막(155)이 더 형성될 수 있다. 상기 분리 절연막(155)은 상기 트렌치(140)를 따라 상기 제1 방향으로 연장될 수 있다. 이 후, 도 2를 함께 참조하면, 상기 제2 방향으로 정렬된 상기 수직 구조체들(130)은 하나의 비트 라인(BL)에 공통으로 연결될 수 있다.
본 실시예들에 따른 3차원 반도체 메모리 장치는 상기 기판(100) 및 상기 수직 구조체들(130) 사이에 개재되어 이들을 연결하는 상기 에피택시얼 패턴들(122)이 리세스된 측벽(122a)을 가진다. 상기 에피택시얼 패턴들(122)의 최소폭(W2)은 상기 수직 구조체들(130)의 폭(W1)보다 작다. 그에 따라, 상기 에피택시얼 패턴들(122)에 접하는 상기 최하부의 수평 구조체(150a)는 상기 에피택시얼 패턴들(122)의 리세스된 측벽(122a)을 따라 안쪽으로 볼록한 형태로 형성될 수 있다. 그 결과, 상기 최하부의 수평 구조체(150a)의 상기 게이트 전극(145a)은 나머지 상기 게이트 전극들(145)과 같거나 더 안쪽으로 파고든 형태로 형성될 수 있다. 즉, 단면적 관점에서, 상기 에피택시얼 패턴(122)을 사이에 둔 상기 게이트 전극들(145a) 사이의 간격(W3)은 상기 수직 구조체들(130)의 폭(W1)보다 같거나 작게 형성될 수 있다. 이를 일반적인 기술에 따른 3차원 반도체 메모리 장치와 비교하면 다음과 같다.
도 15는 일반적인 기술에 따른 3차원 반도체 메모리 장치를 나타내는 단면도이다.
도 15를 참조하여, 일반적인 기술에 따르면, 단면적 관점에서, 상기 에피택시얼 패턴(122)을 사이에 둔 상기 게이트 전극들(145a) 사이의 간격(W4)은 상기 수직 구조체들(130)의 폭(W1)보다 크다. 이는 상기 에피택시얼 패턴들(122)과 상기 보호막(124)이 서로 다른 물질로 형성됨에 따라, 도 9에서 설명한 노출된 상기 보호막(124)을 제거하여 상기 전하 저장막(125)을 노출시키는 단계에서, 상기 에피택시얼 패턴들(122)은 식각되지 않음에 기인한 것이다. 그에 따라, 상기 최하부의 게이트 전극(145a)은 나머지 상기 게이트 전극들(145)보다 형성될 수 있는 공간이 줄어들어, 상기 최하부의 게이트 전극(145a)을 증착하는 과정에서 불량이 발생할 수 있다. 도 14를 함께 참조하여, 본 말명의 실시예들은 상기 에피택시얼 패턴들(122)이 리세스된 측벽(122a)을 갖도록 추가적인 식각 공정을 수행함으로써, 이러한 문제점을 개선할 수 있으며, 그 결과 고신뢰성을 갖는 3차원 반도체 메모리 장치를 제공할 수 있다.
도 16은 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도들이다. 도 1 내지 도 15에 따라 설명한 것과 동일한 구성 요소는 동일한 참조 부호를 사용하였으며, 중복된 내용을 생략한다.
도 16을 참조하면, 도 2에서 설명한 바와 같이, 제1 및 제2 블로킹 절연막들(142, 143), 전하 저장막(125), 및 터널 절연막(126)은 3차원 반도체 메모리 장치의 정보 저장 요소로 정의된다. 상기 정보 저장 요소 중 일부는 수직 구조체들(130)에 포함되고, 나머지 일부는 수평 구조체들(150)에 포함될 수 있다. 본 실시예에 따르면, 상기 정보 저장 요소 중 상기 터널 절연막(126)은 상기 수직 구조체들(130)에 포함되고, 상기 전하 저장막(125) 및 상기 제1 및 제2 블로킹 절연막들(142, 143)은 상기 수평 구조체들(150)에 포함될 수 있다.
이를 위해, 도 6의 단계에서, 관통홀들 내에 보호막(124) 및 터널 절연막(126)을 형성할 수 있다. 그 후, 도 11의 단계에서, 리세스 영역들 내에 전하 저장막(125) 및 제1 및 제2 블로킹 절연막들(142, 143)을 차례로 형성할 수 있다. 이하 생략된 제조 방법은 앞서 설명한 실시예들과 실질적으로 동일하다.
도 17은 본 발명의 또 다른 실시예에 따른 3차원 반도체 메모리 장치를 설명하기 위한 단면도이다. 도 1 내지 도 16에 따라 설명한 실시예들과 동일한 구성 요소는 동일한 참조 부호를 사용하였으며, 중복된 내용을 생략한다.
도 17을 참조하여, 본 실시예에 따르면, 에피택시얼 패턴들(123)은 두 개의 층의 수평 구조체들, 즉 아래에서 첫번째 및 두번째 층의 수평 구조체들(150a)과 접하도록 배치될 수 있다. 도 3 내지 도 15에서 설명한 실시예들과 달리, 상기 수평 구조체들(150, 150a)은 실질적으로 모두 동일한 두께를 갖고 배치될 수 있다. 앞서 설명한 실시예들과 같이, 상기 에피택시얼 패턴들(123)은 리세스된 측벽(123a)을 가지며, 그에 따라 단면적 관점에서 상기 에피택시얼 패턴들(123)과 접하는 상기 수평 구조체들(150a)의 게이트 전극들(145a) 사이의 간격(W5)은 상기 수직 구조체들(130)의 폭(W1)과 같거나 작게 배치된다. 이 경우, 상기 아래에서 첫번째 및 두번째 층의 수평구조체들(150a)이 도 1에서 설명한 접지 선택 라인(GSL)에 해당하며, 이하 생략된 제조 방법은 앞서 설명한 실시예들과 실질적으로 동일하다.
상술된 실시 예들에서 개시된 반도체 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 기억 소자가 실장된 패키지는 상기 반도체 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 18은 본 발명의 기술적 사상에 기초한 반도체 기억 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도 이다.
도 18을 참조하면, 본 발명의 일 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130a, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130a) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130a)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130a)는 상술된 실시 예들에 개시된 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130a)는 다른 형태의 반도체 기억 소자(ex, 비휘발성 기억 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 19는 본 발명의 기술적 사상에 기초한 반도체 기억 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도 이다.
도 19를 참조하면, 본 발명의 일 실시 예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시 예들에 개시된 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 기억 소자(ex, 비휘발성 기억 소자 및/또는 에스램 소자등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 기판 상에 제1 방향으로 연장되어 적층된 절연막들;
상기 절연막들 사이에 개재된 게이트 전극을 포함하는 수평 구조체들;
상기 절연막들 및 상기 수평 구조체들을 관통하는 반도체 기둥을 포함하는 수직 구조체들; 및
상기 기판과 상기 수직 구조체들 사이에 개재된 에피택시얼 패턴들을 포함하되,
상기 에피택시얼 패턴들의 최소폭은 상기 수직 구조체들의 최외각의 폭보다 작고,
상기 에피택시얼 패턴들의 일부분들이 리세스되어 라운드진 측벽을 갖고,
상기 반도체 기둥은 상기 에피택시얼 패턴들과 다른 결정 구조를 갖는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 수평 구조체들 중 최하부의 수평 구조체는 상기 에피택시얼 패턴들에 접하고, 상기 최하부의 수평 구조체는 리세스된 상기 에피택시얼 패턴들을 따라 볼록하게 배치된 3차원 반도체 메모리 장치.
- 삭제
- 제 1 항에 있어서,
상기 수평 구조체들 중 최하부의 수평 구조체는 나머지 수평 구조체들보다 두껍고, 상기 에피택시얼 패턴들의 상부면은 상기 최하부의 수평 구조체의 상부면보다 높은 3차원 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 수평 구조체들은 동일한 두께를 갖고,
상기 에피택시얼 패턴들은 아래에서 적어도 두 개의 층의 상기 수평 구조체들과 접하는 3차원 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 수평 구조체들 각각은 상기 게이트 전극과 상기 반도체 기둥 사이의 제1 및 제2 블로킹 절연막들을 포함하되,
상기 제1 및 제2 블로킹 절연막들은 실리콘 산화막 및 알루미늄 산화막을 포함하는 3차원 반도체 메모리 장치.
- 제 1 항에 있어서,
상기 수직 구조체들 각각은 보호막, 전하 저장막, 및 터널 절연막을 포함하되,
상기 수평 구조체들은 상기 수직 구조체들의 전하 저장막과 접하는 3차원 반도체 메모리 장치.
- 기판 상에, 절연막들 및 희생막들이 교대로 반복적으로 적층된 몰드 구조체를 형성하는 단계;
상기 몰드 구조체를 관통하여 상기 기판을 노출하는 관통홀들을 형성하는 단계;
상기 관통홀들 내에 에피택시얼 층을 형성하는 단계;
상기 관통홀들 내에 반도체 기둥을 포함하는 수직 구조체들을 형성하는 단계;
상기 몰드 구조체를 복수 개로 분리시키는 제1 방향으로 연장된 트렌치를 형성하는 단계;
상기 트렌치에 의해 노출된 상기 희생막들을 제거하여 리세스 영역들을 형성하는 단계;
상기 리세스 영역들에 의해 노출된 상기 에피택시얼 층을 식각하여 리세스된 측벽을 갖는 에피택시얼 패턴을 형성하는 단계; 및
상기 리세스 영역들 내에 게이트 전극을 포함하는 수평 구조체들을 형성하는 단계를 포함하되,
적어도 한 층의 상기 수평 구조체들은 상기 에피택시얼 패턴과 접하며,
상기 반도체 기둥은 상기 에피택시얼 패턴들과 다른 결정 구조를 갖는 3차원 반도체 메모리 장치의 제조 방법. - 제 8 항에 있어서,
상기 수직 구조체를 형성하는 단계는, 상기 관통홀들 내에 보호막, 전하 저장막, 및 터널 절연막을 차례로 형성하는 것; 및 상기 터널 절연막 상에 상기 반도체 기둥을 형성하는 것을 포함하고,
상기 리세스 영역들을 형성하는 단계 후에, 상기 리세스 영역들에 의해 노출된 상기 보호막을 선택적으로 제거하여 상기 전하 저장막을 노출시키는 단계를 더 포함하는 3차원 반도체 메모리 장치의 제조 방법.
- 제 9 항에 있어서,
상기 전하 저장막을 노출시키는 단계 및 상기 에피택시얼 패턴을 형성하는 단계는 동일한 식각 공정을 통해 동시에 수행되는 3차원 반도체 메모리 장치의 제조 방법. - 하부 게이트 패턴 및 상기 하부 게이트 패턴을 관통하는 하부 반도체 패턴을 포함하는 하부 구조체; 및
상기 하부 구조체 상에 적층된 상부 게이트 패턴들, 상기 상부 게이트 패턴들을 관통하여 상기 하부 반도체 패턴과 연결되는 상부 반도체 패턴, 및 상기 상부 반도체 패턴과 상기 상부 게이트 패턴들 사이에 배치된 수직 절연막을 포함하는 상부 구조체를 포함하되,
상기 하부 반도체 패턴은 에피택시얼 패턴을 포함하고,
상기 하부 반도체 패턴은 상기 하부 게이트 패턴과 인접하는 라운드진 측벽을 갖는 3차원 반도체 메모리 장치. - 제 11 항에 있어서,
상기 하부 반도체 패턴의 최소 폭은 상기 상부 반도체 패턴의 하부 폭보다 작은 3차원 반도체 메모리 장치. - 제 11 항에 있어서,
상기 하부 반도체 패턴은 상기 상부 반도체 패턴과 다른 결정 구조를 갖는 3차원 반도체 메모리 장치. - 제 11 항에 있어서,
상기 수직 절연막은 데이터 저장막을 포함하는 3차원 반도체 메모리 장치. - 제 11 항에 있어서,
상기 하부 게이트 패턴은 상기 하부 반도체 패턴의 상기 라운드진 측벽으로부터 제 1 거리만큼 이격되고,
상기 상부 게이트 패턴은 상기 상부 반도체 패턴의 측벽으로부터 상기 제 1 거리보다 큰 제 2 거리만큼 이격되는 3차원 반도체 메모리 장치. - 제 11 항에 있어서,
상기 하부 게이트 패턴과 상기 하부 반도체 패턴 사이, 그리고 상기 수직 절연막과 각각의 상기 상부 게이트 패턴들 사이에 배치된 수평 절연막을 더 포함하되,
상기 수평 절연막은 상기 하부 게이트 패턴과 상기 하부 반도체 패턴 사이에서 상기 하부 게이트 패턴의 상면 및 하면으로 연장되고,
상기 수평 절연막은 상기 수직 절연막과 각각의 상기 상부 게이트 패턴들 사이에서 상기 상부 게이트 패턴들 각각의 상면 및 하면으로 연장되는 3차원 반도체 메모리 장치. - 기판 상에 수직적으로 적층된 절연막들 및 상기 절연막들 사이의 하부 게이트 패턴을 포함하는 적층 구조체;
상기 하부 게이트 패턴을 관통하며 상기 기판과 연결되는 하부 반도체 패턴으로서, 상기 하부 반도체 패턴은 상기 절연막들과 인접한 제 1 부분들 및 상기 하부 게이트 패턴과 인접한 제 2 부분을 포함하는 것;
상기 절연막들 상에 적층된 상부 게이트 패턴; 및
상기 기판에 대해 수직한 방향으로 상기 상부 게이트 패턴을 관통하여 배치된 반도체 기둥을 포함하되,
상기 하부 반도체 패턴의 상기 제 2 부분은 라운드진 측벽을 갖고, 상기 하부 반도체 패턴은 에피택시얼 패턴을 포함하고,
상기 라운드진 측벽은 제 1 곡률도(degree of curvature)를 갖고, 상기 상부 게이트 패턴과 인접한 상기 반도체 기둥의 측벽은 제 2 곡률도를 갖되, 상기 제 1 곡률도는 상기 제 2 곡률도보다 큰 3차원 반도체 메모리 장치. - 제 17 항에 있어서,
상기 하부 반도체 패턴의 최소 폭은 상기 반도체 기둥의 하부 폭보다 작은 3차원 반도체 메모리 장치. - 제 17 항에 있어서,
상기 하부 반도체 패턴의 상기 제 2 부분의 폭은 상기 하부 반도체 패턴의 상기 제 1 부분의 폭보다 작은 3차원 반도체 메모리 장치. - 제 17 항에 있어서,
상기 하부 게이트 패턴과 상기 하부 반도체 패턴 사이에 배치된 수평 절연막; 및
상기 상부 게이트 패턴들과 상기 반도체 기둥 사이에 배치된 수직 절연막을 더 포함하되,
상기 수평 절연막은 상기 하부 게이트 패턴과 상기 하부 반도체 패턴 사이에서 상기 하부 게이트 패턴의 상면 및 하면으로 연장되는 3차원 반도체 메모리 장치.
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120100516A KR102031179B1 (ko) | 2012-09-11 | 2012-09-11 | 3차원 반도체 메모리 장치 및 그 제조 방법 |
| US13/974,122 US9076879B2 (en) | 2012-09-11 | 2013-08-23 | Three-dimensional semiconductor memory device and method for fabricating the same |
| CN201810373088.XA CN108538847B (zh) | 2012-09-11 | 2013-09-11 | 制造三维半导体存储装置的方法 |
| JP2013188119A JP6306844B2 (ja) | 2012-09-11 | 2013-09-11 | ３次元半導体メモリ装置及びその製造方法 |
| CN201310412616.5A CN103681687B (zh) | 2012-09-11 | 2013-09-11 | 三维半导体存储装置及其制造方法 |
| US14/790,969 US9559111B2 (en) | 2012-09-11 | 2015-07-02 | Three-dimensional semiconductor memory device |
| US15/414,345 US9899411B2 (en) | 2012-09-11 | 2017-01-24 | Three-dimensional semiconductor memory device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120100516A KR102031179B1 (ko) | 2012-09-11 | 2012-09-11 | 3차원 반도체 메모리 장치 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140033938A KR20140033938A (ko) | 2014-03-19 |
| KR102031179B1 true KR102031179B1 (ko) | 2019-11-08 |
Family
ID=50644656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120100516A KR102031179B1 (ko) | 2012-09-11 | 2012-09-11 | 3차원 반도체 메모리 장치 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102031179B1 (ko) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102251366B1 (ko) * | 2014-11-03 | 2021-05-14 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| KR102263121B1 (ko) * | 2014-12-22 | 2021-06-09 | 에이에스엠 아이피 홀딩 비.브이. | 반도체 소자 및 그 제조 방법 |
| KR102532490B1 (ko) * | 2015-10-08 | 2023-05-17 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
| KR102424370B1 (ko) * | 2015-10-08 | 2022-07-22 | 삼성전자주식회사 | 수직형 반도체 소자 및 이의 제조 방법 |
| CN110678981B (zh) * | 2017-05-31 | 2023-05-23 | 应用材料公司 | 3d-nand器件中用于字线分离的方法 |
| KR102414294B1 (ko) * | 2017-09-08 | 2022-06-28 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| KR102404056B1 (ko) * | 2017-11-16 | 2022-05-31 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| KR102204377B1 (ko) | 2020-05-12 | 2021-01-18 | 최진호 | 유수분리장치를 이용한 방제시스템 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5308778A (en) | 1992-03-02 | 1994-05-03 | Motorola, Inc. | Method of formation of transistor and logic gates |
| US20090230458A1 (en) | 2008-03-14 | 2009-09-17 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor storage device and method of manufacturing the same |
| JP2009277770A (ja) | 2008-05-13 | 2009-11-26 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2011066348A (ja) | 2009-09-18 | 2011-03-31 | Toshiba Corp | ３次元積層不揮発性半導体メモリ及びその製造方法 |
| JP2011211200A (ja) * | 2010-03-26 | 2011-10-20 | Samsung Electronics Co Ltd | ３次元半導体装置 |
| US20130134493A1 (en) | 2011-11-29 | 2013-05-30 | Daehong Eom | Vertical channel memory devices with nonuniform gate electrodes |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101585616B1 (ko) * | 2009-12-16 | 2016-01-15 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| KR20110108216A (ko) * | 2010-03-26 | 2011-10-05 | 삼성전자주식회사 | 3차원 반도체 장치 |
| KR101763420B1 (ko) * | 2010-09-16 | 2017-08-01 | 삼성전자주식회사 | 3차원 반도체 기억 소자 및 그 제조 방법 |
-
2012
- 2012-09-11 KR KR1020120100516A patent/KR102031179B1/ko active IP Right Grant
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5308778A (en) | 1992-03-02 | 1994-05-03 | Motorola, Inc. | Method of formation of transistor and logic gates |
| US20090230458A1 (en) | 2008-03-14 | 2009-09-17 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor storage device and method of manufacturing the same |
| JP2009277770A (ja) | 2008-05-13 | 2009-11-26 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2011066348A (ja) | 2009-09-18 | 2011-03-31 | Toshiba Corp | ３次元積層不揮発性半導体メモリ及びその製造方法 |
| JP2011211200A (ja) * | 2010-03-26 | 2011-10-20 | Samsung Electronics Co Ltd | ３次元半導体装置 |
| US20130134493A1 (en) | 2011-11-29 | 2013-05-30 | Daehong Eom | Vertical channel memory devices with nonuniform gate electrodes |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20140033938A (ko) | 2014-03-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9899411B2 (en) | Three-dimensional semiconductor memory device and method for fabricating the same | |
| US9240419B2 (en) | Three-dimensional semiconductor devices and methods of fabricating the same | |
| KR101660488B1 (ko) | 3차원 반도체 장치 및 그 제조 방법 | |
| KR102031179B1 (ko) | 3차원 반도체 메모리 장치 및 그 제조 방법 | |
| US9379134B2 (en) | Semiconductor memory devices having increased distance between gate electrodes and epitaxial patterns and methods of fabricating the same | |
| US8592912B2 (en) | Semiconductor device and method of fabricating the same | |
| KR102031182B1 (ko) | 반도체 메모리 소자 및 그 제조방법 | |
| KR101584113B1 (ko) | 3차원 반도체 메모리 장치 및 그 제조 방법 | |
| KR20140024632A (ko) | 3차원 반도체 메모리 장치 및 그 제조 방법 | |
| KR20120002832A (ko) | 반도체 메모리 소자 및 그의 형성방법 | |
| KR20160021376A (ko) | 반도체 장치 | |
| KR20120122764A (ko) | 반도체 기억 소자의 형성 방법 | |
| KR20120041009A (ko) | 3차원 반도체 기억 소자 및 그 제조 방법 | |
| KR20120017966A (ko) | 3차원 반도체 장치 | |
| KR20130041628A (ko) | 3차원 반도체 기억 소자 | |
| KR20120092483A (ko) | 3차원 반도체 장치 및 그 제조 방법 | |
| KR101818675B1 (ko) | 반도체 메모리 소자 및 그의 형성방법 | |
| KR20130130480A (ko) | 3차원 반도체 메모리 장치 및 그 형성 방법 | |
| US8445343B2 (en) | Methods of fabricating semiconductor devices including semiconductor layers formed in stacked insulating layers | |
| KR102054258B1 (ko) | 3차원 반도체 장치 및 그 제조 방법 | |
| KR101660483B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR101677740B1 (ko) | 반도체 메모리 소자 및 그의 형성 방법 | |
| KR101807252B1 (ko) | 3차원 반도체 기억 소자 및 그 제조 방법 | |
| KR20130084434A (ko) | 3차원 반도체 장치의 제조 방법 | |
| KR20120037296A (ko) | 3차원 반도체 메모리 장치 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) |