CN109427812A - 半导体结构及其制造方法 - Google Patents

Abstract

一种半导体结构包括一基板、一叠层、一孔洞、和一有源结构。叠层设置在基板上。叠层由彼此交替的多个导电层和多个绝缘层构成。所述导电层包括一第i层导电层和设置在第i层导电层上方的一第j层导电层，第i层导电层具有厚度t_i，第j层导电层具有厚度t_j，t_j大于t_i。孔洞穿过叠层。孔洞具有分别对应第i层导电层和第j层导电层的直径D_i和直径D_j，D_j大于D_i。有源结构设置在孔洞中。有源结构包括一通道层。该通道层沿着孔洞的一侧壁设置，并与叠层的导电层隔离。

Description

半导体结构及其制造方法

技术领域

本发明涉及一种半导体结构及其制造方法。本发明特别涉及一种包括补偿性叠层结构的半导体结构及其制造方法。

背景技术

为了减少体积、降低重量、增加功率密度、和改善可携带性等等理由，三维(3D)半导体结构被发展出来。在一些三维半导体结构的典型工艺中，可形成包括多个层的叠层在基板上，并接着形成一或多个孔洞和/或沟道穿过叠层。由于工艺限制，所述孔洞和/或沟道可能具有倾斜的侧壁，从而，沿着孔洞和/或沟道的一垂直方向，尺寸和面积逐渐改变。这可能进一步地导致一些装置特性上的偏差，特别是在电性性质上的偏差。随着叠层中层的数目增加，该偏差可能会变成将影响装置表现和操作的问题点。

发明内容

本发明是针对补偿性叠层结构的提供，其补偿了在沿着孔洞和/或沟道的一垂直方向上不同的尺寸和面积所造成的影响。

根据一些实施例，提供一种半导体结构。此种半导体结构包括一基板、一叠层、一孔洞、和一有源结构。叠层设置在基板上。叠层由彼此交替的多个导电层和多个绝缘层构成。所述导电层包括一第i层导电层和设置在第i层导电层上方的一第j层导电层，第i层导电层具有厚度t_i，第j层导电层具有厚度t_j，t_j大于t_i。孔洞穿过叠层。孔洞具有分别对应第i层导电层和第j层导电层的直径D_i和直径D_j，D_j大于D_i。有源结构设置在孔洞中。有源结构包括一通道层。该通道层沿着孔洞的一侧壁设置，并与叠层的导电层隔离。

根据一些实施例，提供一种半导体结构的制造方法。此种制造方法包括下列步骤。首先，形成一叠层在一基板上。叠层由彼此交替的多个牺牲层和多个绝缘层构成。所述牺牲层包括一第i层牺牲层和形成在第i层牺牲层上方的一第j层牺牲层，第i层牺牲层具有厚度t_i，第j层牺牲层具有厚度t_j，t_j大于t_i。形成一孔洞穿过叠层。孔洞具有分别对应第i层牺牲层和第j层牺牲层的直径D_i和直径D_j，D_j大于D_i。形成一有源结构在孔洞中。有源结构包括一通道层。该通道层沿着孔洞的一侧壁形成，并与叠层的牺牲层分离。

为了对本发明上述及其他方面有更佳的了解，下文特列举实施例，并配合所附附图详细说明如下：

附图说明

图1示出根据实施例的一例示性半导体结构。

图2示出根据实施例的另一例示性半导体结构。

图3示出孔洞的直径和通道长度在一方面的影响。

图4A～4B示出孔洞的直径在另一方面的影响。

图5A～5H示出根据实施例的半导体结构的一例示性制造方法。

【符号说明】

100、200：半导体结构

102：基板

104、204：叠层

106、106(0)、106(1)、106(2)、106(3)、...、106(i)、...、106(j)、...、106(n-2)、106(n-1)、206(0)、206(1)、206(2)、206(3)、...、206(i)、...、206(j)、...、206(n-2)、206(n-1)：导电层

108：绝缘层

110：覆盖层

112：孔洞

114：有源结构

116：通道层

118：存储层

120：绝缘材料

122：导电元件

304：叠层

306(0)、306(1)、306(2)、306(3)、...、306(i)、...、306(j)、...、306(n-2)、306(n-1)：牺牲层

352：离子注入工艺

354：开口

356：金属材料

358：高介电常数材料

360：离子注入工艺

362：导电元件

A_i、A_j：导电面积

D_i、D_j：直径

G(1)、G(2)、...、群组

L₀、L₁、L₂、L₃、...、L_i、...、L_j、...、L_n-2、L_n-1、L’₀、L’₁、L’₂、L’₃、...、L’_i、...、L’_j、...、L’_n-2、L’_n-1：通道长度

t₀、t₁、t₂、t₃、...、t_i、...、t_j、...、t_n-2、t_n-1、t’₀、t’₁、t’₂、t’₃、...、t’_i、...、t’_j、...、t’_n-2、t’_n-1：厚度

θ：角度

具体实施方式

以下将配合所附附图对于各种不同的实施例进行更详细的说明。所附附图只用于描述和解释目的，而不用于限制目的。为了清楚起见，元件可能并未依照实际比例绘示。此外，可能从附图中省略一些元件和/或元件符号。在本发明中，当以单数形式描述一元件时，也允许包括多于一个该元件的情况。可以预期的是，一实施例中的元件和特征，能够被有利地纳入于另一实施例中，无须进一步的阐述。

请参照图1，其示出根据实施例的一例示性半导体结构100。半导体结构100包括一基板102、一叠层104、一孔洞112、和一有源结构114。叠层104设置在基板102上。叠层104由彼此交替的多个导电层106(106(0)～106(n-1))和多个绝缘层108构成。导电层106包括一第i层导电层106(i)和设置在第i层导电层106(i)上方的一第j层导电层106(j)，第i层导电层106(i)具有厚度t_i，第j层导电层106(j)具有厚度t_j，t_j大于t_i。孔洞112穿过叠层104。孔洞112具有分别对应第i层导电层106(i)和第j层导电层106(j)的直径D_i和直径D_j，D_j大于D_i。有源结构114设置在孔洞112中。有源结构114包括一通道层116。通道层116沿着孔洞112的一侧壁设置，并与叠层104的导电层106隔离。

在一些实施例中，叠层104设置在基板102上，一覆盖层110进一步地设置在叠层104上，而孔洞112穿过覆盖层110和叠层104。在一些实施例中，基板102与孔洞112的所述侧壁之间的角度θ小于90°，例如约为87°。孔洞112可具有从下往上逐渐变大的直径。在一些实施例中，孔洞112的直径介于80纳米和130纳米之间。举例来说，孔洞112可在底部具有80纳米的直径，并在顶端具有130纳米的直径。对应地，导电层106可具有从下往上逐渐变厚的厚度，其细节将叙述于后续段落。在一些实施例中，导电层106可包括一金属材料和一高介电常数材料。根据一些实施例，半导体结构100可为一存储器结构。在这类实施例中，有源结构114可还包括一存储层118。存储层118设置在通道层116和叠层104之间。存储层118可包括一捕捉层(未绘示)。更具体地说，在一些实施例中，存储层118可包括从孔洞112的侧壁依序设置的一掩模层(未绘示)、一捕捉层(未绘示)、和一穿隧层(未绘示)，并可由一氧化物-氮化物-氧化物(ONO)叠层形成。多个存储单元由有源结构114与叠层104的导电层106之间的交点所定义，所述存储单元构成一三维存储单元阵列的一部分。在一些实施例中，有源结构114可还包括一绝缘材料120。绝缘材料120填充到孔洞112的剩余空间中。在一些实施例中，一导电元件122可设置在绝缘材料120上。在一些实施例中，所述导电层106为多个字线，有源结构114通过导电元件122耦接到一位线。

现在将叙述导电层106的配置细节。具体来说，导电层106可为从下往上的一第0层导电层106(0)到一第n-1层导电层106(n-1)。第0层导电层106(0)到第n-1层导电层106(n-1)分别具有厚度t₀到t_n-1，t₀≤t₁≤...≤t_n-2≤t_n-1。此外，此外，第0层导电层106(0)到第n-1层导电层106(n-1)能够分别提供通道长度L₀到L_n-1，L₀≤L₁≤...≤L_n-2≤L_n-1。根据一些实施例，通道长度L₀到L_n-1定义在一垂直方向上，于本发明全文，垂直方向意指实质上垂直于基板102的一方向。从而，各个通道长度(L₀到L_n-1)实质上等于对应的厚度(t₀到t_n-1)。在一些实施例中，厚度t₀到t_n-1，连带着通道长度L₀到L_n-1，介于20纳米和60纳米之间。举例来说，厚度t₀和通道长度L₀可为20纳米，而厚度t_n-1和通道长度L_n-1可为60纳米。

只要能够提供补偿功能，使得偏差落在可接受的范围内，厚度t₀到t_n-1，连带着通道长度L₀到L_n-1，能够以任何适合的方式配置。在一些实施例中，如图1所示，各个导电层106厚于位于所述各个导电层106下方的所述导电层106。换言之，t₀＜t₁＜...＜t_n-2＜t_n-1。换言之，L₀＜L₁＜...＜L_n-2＜L_n-1。

在另一些实施例中，导电层106分为多个群组，各个群组中的导电层106具有相同的厚度，并厚于位于所述各个群组下方的所述群组中的导电层106。在这类实施例中，对于0到n-2之中至少一整数i，t_i＝t_i+1。换言之，对于0到n-2之中至少一整数i，L_i＝L_i+1。

请参照图2，其示出这类实施例之中的一种特殊类别。在这种特殊类别中，导电层106等分为多个群组，各个群组中的导电层106具有相同的厚度，并厚于位于所述各个群组下方的所述群组中的导电层106。举例来说，导电层106能够等分为个群组，电即各个群组包括m个导电层，t’₀＝t’₁＝...＝t’_m-1＜t’_m...＜t’_n-m＝...＝t’_n-2＝t’_n-1。换言之，导电层106能够等分为个群组，L’₀＝L’₁＝...＝L’_m-1＜...＜L’_n-m＝...＝L’_n-2＝L’_n-1。在图2所示的半导体结构200中，m为2。换言之，在叠层204中，导电层206(0)到206(n-1)等分为个群组G(1)到群组G(1)到之中各者包括导电层206(0)到206(n-1)之中的二个，t’₀＝t’₁＜t’₂＝t’₃＜...＜t’_n-2＝t’_n-1，L’₀＝L’₁＜L’₂＝L’₃＜...＜L’_n-2＝L’_n-1。

根据上述实施例的叠层，例如叠层104或204，在本发明中称为补偿性叠层结构。在一方面，较大的孔洞直径意味着较小的电场，从而有着较低的编程/擦除速度和较糟的编程/擦除能力。这反映于图3所示的趋势。与此相对，较大的通道长度造成较大的电场，从而有着较高的编程/擦除速度和较佳的编程/擦除能力。因此，在根据实施例的半导体结构中，较大的孔洞直径对于装置的编程/擦除操作所产生的影响，能够由较大的通道长度所补偿，其通过较厚的导电层来达成。从而，能够提供较佳的稳定性。

此外，较大的孔洞直径意味着对应的导电层的导电面积较小，从而降低电导(conductance)。举例来说，如图4A和图4B所示，孔洞1122对应于导电层106(j)具有较大的直径D_j。因此，导电层106(j)的导电面积A_j小于导电层106(i)的导电面积A_i。这不利于设置在较高处(较高位置)的导电层中的电流通过，如图4A和图4B所示。举例来说，在导电层为字线的情况下，可能发生字线电阻的减低(degradation)。然而，这种情况能够由导电层的厚度所补偿。换言之，较大的孔洞直径对于导电层的电导所产生的影响，能够由较厚的导电层厚度所补偿。

现在请参照图5A～5H，其示出根据实施例的半导体结构的一例示性制造方法。图5A～5H绘示通过取代牺牲层的工艺形成如图1所示的半导体结构。然而，其他工艺也能够用于形成根据实施例的半导体结构。举例来说，能够直接形成由彼此交替的多个导电层和多个绝缘层所构成的一叠层，而未形成牺牲层。此外，也能够形成根据实施例的其他半导体结构，例如图2所示的半导体结构。

如图5A所示，提供一基板102。基板102可为硅基板。可进行离子注入工艺。形成一叠层304在基板102上，例如是通过沉积工艺，叠层304由彼此交替的多个牺牲层(306(0)到306(n-1))和多个绝缘层108构成。绝缘层108可由氧化物形成，具有相同的厚度。牺牲层306(0)到306(n-1)可由氮化物形成。牺牲层306(0)到306(n-1)包括一第i层牺牲层306(i)和形成在第i层牺牲层306(i)上方的一第j层牺牲层306(j)，第i层牺牲层306(i)具有厚度t_i，第j层牺牲层306(j)具有厚度t_j，t_j大于t_i。更具体地说，牺牲层306(0)到306(n-1)可分别具有厚度t₀到t_n-1，t₀≤t₁≤...≤t_n-2≤t_n-1。在图5A中，牺牲层306(0)到306(n-1)，被绘示成牺牲层306(0)到306(n-1)之中各者厚于位于所述牺牲层306(0)到306(n-1)之中各者下方的所述牺牲层，也即t₀＜t₁＜...＜t_n-2＜t_n-1。然而，在另一些实施例中，牺牲层306(0)到306(n-1)可具有以群组方式逐渐改变的厚度。在这类实施例中，对于0到n-2之中至少一整数i，t_i＝t_i+1。举例来说，牺牲层能够等分为个群组，也即各个群组包括m个牺牲层，t₀＝t₁＝...＝t_m-1＜t_m...＜t_n-m＝...＝t_n-2＝t_n-1。在一些实施例中，厚度t₀到t_n-1介于20纳米和60纳米之间。举例来说，厚度t₀可为20纳米，而厚度t_n-1可为60纳米。在一些实施例中，可形成一覆盖层110在叠层304上。覆盖层110可由氧化物形成。

如图5B所示，形成一孔洞112形成一叠层304，例如是通过蚀刻工艺。举例来说，孔洞112可具有以约为87°的角度倾斜的一侧壁。孔洞112具有分别对应第i层牺牲层306(i)和第j层牺牲层306(j)的直径D_i和直径D_j，D_j大于D_i。在一些实施例中，孔洞112的直径介于80纳米和130纳米之间。举例来说，孔洞112可在底部具有80纳米的直径，并在顶端具有130纳米的直径。

如图5C所示，形成一有源结构114在孔洞112中。有源结构114包括一通道层116。通道层116沿着孔洞112的所述侧壁形成，并与叠层304的牺牲层306(0)到306(n-1)分离。通道层116能够通过任何适合的绝缘材料与叠层304隔离。在一些实施例中，一存储层118提供隔离功能。存储层118可包括一捕捉层(未绘示)。还具体地说，在一些实施例中，存储层118可包括从孔洞112的侧壁依序设置的一掩模层(未绘示)、一捕捉层(未绘示)、和一穿隧层(未绘示)，并可由一氧化物-氮化物-氧化物(ONO)叠层形成。根据一些实施例，有源结构114的形成可通过先形成一ONO叠层(亦即存储层118)在孔洞112的所述侧壁上。接着，形成一多晶硅层于其上，作为通道层116。可填充一绝缘材料120，例如氧化物，到孔洞112的剩余空间中。因此，便形成一环绕栅极(gate-all-around)结构。在一些实施例中，可进一步地形成一导电元件122在绝缘材料120上。接着，如图5D所示，可进行离子注入工艺352，以提供对于位线的连接。掺杂物可为砷。

接着，以多个导电层106取代牺牲层306(0)到306(n-1)。如图5E所示，形成一开口354穿过叠层304，例如是通过蚀刻工艺。如图5F所示，通过开口354移除牺牲层306(0)到306(n-1)，例如是通过蚀刻工艺。接着，形成导电层106。根据一些实施例，导电层106可包括一金属材料356和一高介电常数材料358。如图5G所示，在一些实施例中，可形成高介电常数材料358在绝缘层108的上侧和下侧并环绕有源结构114。高介电常数材料358可为Al₂O₃。接着，填充金属材料356到移除牺牲层306(0)到306(n-1)所产生的空间的剩余部分中。金属材料356可为钨。在一些实施例中，从而提供字线。

在一些实施例中，开口354提供用于半导体结构的一源极区，并可进行一离子注入工艺360，以形成源极区。掺杂物可为砷。接着，如图5H所示，能够形成一导电元件362(也即源极导电元件)在开口354中。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种半导体结构，包括：

一基板；

一叠层，设置在该基板上，该叠层由彼此交替的多个导电层和多个绝缘层构成，所述导电层包括一第i层导电层和设置在该第i层导电层上方的一第j层导电层，该第i层导电层具有厚度t_i，该第j层导电层具有厚度t_j，t_j大于t_i；

一孔洞，穿过该叠层，该孔洞具有分别对应该第i层导电层和该第j层导电层的直径D_i和直径D_j，D_j大于D_i；以及

一有源结构，设置在该孔洞中，该有源结构包括：

一通道层，沿着该孔洞的一侧壁设置，并与该叠层的所述导电层隔离。

2.如权利要求1所述的半导体结构，其中该孔洞具有从下往上逐渐变大的直径，所述导电层具有从下往上逐渐变厚的厚度。

3.如权利要求2所述的半导体结构，其中各该导电层厚于位于所述各该导电层下方的所述导电层。

4.如权利要求2所述的半导体结构，其中所述导电层分为多个群组，各该群组中的所述导电层具有相同的厚度，并厚于位于所述各该群组下方的所述群组中的所述导电层。

5.如权利要求2所述的半导体结构，其中所述导电层等分为多个群组，各该群组中的所述导电层具有相同的厚度，并厚于位于所述各该群组下方的所述群组中的所述导电层。

6.如权利要求1所述的半导体结构，其中所述导电层从下往上的一第0层导电层到一第n-1层导电层，该第0层导电层到该第n-1层导电层分别提供通道长度L₀到L_n-1，L₀≤L₁≤…≤L_n-2≤L_n-1。

7.如权利要求6所述的半导体结构，其中L₀＜L₁＜...＜L_n-2＜L_n-1。

8.如权利要求6所述的半导体结构，其中对于0到n-2之中至少一整数i，L_i＝L_i+1。

9.如权利要求6所述的半导体结构，其中所述导电层等分为个群组，L₀＝L₁＝...＝L_m-1＜...＜L_n-m＝...＝L_n-2＝L_n-1。

10.一种半导体结构的制造方法，包括：

形成一叠层在一基板上，该叠层由彼此交替的多个牺牲层和多个绝缘层构成，所述牺牲层包括一第i层牺牲层和形成在该第i层牺牲层上方的一第j层牺牲层，该第i层牺牲层具有厚度t_i，该第j层牺牲层具有厚度t_j，t_j大于t_i；

形成一孔洞穿过该叠层，该孔洞具有分别对应该第i层牺牲层和该第j层牺牲层的直径D_i和直径D_j，D_j大于D_i；以及

形成一有源结构在该孔洞中，该有源结构包括：

一通道层，沿着该孔洞的一侧壁形成，并与该叠层的所述牺牲层分离。