JP2013120786A - 半導体記憶装置 - Google Patents
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Abstract
【課題】信頼性の高い半導体記憶装置を提供する。
【解決手段】実施形態によれば、半導体記憶装置は、基板と、基板上にそれぞれ交互に積層された複数の電極層と複数の絶縁層とを有する積層体と、積層体を貫通して形成されたホール内で電極層に接して設けられたキャップ膜と、キャップ膜の側壁に設けられ電荷蓄積膜を含む絶縁膜と、絶縁膜の側壁に設けられたチャネルボディとを備えている。キャップ膜は絶縁膜側に突出する突起部を有する。キャップ膜において、突起部が設けられた部分の突起部の突出方向の膜厚は、突起部が設けられていない他の部分の膜厚よりも厚い。
【選択図】図２
【解決手段】実施形態によれば、半導体記憶装置は、基板と、基板上にそれぞれ交互に積層された複数の電極層と複数の絶縁層とを有する積層体と、積層体を貫通して形成されたホール内で電極層に接して設けられたキャップ膜と、キャップ膜の側壁に設けられ電荷蓄積膜を含む絶縁膜と、絶縁膜の側壁に設けられたチャネルボディとを備えている。キャップ膜は絶縁膜側に突出する突起部を有する。キャップ膜において、突起部が設けられた部分の突起部の突出方向の膜厚は、突起部が設けられていない他の部分の膜厚よりも厚い。
【選択図】図２
Description
本発明の実施形態は、半導体記憶装置に関する。
メモリセルにおけるコントロールゲートとして機能する電極層と、絶縁層とが交互に複数積層された積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた３次元構造のメモリデバイスが提案されている。
そのような３次元構造のメモリデバイスにおいて、電極層の一部（例えば角部）への電界集中による、Endurance（繰り返し書き換え）特性の劣化が懸念されている。
本発明の実施形態は、信頼性の高い半導体記憶装置を提供する。
実施形態によれば、半導体記憶装置は、基板と、前記基板上にそれぞれ交互に積層された複数の電極層と複数の絶縁層とを有する積層体と、前記積層体を貫通して形成されたホール内で前記電極層に接して設けられたキャップ膜と、前記キャップ膜の側壁に設けられ、電荷蓄積膜を含む絶縁膜と、前記絶縁膜の側壁に設けられたチャネルボディと、を備えている。前記キャップ膜は、前記絶縁膜側に突出する突起部を有する。前記キャップ膜において、前記突起部が設けられた部分の前記突起部の突出方向の膜厚は、前記突起部が設けられていない他の部分の膜厚よりも厚い。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
図１は、実施形態の半導体記憶装置におけるメモリセルアレイ１の模式斜視図である。なお、図１においては、図を見易くするために、絶縁部分については図示を省略している。
図１において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。
図６（ｂ）は、メモリセルアレイ１の模式断面図である。
図１において符号ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓで表される電極層は、他の図では個々に区別しないで単に電極層ＷＬと表している。
図１において符号ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓで表される電極層は、他の図では個々に区別しないで単に電極層ＷＬと表している。
基板１０上には、絶縁層１１（図３（ａ）に示す）を介してバックゲートＢＧが設けられている。バックゲートＢＧは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。
図６（ｂ）では、基板１０の図示は省略し、バックゲートＢＧ及びバックゲートＢＧ上の要素を表している。
図６（ｂ）では、基板１０の図示は省略し、バックゲートＢＧ及びバックゲートＢＧ上の要素を表している。
バックゲートＢＧ上には、図６（ｂ）に示すように、絶縁層４１が設けられている。その絶縁層４１上には、複数の電極層ＷＬと複数の絶縁層２５とを含む積層体が設けられている。電極層ＷＬと絶縁層２５とは交互に積層されている。電極層ＷＬの層数は任意であり、４層に限らない。
図１において、電極層ＷＬ１Ｄと電極層ＷＬ１Ｓは、同じ階層に設けられ、下から（基板１０側から）１層目の電極層を表す。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓは、同じ階層に設けられ、下から２層目の電極層を表す。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓは、同じ階層に設けられ、下から３層目の電極層を表す。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓは、同じ階層に設けられ、下から４層目の電極層を表す。
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとは、Ｙ方向に分断されている。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとは、Ｙ方向に分断されている。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとは、Ｙ方向に分断されている。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとは、Ｙ方向に分断されている。
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとの間、電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとの間、電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとの間、および電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとの間には、図６（ｂ）に示す絶縁膜４５が設けられている。
電極層ＷＬ１Ｄ〜ＷＬ４Ｄは、バックゲートＢＧとドレイン側選択ゲートＳＧＤとの間に設けられている。電極層ＷＬ１Ｓ〜ＷＬ４Ｓは、バックゲートＢＧとソース側選択ゲートＳＧＳとの間に設けられている。
電極層ＷＬは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。絶縁層２５は、例えばシリコン酸化物を含む絶縁材料を用いることができる。
電極層ＷＬ４Ｄ上には、ドレイン側選択ゲートＳＧＤが設けられている。ドレイン側選択ゲートＳＧＤは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。
電極層ＷＬ４Ｓ上には、ソース側選択ゲートＳＧＳが設けられている。ソース側選択ゲートＳＧＳは、例えば不純物が添加され導電性を有するシリコン層を用いることができる。
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、Ｙ方向に分断されている。なお、以下の説明において、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとを区別することなく単に選択ゲートＳＧと表すこともある。
ソース側選択ゲートＳＧＳ上には、ソース線ＳＬが設けられている。ソース線ＳＬは、例えば金属層を用いることができる。
ドレイン側選択ゲートＳＧＤ及びソース線ＳＬ上には、複数本の金属配線であるビット線ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
バックゲートＢＧ及びこのバックゲートＢＧ上の積層体には、図５（ｂ）に示すＵ字状のメモリホールＭＨが複数形成されている。ドレイン側選択ゲートＳＧＤ及びその下に積層された電極層ＷＬ（図１における電極層ＷＬ１Ｄ〜ＷＬ４Ｄ）には、それらを貫通しＺ方向に延びるホールｈが形成されている。ソース側選択ゲートＳＧＳ及びその下に積層された電極層ＷＬ（図１における電極層ＷＬ１Ｓ〜ＷＬ４Ｓ）には、それらを貫通しＺ方向に延びるホールｈが形成されている。それらＺ方向に延びる一対のホールｈは、バックゲートＢＧ内に形成された溝８１を介してつながり、Ｕ字状のメモリホールＭＨを構成する。
メモリホールＭＨの内部には、図６（ｂ）に示すチャネルボディ２０が設けられている。チャネルボディ２０は、例えばシリコン膜を用いることができる。チャネルボディ２０と、メモリホールＭＨの内壁との間には、後述するキャップ膜、ブロック膜、電荷蓄積膜及びトンネル膜を含む絶縁膜３０が設けられている。
図６（ｂ）に示すように、ドレイン側選択ゲートＳＧＤとチャネルボディ２０との間にはゲート絶縁膜３５が設けられ、ソース側選択ゲートＳＧＳとチャネルボディ２０との間にはゲート絶縁膜３６が設けられている。
（第１実施形態）
図２（ａ）は第１実施形態によるメモリセルの模式断面図であり、図２（ｂ）はそのメモリセルの模式斜視図である。
図２（ａ）は第１実施形態によるメモリセルの模式断面図であり、図２（ｂ）はそのメモリセルの模式斜視図である。
メモリセルにおける各電極層ＷＬとチャネルボディ２０との間には、電極層ＷＬ側から順に、キャップ膜３１、ブロック膜３２、電荷蓄積膜３３、およびトンネル膜３４が設けられている。
また、積層方向で隣り合う電極層ＷＬ間にも、電極層ＷＬ側から順に、キャップ膜３１、ブロック膜３２、電荷蓄積膜３３、およびトンネル膜３４が設けられ、これらの積層膜は、図６（ｂ）における絶縁層２５に対応する。なお、絶縁層２５は、単層構造であってもよい。
キャップ膜３１は電極層ＷＬに接している。具体的には、後述するように、シリコン層である電極層ＷＬの表面側が窒化されることで、キャップ膜３１としてシリコン窒化膜が形成される。
キャップ膜３１におけるメモリホールＭＨの中心軸側の側壁にブロック膜３２が設けられている。ブロック膜３２におけるメモリホールＭＨの中心軸側の側壁に電荷蓄積膜３３が設けられている。電荷蓄積膜３３におけるメモリホールＭＨの中心軸側の側壁にトンネル膜３４が設けられている。トンネル膜３４におけるメモリホールＭＨの中心軸側の側壁にチャネルボディ２０が設けられ、トンネル膜３４はチャネルボディ２０に接している。
メモリホールＭＨ内におけるチャネルボディ２０の内側には、絶縁体３６が設けられている。絶縁体３６は、例えば、シリコン酸化膜、シリコン酸窒化膜、あるいは空孔である。
図２（ｂ）に示すように、絶縁体３６の周囲をチャネルボディ２０が筒状に囲み、チャネルボディ２０の周囲をトンネル膜３４が筒状に囲み、トンネル膜３４の周囲を電荷蓄積膜３３が筒状に囲み、電荷蓄積膜３３の周囲をブロック膜３２が筒状に囲み、ブロック膜３２の周囲をキャップ膜３１が筒状に囲み、キャップ膜３１の周囲を電極層ＷＬが筒状に囲んでいる。
チャネルボディ２０は、メモリセルにおけるチャネルとして機能し、電極層ＷＬはコントロールゲートとして機能し、電荷蓄積膜３３はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
実施形態の半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３３は、電荷を捕獲するトラップサイトを多数有し、例えば、シリコン窒化膜、シリコン酸窒化膜を用いることができる。
トンネル膜３４は、例えば、シリコン酸化膜、シリコン酸窒化膜を用いることができ、電荷蓄積膜３３にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３３に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。
ブロック膜３２及びキャップ膜３１は、電荷蓄積膜３３に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。
ブロック膜３２は、例えば、酸化アルミニウム（アルミナ）膜、シリコン酸化膜、シリコン酸窒化膜を用いることができる。
キャップ膜３１には、ブロック膜３２よりも窒素濃度が高い膜が用いられ、キャップ膜３１は、ブロック膜３２よりも電極層ＷＬに対する電荷のブロッキング性が高い。キャップ膜３１として、例えば、シリコン窒化膜、シリコン酸化膜、シリコン酸窒化膜を用いることができる。中でも、シリコン窒化膜は、電荷のブロッキング性に優れる。
後述するように、電極層ＷＬとの反応種を電極層ＷＬに導入することで、キャップ膜３１が形成される。反応種としては、例えば、窒素、酸素を用いることができる。例えば、シリコン層である電極層ＷＬを窒化することで、シリコン窒化膜がキャップ膜３１として形成される。あるいは、シリコン層である電極層ＷＬを酸化することで、シリコン酸化膜がキャップ膜３１として形成される。あるいは、シリコン層である電極層ＷＬを酸窒化することで、シリコン酸窒化膜がキャップ膜３１として形成される。
ドレイン側選択ゲートＳＧＤ、チャネルボディ２０及びそれらの間のゲート絶縁膜３５は、ドレイン側選択トランジスタを構成する。ドレイン側選択トランジスタにおけるチャネルボディ２０は、ビット線ＢＬと接続されている。
ソース側選択ゲートＳＧＳ、チャネルボディ２０及びそれらの間のゲート絶縁膜３６は、ソース側選択トランジスタを構成する。ソース側選択トランジスタにおけるチャネルボディ２０は、ソース線ＳＬと接続されている。
バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ２０及び絶縁膜３０は、バックゲートトランジスタを構成する。
ドレイン側選択トランジスタとバックゲートトランジスタとの間には、各電極層ＷＬ４Ｄ〜ＷＬ１Ｄをコントロールゲートとするメモリセルが複数設けられている。同様に、バックゲートトランジスタとソース側選択トランジスタとの間にも、各電極層ＷＬ１Ｓ〜ＷＬ４Ｓをコントロールゲートとするメモリセルが複数設けられている。
それら複数のメモリセル、ドレイン側選択トランジスタ、バックゲートトランジスタおよびソース側選択トランジスタは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。
１つのメモリストリングＭＳは、複数の電極層ＷＬを含む積層体の積層方向に延びる一対の柱状部ＣＬと、バックゲートＢＧに埋め込まれ、一対の柱状部ＣＬの下端をつなぐ連結部ＪＰとを有する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
また、第１実施形態によれば、図２（ａ）に示すように、各電極層ＷＬは、メモリホールＭＨに向き合う側壁における厚さ方向（積層方向）の端部に続く角部７０を有する。すなわち、角部７０は、各電極層ＷＬにおけるメモリホールＭＨ側の側壁から、電極間絶縁層２５との界面に続いている。
そして、電極層ＷＬの角部７０を覆うキャップ膜３１の角部には、ブロック膜３２側に突出する突起部６１が設けられている。キャップ膜３１において、突起部６１が設けられた部分の突起部６１の突出方向の膜厚ａは、突起部６１が設けられていない他の部分の膜厚ｂよりも厚い。
また、電極層ＷＬの角部７０は曲面状に形成され、その電極層ＷＬの角部７０の曲率（電極層ＷＬの角部７０と、キャップ膜３１との界面の曲率）は、突起部６１の曲率（突起部６１と、ブロック膜３２との界面の曲率）よりも小さい。
突起部６１には電界が集中しやすい。したがって、突起部６１がない場合に比べて、メモリセルに高い電界を誘起しやすく、より低い電圧での書き込みや消去が可能となり、また、書き込みや消去の動作速度の向上を図れる。
電極層ＷＬの角部７０は、他の部分よりも電界が高くなりやすい。したがって、電極層ＷＬの角部７０に突起部６１を設けることで、突起部６１による電界アシスト効果を助長しやすくなる。
キャップ膜３１において、突起部６１が設けられた部分は、他の部分よりも膜厚が厚い。また、突起部６１が設けられた電極層ＷＬの角部７０の曲率は、突起部６１の曲率よりも小さい。このため、キャップ膜３１において突起部６１が設けられた部分の過剰な電界集中による劣化を抑制でき、Endurance（繰り返し書き換え）特性の低下を抑制できる。
すなわち、第１実施形態によれば、動作速度の向上及び動作電圧の低減を図りつつも、信頼性の高い半導体記憶装置を提供できる。
次に、図３（ａ）〜図８（ｂ）を参照して、第１実施形態の半導体記憶装置におけるメモリセルアレイの製造方法について説明する。
図３（ａ）に示すように、基板１０上には絶縁層１１を介してバックゲートＢＧが設けられる。なお、図３（ｂ）以降の工程断面図では、基板１０及び絶縁層１１の図示は省略する。
バックゲートＢＧ上にはレジスト９４が形成される。レジスト９４はパターニングされ、レジスト９４には選択的に開口９４ａが形成される。
そのレジスト９４をマスクにして、バックゲートＢＧを選択的にドライエッチングする。これにより、図３（ｂ）に示すように、バックゲートＢＧに溝（または凹部）８１が形成される。
溝８１内には、図３（ｃ）に示すように、犠牲膜８２が埋め込まれる。犠牲膜８２は、バックゲートＢＧに対してエッチング選択性のある材料が用いられる。その後、犠牲膜８２を全面エッチングして、図３（ｄ）に示すように、溝８１と溝８１との間のバックゲートＢＧの上面を露出させる。
バックゲートＢＧ上及び犠牲膜８２上には、図４（ａ）に示すように絶縁層４１が形成され、その絶縁層４１上には、電極層ＷＬと、ノンドープシリコン層４２とが交互にそれぞれ複数積層される。
電極層ＷＬは、不純物が添加され、導電性を有するシリコン層である。電極層ＷＬ間に形成されたノンドープシリコン層４２は、後述する工程で最終的には図６（ａ）及び（ｂ）に示す絶縁層２５に置き換えられる犠牲層として機能する。最上層の電極層ＷＬ上には、絶縁層４３が形成される。
上記積層体には、絶縁層４１に達する溝が形成される。その溝は、犠牲膜８２上に形成される。その溝内には、図４（ｂ）に示す絶縁膜４５が埋め込まれる。
上記溝を絶縁膜４５で埋め込んだ後、全面エッチングにより、積層体の最上層の絶縁層４３を露出させる。その絶縁層４３上には、図４（ｃ）に示すように、絶縁層４６が形成される。さらに、絶縁層４６上には選択ゲートＳＧが形成され、選択ゲートＳＧ上には絶縁層４７が形成される。
その後、図５（ａ）に示すように、バックゲートＢＧ上の積層体に、ホールｈを形成する。ホールｈは、図示しないマスクを用いた例えばＲＩＥ（Reactive Ion Etching）法で形成される。ホールｈの下端は犠牲膜８２に達し、ホールｈの底部に犠牲膜８２ａが露出する。
ホールｈを形成した後、犠牲膜８２を例えばウェットエッチングにより除去する。これにより、犠牲膜８２は、図５（ｂ）に示すように除去される。また、電極層ＷＬ間のノンドープシリコン層４２も、ホールｈを通じて除去され、電極層ＷＬ間にスペース２６が形成される。犠牲膜８２とノンドープシリコン層４２は、同じエッチング工程で同時に除去することもできるし、それぞれ別のエッチング工程で除去することもできる。
バックゲートＢＧ、電極層ＷＬおよび選択ゲートＳＧは、犠牲膜８２及びノンドープシリコン層４２とは異なる材料からなり、上記エッチング時に除去されない。
犠牲膜８２の除去により、図５（ｂ）に示すように、バックゲートＢＧに溝８１が形成される。１つの溝８１には、一対のホールｈのそれぞれの下端がつながっている。すなわち、一対のホールｈのそれぞれの下端が１つの共通の溝８１とつながり、１つのＵ字状のメモリホールＭＨが形成される。
メモリホールＭＨの形成後、図６（ａ）に示すように、電極層ＷＬ間に絶縁層２５を形成し、さらにメモリホールＭＨの内壁に、前述した絶縁膜３０を形成する。
第１実施形態によれば、キャップ膜３１に突起部６１が形成されるが、この形成方法については、図７（ａ）〜図８（ｂ）を参照して、後で詳述する。
メモリホールＭＨにおける選択ゲートＳＧが露出している側壁にはゲート絶縁膜３５、３６が形成される。
さらに、メモリホールＭＨ内における絶縁膜３０及びゲート絶縁膜３５、３６の内側に、チャネルボディ２０としてシリコン膜を形成する。この後、全面エッチングにより、絶縁層４７の表面を露出させる。
次に、フォトリソグラフィとエッチングにより、図６（ｂ）に示すように、絶縁層４７及び選択ゲートＳＧに、絶縁層４６に達する溝を形成する。これにより、選択ゲートＳＧは、ドレイン側選択ゲートＳＧＤと、ソース側選択ゲートＳＧＳに分断される。さらに、その後、図１に示すソース線ＳＬ及びビット線ＢＬなどが形成される。
次に、キャップ膜３１の突起部６１の形成方法について説明する。
キャップ膜３１の突起部６１を形成するにあたっては、まず、電極層ＷＬに突起部を形成する加工をした上で、その電極層ＷＬの突起部を窒化して、シリコン窒化膜の突起部６１とする。
図７（ａ）は、ホールｈおよび電極間スペース２６を形成した後の状態を表す。
ホールｈおよび電極間スペース２６を形成した後、電極層ＷＬをウェットエッチングして、図７（ｂ）に示すように、電極層ＷＬの角部に、ホールｈ側に突出した電極層ＷＬの突起部７１を形成する。
この突起部７１の形成には、例えば、電極層ＷＬにおける不純物濃度の違いを利用する方法がある。
電極層ＷＬとして、例えばボロン（Ｂ）を不純物として含むシリコン層を形成するときに、突起部７１を形成したい部分（あるいはその部分を含むレイヤー）のボロン濃度を他の部分よりも高くなるようにする。
その状態で、例えばＴＭＹ（トリメチル−２ヒドロキシエチルアンモニウムハイドロオキサイド）を用いて電極層ＷＬをエッチングすると、ボロンが低濃度の部分のエッチングレートが高濃度の部分よりも高くなり、図７（ｂ）に示すように、ボロン濃度が高い部分が突起部７１として残るように制御することが可能となる。
電極層ＷＬに突起部７１を形成した後、シリコン層である電極層ＷＬの露出表面側を窒化して、その露出表面側に図７（ｃ）に示すようにシリコン窒化膜であるキャップ膜３１が形成される。
例えば、処理室内にＮＨ３ガスを導入して、基板を１０５０℃に加熱する熱窒化法による処理を１０分間行うことで、電極層ＷＬを窒化することができる。
あるいは、処理室内にＮＨ３ガスと、フッ素を含むガス（例えば、ＣＦ４ガス、ＳＦ６ガス、ＮＨ６ガス）を導入して、基板を９００℃に加熱するプラズマ窒化法による処理を３０分間行うことで、電極層ＷＬを窒化することができる。
電極層ＷＬの窒化処理時、図８（ａ）に示すように、電極層ＷＬの突起部７１は複数方向から等方的に、窒化種（Ｎ）を含むガス１００にさらされ、突起部７１の全体に窒化反応が進む。結果として、図８（ｂ）に示すように、電極層ＷＬの窒化により形成されたキャップ膜３１において、突起部６１が設けられた部分の膜厚（電極層ＷＬとの界面に対して垂直な方向の厚さ）を、突起部６１が設けられていない他の部分の膜厚に比べて厚くすることができ、信頼性を高くできる。
また、電極層ＷＬの角部７０も複数方向から等方的に窒化種（Ｎ）を含むガス１００にさらされる。このため、窒化反応条件（時間、温度など）を適切に制御することで、電極層ＷＬの角部７０（角部７０とキャップ膜３１との界面）を曲面状にすることができる。
電極層ＷＬに突起部７１を加工する他の方法として、ＴＭＹ処理前に電極層ＷＬを結晶化させる方法を用いることもできる。
電極層ＷＬは、例えばアモルファスシリコン層として形成され、そのアモルファスシリコンの状態で、図７（ａ）に示すステップまで進めされる。この後、例えば、処理室内に窒素ガス（Ｎ２ガス）を導入して、基板を８５０℃に加熱する処理を３０分間行って、電極層ＷＬを多結晶化する。
多結晶シリコンに対するＴＭＹエッチングでは、多結晶シリコンにおける部分ごとの結晶軸方向の違いでエッチングレートが異なり、電極層ＷＬに凹凸、すなわち突起部を形成することができる。
この場合、突起部を形成する位置の制御は難しく、必ずしも角部に突起部が形成されるとは限らない。しかしながら、電極層ＷＬの側壁に突起部が形成された構造でも、その突起部を利用した電界アシスト効果により、書き込み、消去特性の向上を図れる。
また、電極層ＷＬの側壁に突起部が形成された場合でも、前述した窒化処理を行うことで、突起部の全体を窒化させることができる。結果として、キャップ膜３１の側壁に突起部が設けられた構造においても、そのキャップ膜３１において突起部が設けられた部分の膜厚（電極層ＷＬとの界面に対して垂直な方向の厚さ）は、突起部が設けられていない他の部分の膜厚に比べて厚くすることができる。
（第２実施形態）
図９は、第２実施形態によるメモリセルの模式断面図である。
図９は、第２実施形態によるメモリセルの模式断面図である。
第２の実施形態のメモリセルにおいても各電極層ＷＬとチャネルボディ２０との間には、電極層ＷＬ側から順に、キャップ膜３１、ブロック膜３２、電荷蓄積膜３３、およびトンネル膜３４が設けられている。
例えば、シリコン層である電極層ＷＬの表面側が窒化されることで、キャップ膜３１としてシリコン窒化膜が形成される。
また、第２実施形態においても、各電極層ＷＬは、メモリホールＭＨに向き合う側壁における厚さ方向の端部に続く角部７０を有する。すなわち、角部７０は、各電極層ＷＬにおけるメモリホールＭＨ側の側壁から、電極間絶縁層２５との界面に続いている。
そして、電極層ＷＬの角部７０を覆うキャップ膜３１の角部６２の膜厚ａは、キャップ膜３１における角部６２以外の他の部分の膜厚ｂよりも厚い。
また、電極層ＷＬの角部７０は曲面状に形成され、その電極層ＷＬの角部７０の曲率（電極層ＷＬの角部７０と、キャップ膜３１との界面の曲率）は、キャップ膜３１の角部６２の曲率（角部６２と、ブロック膜３２との界面の曲率）よりも小さい。
したがって、電極層ＷＬの角部７０に対する電界集中を緩和でき、またキャップ膜３１の角部６２の劣化を抑制できる。この結果、Endurance（繰り返し書き換え）特性の低下を抑制でき、信頼性の高い半導体記憶装置を提供できる。
キャップ膜３１を形成するにあたっては、第１実施形態と同様に、図１０（ａ）に示すステップまで進められた後、シリコン層である電極層ＷＬの露出表面側を窒化して、その露出表面側に図１０（ｂ）に示すようにシリコン窒化膜であるキャップ膜３１が形成される。
例えば、処理室内にＮＨ３ガスを導入して、基板を１０５０℃に加熱する熱窒化法による処理を１０分間行うことで、電極層ＷＬを窒化することができる。あるいは、処理室内にＮＨ３ガスと、フッ素を含むガス（例えば、ＣＦ４ガス、ＳＦ６ガス、ＮＨ６ガス）を導入して、基板を９００℃に加熱するプラズマ窒化法による処理を３０分間行うことで、電極層ＷＬを窒化することができる。
電極層ＷＬの窒化処理時、電極層ＷＬの角部７０は複数方向から等方的に窒化種（Ｎ）を含むガスにさらされる。このため、角部７０では、複数方向からの等方的な窒化反応が促進され、電極層ＷＬの窒化により形成されたキャップ膜３１において、角部６２の膜厚（電極層ＷＬとの界面に対して垂直な方向の厚さ）が、角部６２以外の他の部分の膜厚に比べて厚くなる。さらに、窒化反応条件（時間、温度など）を適切に制御することで、電極層ＷＬの角部７０（角部７０とキャップ膜３１との界面）を曲面状にすることができる。
（第３実施形態）
図１１（ａ）及び（ｂ）は、第３実施形態によるメモリセルの模式断面図である。
図１１（ａ）及び（ｂ）は、第３実施形態によるメモリセルの模式断面図である。
図１１（ｂ）は、基板側に位置する下層メモリセル９２を表し、図１１（ａ）は、その下層メモリセル９２よりも上層にある上層メモリセル９１を表す。図１１（ａ）及び（ｂ）において、それら上層メモリセル９１及び下層メモリセル９２に共通なメモリホールＭＨの中心軸を１点鎖線で表す。
現状、前述した積層体を貫通するホールを形成するにあたって、側壁が基板表面に対して垂直なホールを形成することは困難であり、断面形状においてホールの側壁がＶ字状のテーパーを持つ形状になりやすい。すなわち、深くなるにしたがってホール径が徐々に小さくなる傾向にあり、メモリホールＭＨにおける基板側の下部のホール径は、その下部よりも浅い位置の上部のホール径よりも小さくなる。
電極層ＷＬの積層数が多くなり、ホールのアスペクト比が大きくなればなるほど、上層と下層間でのホール径の差が大きくなる。ホール径のばらつきにより、上下のメモリセル間での印加電界が変わり、書き込み、消去動作におけるメモリセル間での絶縁膜劣化量や電荷保持特性がばらつく懸念がある。
すなわち、ホール径の相対的に大きな上層メモリセル９１と、ホール径の相対的に小さな下層メモリセル９２とで同一トンネル電界となるように電圧を印加した場合、ブロック膜にかかる電界が、上層メモリセル９１で相対的に強くなりendurance特性劣化が生じやすい。
そこで、第３実施形態によれば、図１１（ａ）及び（ｂ）に示すように、メモリホールＭＨの上部の周囲のキャップ膜３１の膜厚を、メモリホールＭＨの下部の周囲のキャップ膜３１の膜厚よりも厚くしている。これにより、上下のメモリセル間での電界差を緩和することができ、特性ばらつきを抑制し、また高い信頼性を実現できる。
ホール下部よりも浅い位置にあり、ホール径も大きいホール上部では、キャップ膜３１を形成する窒化処理時に、ホール下部よりも、窒素（または窒素を含むガス）密度が高くなり、窒化反応が促進され、厚いシリコン窒化膜（キャップ膜３１）を形成することができる。
（付記１）
実施形態によれば、半導体記憶装置の製造方法は、
基板上に、複数の電極層を積層する工程と、
前記複数の電極層の積層方向を貫通するホールを形成する工程と、
前記電極層における前記ホール側の側壁および前記側壁に続く角部に、前記電極層との反応種を導入し、前記側壁及び前記角部に、前記側壁よりも前記角部で膜厚が厚いキャップ膜を形成する工程と、
を備えている。
（付記２）
また、実施形態によれば、シリコン層である前記電極層の前記側壁及び前記角部を窒化することで、前記キャップ膜としてシリコン窒化膜が形成される。
（付記３）
また、実施形態によれば、半導体記憶装置の製造方法は、前記ホールを形成した後、前記電極層をウェットエッチングして、前記側壁または前記角部に、前記ホール側に突出した突起部を形成する工程をさらに備えている。
実施形態によれば、半導体記憶装置の製造方法は、
基板上に、複数の電極層を積層する工程と、
前記複数の電極層の積層方向を貫通するホールを形成する工程と、
前記電極層における前記ホール側の側壁および前記側壁に続く角部に、前記電極層との反応種を導入し、前記側壁及び前記角部に、前記側壁よりも前記角部で膜厚が厚いキャップ膜を形成する工程と、
を備えている。
（付記２）
また、実施形態によれば、シリコン層である前記電極層の前記側壁及び前記角部を窒化することで、前記キャップ膜としてシリコン窒化膜が形成される。
（付記３）
また、実施形態によれば、半導体記憶装置の製造方法は、前記ホールを形成した後、前記電極層をウェットエッチングして、前記側壁または前記角部に、前記ホール側に突出した突起部を形成する工程をさらに備えている。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリセルアレイ、１０…基板、２０…チャネルボディ、２５…絶縁層、３１…キャップ膜、３２…ブロック膜、３３…電荷蓄積膜、３４…トンネル膜、６１…突起部、７０…電極層の角部、ＷＬ…電極層
Claims (7)
- 基板と、
前記基板上にそれぞれ交互に積層された複数の電極層と複数の絶縁層とを有する積層体と、
前記積層体を貫通して形成されたホール内で前記電極層に接して設けられた、シリコン窒化膜であるキャップ膜と、
前記キャップ膜の側壁に設けられ、前記キャップ膜よりも窒素濃度が低いブロック膜と、前記ブロック膜の側壁に設けられた電荷蓄積膜と、前記電荷蓄積膜の側壁に設けられたトンネル膜と、を含む絶縁膜と、
前記トンネル膜の側壁に設けられたチャネルボディと、
を備え、
前記電極層は、厚さ方向の端部に続く角部を有し、
前記キャップ膜は、前記電極層の前記角部に設けられて前記絶縁膜側に突出する突起部を有し、
前記キャップ膜において、前記突起部が設けられた部分の前記突起部の突出方向の膜厚は、前記突起部が設けられていない他の部分の膜厚よりも厚く、
前記電極層の前記角部の曲率は、前記突起部の曲率よりも小さい半導体記憶装置。 - 基板と、
前記基板上にそれぞれ交互に積層された複数の電極層と複数の絶縁層とを有する積層体と、
前記積層体を貫通して形成されたホール内で前記電極層に接して設けられたキャップ膜と、
前記キャップ膜の側壁に設けられ、電荷蓄積膜を含む絶縁膜と、
前記絶縁膜の側壁に設けられたチャネルボディと、
を備え、
前記キャップ膜は、前記絶縁膜側に突出する突起部を有し、
前記キャップ膜において、前記突起部が設けられた部分の前記突起部の突出方向の膜厚は、前記突起部が設けられていない他の部分の膜厚よりも厚い半導体記憶装置。 - 前記電極層は、厚さ方向の端部に続く角部を有し、
前記突起部は、前記電極層の前記角部に設けられ、
前記電極層の前記角部の曲率は、前記突起部の曲率よりも小さい請求項２記載の半導体記憶装置。 - 前記キャップ膜は、シリコン窒化膜であり、
前記絶縁膜は、
前記キャップ膜と前記電荷蓄積膜との間に設けられ、前記キャップ膜よりも窒素濃度が低いブロック膜と、
前記電荷蓄積膜と前記チャネルボディとの間に設けられたトンネル膜と、
を含む請求項２記載の半導体記憶装置。 - 基板と、
前記基板上にそれぞれ交互に積層された複数の電極層と複数の絶縁層とを有する積層体と、
前記積層体を貫通して形成されたホール内で前記電極層に接して設けられたキャップ膜と、
前記キャップ膜の側壁に設けられ、電荷蓄積膜を含む絶縁膜と、
前記絶縁膜の側壁に設けられたチャネルボディと、
を備え、
前記電極層は、厚さ方向の端部に続く角部を有し、
前記キャップ膜は、前記電極層の前記角部を覆う角部を有し、
前記電極層の前記角部の曲率は、前記キャップ膜の前記角部の曲率よりも小さく、
前記キャップ膜の前記角部の膜厚は、前記キャップ膜における前記角部以外の他の部分の膜厚よりも厚い半導体記憶装置。 - 前記ホールにおける前記基板側の下部のホール径は、前記下部よりも浅い位置の上部のホール径よりも小さく、
前記ホールの前記上部の周囲の前記キャップ膜の膜厚は、前記ホールの前記下部の周囲の前記キャップ膜の膜厚よりも厚い請求項５記載の半導体記憶装置。 - 前記キャップ膜は、シリコン窒化膜であり、
前記絶縁膜は、
前記キャップ膜と前記電荷蓄積膜との間に設けられ、前記キャップ膜よりも窒素濃度が低いブロック膜と、
前記電荷蓄積膜と前記チャネルボディとの間に設けられたトンネル膜と、
を含む請求項５または６に記載の半導体記憶装置。
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