CN113644078B - 半导体装置以及该半导体装置的制造方法 - Google Patents

半导体装置以及该半导体装置的制造方法 Download PDF

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Abstract

半导体装置以及该半导体装置的制造方法。一种半导体装置包括：层叠结构，其包括交替地层叠的多个导电图案和多个绝缘层；穿透层叠结构的沟道结构；以及穿透层叠结构的存储器层，该存储器层设置在沟道结构和层叠结构之间。存储器层包括交替地布置的多个存储器部分和多个虚设部分。各个存储器部分包括介于多个绝缘层之间的第一部分以及介于多个虚设部分之间的第二部分。存储器部分的第一部分具有铁电性。

Description

半导体装置以及该半导体装置的制造方法
技术领域
本公开总体上涉及半导体装置以及该半导体装置的制造方法，更具体地，涉及一种三维半导体装置以及该三维半导体装置的制造方法。
背景技术
半导体装置包括利用金属氧化物半导体场效应晶体管(MOSFET)配置的集成电路。随着半导体装置的尺寸和设计规则逐渐减小，MOSFET的缩小逐渐加快。
MOSFET的缩小可能导致短沟道效应等，并且因此，半导体装置的操作特性可能劣化。因此，已研究了用于在克服由于半导体装置的高集成而导致的限制的同时形成具有更大性能的半导体装置的各种方法。
此外，这种集成电路追求操作可靠性和低功耗。因此，已研究了用于在较小的空间内形成具有更高可靠性和更低功耗的装置的方法。
发明内容
根据本公开的一方面，提供了一种半导体装置，该半导体装置可包括：层叠结构，其包括交替地层叠的多个导电图案和多个绝缘层；穿透层叠结构的沟道结构；以及穿透层叠结构的存储器层，该存储器层设置在沟道结构和层叠结构之间，其中，存储器层包括交替地布置的多个存储器部分和多个虚设部分，其中，各个存储器部分包括介于多个绝缘层之间的第一部分以及介于多个虚设部分之间的第二部分，并且其中，存储器部分的第一部分具有铁电性。
根据本公开的另一方面，提供了一种半导体装置，该半导体装置可包括：层叠结构，其包括交替地层叠的多个导电图案和多个绝缘层；穿透层叠结构的沟道结构；以及穿透层叠结构的存储器层，该存储器层设置在沟道结构和层叠结构之间，其中，存储器层包括交替地布置的多个存储器部分和多个虚设部分，其中，各个所述存储器部分包括介于多个绝缘层之间的第一部分以及介于多个虚设部分之间的第二部分，其中，存储器部分具有铁电性，并且虚设部分具有顺电性(paraelectricity)。
根据本公开的另一方面，提供了一种制造半导体装置的方法，该方法可包括以下步骤：形成包括绝缘层和牺牲层的层叠结构；形成穿透层叠结构的第一孔，使得绝缘层的第一侧壁和牺牲层的第二侧壁暴露；通过蚀刻牺牲层的第二侧壁来形成限定牺牲层的第三侧壁的第一凹陷；沿着绝缘层的第一侧壁和牺牲层的第三侧壁形成限定第二凹陷的初步存储器层；在第二凹陷中形成缓冲图案；通过使初步存储器层晶体化来形成存储器层；以及在存储器层中形成沟道层。
根据本公开的另一方面，提供了一种半导体装置，该半导体装置可包括：层叠结构，其包括多个导电图案；穿透层叠结构的沟道层；以及穿透层叠结构的存储器层，该存储器层设置在沟道层和层叠结构之间，其中，气隙限定在多个导电图案之间，其中，存储器层包括介于导电图案和沟道层之间的存储器部分以及介于气隙和沟道层之间的虚设部分，其中，存储器部分和虚设部分具有铁电性，其中，存储器部分的最大残余极化强度大于虚设部分的最大残余极化强度。
根据本公开的另一方面，提供了一种半导体装置，该半导体装置可包括：层叠结构，其包括多个导电图案；穿透层叠结构的沟道层；以及穿透层叠结构的存储器层，该存储器层设置在沟道层和层叠结构之间，其中，气隙限定在所述多个导电图案之间，其中，存储器层包括介于导电图案和沟道层之间的存储器部分以及介于气隙和沟道层之间的虚设部分，其中，存储器部分具有铁电性，并且虚设部分具有顺电性。
根据本公开的另一方面，提供了一种制造半导体装置的方法，该方法可包括以下步骤：形成包括绝缘层和牺牲层的层叠结构；形成穿透层叠结构的初步存储器层，该初步存储器层包括初步存储器部分和初步虚设部分；在初步存储器层中形成沟道层；通过去除绝缘层来形成暴露初步虚设部分的气隙；以及通过在初步虚设部分暴露的状态下使初步存储器层晶体化来形成存储器层。
附图说明
现在将在下文参照附图更充分地描述示例实施方式；然而，其可按照不同的形式来具体实现，不应被解释为限于本文中所阐述的实施方式。相反，提供这些实施方式以使得本公开将彻底和完整，并且将向本领域技术人员充分传达示例实施方式的范围。
在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。相似的标号始终表示相似的元件。
图1A是示意性地示出根据本公开的实施方式的铁电层的电场对极化特性的磁滞图。
图1B、图1C、图1D和图1E是图1A所示的铁电层的电场对极化特性的铁电装置结构的示图。
图2A是根据本公开的实施方式的半导体装置的平面图。
图2B是沿着图2A所示的线A-A’截取的截面图。
图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H和图3I是示出图2A和图2B所示的半导体装置的制造方法的截面图。
图4A、图4B和图4C是示出图2A和图2B所示的半导体装置的制造方法的截面图。
图5是根据本公开的实施方式的半导体装置的截面图。
图6A、图6B和图6C是示出图5所示的半导体装置的制造方法的截面图。
图7是根据本公开的实施方式的半导体装置的截面图。
图8是根据本公开的实施方式的半导体装置的截面图。
图9是根据本公开的实施方式的半导体装置的截面图。
图10是示出根据本公开的实施方式的存储器***的配置的框图。
图11是示出根据本公开的实施方式的计算***的配置的框图。
具体实施方式
为了描述根据本公开的概念的实施方式，本文所公开的具体结构或功能描述仅是例示性的。根据本公开的概念的实施方式可按照各种形式实现，不能被解释为限于本文中所阐述的实施方式。
实施方式提供一种能够改进操作可靠性的半导体装置。
图1A是示意性地示出根据本公开的实施方式的铁电层的电场对极化特性的磁滞图。图1B至图1E是图1A所示的铁电层的电场对极化特性的铁电装置结构的示图。
参照图1A和图1B，铁电装置结构1000S可包括第一电极1001、铁电层1002和第二电极1003。铁电层1002可包括可根据晶体结构具有铁电性或顺电性的材料。在示例中，铁电层1002可包括氧化铪锆、氧化铪或氧化锆。在示例中，铁电层1002可掺杂有硅、铝、钇或钆作为杂质。
铁电层1002可包括第一畴(domain)DM1和第二畴DM2。第一畴DM1和第二畴DM2可具有相同的组成。在示例中，当铁电层1002包括氧化铪锆时，第一畴DM1和第二畴DM2可具有Hf1-xZrxOy的组成。
第一畴DM1和第二畴DM2中的每一个可包括具有正交晶系的晶体结构的单晶和不具有正交晶系的晶体结构的单晶中的至少一些。具有正交晶系的晶体结构的单晶可被定义为第一单晶，不具有正交晶系的晶体结构的单晶可被定义为第二单晶。在示例中，第二单晶可具有单斜晶系的晶体结构。
第一畴DM1和第二畴DM2中的每一个的电场对极化特性可根据第一畴DM1和第二畴DM2中的每一个中第一单晶所占据的体积比而改变。第一畴DM1和第二畴DM2可根据第一畴DM1和第二畴DM2中的每一个中第一单晶所占据的体积比而具有铁电性或顺电性。
在示例中，当第一畴DM1中第一单晶所占据的体积比为100％并且第二畴DM2中第一单晶所占据的体积比为0％时，第一畴DM1可具有铁电性，并且第二畴DM2可具有顺电性。
在另一示例中，当第一畴DM1中第一单晶所占据的体积比为70％并且第二畴DM2中第一单晶所占据的体积比为30％时，第一畴DM1和第二畴DM2二者可均具有铁电性，并且第一畴DM1的铁电性可强于第二畴DM2的铁电性。
如上所述，尽管第一畴DM1和第二畴DM2具有相同的组成，但第一畴DM1和第二畴DM2的电特性可根据第一畴DM1和第二畴DM2中的每一个中第一单晶所占据的体积比而改变。以下，将描述第一畴DM1和第二畴DM2二者均具有铁电性，并且第一畴DM1的铁电性强于第二畴DM2的铁电性的情况。
当在铁电装置结构1000S的第一电极1001和第二电极1003之间施加电场时，铁电层1002的第一畴DM1和第二畴DM2中的每一个的极化可具有极化遵循图1A所示的磁滞图1000a或1000b的特性。第一畴DM1的极化可具有极化遵循第一磁滞图1000a的特性，并且第二畴DM2的极化可具有极化遵循第二磁滞图1000b的特性。
第一磁滞图1000a可表示一对第一矫顽电场Ec1和第二矫顽电场Ec2以及一对第一残余极化Pr1和第二残余极化Pr2。第一残余极化Pr1可具有第一极化取向Pd1，并且第二残余极化Pr2可具有作为与第一极化取向Pd1相反的方向的第二极化取向Pd2(参见图1D)。另外，第一磁滞图1000a可分别表示一对第一饱和电场Es1和第二饱和电场Es2中的一对第一饱和极化Ps1和第二饱和极化Ps2。
第二磁滞图1000b可表示一对第三矫顽电场Ec3和第四矫顽电场Ec4以及一对第三残余极化Pr3和第四残余极化Pr4。第三残余极化Pr3可具有第一极化取向Pd1，并且第四残余极化Pr4可具有作为与第一极化取向Pd1相反的方向的第二极化取向Pd2(参见图1D)。另外，第二磁滞图1000b可分别表示一对第三饱和电场Es3和第四饱和电场Es4中的一对第三饱和极化Ps3和第四饱和极化Ps4。
参照图1A和图1B，可通过将第二电极1003接地并将具有正极性的电压施加到第一电极1001来在从第一电极1001到第二电极1003的方向上生成第一电场AE1。第一电场AE1的绝对值可等于或大于第一饱和电场Es1的绝对值。第一畴DM1可具有第一饱和极化Ps1，并且第二畴DM2可具有第三饱和极化Ps3。随后，当第一电场AE1被去除时，第一畴DM1可如图1B所示具有第一极化取向Pd1的第一残余极化Pr1，并且第二畴DM2可如图1B所示具有第一极化取向Pd1的第三残余极化Pr3。
参照图1A和图1C，在第一畴DM1具有第一极化取向Pd1的第一残余极化Pr1并且第二畴DM2具有第一极化取向Pd1的第三残余极化Pr3的状态下，可通过将第二电极1003接地并将具有负极性的电压施加到第一电极1001来在从第二电极1003到第一电极1001的方向上生成第二电场AE2。第二电场AE2的绝对值可等于或大于第二畴DM2的第四饱和电场Es4的绝对值且小于第一畴DM1的第二矫顽电场Ec2的绝对值。第一畴DM1的极化方向可不改变，并且第二畴DM2可具有第四饱和极化Ps4。随后，当第二电场AE2被去除时，第一畴DM1可如图1C所示具有第一极化取向Pd1的残余极化，并且第二畴DM2可如图1C所示具有第二极化取向Pd2的第四残余极化Pr4。
参照图1A和图1D，在第一畴DM1具有第一极化取向Pd1的残余极化并且第二畴DM2具有第二极化取向Pd2的第四残余极化Pr4的状态下，可通过将第二电极1003接地并将具有负极性的电压施加到第一电极1001来在从第二电极1003到第一电极1001的方向上生成第三电场AE3。第三电场AE3的绝对值可等于或大于第一畴DM1的第二饱和电场Es2的绝对值。第一畴DM1可具有第二饱和极化Ps2，并且第二畴DM2可具有第四饱和极化Ps4。随后，当第三电场AE3被去除时，第一畴DM1可如图1D所示具有第二极化取向Pd2的第二残余极化Pr2，并且第二畴DM2可如图1D所示具有第二极化取向Pd2的第四残余极化Pr4。
参照图1A和图1E，在第一畴DM1具有第二极化取向Pd2的第二残余极化Pr2并且第二畴DM2具有第二极化取向Pd2的第四残余极化Pr4的状态下，可通过将第二电极1003接地并将具有正极性的电压施加到第一电极1001来在从第一电极1001到第二电极1003的方向上生成第四电场AE4。第四电场AE4的绝对值可等于或大于第二畴DM2的第三饱和电场Es3的绝对值且小于第一畴DM1的第一矫顽电场Ec1的绝对值。第一畴DM1的极化方向可不改变，并且第二畴DM2可具有第三饱和极化Ps3。随后，当第四电场AE4被去除时，第一畴DM1可如图1E所示具有第二极化取向Pd2的残余极化，并且第二畴DM2可如图1E所示具有第一极化取向Pd1的第三残余极化Pr3。
如上所述，可根据施加到铁电层10002的第一畴DM1和第二畴DM2的电场AE1、AE2、AE3和AE4的方向和大小来控制第一畴DM1和第二畴DM2的残余极化的方向。
由于第一畴DM1的铁电性强于第二畴DM2的铁电性，所以第一畴DM1的磁滞图1000a和第二畴DM2的磁滞图1000b可彼此不同。
当第一畴DM1具有第一残余极化Pr1或第二残余极化Pr2时，第一畴DM1可具有最大残余极化强度。当第二畴DM2具有第三残余极化Pr3或第四残余极化Pr4时，第二畴DM2可具有最大残余极化强度。由于第一畴DM1的铁电性强于第二畴DM2的铁电性，所以第一畴DM1的最大残余极化强度可大于第二畴DM2的最大残余极化强度。
由于第一畴DM1的铁电性强于第二畴DM2的铁电性，所以第一畴DM1的第一矫顽电场Ec1和第二矫顽电场Ec2的绝对值可大于第二畴DM2的第三矫顽电场Ec3和第四矫顽电场Ec4的绝对值。
图2A是根据本公开的实施方式的半导体装置的平面图。图2B是沿着图2A所示的线A-A’截取的截面图。
参照图2A和图2B，根据这些实施方式的半导体装置可包括层叠结构STA，层叠结构STA包括绝缘层IL和导电图案CP。
层叠结构STA可形成在基板(未示出)上。基板可物理上支撑层叠结构STA。在示例中，基板可以是半导体基板或绝缘体基板。基板可具有沿着由第一方向D1和第二方向D2限定的平面延伸的板的形状。第一方向D1和第二方向D2可彼此交叉。在示例中，第一方向D1和第二方向D2可彼此正交。
在实施方式中，***电路结构(未示出)可设置在层叠结构STA和基板之间。***电路结构可包括晶体管和线。
层叠结构STA的导电图案CP和绝缘层IL可交替地层叠。换言之，层叠结构STA的导电图案CP和绝缘层IL可在第三方向D3上交替地布置。第三方向D3可与第一方向D1和第二方向D2交叉。在示例中，第三方向D3可与第一方向D1和第二方向D2正交。
绝缘层IL可包括绝缘材料。在示例中，绝缘层IL可包括氧化物。
各个导电图案CP可包括栅极导电层GC和屏障层BR。屏障层BR可围绕栅极导电层GC的表面。在示例中，栅极导电层GC可包括掺杂半导体材料、金属硅化物、钨、镍和钴中的至少一种。在示例中，屏障层BR可包括氮化钛和氮化钽中的至少一种。导电图案CP可用作字线。
可提供沟道结构CS和第一存储器层ML1，沟道结构CS和第一存储器层ML1穿透层叠结构STA。沟道结构CS和第一存储器层ML1可在第三方向D3上延伸并穿透层叠结构STA。沟道结构CS和第一存储器层ML1可穿透层叠结构STA的导电图案CP和绝缘层IL。第一存储器层ML1可设置在沟道结构CS和层叠结构STA之间。
沟道结构CS可包括沟道层CL以及在沟道层CL中的填充层FI。沟道层CL和填充层FI可在第三方向D3上延伸。沟道层CL可围绕填充层FI。沟道层CL可电连接到位线和源极线。沟道层CL可包括半导体材料。在示例中，沟道层CL可包括多晶硅。填充层FI可包括绝缘材料。在示例中，填充层FI可包括氧化物。
沟道结构CS的中心线可被定义为第一中心线C1-C1’。在示例中，沟道结构CS的中心线是位于沟道结构的中间的距填充层的外周的距离相等的线。沟道结构CS的第一中心线C1-C1’可在第三方向D3上延伸。沟道结构CS的第一中心线C1-C1’可在沟道结构CS延伸的方向上延伸。沟道结构CS的第一中心线C1-C1’可位于填充层FI中。沟道结构CS的第一中心线C1-C1’可以是连接沟道结构CS在第一方向D1上的中心的虚拟线。
绝缘层IL可包括第一侧壁SW1。第一侧壁SW1可与第一存储器层ML1接触。绝缘层IL的底表面ILB的一部分可与第一存储器层ML1接触。绝缘层IL的顶表面ILT的一部分可与第一存储器层ML1接触。导电图案CP可包括第二侧壁SW2。第二侧壁SW2可与第一存储器层ML1接触。
第一侧壁SW1与第一中心线C1-C1’之间的最短距离可被定义为第一距离L1。第二侧壁SW2与第一中心线C1-C1’之间的最短距离可被定义为第二距离L2。第一距离L1可小于第二距离L2。绝缘层IL与第一中心线C1-C1’之间的最短距离可等于第一距离L1。导电图案CP与第一中心线C1-C1’之间的最短距离可等于第二距离L2。
第一侧壁SW1与填充层FI之间的最短距离可小于第二侧壁SW2与填充层FI之间的最短距离。绝缘层IL与填充层FI之间的最短距离可小于导电图案CP与填充层FI之间的最短距离。
第一存储器层ML1可包括第一存储器部分MP1和第一虚设部分DP1。第一存储器部分MP1和第一虚设部分DP1可在第三方向D3上交替地布置。第一存储器部分MP1可设置在沟道结构CS和导电图案CP之间。第一虚设部分DP1可设置在沟道结构CS和绝缘层IL之间。
彼此接触的第一存储器部分MP1和导电图案CP的中心水平可相同。在示例中，彼此接触的第一存储器部分MP1和导电图案CP的中心水平可以是第一水平LV1。彼此接触的第一虚设部分DP1和绝缘层IL的中心水平可相同。在示例中，彼此接触的第一虚设部分DP1和绝缘层IL的中心水平可以是第二水平LV2。中心水平可意指最上部和最下部的中间的水平。在示例中，导电图案CP的中心水平可意指导电图案CP的最上部和最下部的中间的水平。
第一存储器部分MP1可包括介于绝缘层IL之间的第一部分MP1a以及介于第一虚设部分DP1之间的第二部分MP1b。第一部分MP1a可与导电图案CP以及导电图案CP的顶部和底部上的绝缘层IL接触。第一部分MP1a可与导电图案CP的第二侧壁SW2、绝缘层IL的与导电图案CP的顶表面接触的底表面ILB以及绝缘层IL的与导电图案CP的底表面接触的顶表面ILT接触。第一部分MP1a可与第一虚设部分DP1间隔开。
第二部分MP1b可与第一虚设部分DP1接触。第一部分MP1a可围绕第二部分MP1b。第一部分MP1a可通过第二部分MP1b与沟道结构CS间隔开。第二部分MP1b可设置在第一部分MP1a和沟道结构CS之间。
第一虚设部分DP1可与绝缘层IL接触。第一虚设部分DP1可与绝缘层IL的第一侧壁SW1接触。第一虚设部分DP1可设置在第一存储器部分MP1之间。第一虚设部分DP1可与第一存储器部分MP1的第二部分MP1b接触。第二部分MP1b可与第一虚设部分DP1的顶表面DP1T和底表面DP1B接触。
在示例中，第一存储器部分MP1和第一虚设部分DP1可包括氧化铪锆、氧化铪或氧化锆。在示例中，第一存储器部分MP1和第一虚设部分DP1可掺杂有硅、铝、钇或钆作为杂质。
第一存储器部分MP1和第一虚设部分DP1可具有相同的组成。在示例中，当第一存储器部分MP1和第一虚设部分DP1包括氧化铪锆时，第一存储器部分MP1和第一虚设部分DP1可具有Hf1-xZrxOy的组成。
第一存储器部分MP1处具有正交晶系的晶体结构的单晶所占据的体积比可大于第一虚设部分DP1处具有正交晶系的晶体结构的单晶所占据的体积比。第一存储器部分MP1处具有正交晶系的晶体结构的单晶所占据的体积比可被定义为第一体积比，第一虚设部分DP1处具有正交晶系的晶体结构的单晶所占据的体积比可被定义为第二体积比。
在示例中，第一存储器部分MP1和第一虚设部分DP1二者可包括具有正交晶系的晶体结构的单晶，并且第一体积比可大于第二体积比。第一存储器部分MP1和第一虚设部分DP1二者可具有铁电性，并且第一存储器部分MP1的铁电性可强于第一虚设部分DP1的铁电性。由于第一存储器部分MP1的铁电性强于第一虚设部分DP1的铁电性，所以第一存储器部分MP1的最大残余极化强度可大于第一虚设部分DP1的最大残余极化强度。由于第一存储器部分MP1的铁电性强于第一虚设部分DP1的铁电性，所以第一存储器部分MP1的矫顽电场的绝对值可大于第一虚设部分DP1的矫顽电场的绝对值。由于第一存储器部分MP1的铁电性强于第一虚设部分DP1的铁电性，所以第一存储器部分MP1的磁滞图和第一虚设部分DP1的磁滞图可彼此不同。
在示例中，第一存储器部分MP1可包括具有正交晶系的晶体结构的单晶，并且第一虚设部分DP1可不包括具有正交晶系的晶体结构的单晶。第一存储器部分MP1可具有铁电性，并且第一虚设部分DP1可具有顺电性。
沟道层CL可包括基部BA和突出部分PT。基部BA可与填充层FI的外壁接触。基部BA可在第三方向D3上延伸并穿透层叠结构STA。
突出部分PT可在基部BA的外壁上朝着导电图案CP突出。突出部分PT可朝着第一存储器层ML1的第一存储器部分MP1突出。突出部分PT与导电图案CP之间的最短距离可小于基部BA与导电图案CP之间的最短距离。突出部分PT与第一存储器部分MP1的第一部分MP1a之间的最短距离可小于基部BA与绝缘层IL之间的最短距离。突出部分PT可围绕基部BA。突出部分PT可设置在第一虚设部分DP1之间。第一虚设部分DP1可设置在突出部分PT之间。突出部分PT可与第一存储器部分MP1的第二部分MP1b接触。突出部分PT可在第三方向D3上彼此间隔开。彼此接触的突出部分PT和第一存储器层ML1的第一存储器部分MP1的中心水平可相同。彼此连接的突出部分PT、第一存储器层ML1的第一存储器部分MP1和导电图案CP的中心水平可相同。
在根据这些实施方式的半导体装置中，可通过将电压施加到字线来使具有铁电性的第一存储器部分MP1极化。
在根据这些实施方式的半导体装置中，第一存储器部分MP1可具有铁电性并且第一虚设部分DP1可具有顺电性。另选地，第一存储器部分MP1和第一虚设部分DP1二者可具有铁电性，并且第一存储器部分MP1的铁电性可强于第一虚设部分DP1的铁电性。
因此，即使当电压被施加到字线以将存储器部分MP1极化时，第一虚设部分DP1也不极化或者可相对弱地极化。因此，由第一虚设部分DP1的极化导致的扰动和干扰可最小化。
图3A至图3I是示出图2A和图2B所示的半导体装置的制造方法的截面图。
为了描述方便，与参照图2A和图2B描述的组件相同的组件由相同的标号指代，并且将省略重复的描述。
下述制造方法仅是图2A和图2B所示的半导体存储器装置的制造方法的实施方式，图2A和图2B所示的半导体存储器装置的制造方法可不限于下述制造方法。
参照图3A，可形成层叠结构STA，其包括牺牲层SL和绝缘层IL。牺牲层SL和绝缘层IL可交替地层叠。牺牲层SL和绝缘层IL可包括不同的材料。在示例中，牺牲层SL可包括氮化物，并且绝缘层IL可包括氧化物。
参照图3B，可形成第一孔HO1，其穿透层叠结构STA。可使用光刻工艺形成第一孔HO1。第一孔HO1可在第三方向D3上延伸。第一孔HO1可穿透层叠结构STA的绝缘层IL和牺牲层SL。
当形成第一孔HO1时，绝缘层IL的第一侧壁SW1可暴露。当形成第一孔HO1时，牺牲层SL的第三侧壁SW3可暴露。第一侧壁SW1和第三侧壁SW3可形成公共表面。
参照图3C，可选择性地蚀刻通过第一孔HO1暴露的牺牲层SL。可选择性地去除各个牺牲层SL的一部分。可选择性地蚀刻牺牲层SL的第三侧壁SW3。牺牲层SL的通过选择性地蚀刻牺牲层SL而暴露的侧壁可被定义为第四侧壁SW4。
当选择性地蚀刻牺牲层SL时，各个绝缘层IL的顶表面ILT的一部分和各个绝缘层IL的底表面ILB的一部分可暴露。当选择性地蚀刻牺牲层SL时，可形成第一凹陷RC1。第一凹陷RC1可连接到第一孔HO1。第一凹陷RC1可围绕第一孔HO1。第一凹陷RC1可由牺牲层SL的第四侧壁SW4以及绝缘层IL的顶表面ILT和底表面ILB限定。牺牲层SL的第四侧壁SW4可通过第一凹陷RC1暴露。第一凹陷RC1可在第三方向D3上彼此间隔开。
第一孔HO1的中心线可被定义为第二中心线C2-C2’。第一孔HO1的第二中心线C2-C2’可在第三方向D3上延伸。第一孔HO1的第二中心线C2-C2’可在第一孔HO1延伸的方向上延伸。第一孔HO1的第二中心线C2-C2’可以是连接第一孔HO1在第一方向D1上的中心的虚拟线。
第一侧壁SW1与第二中心线C2-C2’之间的最短距离可被定义为第三距离L3。第四侧壁SW4与第二中心线C2-C2’之间的最短距离可被定义为第四距离L4。第三距离L3可小于第四距离L4。
参照图3D，可在第一孔HO1中形成第一初步存储器层pML1。第一初步存储器层pML1可在第三方向D3上延伸。第一初步存储器层pML1可穿透层叠结构STA。第一初步存储器层pML1可沿着绝缘层IL的第一侧壁SW1和牺牲层SL的第四侧壁SW4形成。第一初步存储器层pML1可覆盖绝缘层IL的第一侧壁SW1、绝缘层IL的顶表面ILT、绝缘层IL的底表面ILB和牺牲层SL的第四侧壁SW4。第一初步存储器层pML1可填充第一凹陷RC1。在示例中，第一初步存储器层pML1可包括氧化铪锆、氧化铪或氧化锆。在示例中，第一初步存储器层pML1可掺杂有硅、铝、钇或钆作为杂质。在示例中，第一初步存储器层pML1可以是非晶的。
第一初步存储器层pML1可包括第一初步存储器部分pMP1和第一初步虚设部分pDP1。第一初步存储器部分pMP1和第一初步虚设部分pDP1可在第三方向D3上交替地布置。第一初步存储器部分pMP1可与牺牲层SL的第四侧壁SW4接触。第一初步存储器部分pMP1的一部分可设置在绝缘层IL之间。第一初步存储器部分pMP1的另一部分可设置在第一初步虚设部分pDP1之间。第一初步虚设部分pDP1可与绝缘层IL的第一侧壁SW1接触。
第二凹陷RC2可由第一初步存储器部分pMP1限定。第二凹陷RC2可由第一初步存储器部分pMP1的内侧壁pMP1S限定。第一初步存储器部分pMP1的内侧壁pMP1S可朝着牺牲层SL凹陷，以限定第二凹陷RC2。第二凹陷RC2可在第三方向D3上彼此间隔开。第二凹陷RC2可设置在第一初步虚设部分pDP1之间。第二凹陷RC2的中心水平可等于与其相邻的第一凹陷RC1的中心水平。
第一初步存储器层pML1的第一初步存储器部分pMP1和第一初步虚设部分pDP1可具有相同的组成和相同的晶体结构。因此，第一初步存储器部分pMP1和第一初步虚设部分pDP1可具有相同的电特性。
参照图3E，可在第二凹陷RC2中形成缓冲图案BP。形成缓冲图案BP可包括形成覆盖初步存储器层pML1的内侧壁的缓冲层并去除缓冲层的一部分。
缓冲图案BP可与第一初步存储器层pML1的第一初步存储器部分pMP1的内侧壁pMP1S接触。缓冲图案BP可在与第一初步存储器部分pMP1接触的同时对第一初步存储器部分pMP1加压。由于缓冲图案BP和牺牲层SL设置在第一初步存储器部分pMP1的两个侧壁处，所以第一初步存储器部分pMP1可被加压。
缓冲图案BP可设置在第一初步存储器层pML1的第一初步虚设部分pDP1之间。缓冲图案BP可包括相对于第一初步存储器层pML1具有蚀刻选择性的材料。在示例中，缓冲图案BP可包括氮化钛。
参照图3F，可使第一初步存储器层pML1晶体化。在示例中，可通过热处理工艺使第一初步存储器层pML1晶体化。晶体化的第一初步存储器层pML1可被定义为第一存储器层ML1。第一存储器层ML1可包括第一存储器部分MP1和第一虚设部分DP1。可通过使第一初步存储器部分pMP1晶体化来形成第一存储器部分MP1。可通过使初步虚设部分pDP1晶体化来形成第一虚设部分DP1。
晶体化的第一存储器层ML1可包括多个单晶。多个单晶中的一些可具有正交晶系的晶体结构。第一存储器部分MP1和第一虚设部分DP1可具有相同的组成并且具有不同的晶体结构。因此，第一存储器部分MP1和第一虚设部分DP1可具有不同的电特性。
第一存储器部分MP1可包括具有正交晶系的晶体结构的单晶。第一存储器部分MP1处具有正交晶系的晶体结构的单晶所占据的体积比可被定义为第一体积比。第一虚设部分DP1可包括具有正交晶系的晶体结构的单晶，并且可不包括具有正交晶系的晶体结构的单晶。第一虚设部分DP1处具有正交晶系的晶体结构的单晶所占据的体积比可被定义为第二体积比。第一体积比可大于第二体积比。
在第一初步存储器部分pMP1的两个侧壁通过缓冲图案BP和牺牲层SL被加压并且第一初步虚设部分pDP1的两个侧壁未被加压的状态下，第一初步存储器层pML1被晶体化。因此，第一存储器部分MP1的第一体积比可大于第一虚设部分DP1的第二体积比。
参照图3G，可选择性地去除缓冲图案BP。当缓冲图案BP被选择性地去除时，第二凹陷RC2可再次敞开。由于缓冲图案BP包括相对于第一存储器层ML1具有蚀刻选择性的材料，所以缓冲图案BP可被选择性地去除。
参照图3H，可在第一存储器层ML1中形成沟道层CL。沟道层CL可包括填充第二凹陷RC2的突出部分PT以及穿透层叠结构STA的基部BA。
参照图3I，可在沟道层CL中形成填充层FI。随后，可利用导电图案CP(参见图2B)替换牺牲层SL。利用导电图案CP替换牺牲层SL可包括形成穿透层叠结构STA的狭缝、通过狭缝去除牺牲层SL以及在通过去除牺牲层SL而形成的空白空间中形成导电图案CP。
根据此实施方式的半导体装置的制造方法可包括形成对第一初步存储器部分pMP1加压的缓冲图案BP。因此，第一存储器部分MP1可具有铁电性并且第一虚设部分DP1可具有顺电性。另选地，第一存储器部分MP1和第一虚设部分DP1二者可具有铁电性，并且第一存储器部分MP1的铁电性可强于第一虚设部分DP1的铁电性。因此，尽管电压被施加到字线，所以第一虚设部分DP1未被极化或者可相对弱地极化。因此，由第一虚设部分DP1的极化导致的扰动和干扰可最小化。
在根据此实施方式的半导体装置的制造方法中，第一存储器部分MP1和第一虚设部分DP1可形成为具有不同的电特性。因此，成本和时间可降低，并且工艺的均匀性可改进。
图4A至图4C是示出图2A和图2B所示的半导体装置的制造方法的截面图。
为了描述方便，与参照图2A、图2B和图3A至图3I描述的组件相同的组件由相同的标号指代，并且将省略重复的描述。
下述制造方法仅是图2A和图2B所示的半导体存储器装置的制造方法的实施方式，图2A和图2B所示的半导体存储器装置的制造方法可不限于下述制造方法。
参照图4A，与图3A至图3D中所描述的类似，可形成层叠结构STA和第一初步存储器层pML1。
随后，可在由第一初步存储器层pML1限定的第二凹陷RC2中形成突出部分PT。在示例中，突出部分PT可包括多晶硅。形成突出部分PT可包括形成覆盖第一初步存储器层pML1的内侧壁的半导体材料层以及蚀刻半导体材料层的一部分。
突出部分PT可与第一初步存储器部分pMP1的内侧壁pMP1S接触。突出部分PT可在与第一初步存储器部分pMP1接触的同时对第一初步存储器部分pMP1加压。由于突出部分PT和牺牲层SL设置在第一初步存储器部分pMP1的两个侧壁处，所以第一初步存储器部分pMP1可被加压。突出部分PT可设置在第一初步存储器层pML1的第一初步虚设部分pDP1之间。
参照图4B，可使第一初步存储器层pML1晶体化。在第一初步存储器部分pMP1的两个侧壁通过突出部分PT和牺牲层SL被加压的状态下，第一初步存储器层pML1被晶体化。因此，第一存储器部分MP1处具有正交晶系的晶体结构的单晶所占据的体积比可大于第一虚设部分DP1处具有正交晶系的晶体结构的单晶所占据的体积比。
参照图4C，可在第一存储器层ML1中形成基部BA。基部BA可连接到突出部分PT。基部BA和突出部分PT可包括相同的材料。基部BA和突出部分PT可构成沟道层CL。
随后，与图3I中所描述的类似，可形成填充层。随后，可利用导电图案CP(参见图2B)替换牺牲层SL。
图5是根据本公开的实施方式的半导体装置的截面图。
除了下述部分之外，根据此实施方式的半导体装置可与图2A和图1B所示的半导体装置类似。
参照图5，根据此实施方式的半导体装置可包括层叠结构STA。层叠结构STA可包括布置在第三方向D3上的导电图案CP。各个导电图案CP可包括栅极导电层GC和围绕栅极导电层GC的屏障层BR。
气隙AR可限定在导电图案CP之间。气隙AR可以是导电图案CP之间基本上空白的空间。导电图案CP可通过气隙AR彼此间隔开。
可提供第二存储器层ML2和沟道结构CS，第二存储器层ML2和沟道结构CS穿透层叠结构STA。
第二存储器层ML2可包括第二存储器部分MP2和第二虚设部分DP2。第二存储器部分MP2和第二虚设部分DP2可在第三方向D3上交替地布置。第二存储器部分MP2可设置在沟道结构CS和导电图案CP之间。第二虚设部分DP可设置在沟道结构CS和气隙AR之间。第二存储器部分MP2可设置在与导电图案CP相同的水平处。第二虚设部分DP2可设置在与气隙AR相同的水平处。第二存储器部分MP2与第二部分DP2之间的边界BO的水平可等于导电图案CP的顶表面CPT的水平或导电图案CP的底表面CPL的水平。第二存储器部分MP2可与导电图案CP的侧壁接触。第二虚设部分DP2可与气隙AR接触。
类似于图2A和图2B所示的第一存储器部分MP1和第一虚设部分DP1，第二存储器部分MP2和第二虚设部分DP2可具有相同的组成，并且第二存储器部分MP2处具有正交晶系的晶体结构的单晶所占据的体积比可大于第二虚设部分DP2处具有正交晶系的晶体结构的单晶所占据的体积比。
在示例中，第二存储器部分MP2和第二虚设部分DP2二者可具有铁电性，并且第二存储器部分MP2的铁电性可强于第二虚设部分DP2的铁电性。在另一示例中，第二存储器部分MP2可具有铁电性并且第二虚设部分DP2可具有顺电性。
沟道结构CS可包括沟道层CL以及在沟道层CL中的填充层FI。
图6A至图6C是示出图5所示的半导体装置的制造方法的截面图。
为了描述方便，与参照图5描述的组件相同的组件由相同的标号指代，并且将省略重复的描述。
下述制造方法仅是图5所示的半导体存储器装置的制造方法的实施方式，图5所示的半导体存储器装置的制造方法可不限于下述制造方法。
参照图6A，可形成层叠结构STA，其包括牺牲层SL和绝缘层IL。随后，可形成第二初步存储器层pML2和沟道结构CS，第二初步存储器层pML2和沟道结构CS穿透层叠结构STA。
形成第二初步存储器层pML2和沟道结构CS可包括形成穿透层叠结构STA的第二孔HO2并且在第二孔HO2中依次形成第二初步存储器层pML2、沟道层CL和填充层FI。在示例中，第二初步存储器层pML2可包括氧化铪锆、氧化铪或氧化锆。在示例中，第二初步存储器层pML2可掺杂有硅、铝、钇或钆作为杂质。
第二初步存储器层pML2可包括第二初步存储器部分pMP2和第二初步虚设部分pDP2。第二初步存储器部分pMP2可设置在牺牲层SL和沟道层CL之间。第二初步虚设部分pDP2可设置在绝缘层IL和沟道层CL之间。
参照图6B，可利用导电图案CP替换牺牲层SL。利用导电图案CP替换牺牲层SL可包括形成穿透层叠结构STA的第一狭缝、通过第一狭缝去除牺牲层SL以及在通过去除牺牲层SL而形成的空白空间中形成导电图案CP。第二初步存储器层pML2的第二初步存储器部分pMP2可设置在导电图案CP和沟道层CL之间。
参照图6C，可去除导电图案CP之间的绝缘层IL。当绝缘层IL被去除时，可在导电图案CP之间形成气隙AR。去除绝缘层IL可包括形成穿透层叠结构STA的第二狭缝并且通过第二狭缝去除绝缘层IL。在实施方式中，第二狭缝可以是与图6B中描述的第一狭缝相同的组件。在另一实施方式中，第二狭缝可以是与图6B中描述的第一狭缝不同的组件。
当通过去除绝缘层IL而形成气隙AR时，第二初步虚设部分pDP2可暴露。第二初步虚设部分pDP2可设置在气隙AR和沟道结构CS之间。第二初步存储器部分pMP2的两个侧壁可通过导电图案CP和沟道结构CS被加压。由于第二初步虚设部分pDP2设置在气隙AR和沟道结构CS之间，所以第二初步虚设部分pDP2的两个侧壁可不被加压。
随后，可使第二初步存储器层pML2晶体化。当第二初步存储器层pML2晶体化时，可形成第二存储器层ML2(参见图5)。可通过使第二初步存储器部分pMP2晶体化来形成第二存储器部分MP2，并且可通过使第二初步虚设部分pDP2晶体化来形成第二虚设部分DP2。在第二初步存储器部分pMP2通过导电图案CP和沟道结构CS被加压并且第二初步虚设部分pDP2通过气隙AR暴露的状态下，第二初步存储器层pML2被晶体化。因此，具有正交晶系的晶体结构的单晶所占据的体积比可大于具有正交晶系的晶体结构的单晶所占据的体积比。
图7是根据本公开的实施方式的半导体装置的截面图。
除了下述部分之外，根据此实施方式的半导体装置可类似于图5所示的半导体装置。
参照图7，层叠结构可包括交替地层叠的绝缘图案IP和导电图案CP。绝缘图案IP可包括绝缘材料。在示例中，绝缘图案IP可包括氧化物。
穿透层叠结构STA的第二存储器层ML2可包括第二存储器部分MP2和第二虚设部分DP2。第二存储器部分MP2和第二虚设部分DP2可具有相同的组成，并且第二存储器部分MP2处具有正交晶系的晶体结构的单晶的体积比可大于第二虚设部分DP2处具有正交晶系的晶体结构的单晶的体积比。第二存储器部分MP2可设置在与导电图案CP相同的水平处，并且第二虚设部分DP2可设置在与绝缘图案IP相同的水平处。
包括沟道层CL和填充层FI的沟道结构CS可设置在第二存储器层ML2中。
可通过如图6A至图6C中所描述形成包括第二存储器部分MP2和第二虚设部分DP2的第二存储器层ML2，然后在气隙AR中形成绝缘图案IP来制造根据此实施方式的半导体存储器装置。
图8是根据本公开的实施方式的半导体装置的截面图。
除了下述部分之外，根据此实施方式的半导体装置可类似于图2A和图2B所示的半导体装置。
参照图8，根据此实施方式的半导体装置可包括第一插置层IN1和第二插置层IN2。
第一插置层IN1可设置在沟道结构CS和第一存储器层ML1之间。第一插置层IN1可围绕沟道结构CS。第一存储器层ML1可围绕第一插置层IN1。第一插置层IN1可与沟道结构CS的沟道层CL的外侧壁接触。第一插置层IN1可与第一存储器层ML1的内侧壁接触。
第二插置层IN2可设置在第一存储器层ML1和层叠结构STA之间。第二插置层IN2可围绕第一存储器层ML1。层叠结构STA的导电图案CP和绝缘层IL可围绕第二插置层IN2。第二插置层IN2可与第一存储器层ML1的外侧壁接触。第二插置层IN2可与导电图案CP和绝缘层IL接触。
第一存储器层ML1可设置在第一插置层IN1和第二插置层IN2之间。第一插置层IN1和第二插置层IN2可包括氧化硅或氧化铪。形成第一插置层IN1和第二插置层IN2，以使得第一存储器层ML1的界面特性可改进，并且可防止第一存储器层ML1的第一存储器部分MP1的铁电特性的劣化。
图9是根据本公开的实施方式的半导体装置的截面图。
除了下述部分之外，根据此实施方式的半导体装置可类似于图5所示的半导体装置。
参照图9，根据此实施方式的半导体装置可包括第三插置层IN3和第四插置层IN4。
第三插置层IN3可设置在沟道结构CS和第二存储器层ML2之间。第三插置层IN3可围绕沟道结构CS。第二存储器层ML2可围绕第三插置层IN3。第三插置层IN3可与沟道结构CS的沟道层CL的外侧壁接触。第三插置层IN3可与第二存储器层ML2的内侧壁接触。
第四插置层IN4可插置在第二存储器层ML2和层叠结构STA之间。第四插置层可围绕第二存储器层ML2。层叠结构STA的导电图案CP可围绕第四插置层IN4。第四插置层IN4可与第二存储器层ML2的外侧壁接触。第四插置层IN4可与导电图案CP接触。
第二存储器层ML2可设置在第三插置层IN3和第四插置层IN4之间。第三插置层IN3和第四插置层IN4可包括绝缘材料。在示例中，第三插置层IN3和第四插置层IN4可包括氧化硅或氧化铪。形成第三插置层IN3和第四插置层IN4，以使得第二存储器层ML2的界面特性可改进，并且可防止第二存储器层ML2的第二存储器部分MP2的铁电特性的劣化。
图10是示出根据本公开的实施方式的存储器***的配置的框图。
参照图10，根据本公开的实施方式的存储器***1100包括存储器装置1120和存储控制器1110。
存储器装置1120可包括参照图2A和图2B、图5、图7、图8和图9描述的结构。存储器装置1120可以是利用多个闪存芯片配置的多芯片封装。
存储控制器1110被配置为控制存储器装置1120，并且可包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错码(ECC)电路1114和存储器接口1115。SRAM 1111用作CPU 1112的操作存储器，CPU 1112执行对存储控制器1110的数据交换的总体控制操作，并且主机接口1113包括用于与存储器***1100连接的主机的数据交换协议。ECC电路1114检测并纠正包括在从存储器装置1120读取的数据中的错误，存储器接口1115与存储器装置1120接口。另外，存储控制器1110还可包括用于存储用于与主机接口的代码数据等的ROM。
如上所述配置的存储器***1100可以是存储卡或固态盘(SSD)，其中存储器装置1120与控制器1110组合。例如，当存储器***1100是SSD时，存储控制器1100可通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、***组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机小型接口(SCSI)协议、增强小型磁盘接口(ESDI)协议和集成驱动电子设备(IDE)协议的各种接口协议中的一种来与外部(例如，主机)通信。
图11是示出根据本公开的实施方式的计算***的配置的框图。
参照图11，根据本公开的实施方式的计算***1200可包括CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器***1210，它们电连接到***总线1260。当计算***1200是移动装置时，还可包括用于向计算***1200供应操作电压的电池，并且还可包括应用芯片组、相机图像处理器(CIS)、移动D-RAM等。
存储器***1210可如参照图10所述利用存储器装置1212和存储控制器1211来配置。
在根据本公开的半导体装置中，存储器层的存储器部分的铁电性可强于存储器层的虚设部分的铁电性。另选地，存储器层的虚设部分可具有顺电性。因此，由虚设部分的极化导致的扰动和干扰可最小化。
尽管参照其实施方式的特定示例示出和描述了本公开，但是本领域技术人员将理解，在不脱离由所附权利要求及其等同物限定的本公开的精神和范围的情况下，可对其进行形式和细节上的各种改变。因此，本公开的范围不应限于实施方式的上述示例，而是应该不仅由所附权利要求，而且还由其等同物确定。
在上述实施方式中，可选择性地执行所有步骤，或者可省略部分步骤。在各个实施方式中，步骤未必根据所描述的顺序执行，而是可重新布置。本说明书和附图中所公开的实施方式仅为了方便理解本公开的示例，本公开不限于此。即，对于本领域技术人员而言应该显而易见的是，可基于本公开的技术范围进行各种修改。
此外，已在附图和说明书中描述了本公开的实施方式的示例。尽管这里使用了特定术语，但那些术语仅用于说明本公开的实施方式。因此，本公开不限于上述实施方式，在本公开的精神和范围内可进行许多变化。对于本领域技术人员而言应该显而易见，除了本文所公开的实施方式之外，还可基于本公开的技术范围进行各种修改。
相关申请的交叉引用
本申请要求2020年4月27日提交于韩国知识产权局的韩国专利申请号10-2020-0050932的优先权，其完整公开通过引用并入本文。

Claims (45)

1.一种半导体装置，该半导体装置包括：
层叠结构，该层叠结构包括交替地层叠的多个导电图案和多个绝缘层；
沟道结构，该沟道结构穿透所述层叠结构；以及
存储器层，该存储器层穿透所述层叠结构，该存储器层设置在所述沟道结构和所述层叠结构之间，
其中，所述存储器层包括交替地布置的多个存储器部分和多个虚设部分，
其中，各个所述存储器部分包括介于多个所述绝缘层之间的第一部分以及介于多个所述虚设部分之间的第二部分，
其中，各个所述存储器部分的所述第一部分和所述第二部分以及所述虚设部分具有铁电性，并且
其中，所述存储器部分的最大残余极化强度大于所述虚设部分的最大残余极化强度。
2.根据权利要求1所述的半导体装置，其中，各个所述存储器部分处具有正交晶系的晶体结构的单晶的体积比大于各个所述虚设部分处具有所述正交晶系的晶体结构的单晶的体积比。
3.根据权利要求1所述的半导体装置，其中，所述存储器部分和所述虚设部分具有相同的组成。
4.根据权利要求1所述的半导体装置，其中，所述存储器部分的矫顽电场的绝对值大于所述虚设部分的矫顽电场的绝对值。
5.根据权利要求1所述的半导体装置，其中，所述沟道结构包括朝着所述导电图案突出的突出部分。
6.根据权利要求5所述的半导体装置，其中，所述突出部分设置在多个所述虚设部分之间。
7.根据权利要求6所述的半导体装置，其中，所述虚设部分具有顺电性。
8.根据权利要求1所述的半导体装置，其中，彼此相邻的多个所述导电图案之一和多个所述存储器部分之一的中心水平相同。
9.一种半导体装置，该半导体装置包括：
层叠结构，该层叠结构包括交替地层叠的多个导电图案和多个绝缘层；
沟道结构，该沟道结构穿透所述层叠结构；以及
存储器层，该存储器层穿透所述层叠结构，该存储器层设置在所述沟道结构和所述层叠结构之间，
其中，所述存储器层包括交替地布置的多个存储器部分和多个虚设部分，
其中，各个所述存储器部分包括介于多个所述绝缘层之间的第一部分以及介于多个所述虚设部分之间的第二部分，
其中，各个所述存储器部分的所述第一部分和所述第二部分具有铁电性，并且
其中，所述虚设部分具有顺电性。
10.根据权利要求9所述的半导体装置，其中，所述第一部分与多个所述绝缘层中的一个绝缘层的顶表面和多个所述绝缘层中的另一个绝缘层的底表面接触。
11.根据权利要求9所述的半导体装置，其中，所述沟道结构包括朝着所述导电图案突出的突出部分。
12.根据权利要求11所述的半导体装置，其中，所述突出部分设置在多个所述虚设部分之间。
13.根据权利要求11所述的半导体装置，其中，各个所述突出部分的中心水平等于各个所述导电图案的中心水平。
14.根据权利要求9所述的半导体装置，该半导体装置还包括穿透所述层叠结构的填充层，该填充层设置在沟道层中，
其中，所述导电图案与所述填充层之间的最短距离大于所述绝缘层与所述填充层之间的最短距离。
15.根据权利要求9所述的半导体装置，该半导体装置还包括介于所述存储器层和所述层叠结构之间的插置层。
16.根据权利要求15所述的半导体装置，其中，所述插置层包括氧化硅和氧化铪中的至少一种。
17.一种制造半导体装置的方法，该方法包括以下步骤：
形成包括绝缘层和牺牲层的层叠结构；
形成穿透所述层叠结构的第一孔，使得所述绝缘层的第一侧壁和所述牺牲层的第二侧壁暴露；
通过蚀刻所述牺牲层的所述第二侧壁来形成限定所述牺牲层的第三侧壁的第一凹陷；
沿着所述绝缘层的所述第一侧壁和所述牺牲层的所述第三侧壁形成限定第二凹陷的初步存储器层；
在所述第二凹陷中形成缓冲图案；
通过使所述初步存储器层晶体化来形成存储器层；以及
在所述存储器层中形成沟道层。
18.根据权利要求17所述的方法，该方法还包括去除所述缓冲图案。
19.根据权利要求18所述的方法，其中，去除所述缓冲图案的步骤包括使所述第二凹陷敞开。
20.根据权利要求19所述的方法，其中，所述沟道层填充通过去除所述缓冲图案而敞开的所述第二凹陷。
21.根据权利要求17所述的方法，其中，所述第一侧壁与所述第一孔的中心之间的最短距离小于所述第三侧壁与所述第一孔的所述中心之间的最短距离。
22.根据权利要求17所述的方法，其中，所述绝缘层包括多个绝缘层，
其中，所述第一凹陷设置在多个所述绝缘层之间。
23.根据权利要求17所述的方法，其中，所述第一凹陷的中心水平和所述第二凹陷的中心水平相同。
24.一种半导体装置，该半导体装置包括：
层叠结构，该层叠结构包括多个导电图案；
沟道层，该沟道层穿透所述层叠结构；以及
存储器层，该存储器层穿透所述层叠结构，该存储器层设置在所述沟道层和所述层叠结构之间，
其中，气隙限定在多个所述导电图案之间，
其中，所述存储器层包括介于所述导电图案和所述沟道层之间的存储器部分以及介于所述气隙和所述沟道层之间的虚设部分，
其中，所述存储器部分和所述虚设部分具有铁电性，
其中，所述存储器部分的最大残余极化强度大于所述虚设部分的最大残余极化强度。
25.根据权利要求24所述的半导体装置，其中，各个所述存储器部分处具有正交晶系的晶体结构的单晶的体积比大于各个所述虚设部分处具有所述正交晶系的晶体结构的单晶的体积比。
26.根据权利要求24所述的半导体装置，其中，所述存储器部分的矫顽电场的绝对值大于所述虚设部分的矫顽电场的绝对值。
27.根据权利要求24所述的半导体装置，其中，所述存储器部分和所述虚设部分具有相同的组成。
28.根据权利要求24所述的半导体装置，其中，所述存储器部分和所述虚设部分交替地布置。
29.根据权利要求24所述的半导体装置，其中，所述气隙和所述虚设部分设置在相同的水平处。
30.根据权利要求24所述的半导体装置，其中，所述导电图案和所述存储器部分设置在相同的水平处。
31.一种半导体装置，该半导体装置包括：
层叠结构，该层叠结构包括多个导电图案；
沟道层，该沟道层穿透所述层叠结构；以及
存储器层，该存储器层穿透所述层叠结构，该存储器层设置在所述沟道层和所述层叠结构之间，
其中，气隙限定在多个所述导电图案之间，
其中，所述存储器层包括介于所述导电图案和所述沟道层之间的存储器部分以及介于所述气隙和所述沟道层之间的虚设部分，
其中，所述存储器部分具有铁电性，并且
所述虚设部分具有顺电性。
32.根据权利要求31所述的半导体装置，其中，所述存储器部分设置在与所述导电图案相同的水平处。
33.根据权利要求31所述的半导体装置，其中，所述虚设部分设置在与所述气隙相同的水平处。
34.根据权利要求31所述的半导体装置，其中，所述存储器部分和所述虚设部分具有相同的组成。
35.根据权利要求31所述的半导体装置，该半导体装置还包括介于所述沟道层和所述存储器层之间的插置层。
36.根据权利要求35所述的半导体装置，其中，所述插置层包括氧化硅和氧化铪中的至少一种。
37.一种制造半导体装置的方法，该方法包括以下步骤：
形成包括绝缘层和牺牲层的层叠结构；
形成穿透所述层叠结构的初步存储器层，该初步存储器层包括初步存储器部分和初步虚设部分；
在所述初步存储器层中形成沟道层；
通过去除所述绝缘层来形成暴露所述初步虚设部分的气隙；以及
通过在所述初步虚设部分暴露的状态下使所述初步存储器层晶体化来形成存储器层。
38.根据权利要求37所述的方法，其中，所述存储器层包括具有相同的组成的存储器部分和虚设部分，
其中，所述存储器部分具有铁电性，并且
所述虚设部分具有顺电性。
39.根据权利要求37所述的方法，其中，所述存储器层包括具有相同的组成的存储器部分和虚设部分，
其中，所述存储器部分和所述虚设部分具有铁电性，
其中，所述存储器部分的最大残余极化强度大于所述虚设部分的最大残余极化强度。
40.根据权利要求39所述的方法，其中，通过使所述初步存储器部分晶体化来形成所述存储器部分，并且
通过使所述初步虚设部分晶体化来形成所述虚设部分。
41.根据权利要求37所述的方法，该方法还包括利用导电图案替换所述牺牲层。
42.根据权利要求41所述的方法，其中，使所述初步存储器层晶体化的步骤包括：在所述初步存储器部分通过所述导电图案和所述沟道层被加压的状态下，使所述初步存储器层晶体化。
43.根据权利要求37所述的方法，该方法还包括在所述气隙中形成绝缘图案。
44.根据权利要求37所述的方法，其中，所述初步存储器部分和所述初步虚设部分具有相同的组成和相同的晶体结构。
45.根据权利要求37所述的方法，其中，所述初步存储器部分设置在所述牺牲层和所述沟道层之间，并且
所述初步虚设部分设置在所述绝缘层和所述沟道层之间。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210143076A (ko) * 2020-05-19 2021-11-26 에스케이하이닉스 주식회사 강유전층을 구비하는 3차원 구조의 반도체 장치
US12015081B2 (en) * 2021-07-15 2024-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US11839071B2 (en) * 2021-07-22 2023-12-05 Taiwan Semiconductor Manufacturing Company Limited Vertical access transistors and methods for forming the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102122661A (zh) * 2009-12-16 2011-07-13 三星电子株式会社 半导体器件及其制造方法
CN107393961A (zh) * 2016-05-17 2017-11-24 格罗方德半导体公司 半导体装置及方法
CN107527914A (zh) * 2016-06-20 2017-12-29 三星电子株式会社 垂直非易失性存储器装置及其制造方法
CN110299410A (zh) * 2018-03-23 2019-10-01 东芝存储器株式会社 半导体存储装置
CN111048521A (zh) * 2018-10-11 2020-04-21 爱思开海力士有限公司 具有铁电材料的半导体器件以及制造其的方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130116604A (ko) * 2012-04-16 2013-10-24 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
JP2014053571A (ja) * 2012-09-10 2014-03-20 Toshiba Corp 強誘電体メモリ及びその製造方法
KR102101841B1 (ko) * 2013-10-28 2020-04-17 삼성전자 주식회사 수직형 비휘발성 메모리 소자
KR102248205B1 (ko) * 2014-06-25 2021-05-04 삼성전자주식회사 수직 채널 및 에어 갭을 갖는 반도체 소자
US20160071947A1 (en) * 2014-09-10 2016-03-10 Globalfoundries Inc. Method including a replacement of a dummy gate structure with a gate structure including a ferroelectric material
US9978768B2 (en) * 2016-06-29 2018-05-22 Sandisk Technologies Llc Method of making three-dimensional semiconductor memory device having laterally undulating memory films
US10332904B2 (en) * 2016-09-20 2019-06-25 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
KR101872122B1 (ko) 2016-11-25 2018-06-27 연세대학교 산학협력단 3 차원 강유전체 메모리 소자 및 이의 제조 방법
US10297330B2 (en) * 2017-06-07 2019-05-21 Sandisk Technologies Llc Separate drain-side dummy word lines within a block to reduce program disturb
KR102538701B1 (ko) * 2018-02-22 2023-06-01 에스케이하이닉스 주식회사 강유전성 메모리 장치 및 그 구동 방법
JP2021044510A (ja) * 2019-09-13 2021-03-18 キオクシア株式会社 半導体記憶装置
JP2021048214A (ja) * 2019-09-18 2021-03-25 キオクシア株式会社 記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102122661A (zh) * 2009-12-16 2011-07-13 三星电子株式会社 半导体器件及其制造方法
CN107393961A (zh) * 2016-05-17 2017-11-24 格罗方德半导体公司 半导体装置及方法
CN107527914A (zh) * 2016-06-20 2017-12-29 三星电子株式会社 垂直非易失性存储器装置及其制造方法
CN110299410A (zh) * 2018-03-23 2019-10-01 东芝存储器株式会社 半导体存储装置
CN111048521A (zh) * 2018-10-11 2020-04-21 爱思开海力士有限公司 具有铁电材料的半导体器件以及制造其的方法

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