KR101809512B1 - 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

비휘발성 메모리 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR101809512B1
KR101809512B1 KR1020110021042A KR20110021042A KR101809512B1 KR 101809512 B1 KR101809512 B1 KR 101809512B1 KR 1020110021042 A KR1020110021042 A KR 1020110021042A KR 20110021042 A KR20110021042 A KR 20110021042A KR 101809512 B1 KR101809512 B1 KR 101809512B1
Authority
KR
South Korea
Prior art keywords
channel
channel region
layer
spacer
insulating layer
Prior art date
Application number
KR1020110021042A
Other languages
English (en)
Other versions
KR20120103044A (ko
Inventor
염은선
박상용
박진택
김용탑
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020110021042A priority Critical patent/KR101809512B1/ko
Priority to US13/404,047 priority patent/US8653585B2/en
Publication of KR20120103044A publication Critical patent/KR20120103044A/ko
Priority to US14/180,670 priority patent/US9082655B2/en
Application granted granted Critical
Publication of KR101809512B1 publication Critical patent/KR101809512B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

수직 채널 구조의 비휘발성 메모리 소자 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는, 기판 상에서 수직 신장하는 채널 영역; 채널 영역의 외측벽을 따라서 기판 상에 수직으로 서로 이격하여 배치되는 게이트 전극들; 및 채널 영역의 일단에서 채널 영역의 상면을 덮으면서 채널 영역의 외측으로 확장되는 채널 패드를 포함한다.

Description

비휘발성 메모리 소자 및 그 제조 방법{Non-volatile memory device and method for manufacturing the same}
본 발명의 기술적 사상은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 집적도 증가를 위해 수직 구조를 가지는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 비휘발성 메모리 소자가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 고집적화되고 신뢰성이 향상된 수직 구조의 비휘발성 메모리 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는, 고집적화되고 신뢰성이 향상된 수직 구조의 비휘발성 메모리 소자의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 수직 구조의 비휘발성 메모리 소자가 제공된다. 상기 수직 구조의 비휘발성 메모리 소자는, 기판 상에서 수직 신장하는 채널 영역; 상기 채널 영역의 외측벽을 따라서 상기 기판 상에 수직으로 서로 이격하여 배치되는 게이트 전극들; 및 상기 채널 영역의 일단에서 상기 채널 영역의 상면을 덮으면서 상기 채널 영역의 외측으로 확장되는 채널 패드를 포함한다.
본 발명의 일부 실시예들에서, 상기 채널 패드는, 상기 채널 영역이 상기 기판에 수직하게 연장된 채널 연장부 및 상기 채널 연장부의 외측 둘레를 따라 위치하는 스페이서를 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 채널 영역의 중심에 위치하는 매립 절연층; 및 상기 매립 절연층의 상면에 위치하며 상기 채널 연장부의 내부를 채우는 도전층;을 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 기판으로부터 상기 도전층의 하면까지의 높이는 상기 기판으로부터 상기 스페이서의 하면까지의 높이보다 작을 수 있다.
본 발명의 일부 실시예들에서, 상기 스페이서는 상기 채널 영역 또는 상기 채널 연장부의 외측벽과의 경계에서 절곡부를 형성할 수 있다.
본 발명의 일부 실시예들에서, 상기 채널 연장부 및 상기 스페이서는 상이한 도전성 물질을 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 채널 패드의 상면의 면적은 상기 채널 영역의 상면의 면적보다 클 수 있다.
본 발명의 일부 실시예들에서, 상기 채널 패드는 상기 채널 영역과 동일한 물질을 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 채널 패드 상에 위치하고, 비트 라인과 연결되는 비트 라인 콘택 플러그를 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 복수의 메모리 셀들 및 상기 복수의 메모리 셀들의 일측에 배치된 적어도 하나의 선택 트랜지스터를 포함하며 서로 인접하는 복수의 메모리 셀 스트링들이 상기 복수의 채널 영역의 외측벽을 따라서 상기 기판 상으로 수직 신장하여 배치될 수 있다.
본 발명의 일부 실시예들에서, 상기 채널 패드의 측면에 절연성 스페이서를 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 채널 패드는, 상기 채널 영역이 상기 기판에 수직하게 연장된 채널 연장부 및 상기 채널 연장부 상에 위치하며 상기 채널 연장부보다 큰 면적을 가지는 커버부를 포함할 수 있다.
본 발명의 일 실시예에 따른 수직 구조의 비휘발성 메모리 소자의 제조 방법이 제공된다. 상기 수직 구조의 비휘발성 메모리 소자의 제조 방법은, 기판 상에 층간 희생층들 및 층간 절연층들을 교대로 적층하는 단계; 상기 층간 희생층들 및 상기 층간 절연층들을 관통하여 상기 기판과 연결되는 제1 개구부들을 형성하는 단계; 상기 제1 개구부들 상에 채널 영역을 형성하는 단계; 및 상기 제1 개구부의 상부에서 상기 채널 영역의 상면을 덮으며 상기 채널 영역의 외측으로 확장되는 채널 패드를 형성하는 단계;를 포함한다.
본 발명의 일부 실시예들에서, 상기 채널 패드를 형성하는 단계는, 상기 제1 개구부의 상부에 위치하는 상기 채널 영역을 채널 연장부라 할 때, 상기 제1 개구부 내에 상기 채널 연장부와 연결되는 도전층을 형성하는 단계; 상기 채널 연장부의 측면이 노출되도록 상기 채널 연장부 측면의 상기 층간 절연층을 소정 높이로 제거하는 단계; 및 상기 채널 연장부 측면에 도전성 스페이서를 형성하는 단계;를 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 기판으로부터 상기 도전층의 하면까지의 높이를 제1 높이라 하고, 상기 기판으로부터 상기 스페이서의 하면까지의 높이를 제2 높이라 할 때, 상기 제1 높이보다 상기 제2 높이가 클 수 있다.
본 발명의 일부 실시예들에서, 채널 영역을 형성하는 단계 이후에, 상기 제1 개구부들이 매립되도록 상기 채널 영역 상에 매립 절연층들을 형성하는 단계를 더 포함하고, 상기 도전층은 상기 매립 절연층의 상면에 형성될 수 있다.
본 발명의 일부 실시예들에서, 채널 패드를 형성하는 단계 이후에, 상기 채널 패드의 측면에 절연성 스페이서를 형성하는 단계;를 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 채널 패드를 형성하는 단계는, 상기 채널 영역의 상면에 도전성 물질을 증착하는 단계; 및 포토 리소그래피 공정을 이용하여 상기 도전성 물질을 패터닝하는 단계;를 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 채널 영역들의 사이에 상기 층간 희생층들 및 상기 층간 절연층들을 관통하여 상기 기판과 연결되는 제2 개구부들을 형성하는 단계; 상기 제2 개구부들을 통해 노출된 상기 층간 희생층들을 제거하여 상기 제2 개구부들로부터 연장되며 상기 채널 영역들 및 상기 측벽 절연층들의 일부분을 노출시키는 측면 개구부들을 형성하는 단계; 상기 측면 개구부들 내에 게이트 유전막들을 형성하는 단계; 및 상기 측면 개구부들이 매립되도록 상기 게이트 유전막들 상에 메모리 셀 트랜지스터 전극 및 선택 트랜지스터 전극을 포함하는 게이트 전극들을 형성하는 단계;를 더 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 게이트 전극들을 형성하는 단계 이후에, 상기 채널 패드 상에 비트 라인과 연결하기 위한 비트 라인 콘택 플러그를 형성하는 단계;를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 수직 구조의 비휘발성 메모리 소자에 따르면, 채널 영역 상에 채널 패드를 형성함으로써, 비트 라인 콘택 플러그가 형성될 수 있는 공간을 확장시킬 수 있다. 따라서 비트 라인 콘택 플러그의 형성 시 불량 발생을 방지할 수 있으며, 고집적화되고 신뢰성이 향상된 비휘발성 메모리 소자의 제조가 가능하게 된다.
또한, 본 발명의 기술적 사상에 의한 수직 구조의 비휘발성 메모리 소자의 제조 방법에 따르면, 채널 영역의 사이즈가 감소하여도 비트 라인 콘택 플러그의 제조 시의 연결 불량을 방지할 수 있어, 집적화되고 신뢰성이 향상된 소자의 제조가 가능하게 된다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 어레이의 등가회로도이다.
도 2는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링의 등가회로도이다.
도 3은 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 4a은 도 3의 게이트 유전막을 설명하기 위한 단면도로서 도 3의 A 부분에 대한 확대도이며, 도 4b는 본 발명의 다른 실시예에 따른 게이트 유전막 배치를 도시하는 확대도이다.
도 5a 내지 도 5n은 도 3의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 7a 내지 도 7g는 도 6의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 8은 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 9a 내지 도 9c는 도 8의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 10는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 개략적인 블록 다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 어레이의 등가회로도이다. 도 1에는 수직 채널 구조를 가지는 수직 구조의 낸드(NAND) 플래시 메모리 소자의 등가회로도가 예시된다.
도 1을 참조하면, 메모리 셀 어레이(10)는 복수의 메모리 셀 스트링(string)(11)을 포함할 수 있다. 복수의 메모리 셀 스트링(11)은 각각 기판(미도시)의 주면의 연장 방향(즉, x 및 y 방향)에 대한 수직 방향(즉, z 방향)으로 연장되어 있는 수직 구조를 가질 수 있다. 복수의 메모리 셀 스트링(11)에 의해 메모리 셀 블록(13)이 구성될 수 있다.
복수의 메모리 셀 스트링(11)은 각각 복수의 메모리 셀(MC1 - MCn), 스트링 선택 트랜지스터(SST), 및 접지 선택 트랜지스터(GST)를 구비할 수 있다. 각각의 메모리 셀 스트링(11)에서 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1 - MCn) 및 스트링 선택 트랜지스터(SST)가 수직으로(즉, z 방향으로) 직렬 배치될 수 있다. 여기서, 복수의 메모리 셀(MC1 - MCn)은 데이터를 저장할 수 있다. 복수의 워드 라인(WL1 - WLn)은 각각의 메모리 셀(MC1 - MCn)에 결합되어 이들에 결합된 메모리 셀(MC1 - MCn)을 제어할 수 있다. 복수의 메모리 셀(MC1 - MCn)의 수는 반도체 메모리 소자의 용량에 따라서 적절하게 선택될 수 있다.
메모리 셀 블록(13)의 제1 내지 제m 열(column)에 배열되는 메모리 셀 스트링(11)의 일측, 예컨대, 스트링 선택 트랜지스터(SST)의 드레인(drain)측에는 각각 x 방향으로 연장되는 복수의 비트 라인(BL1 - BLm)이 연결될 수 있다. 또한, 각 메모리 셀 스트링(11)의 타측, 예컨대, 접지 선택 트랜지스터(GST)의 소스(source)측에는 공통 소스 라인(CSL)이 연결될 수 있다.
복수의 메모리 셀 스트링들(11)의 복수의 메모리 셀들(MC1 - MCn) 중 동일 층에 배열된 메모리 셀들(MC1 - MCn)의 각 게이트들에는 y 방향으로 연장되는 워드 라인(WL1 - WLn)이 공통적으로 연결될 수 있다. 워드 라인(WL1 - WLn)의 구동에 따라 복수의 메모리 셀(MC1 - MCn)에 데이터를 프로그래밍, 독출 또는 소거할 수 있다.
각각의 메모리 셀 스트링(11)에서 스트링 선택 트랜지스터(SST)는 비트 라인(BL1 - BLm)과 메모리 셀(MC1 - MCn)과의 사이에 배열될 수 있다. 메모리 셀 블록(13)에서 각각의 스트링 선택 트랜지스터(SST)는 이의 게이트에 연결되는 스트링 선택 라인(SSL)에 의해 복수의 비트 라인(BL1 - BLm)과 복수의 메모리 셀(MC1 - MCn)과의 사이에서의 데이터 전송을 제어할 수 있다.
접지 선택 트랜지스터(GST)는 복수의 메모리 셀(MC1 - MCn)과 공통 소스 라인(CSL) 사이에 배열될 수 있다. 메모리 셀 블록(13)에서 각각의 접지 선택 트랜지스터(GST)는 이의 게이트에 각각 연결되는 접지 선택 라인(GSL)에 의해 복수의 메모리 셀(MC1 - MCn)과 공통 소스 라인(CSL) 사이에서의 데이터 전송을 제어할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링의 등가회로도이다. 도 2에는 수직 채널 구조를 가지는 수직 구조의 낸드 플래시 메모리 소자에 포함된 1 개의 메모리 셀 스트링(11A)의 등가회로도가 예시되어 있다.
도 2에 있어서, 도 1에서와 동일한 참조 부호는 동일 요소를 의미한다. 따라서, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 1에는 스트링 선택 트랜지스터(SST)가 단일의 트랜지스터로 구성되는 경우를 도시하였다. 그러나, 도 2의 실시예에서는 도 1의 스트링 선택 트랜지스터(SST) 대신 비트 라인(BL)과 메모리 셀(MC1 - MCn) 사이에 직렬로 배열된 한 쌍의 트랜지스터로 이루어지는 스트링 선택 트랜지스터(SST1, SST2)가 배열되어 있다. 이 경우, 스트링 선택 트랜지스터(SST1, SST2) 각각의 게이트에는 스트링 선택 라인(SSL)이 공통적으로 연결될 수 있다. 여기서, 스트링 선택 라인(SSL)은 도 1의 제1 스트링 선택 라인(SSL1) 또는 제2 스트링 선택 라인(SSL2)에 대응할 수 있다.
또한, 도 1에는 접지 선택 트랜지스터(GST)가 단일의 트랜지스터로 구성되는 경우를 도시하였다. 그러나, 도 2의 실시예에서는 접지 선택 트랜지스터(GST) 대신 복수의 메모리 셀 (MC1 - MCn)과 공통 소스 라인(CSL)과의 사이에 직렬로 배열된 한 쌍의 트랜지스터로 이루어지는 접지 선택 트랜지스터(GST1, GST2)가 배열될 수 있다. 이 경우, 접지 선택 트랜지스터(GST1, GST2) 각각의 게이트에는 접지 선택 라인(GSL)이 공통적으로 연결될 수 있다. 접지 선택 라인(GSL)은 도 1의 제1 접지 선택 라인(GSL1) 또는 제2 접지 선택 라인(GSL2)에 대응할 수 있다.
비트 라인(BL)은 도 1의 비트 라인 (BL1 - BLm)중 어느 하나에 대응할 수 있다.
도 3은 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 3에서는 도 1의 메모리 셀 스트링을 구성하는 일부 구성요소는 생략되어 도시되어 있을 수 있다. 예컨대, 메모리 셀 스트링 중 비트 라인은 생략되어 있다.
도 3을 참조하면, 비휘발성 메모리 소자(1000)는, 기판(100) 상에 배치된 채널 영역(120) 및 채널 영역(120)의 측벽을 따라 배치된 복수의 메모리 셀 스트링들을 포함한다. 복수의 메모리 셀 스트링들은, y 방향으로 배열된 채널 영역(120)의 측면을 따라 y 방향으로 배열될 수 있다. 도 3에 도시된 바와 같이, 채널 영역(120)의 측면을 따라 기판(100)으로부터 z 방향으로 연장되는 메모리 셀 스트링(11 또는 11A)(도 1 및 도 2 참조)이 배열될 수 있다. 각 메모리 셀 스트링(11 또는 11A)은 2개의 접지 선택 트랜지스터(GST1, GST2), 다수의 메모리 셀(MC1, MC2, MC3, MC4), 및 2개의 스트링 선택 트랜지스터(SST1, SST2)를 포함할 수 있다.
기판(100)은 x 방향과 y 방향으로 연장되는 주면(main surface)을 가질 수 있다. 기판(100)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 산화물 반도체를 포함할 수 있다. 예를 들어, Ⅳ족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(100)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
기둥 형상의 채널 영역(120)이 기판(100)상에 z 방향으로 연장되도록 배치될 수 있다. 채널 영역(120)은 x 방향과 y 방향으로 이격하여 배치될 수 있으며, y 방향으로 지그 재그(zig-zag)의 형태로 배치될 수 있다. 즉, y 방향으로 인접하여 배열되는 채널 영역들(120)은 x 방향으로 오프셋(off-set)되어 배치될 수 있다. 또한, 본 발명은 채널 영역들(120)이 2열로 오프셋되어 배치된 경우를 도시하였으나 이에 한정되지 않으며, 3열 이상으로 오프셋되어 지그 재그 형태로 배치될 수도 있다. 채널 영역(120)은 예를 들어, 환형(annular)으로 형성될 수 있다. 채널 영역(120)은 저면에서 기판(100)과 직접 접촉되어 전기적으로 연결될 수 있다. 채널 영역(120)은 폴리 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않거나, p-형 또는 n-형 불순물을 포함할 수 있다. 채널 영역(120)은 내부에 매립 절연층(130)이 형성될 수 있다. 공통 소스 라인(107)을 사이에 두고 인접하는 채널 영역들(120)의 배치는 도시된 바와 같이 대칭일 수 있으나, 본 발명은 이에 한정되지 않는다.
채널 패드(170)가 매립 절연층(130)의 상면을 덮고 채널 영역(120)과 전기적으로 연결되도록 형성될 수 있다. 채널 패드(170)는 매립 절연층(130)의 상면에 배치되는 도전층(172), 도전층(172)의 둘레에 채널 영역(120)이 연장된 채널 연장부(174), 및 채널 연장부(174)의 둘레에 배치되는 스페이서(176)를 포함할 수 있다. 또는, 채널 연장부(174) 및 도전층(172)이 일체로 형성될 수도 있다. 도전층(172) 및 스페이서(176)의 길이는 예를 들어, 기판(100)으로부터 스페이서(176)의 하면까지의 길이가 기판(100)으로부터 도전층(172)의 하면까지의 길이보다 길 수 있다. 다만, 도전층(172) 및 스페이서(176)의 상대적인 길이는 도면에 도시된 것에 한정되지 않으며, 다양하게 변화될 수 있다.
채널 패드(170)는 비트 라인 콘택 플러그(미도시)가 연결되는 부분이며, 스트링 선택 트랜지스터(SST1, SST2)의 드레인 영역으로 작용할 수 있다. 스페이서(176)에 의해, 비트 라인 콘택 플러그(미도시)가 연결되는 영역은 제1 면적(S1)에서 제2 면적(S2)으로 확대될 수 있다.
채널 패드(170)는 폴리 실리콘 또는 금속과 같은 도전성 물질을 포함할 수 있다. 도전층(172), 채널 연장부(174), 및 스페이서(176)는 모두 동일한 물질을 포함할 수 있으며, 상이한 물질들을 포함할 수도 있다. 선택적으로, 도전층(172) 및 채널 연장부(174)만 동일한 물질로 이루어질 수도 있다.
x 방향으로 배열된 제1 스트링 선택 트랜지스터들(SST1)은 채널 패드(170)를 통해 비트 라인(BL)(도 2 참조)에 공통적으로 연결될 수 있다. 비트 라인(미도시)은 x 방향으로 연장되는 라인 형상의 패턴으로 이루어질 수 있으며, 채널 패드(170) 상에 형성된 비트 라인 콘택 플러그(미도시)를 통해 전기적으로 연결될 수 있다. 또한, x 방향으로 배열된 제1 접지 선택 트랜지스터들(GST1)은 각각 이들에 인접한 불순물 영역(105)에 전기적으로 연결될 수 있다.
불순물 영역들(105)이 기판(100)의 주면에 인접하여 y 방향으로 연장되면서 x 방향으로 이격하여 배열될 수 있다. 불순물 영역은(105) x 방향으로 채널 영역(120) 사이마다 하나씩 배열될 수 있다. 불순물 영역(105)은 소스 영역이 될 수 있고, 기판(100)의 다른 영역과 PN 접합을 형성할 수 있다. 불순물 영역(105)은 기판(100)의 주면에 인접하고 중앙에 위치하는 고농도 불순물 영역(미도시), 및 고농도 불순물 영역의 양 단에 배치되는 저농도 불순물 영역(미도시)을 포함할 수 있다.
공통 소스 라인(107)이 불순물 영역(105) 상에 z 방향으로 연장되고 불순물 영역(105)과 오믹 콘택(ohmic contact)하도록 배열될 수 있다. 공통 소스 라인(107)은, x 방향으로 인접한 2개의 채널 영역들(120) 측면의 메모리 셀 스트링들의 접지 선택 트랜지스터들(GST1, GST2)에 소스 영역을 제공할 수 있다. 공통 소스 라인(107)은 불순물 영역(105)을 따라 y 방향으로 연장될 수 있다. 공통 소스 라인(107)은 도전성 물질을 포함할 수 있다. 예를 들어, 공통 소스 라인(107)은 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)로부터 선택되는 적어도 하나의 금속 물질을 포함할 수 있다. 도 3에 도시되지는 않았지만, 불순물 영역(105)과 공통 소스 라인(107) 사이에는 접촉 저항을 낮추기 위한 실리사이드(silicide)층이 개재될 수 있다. 상기 실리사이드층(미도시)은 메탈 실리사이드층, 예컨대 코발트 실리사이드층을 포함할 수 있다. 공통 소스 라인(107)의 양 측면에는 스페이서 형상의 절연 영역(185)이 형성될 수 있다.
복수의 게이트 전극들(151-158: 150)이 채널 영역(120)의 측면을 따라 기판(100)으로부터 z 방향으로 이격하여 배열될 수 있다. 게이트 전극들(150)은 각각 접지 선택 트랜지스터(GST1, GST2), 다수의 메모리 셀(MC1, MC2, MC3, MC4), 및 스트링 선택 트랜지스터(SST1, SST2)의 게이트일 수 있다. 게이트 전극들(150)은 y 방향으로 배열된 인접한 메모리 셀 스트링에 공통으로 연결될 수 있다. 스트링 선택 트랜지스터(SST1, SST2)의 게이트 전극(157, 158)은 스트링 선택 라인(SSL)(도 1 참조)에 연결될 수 있다. 메모리 셀들(MC1, MC2, MC3, MC4)의 게이트 전극들(153, 154, 155, 156)은 워드 라인들(WL1, WL2, WLn-1, WLn)(도 1 및 도 2 참조)에 연결될 수 있다. 접지 선택 트랜지스터(GST1, GST2)의 게이트 전극(151, 152)은 접지 선택 라인(GSL)(도 1 참조)에 연결될 수 있다. 게이트 전극들(150)은 금속막, 예컨대 텅스텐(W)을 포함할 수 있다. 또한, 도시되지는 않았지만, 게이트 전극들(150)은 확산 방지막(diffusion barrier)(미도시)을 더 포함할 수 있으며, 예컨대, 상기 확산 방지막은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 또는 티타늄 질화물(TiN)로부터 선택되는 어느 하나를 포함할 수 있다.
게이트 유전막(140)이 채널 영역(120)과 게이트 전극들(150) 사이에 배치될 수 있다. 도 3에 구체적으로 도시되지 않았으나 게이트 유전막(140)은 채널 영역(120)으로부터 차례로 적층된 터널링 절연층, 전하 저장층, 및 블록킹 절연층을 포함할 수 있다.
상기 터널링 절연층은 F-N 방식으로 전하를 전하 저장층으로 터널링시킬 수 있다. 상기 터널링 절연층은 예를 들어, 실리콘 산화물을 포함할 수 있다. 상기 전하 저장층은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 예컨대, 상기 전하 저장층은 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 상기 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 상기 블록킹 절연층은 고유전율(high-k) 유전물을 포함할 수 있다. 여기서, 고유전율 유전물이란 산화막보다 높은 유전 상수(dielectric constant)를 갖는 유전물을 의미한다.
복수의 층간 절연층들(161-169: 160)이 게이트 전극들(150)의 사이에 배열될 수 있다. 층간 절연층들(160)도 게이트 전극들(150)과 마찬가지로 z 방향으로 서로 이격되고 y 방향으로 연장되도록 배열될 수 있다. 층간 절연층들(160)의 일 측면은 채널 영역(120)과 접촉될 수 있다. 층간 절연층들(160)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
도 3에서, 메모리 셀들(MC1, MC2, MC3, MC4)은 4개가 배열되는 것으로 도시되어 있지만, 이는 예시적이며 반도체 메모리 소자(1000)의 용량에 따라 더 많거나 더 적은 수의 메모리 셀들이 배열될 수도 있다. 또한, 메모리 셀 스트링들의 스트링 선택 트랜지스터(SST1, SST2) 및 접지 선택 트랜지스터(GST1, GST2)는 각각 한 쌍으로 배열되어 있다. 스트링 선택 트랜지스터들(SST1, SST2) 및 접지 선택 트랜지스터(GST1, GST2)의 개수를 각각 적어도 두 개 이상으로 함으로써, 선택 게이트 전극들(151, 152, 157, 158)은 그 게이트 길이를 한 개인 경우보다 크게 줄일 수 있어서 보이드(void) 없이 층간 절연층들(160) 사이를 채울 수 있다. 그러나, 본 발명은 이러한 형태로 한정되지 않으며, 도 1에 도시된 메모리 셀 스트링의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)와 같이 각각 하나씩 존재할 수도 있다. 또한, 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)은 메모리 셀들(MC1, MC2, MC3, MC4)과 상이한 구조를 가질 수도 있다.
본 발명의 실시예에 따른 수직 구조의 비휘발성 메모리 소자(1000)는, 채널 영역(120)과 비트 라인을 연결하기 위한 비트 라인 콘택 플러그가 위치하는 채널 패드(170)를 채널 영역(120)보다 넓은 면적으로 형성할 수 있다. 따라서, 반도체 소자의 미세화에 따라 채널 영역(120)의 크기가 작아지더라도, 안정적으로 비트 라인 콘택 플러그를 형성할 수 있게 된다.
도 4a은 도 3의 게이트 유전막을 설명하기 위한 단면도로서 도 3의 A 부분에 대한 확대도이며, 도 4b는 본 발명의 다른 실시예에 따른 게이트 유전막 배치(A')를 도시하는 확대도이다.
도 4a를 참조하면, 메모리 셀 스트링들의 채널로서 이용될 수 있는 채널 영역(120)이 도시된다. 채널 영역(120)의 좌측면 상에 매립 절연층(130)이 배치될 수 있다. 채널 영역(120)의 우측 일부면 상에 게이트 유전막(140)이 배치될 수 있다. 또한, 층간 절연층들(160)이 채널 영역(120)의 우측면에 접하며 게이트 유전막(140)의 상부와 하부에 배치될 수 있다. 게이트 유전막(140)은 상부 층간 절연층(160)의 우측면을 덮고, 게이트 전극(150)을 둘러싸며, 다시 하부 층간 절연층(160)의 우측면을 덮도록 하나의 면을 이루면서 배치될 수 있다. 게이트 전극(150) 및 게이트 유전막(140)의 우측에는 절연 영역(185)이 위치할 수 있다.
게이트 유전막(140)은 채널 영역(120)의 우측벽으로부터 터널링 절연층(142), 전하 저장층(144), 및 블록킹 절연층(146)이 차례로 적층된 구조를 가질 수 있다.
터널링 절연층(142)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 어느 하나 또는 그 이상을 포함하는 단일층 또는 복합층일 수 있다.
전하 저장층(144)은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 전하 저장층(142)이 플로팅 게이트인 경우에는, 화학기상증착(Chemical Vapor Deposition, CVD), 예를 들어 SiH4 또는 Si2H6와 PH3 가스를 이용하여 LPCVD(Low Pressure Chemical Vapor Deposition)에 의하여 폴리실리콘을 증착하여 형성할 수 있다. 전하 저장층(142)이 전하 트랩층인 경우에는, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 탄탈륨 산화물(HfTaxOy), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 질화물(AlxNy), 및 알루미늄 갈륨 질화물(AlGaxNy) 중 하나 이상을 포함할 수 있다.
블록킹 절연층(146)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 또는 고유전율(high-k) 유전물층 중 하나 이상을 포함할 수 있다. 블록킹 절연층(146)은 터널링 절연막(152)보다 고유전율(high-k)을 갖는 물질일 수 있으며, 고유전율(high-k) 유전물층은 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 적어도 어느 하나를 포함할 수 있다.
도 4b를 참조하면, 채널 영역(220)의 좌측면 상에 매립 절연층(230)이 배치될 수 있다. 채널 영역(220)의 우측 전면을 덮도록 게이트 유전막(240)이 배치될 수 있다. 또한, 게이트 유전막(240)의 우측 일부면 상에 게이트 전극(250)이 배치될 수 있다. 게이트 전극(250)의 상부 및 하부 영역들은 층간 절연층(260)이 배치될 수 있고, 게이트 전극(250)의 우측 영역은 절연 영역(285)이 위치할 수 있다.
게이트 유전막(240)은 채널 영역(220)의 우측벽으로부터 터널링 절연층(242), 전하 저장층(244), 및 블록킹 절연층(246)이 차례로 적층된 구조를 가질 수 있다. 터널링 절연층(242), 전하 저장층(244) 및 블록킹 절연층(246)은 각각 도 4a의 터널링 절연층(142), 전하 저장층(144) 및 블록킹 절연층(146)과 실질적으로 동일할 수 있다.
도 5a 내지 도 5n은 도 3의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들로서 공정 순서에 따라서 도 3의 사시도를 y 방향에서 바라본 단면도들이다.
도 5a를 참조하면, 기판(100) 상에 복수의 층간 희생층들(111-118: 110) 및 복수의 층간 절연층들(161-169: 160)이 교대로 적층된다. 층간 희생층들(110)과 층간 절연층들(160)은 도시된 바와 같이 제1 층간 절연층(161)을 시작으로 기판(100) 상에 서로 교대로 적층될 수 있다. 층간 희생층들(110)은 층간 절연층들(160)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 즉, 층간 희생층들(110)은, 층간 희생층들(110)을 식각하는 공정에서, 층간 절연층들(160)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성(etch selectivity)은 층간 절연층(160)의 식각 속도에 대한 층간 희생층(110)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 예를 들면, 층간 절연층(160)은 실리콘 산화막 및 실리콘 질화막 중의 적어도 한가지일 수 있고, 층간 희생층(110)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 층간 절연층(160)과 다른 물질일 수 있다.
일 실시예에 따르면, 도시된 바와 같이, 상기 층간 절연층들(160)의 두께는 모두 동일하지 않을 수 있다. 상기 층간 절연층들(160) 중 최하부의 제1 층간 절연층(161)은 상대적으로 얇은 두께로 형성될 수 있다. 또한, 최상부의 제9 층간 절연층(169)은 상대적으로 두껍게 형성될 수 있다. 하지만, 층간 절연층들(160) 및 층간 희생층들(110)의 두께는 도시된 것으로부터 다양하게 변형될 수 있으며, 층간 절연층들(160) 및 층간 희생층들(110)을 구성하는 막들의 층수 역시 다양하게 변형될 수 있다.
도 5b를 참조하면, 서로 교대로 적층된 층간 절연층들(160) 및 층간 희생층들(110)을 관통하는 제1 개구부들(Ta)이 형성될 수 있다. 상기 제1 개구부들(Ta)은 z 방향의 깊이를 가지는 홀(hole) 형태일 수 있다. 또한, 제1 개구부들(Ta)은 x 방향 및 y 방향(도 3 참조)으로 이격되어 형성된 고립 영역일 수 있다.
제1 개구부들(Ta)을 형성하는 단계는 서로 교대로 적층된 층간 절연층들(160) 및 층간 희생층들(110) 상에 제1 개구부들(Ta)의 위치를 정의하는 소정의 마스크 패턴을 형성하는 단계, 및 이를 식각 마스크로 사용하여 층간 절연층들(160) 및 층간 희생층들(110)을 이방성 식각하는 단계를 포함할 수 있다. 도면에 도시되지는 않았으나, 두 종류의 서로 다른 막들을 포함한 구조를 식각하기 때문에, 복수의 제1 개구부들(Ta)의 측벽은 기판(100)의 상부면에 수직하지 않을 수 있다. 예를 들면, 기판(100)의 상부면에 가까울수록, 제1 개구부들(Ta)의 폭은 감소될 수 있다.
제1 개구부(Ta)는 도시된 바와 같이 기판(100)의 상부면을 노출시키도록 형성될 수 있다. 이에 더하여, 상기 이방성 식각 단계에서 과도식각(over-etch)의 결과로서, 도시된 바와 같이 제1 개구부(Ta) 아래의 기판(100)은 소정의 깊이로 리세스(recess)될 수 있다.
도 5c를 참조하면, 제1 개구부들(Ta)의 내벽들 및 하부면을 균일하게 덮는 채널 영역(120)이 형성될 수 있다. 채널 영역(120)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 일정한 두께, 예컨대, 제1 개구부(Ta)의 폭의 1/50 내지 1/5의 범위의 두께로 형성될 수 있다. 제1 개구부들(Ta)의 저면에서 채널 영역(120)은 기판(100)과 직접 접촉하여 전기적으로 연결될 수 있다.
다음으로, 제1 개구부(Ta)를 매립 절연층(130)으로 매립할 수 있다. 매립 절연층(130)은 제9 층간 절연층(169)의 상부면까지 채우지 않고, 제9 층간 절연층(169)의 일부 높이까지만 채우도록 매립될 수 있다. 이를 위해, 매립 절연층(130) 물질의 증착 후 에치백(etch-back) 공정이 추가될 수 있다.
선택적으로, 매립 절연층(130)을 형성하기 전에, 채널 영역(120)이 형성된 구조를 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링(annealing) 단계가 더 실시될 수 있다. 상기 수소 어닐링 단계에 의하여 채널 영역(120) 내에 존재하는 결정 결함들 중의 많은 부분들이 치유될 수 있다.
도 5d를 참조하면, 매립 절연층(130)의 상부에 도전층(172)을 이루는 물질을 증착할 수 있다. 상기 물질의 증착 후, 평탄화 공정을 수행하여 최상부의 제9 층간 절연층(169)을 덮고 있는 불필요한 채널 영역(120) 물질 및 도전층(192) 물질을 제거할 수 있다. 이에 의해, 매립 절연층(130) 상부에 도전층(172)이 형성된다. 설명의 편의를 위하여 이하에서는, 도전층(172) 둘레에 위치하는 채널 영역(120)의 일부를 특히 채널 연장부(174)로 지칭한다. 따라서, 채널 영역(120) 및 채널 연장부(174)는 동일한 물질로 이루어질 수 있다. 변형된 실시예에서, 채널 연장부(174)는 도전층(172)과 일체로 형성될 수도 있다.
도 5e를 참조하면, 도전층(172) 및 채널 연장부(174)가 제9 층간 절연층(169) 상으로 일부 돌출되도록 제9 층간 절연층(169)의 일부를 제거하는 공정이 수행된다. 상기 제거하는 공정은 절연 물질만을 선택적으로 제거하는 식각 공정을 이용하여 수행될 수 있다. 채널 영역(120)의 중심을 지나는 단면을 도시하는 본 도면에서, 돌출된 도전층(172) 및 채널 연장부(174)는 좌측에서 우측까지 제1 길이(L1)을 가질 수 있다. 즉, 제1 길이(L1)는 도전층(172)을 중심에 포함하고 채널 연장부(174)에 의해 둘러싸이는 원의 지름에 해당할 수 있다.
도 5f를 참조하면, 도전층(172), 채널 연장부(174), 및 제9 층간 절연층(169) 상에 스페이서 물질(176a)를 형성할 수 있다. 스페이서 물질(176a)은 도전성 물질일 수 있다. 스페이서 물질(176a)은 도전층(172) 및/또는 채널 연장부(174)와 동일한 물질을 포함할 수 있다.
도 5g를 참조하면, 스페이서 물질(176a)을 일부 제거하여 스페이서(176)를 형성한다. 스페이서 물질(176a)의 제거는 이방성 식각 공정을 이용하여 수행될 수 있다. 이에 의해, 채널 연장부(174)의 상부에서 채널 연장부(174)를 외측에서 둘러싸는 스페이서(176)가 형성될 수 있으며, 도전층(172), 채널 연장부(174), 및 스페이서(176)를 포함하는 채널 패드(170)가 최종적으로 형성된다. 스페이서(176)의 하면과 채널 영역(120) 또는 채널 연장부(174)의 사이에는 절곡부가 형성될 수 있다. 채널 패드(170)의 형성 후, 제9 층간 절연층(169) 및 채널 패드(170) 상에 상부 절연층(180)을 형성할 수 있다.
채널 패드(170)는 좌측에서 우측까지 제2 길이(L2)을 가질 수 있다. 제2 길이(L2)는 도전층(172) 및 채널 연장부(174)를 중심에 포함하고 스페이서(176)에 의해 둘러싸이는 원의 지름에 해당할 수 있다. 제2 길이(L2)는 도 5e를 참조하여 설명한 제1 길이(L1)보다 크며, 이에 의해 후속에서 형성되는 비트 라인 콘택 플러그의 랜딩 마진(landing margin)이 확보될 수 있다. 또한, 오정렬(mis-align)에 의해 비트 라인 콘택 플러그가 채널 영역(120)의 측면을 따라 아래까지 길게 형성됨으로써 발생할 수 있는 콘택 저항의 증가 및 메모리 셀 스트링들 사이의 콘택 저항의 불균일성의 증가를 방지할 수 있다.
도 5h를 참조하면, 기판(100)을 노출하는 제2 개구부(Tb)를 형성할 수 있다. 제2 개구부(Tb)는 y 방향(도 3 참조)으로 연장될 수 있다. 일 실시예에 따르면, 도시된 바와 같이, 제2 개구부들(Tb)은 채널 영역들(120) 사이마다 하나씩 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이러한 실시예로 한정되는 것은 아니며, 채널 영역(120) 및 제2 개구부(Tb)의 상대적 배치는 달라질 수 있다.
제2 개구부(Tb)는 포토 리소그래피 공정을 이용하고, 상부 절연층(180), 층간 절연층들(160) 및 층간 희생층들(110)(도 5h 참조)을 이방성 식각함으로써 형성될 수 있다. 제2 개구부(Tb)는 후속의 공정에 의하여, 공통 소스 라인(107)이 형성될 영역에 대응하며, y 방향으로 연장된다. 제2 개구부(Tb)를 통해 노출된 층간 희생층들(110)이 식각 공정에 의해 제거될 수 있으며, 그에 따라 층간 절연층들(160) 사이에 정의되는 복수의 측면 개구부들(Tl)이 형성될 수 있다. 측면 개구부들(Tl)을 통해 채널 영역(120)의 일부 측벽들이 노출될 수 있다.
도 5i를 참조하면, 게이트 유전막(140)이 제2 개구부들(Tb) 및 측면 개구부들(Tl)에 의해 노출되는 채널 영역(120), 층간 절연층들(160) 및 기판(100)을 균일하게 덮도록 형성될 수 있다.
게이트 유전막(140)은 도 4a와 같이 채널 영역(120)으로부터 순차로 적층된 터널링 절연층(142), 전하 저장층(144) 및 블록킹 절연층(146)을 포함할 수 있다. 터널링 절연층(142), 전하 저장층(144) 및 블록킹 절연층(146)은 ALD, CVD 또는 물리 기상 증착(Physical Vapor Deposition, PVD)을 이용하여 형성될 수 있다.
다음으로, 제2 개구부들(Tb) 및 측면 개구부들(Tl)을 도전 물질(150a)로 매립할 수 있다.
도 5j를 참조하면, 도전 물질(150a)을 일부 식각하여, 제3 개구부(Tc)를 형성할 수 있다. 이에 의하여, 도 5h의 측면 개구부들(Tl) 내에만 도전 물질이 매립되어 게이트 전극(150)을 형성할 수 있다. 제3 개구부(Tc)의 형성은 이방성 식각에 의할 수 있으며, 기판(100) 및 상부 절연층(180)의 상부면 상에 형성된 게이트 유전막(140)도 이방성 식각에 의해 제거될 수 있다. 선택적으로, 층간 절연층들(160)의 측면에 형성된 게이트 유전막들(140)도 함께 제거할 수 있다. 그 후, 제3 개구부(Tc)를 통해 불순물을 기판(100)에 주입함으로써 불순물 영역(105)이 형성될 수 있다.
도 5k를 참조하면, 제3 개구부(Tc) 내에 매립하는 절연 영역(185) 및 공통 소스 라인(107)을 형성할 수 있다. 절연 영역(185)은 절연성 물질을 제3 개구부(Tc)에 매립한 후 이방성 식각을 수행함으로써 형성될 수 있다. 절연 영역(185)은 층간 절연층(160)과 동일한 물질로 이루어질 수도 있다. 다음으로, 도전성 물질의 증착 공정 및 에치백 공정과 같은 식각 공정을 추가하여 공통 소스 라인(107)을 형성할 수 있다.
도 5l을 참조하면, 채널 패드(170)의 상부면이 노출되도록 상부 절연층(180) 및 제9 층간 절연층(169)을 일부 제거하는 공정이 수행될 수 있다. 본 공정에서, 제9 층간 절연층(169)의 제거 정도는 도면에 도시된 높이에 한정되지 않으며, 제거 공정에 따라 변화될 수 있다.
다음으로, 채널 영역(120)을 따라 형성되는 메모리 셀 스트링의 스트링 선택 트랜지스터(SST1, SST2)(도 3 참조)를 위한 불순물 주입 공정이 수행될 수 있다. 상기 불순물은 예를 들어, n-형 불순물인 인(P), 비소(As), 안티몬(Sb) 또는 p-형 불순물인 보론(B), 알루미늄(Al), 갈륨(Ga), 아연(Zn)일 수 있다. 본 불순물 주입 공정은 선택적인 공정으로 생략될 수 있으며, 다른 공정 단계에서 수행될 수도 있다.
도 5m을 참조하면, 제9 층간 절연층(169), 공통 소스 라인(107) 및 채널 패드(170) 상에 배선 절연층(187)이 형성되고, 배선 절연층(187)을 관통하는 비트 라인 콘택(CT)이 형성될 수 있다. 비트 라인 콘택(CT)은 포토 리소그래피 공정 및 식각 공정을 이용하여 형성될 수 있다. 비트 라인 콘택(CT) 내에 도전성 물질을 형성하여 비트 라인 콘택 플러그(190)를 형성한다.
본 발명에 따르면, 스페이서(176)을 포함하는 채널 패드(170)에 의해, 채널 영역(120)의 외측으로 비트 라인 콘택 플러그(190)가 형성될 수 있는 공간이 추가적으로 확보될 수 있다. 따라서, 비트 라인 콘택 플러그(190)의 연결 불량을 감소시킬 수 있으며, 연결되는 부분에서의 저항을 감소시킬 수 있다.
도 5n을 참조하면, x 방향으로 배열된 비트 라인 콘택 플러그(190)들을 연결하는 비트 라인(195)이 배선 절연층(187) 및 절연 영역(185)상에 형성될 수 있다. 비트 라인(195)도 증착 공정, 포토 리소그래피 공정 및 식각 공정을 이용하여 라인 형상으로 형성될 수 있다.
도 6은 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 6에서는 도 1의 메모리 셀 스트링을 구성하는 일부 구성요소는 생략되어 도시되어 있을 수 있다. 예컨대, 메모리 셀 스트링 중 비트 라인은 생략되어 있다. 도 6에 있어서, 도 3에서와 동일한 참조 부호는 동일 요소를 의미한다. 따라서, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 6을 참조하면, 비휘발성 메모리 소자(2000)는, 기판(100) 상에 배치된 채널 영역(120) 및 채널 영역(120)의 측벽을 따라 배치된 복수의 메모리 셀 스트링들을 포함한다. 본 실시예에서는, 채널 영역(120)이 도 3의 제1 실시예에서보다 높은 밀도로 배치되었다. 도 6에 도시된 바와 같이, 채널 영역(120)의 측면을 따라 기판(100)으로부터 z 방향으로 연장되는 메모리 셀 스트링(11 또는 11A)(도 1 및 도 2 참조)이 배열될 수 있다. 각 메모리 셀 스트링(11 또는 11A)은 2개의 접지 선택 트랜지스터(GST1, GST2), 다수의 메모리 셀(MC1, MC2, MC3, MC4), 및 2개의 스트링 선택 트랜지스터(SST1, SST2)를 포함할 수 있다.
불순물 영역들(105)이 기판(100)의 주면에 인접하여 y 방향으로 연장되면서 x 방향으로 이격하여 배열될 수 있다. 도 3의 제1 실시예와 달리, 도 1 및 도 2의 공통 소스 라인(CSL)은 도시되지 않은 영역 상에서 불순물 영역(105)과 연결될 수 있다. 불순물 영역들(105) 상에는 절연 영역(185)이 형성될 수 있다.
채널 패드(170)가 매립 절연층(130)의 상면을 덮고 채널 영역(120)과 전기적으로 연결되도록 형성될 수 있다. 채널 패드(170)는 매립 절연층(130)의 상면에 배치되는 도전층(172), 도전층(172)의 둘레로 채널 영역(120)이 연장된 채널 연장부(174), 및 채널 연장부(174)의 둘레에 배치되는 스페이서(176)를 포함할 수 있다. 도전층(172) 및 스페이서(176)의 길이는 예를 들어, 기판(100)으로부터 스페이서(176)의 하면까지의 길이가 기판(100)으로부터 도전층(172)의 하면까지의 길이보다 길 수 있다. 채널 패드(170)는 폴리 실리콘 또는 금속과 같은 도전성 물질을 포함할 수 있다. 도전층(172), 채널 연장부(174), 및 스페이서(176)는 모두 동일한 물질을 포함할 수 있으며, 상이한 물질들을 포함할 수도 있다. 선택적으로, 도전층(172) 및 채널 연장부(174)만 동일한 물질로 이루어질 수도 있다.
채널 패드(170)는 비트 라인 콘택 플러그(미도시)가 연결되는 부분이며, 스트링 선택 트랜지스터(SST1, SST2)의 드레인 영역으로 작용할 수 있다. 스페이서(176)에 의해, 비트 라인 콘택 플러그(미도시)가 연결되는 영역은 제1 면적(S1)에서 제2 면적(S2)으로 확대될 수 있다.
절연성 스페이서(183)가 채널 패드(170)를 이루는 스페이서(176)의 둘레에 배치될 수 있다. 절연성 스페이서(183)는 절연성 물질을 포함할 수 있다. 상기 절연성 물질은 층간 절연층(160) 및 절연 영역(185)에 대해 식각 선택성을 가지는 물질일 수 있으며, 예컨대, 실리콘 질화물일 수 있다. 절연성 스페이서(183) 및 채널 패드(170)를 포함하는 면적은 제3 면적(S3)으로 제2 면적(S2)보다 확대될 수 있다. 채널 패드(170) 상에 비트 라인 콘택(미도시)을 형성하기 위한 식각 공정 시, 절연성 스페이서(183)에 의해 식각 마진을 확보할 수 있다. 이에 대해서는 도 7a 내지 도 7g를 참조하여 하기에 상세히 설명한다.
본 발명의 실시예에 따른 수직 구조의 비휘발성 메모리 소자(2000)는, 채널 영역(120)과 비트 라인을 연결하기 위한 비트 라인 콘택 플러그가 위치하는 채널 패드(170) 및 절연성 스페이서(183)를 채널 영역(120)보다 넓은 면적으로 형성할 수 있다. 따라서, 반도체 소자의 미세화에 따라 채널 영역(120)의 크기가 작아지더라도, 안정적으로 비트 라인 콘택 플러그를 형성할 수 있게 된다.
도 7a 내지 도 7g는 도 6의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들로서 공정 순서에 따라서 도 6의 사시도를 y 방향에서 바라본 단면도들이다.
도 7a 내지 도 7g에 있어서, 도 5a 내지 도 5n에서와 동일한 참조 부호는 동일 요소를 의미한다. 따라서, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 7a를 참조하면, 도 5a 내지 도 5d를 참조하여 상술한 공정이 동일하게 순차적으로 수행될 수 있다.
기판(100) 상에 복수의 층간 희생층들(111-118: 110) 및 복수의 층간 절연층들(161-169: 160)이 교대로 적층된다. 층간 희생층들(110)은 층간 절연층들(160)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다.
다음으로, 서로 교대로 적층된 층간 절연층들(160) 및 층간 희생층들(110)을 관통하는 제1 개구부들(Ta)이 형성될 수 있다. 상기 제1 개구부들(Ta)은 z 방향의 깊이를 가지는 홀 형태일 수 있다. 다음으로, 제1 개구부들(Ta)의 내벽들 및 하부면을 균일하게 덮는 채널 영역(120)이 형성되고, 제1 개구부(Ta)를 매립 절연층(130)으로 매립할 수 있다. 매립 절연층(130)은 제9 층간 절연층(169)의 상부면까지 채우지 않고, 제9 층간 절연층(169)의 일부 높이까지만 채우도록 매립될 수 있다.
다음으로, 매립 절연층(130)의 상부에 도전층(172)을 이루는 물질을 증착할 수 있다. 증착 후, 평탄화 공정을 수행하여 최상부의 제9 층간 절연층(169)을 덮고 있는 불필요한 채널 영역(120) 물질 및 도전층(192) 물질을 제거할 수 있다. 이에 의해, 매립 절연층(130) 상부에 도전층(172)이 형성된다. 설명의 편의를 위하여 이하에서는, 도전층(172) 둘레에 위치하는 채널 영역(120)의 일부를 특히 채널 연장부(174)로 지칭한다. 따라서, 채널 영역(120) 및 채널 연장부(174)는 동일한 물질로 이루어질 수 있다. 다만, 변형된 실시예에서, 채널 연장부(174)는 채널 영역(120)과 상이한 물질을 포함할 수도 있다.
도 7b를 참조하면, 도 5h 내지 도 5j를 참조하여 상술한 공정이 유사하게 순차적으로 수행될 수 있다.
기판(100)을 노출하는 제2 개구부(Tb)를 형성할 수 있다. 제2 개구부(Tb)를 통해 노출된 층간 희생층들(110)이 식각 공정에 의해 제거될 수 있으며, 그에 따라 층간 절연층들(160) 사이에 정의되는 복수의 측면 개구부들(Tl)(도 5h 참조)이 형성될 수 있다.
다음으로, 게이트 유전막(140)이 제2 개구부들(Tb) 및 측면 개구부들(Tl)에 의해 노출되는 채널 영역(120), 층간 절연층들(160) 및 기판(100)을 균일하게 덮도록 형성될 수 있다. 게이트 유전막(140)은 도 4a와 같이 채널 영역(120)으로부터 순차로 적층된 터널링 절연층(142), 전하 저장층(144) 및 블록킹 절연층(146)을 포함할 수 있다.
다음으로, 제2 개구부들(Tb) 및 측면 개구부들(Tl) 내에 게이트 전극(150)을 형성할 수 있다. 게이트 전극(150)은 도전 물질을 증착한 후, 제2 개구부들(Tb)과 동일한 위치에 제3 개구부(미도시)를 형성하여 상기 도전 물질을 일부 제거함으로써 형성될 수 있다. 그 후, 상기 제3 개구부(미도시)를 통해 불순물을 기판(100)에 주입함으로써 불순물 영역(105)이 형성될 수 있다.
다음으로, 제3 개구부(Tc)를 매립하는 절연 물질(185a)을 형성할 수 있다. 절연 물질(185a)은 층간 절연층(160)과 동일한 물질로 이루어질 수도 있다. 절연 물질(185a)은 제3 개구부(Tc)를 매립하고, 제9 층간 절연층(169), 도전층(172) 및 채널 연장부(174)를 덮도록 형성될 수 있다.
도 7c를 참조하면, 도전층(172) 및 채널 연장부(174)가 제9 층간 절연층(169) 상으로 돌출되도록 절연 물질(185a) 및 제9 층간 절연층(169)을 일부 제거하는 공정이 수행될 수 있다. 돌출된 도전층(172) 및 채널 연장부(174)는 중심을 지나는 단면의 좌측에서 우측까지 제1 길이(L1)을 가질 수 있다. 즉, 제1 길이(L1)는 도전층(172)을 중심에 포함하고 채널 연장부(174)에 의해 둘러싸이는 원의 지름에 해당할 수 있다. 본 공정에 의해, 불순물 영역(105) 상에는 절연 영역(185)이 형성된다. 본 공정에서, 제9 층간 절연층(169)의 제거 정도는 도면에 도시된 높이에 한정되지 않으며, 제거 공정에 따라 변화될 수 있다.
다음으로, 채널 영역(120)을 따라 형성되는 메모리 셀 스트링의 스트링 선택 트랜지스터(SST1, SST2)(도 3 참조)의 채널에 대한 불순물 주입 공정이 수행될 수 있다. 본 불순물 주입 공정은 선택적인 공정으로 생략될 수 있으며, 다른 공정 단계에서 수행될 수도 있다.
도 7d를 참조하면, 도 5f 및 도 5g를 참조하여 상술한 공정이 유사하게 순차적으로 수행될 수 있다.
도전층(172), 채널 연장부(174), 및 제9 층간 절연층(169) 상에 스페이서(176)를 형성한다. 스페이서(176)는 도전성 물질을 증착하고, 상기 도전성 물질을 예컨대 이방성 식각 공정을 이용하여 일부 제거함으로써 형성될 수 있다. 스페이서(176)는 도전층(172) 및/또는 채널 연장부(174)와 동일한 물질을 포함할 수 있다.
채널 연장부(174)의 상부를 외측에서 둘러싸는 스페이서(176)가 형성됨으로써, 도전층(172), 채널 연장부(174), 및 스페이서(176)를 포함하는 채널 패드(170)가 최종적으로 형성된다. 채널 패드(170)는 좌측에서 우측까지 제2 길이(L2)을 가질 수 있다. 제2 길이(L2)는 도전층(172) 및 채널 연장부(174)를 중심에 포함하고 스페이서(176)에 의해 둘러싸이는 원의 지름에 해당할 수 있다. 제2 길이(L2)는 도 7c를 참조하여 설명한 제1 길이(L1)보다 크며, 이에 의해 후속에서 형성되는 비트 라인 콘택 플러그의 랜딩 마진이 확보될 수 있다.
본 실시예의 비휘발성 메모리 소자의 제조 방법에 따르면, 도 5a 내지 도 5n을 참조하여 상술한 제조 방법과 달리, 스페이서(176)를 게이트 전극(150)의 형성 후의 공정 단계에서 형성하게 된다.
도 7e를 참조하면, 제9 층간 절연층(169), 채널 패드(170) 및 절연 영역(185) 상에 절연성 물질(183a)이 형성될 수 있다. 절연성 물질(183a)은 제9 층간 절연층(169) 및 절연 영역(185)에 대해 선택 식각성을 갖는 물질일 수 있다. 절연성 물질(183a)은 예컨대, 실리콘 질화물 또는 실리콘 탄화물을 포함할 수 있다.
도 7f를 참조하면, 절연성 물질(187a)을 일부 제거하여 스페이서(176)의 둘레에 절연성 스페이서(183)를 형성할 수 있다. 절연성 스페이서(183) 및 스페이서(176)의 상대적인 높이 차이는 도면에 도시된 것에 한정되지 않으며, 다양하게 변화될 수 있다. 채널 패드(170)를 중심에 포함하여 절연성 스페이서(183)의 좌측에서부터 우측까지의 길이를 측정하면, 제3 길이(L3)를 가진다. 제3 길이(L3)는 도 7d를 참조하여 설명한 제2 길이(L2)보다 크며, 이에 의해 후속에서 형성되는 비트 라인 콘택의 공정 마진이 확보될 수 있다. 즉, 절연성 스페이서(183)를 형성함으로써, 오정렬에 의해 비트 라인 콘택이 채널 영역(120)의 측면을 따라 아래까지 길게 형성되는 것을 방지할 수 있다.
도 7g를 참조하면, 제9 층간 절연층(169) 및 채널 패드(170) 상에 배선 절연층(187)이 형성되고, 배선 절연층(187)을 관통하는 비트 라인 콘택 플러그(190)가 형성될 수 있다. 비트 라인 콘택 플러그(190)는 포토 리소그래피 공정 및 식각 공정을 이용하여 비트 라인 콘택(CT)을 형성한 후, 도전성 물질을 증착하여 형성될 수 있다.
배선 절연층(187)은 층간 절연층(169)과 동일한 물질을 포함할 수 있다. 또한, 배선 절연층(187)은 절연성 스페이서(183)에 대해 식각 선택성 있는 물질을 포함할 수 있다. 따라서, 비트 라인 콘택(CT) 형성을 위한 식각 공정을 수행할 때, 비트 라인 콘택(CT)이 스페이서(176)의 외측으로 소정 길이 벗어나서 형성되는 경우에도, 절연성 스페이서(183)에 의해 식각이 저지될 수 있다.
다음으로, x 방향으로 배열된 비트 라인 콘택 플러그(190)들을 연결하는 비트 라인(195)이 배선 절연층(187) 및 절연 영역(185)상에 형성될 수 있다. 비트 라인(195)도 포토 리소그래피 공정 및 식각 공정을 이용하여 라인 형상으로 형성될 수 있다.
도 8은 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자의 메모리 셀 스트링들의 3차원 구조를 나타내는 개략적인 사시도이다.
도 8에서는 도 1의 메모리 셀 스트링을 구성하는 일부 구성요소는 생략되어 도시되어 있을 수 있다. 예컨대, 메모리 셀 스트링 중 비트 라인은 생략되어 있다. 도 8에 있어서, 도 3 및 도 6에서와 동일한 참조 부호는 동일 요소를 의미한다. 따라서, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 8을 참조하면, 비휘발성 메모리 소자(3000)는, 기판(100) 상에 배치된 채널 영역(120) 및 채널 영역(120)의 측벽을 따라 배치된 복수의 메모리 셀 스트링들을 포함한다. 도 8에 도시된 바와 같이, 채널 영역(120)의 측면을 따라 기판(100)으로부터 z 방향으로 연장되는 메모리 셀 스트링(11 또는 11A)(도 1 및 도 2 참조)이 배열될 수 있다. 각 메모리 셀 스트링(11 또는 11A)은 2개의 접지 선택 트랜지스터(GST1, GST2), 다수의 메모리 셀(MC1, MC2, MC3, MC4), 및 2개의 스트링 선택 트랜지스터(SST1, SST2)를 포함할 수 있다.
채널 패드(170)가 매립 절연층(130)의 상면을 덮고 채널 영역(120)과 전기적으로 연결되도록 형성될 수 있다. 채널 패드(170)는 매립 절연층(130)의 상면에 배치되는 도전층(172), 도전층(172)의 둘레에 채널 영역(120)이 연장된 채널 연장부(174), 및 도전층(172)과 채널 연장부(174)의 상면에 배치되는 커버부(178)를 포함할 수 있다. 도전층(172)의 높이는 도면에 도시된 것에 한정되지 않으며, 제9 층간 절연층(169)의 측면 상에서 변화될 수 있다. 채널 패드(170)는 비트 라인 콘택 플러그(미도시)가 연결되는 부분이며, 스트링 선택 트랜지스터(SST1, SST2)의 드레인 영역으로 작용할 수 있다. 커버부(178)에 의해, 비트 라인 콘택 플러그(미도시)가 연결되는 영역은 제1 면적(S1)에서 제2 면적(S2)으로 확대될 수 있다.
채널 패드(170)는 폴리 실리콘 또는 금속과 같은 도전성 물질을 포함할 수 있다. 도전층(172), 채널 연장부(174), 및 커버부(178)는 모두 동일한 물질을 포함할 수 있으며, 상이한 물질들을 포함할 수도 있다. 선택적으로, 도전층(172) 및 채널 연장부(174)만 동일한 물질로 이루어질 수도 있다.
본 발명의 실시예에 따른 수직 구조의 비휘발성 메모리 소자(3000)는, 채널 영역(120)과 비트 라인을 연결하기 위한 비트 라인 콘택 플러그가 위치하는 채널 패드(170)를 채널 영역(120)보다 넓은 면적으로 형성할 수 있다. 따라서, 반도체 소자의 미세화에 따라 채널 영역(120)의 크기가 작아지더라도, 안정적으로 비트 라인 콘택 플러그를 형성할 수 있게 된다.
도 9a 내지 도 9c는 도 8의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들로서 공정 순서에 따라서 도 8의 사시도를 y 방향에서 바라본 단면도들이다.
도 9a를 참조하면, 도 5a 내지 도 5d를 참조하여 상술한 공정이 동일하게 순차적으로 수행될 수 있다. 따라서, 여기서는 이들에 대한 상세한 설명은 생략한다.
기판(100) 상에 복수의 층간 희생층들(111-118: 110) 및 복수의 층간 절연층들(161-169: 160)이 교대로 적층되고, 제1 개구부들(Ta) 내에 채널 영역(120) 및 매립 절연층(130)이 형성될수 있다.
다음으로, 매립 절연층(130)의 상부에 도전층(172)이 형성된다. 설명의 편의를 위하여 이하에서는, 도전층(172) 둘레에 위치하는 채널 영역(120)의 일부를 특히 채널 연장부(174)로 지칭한다. 선택적으로, 도전층(172) 및 채널 연장부(174)는 일체로 형성될 수도 있다.
다음으로, 제9 층간 절연층(169), 도전층(172) 및 채널 연장부(174) 상에 도전성 물질(178a)이 형성될 수 있다. 도전성 물질(178a)은 채널 영역(120) 및 채널 연장부(174)와 동일한 물질로 이루어질 수 있다. 변형된 실시예에서, 도전성 물질(178a)은 채널 연장부(174) 및 채널 영역(120)과 상이한 물질을 포함할 수도 있다.
도 9b를 참조하면, 도전성 물질(178a)을 패터닝하는 공정이 수행될 수 있다. 상기 패터닝은 리소 그래피 공정에 의해 도전성 물질(178a) 상에 포토 레지스트층(미도시)을 패터닝하는 단계 및 노출된 도전성 물질(178a)을 식각하는 단계를 포함할 수 있다. 이에 의해, 도전층(172) 및 채널 연장부(174)의 상면을 덮는 커버부(178)가 형성되며, 도전층(172), 채널 연장부(174) 및 커버부(178)를 포함하는 채널 패드(170)가 형성될 수 있다. 커버부(178)는 원기둥 또는 다각형 기둥 형상을 가질 수 있다.
도전층(172) 및 채널 연장부(174)는 중심을 지나는 단면의 좌측에서 우측까지 제1 길이(L1)을 가질 수 있다. 즉, 제1 길이(L1)는 도전층(172)을 중심에 포함하고 채널 연장부(174)에 의해 둘러싸이는 원의 지름에 해당할 수 있다. 커버부(178)는 커버부(178)의 중심을 지나는 단면을 따라, 제2 길이(L2)를 가질 수 있으며, 제2 길이(L2)는 제1 길이(L1)보다 크다. 따라서, 채널 연장부(174)와 커버부(178)가 연결되는 부분에서 채널 연장부(174)의 외측면에 절곡부가 형성될 수 있다.
도 9c를 참조하면, 도 5h 내지 도 5n을 참조하여 상술한 공정이 유사하게 순차적으로 수행될 수 있다. 따라서, 여기서는 이들에 대한 상세한 설명은 생략한다.
게이트 전극들(150)을 형성한 후, 제9 층간 절연층(169) 및 채널 패드(170) 상에 배선 절연층(187)이 형성된다. 다음으로, 배선 절연층(187)을 관통하는 비트 라인 콘택 플러그(190)가 커버부(178) 상에 형성될 수 있다.
본 발명에 따르면, 커버부(178)를 포함하는 채널 패드(170)에 의해, 채널 영역(120)의 외측으로 비트 라인 콘택 플러그(190)가 형성될 수 있는 공간이 추가적으로 확보될 수 있다. 따라서, 비트 라인 콘택 플러그(190)의 연결 불량을 감소시킬 수 있으며, 연결되는 부분에서의 저항을 감소시킬 수 있다.
다음으로, x 방향으로 배열된 비트 라인 콘택 플러그(190)들을 연결하는 비트 라인(195)이 배선 절연층(187) 및 절연 영역(185)상에 형성될 수 있다. 비트 라인(195)도 포토 리소그래피 공정 및 식각 공정을 이용하여 라인 형상으로 형성될 수 있다.
도 10는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 개략적인 블록 다이어그램이다.
도 10을 참조하면, 비휘발성 메모리 소자(700)에서 NAND 셀 어레이(750)는 코어 회로 유니트(770)와 결합될 수 있다. 예를 들면, NAND 셀 어레이(750)는 본 발명의 도3, 도 4, 도 6 또는 도 8에 따른 비휘발성 메모리 소자 중 어느 하나의 비휘발성 메모리 소자를 포함할 수 있다. 코어 회로 유니트(770)는 제어 로직(771), 로우 디코더(772), 칼럼 디코더(773), 감지 증폭기(774) 및 페이지 버퍼(775)를 포함할 수 있다.
제어 로직(771)은 로우 디코더(772), 칼럼 디코더(773) 및 페이지 버퍼(775)와 통신할 수 있다. 로우 디코더(772)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인(WL), 및 복수의 접지 선택 라인(GSL)을 통해 NAND 셀어레이(750)와 통신할 수 있다. 칼럼 디코더(773)는 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(750)와 통신할 수 있다. 감지 증폭기(774)는 NAND 셀 어레이(750)로부터 신호가 출력될 때 칼럼 디코더(773)와 연결되고, NAND 셀 어레이(750)로 신호가 전달될 때는 칼럼 디코더(773)와 연결되지 않을 수 있다.
예를 들면, 제어 로직(771)은 로우 어드레스 신호를 로우 디코더(772)에 전달하고, 로우 디코더(772)는 이러한 신호를 디코딩하여 스트링 선택 라인(SSL), 워드 라인(WL), 및 접지 선택 라인(GSL)을 통해서 NAND 셀 어레이(750)에 로우 어드레스 신호를 전달할 수 있다. 제어 로직(771)은 칼럼 어드레스 신호를 칼럼 디코더(773) 또는 페이지 버퍼(775)에 전달하고, 칼럼 디코더(773)는 이 신호를 디코딩하여 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(750)에 칼럼 어드레스 신호를 전달할 수 있다. NAND 셀 어레이(750)의 신호는 칼럼 디코더(773)를 통해서 감지 증폭기(774)에 전달되고, 여기에서 증폭되어 페이지 버퍼(775)를 거쳐서 제어 로직(771)에 전달될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 기판 105: 불순물 영역
107: 공통 소스 라인 110: 층간 희생층
120: 채널 영역 130, 230: 매립 절연층
140, 240: 게이트 유전막 142, 242: 터널링 절연층
144, 244: 전하 저장층 146, 246: 블록킹 절연층
150, 250: 게이트 전극 160, 260: 층간 절연층
170: 채널 패드 172: 도전층
174: 채널 연장부 176: 스페이서
178: 커버부 180: 상부 절연층
183: 절연성 스페이서 185, 285: 절연 영역
187: 배선 절연층 190: 비트 라인 콘택 플러그
195: 비트라인

Claims (10)

  1. 기판 상에서 수직 신장하는 채널 영역;
    상기 채널 영역의 외측벽을 따라서 상기 기판 상에 수직으로 서로 이격하여 배치되는 게이트 전극들; 및
    상기 채널 영역의 일단에서 상기 채널 영역의 상면을 덮으면서 상기 채널 영역의 외측으로 확장되는 채널 패드를 포함하고,
    상기 채널 패드는
    상기 채널 영역 위로 수직하게 연장된 채널 연장부;
    상기 채널 연장부에 의해 포위되는 도전층; 및
    상기 채널 연장부의 상부에서 상기 채널 연장부의 외측면을 둘러싸도록 배치되고 상기 채널 연장부를 사이에 두고 상기 도전층에 대면하는 표면을 가지는 도전성 스페이서를 포함하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  2. 삭제
  3. 제1 항에 있어서,
    상기 채널 영역의 중심에 위치하는 매립 절연층을 더 포함하고,
    상기 도전층은 상기 매립 절연층의 상면에 위치하며 상기 채널 연장부의 내부를 채우도록 배치된 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  4. 제3 항에 있어서,
    상기 기판으로부터 상기 도전층의 하면까지의 높이는 상기 기판으로부터 상기 스페이서의 하면까지의 높이보다 작은 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  5. 제1 항에 있어서,
    상기 채널 패드의 상면의 면적은 상기 채널 영역의 상면의 면적보다 큰 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  6. 제1 항에 있어서,
    상기 채널 패드 상에 위치하고, 비트 라인과 연결되는 비트 라인 콘택 플러그를 더 포함하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  7. 제1 항에 있어서,
    상기 채널 패드의 측면에서 상기 도전성 스페이서를 둘러싸는 절연성 스페이서를 더 포함하고,
    상기 도전성 스페이서의 저면과 상기 절연성 스페이서의 저면은 동일 평면상에 있는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.
  8. 기판 상에 층간 희생층들 및 층간 절연층들을 교대로 적층하는 단계;
    상기 층간 희생층들 및 상기 층간 절연층들을 관통하여 상기 기판과 연결되는 제1 개구부들을 형성하는 단계;
    상기 제1 개구부들 상에 채널 영역을 형성하는 단계; 및
    상기 제1 개구부의 상부에서 상기 채널 영역의 상면을 덮으며 상기 채널 영역의 외측으로 확장되는 채널 패드를 형성하는 단계;를 포함하고,
    상기 채널 패드는
    상기 채널 영역 위로 수직하게 연장된 채널 연장부;
    상기 채널 연장부에 의해 포위되는 도전층; 및
    상기 채널 연장부의 상부에서 상기 채널 연장부의 외측면을 둘러싸도록 배치되고 상기 채널 연장부를 사이에 두고 상기 도전층에 대면하는 표면을 가지는 도전성 스페이서를 포함하는 수직 구조의 비휘발성 메모리 소자의 제조 방법.
  9. 제8 항에 있어서,
    상기 채널 패드를 형성하는 단계는,
    상기 제1 개구부 내에 상기 채널 연장부와 연결되는 도전층을 형성하는 단계;
    상기 채널 연장부의 외부 측면이 노출되도록 상기 층간 절연층을 소정 높이로 제거하는 단계;
    상기 도전층, 상기 채널 연장부, 및 상기 층간 절연층 상에 스페이서 물질층을 형성하는 단계; 및
    상기 채널 연장부의 외측면을 둘러싸는 상기 도전성 스페이서가 남도록 상기 스페이서 물질층을 일부 제거하는 단계;
    를 포함하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자의 제조 방법.
  10. 제8 항에 있어서,
    채널 패드를 형성하는 단계 이후에,
    상기 층간 절연층 및 상기 채널 패드를 덮는 절연성 물질층을 형성하는 단계; 및
    상기 절연성 물질층을 일부 제거하여 상기 채널 패드의 측면에서 상기 도전성 스페이서를 둘러싸는 절연성 스페이서를 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자의 제조 방법.
KR1020110021042A 2011-03-09 2011-03-09 비휘발성 메모리 소자 및 그 제조 방법 KR101809512B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020110021042A KR101809512B1 (ko) 2011-03-09 2011-03-09 비휘발성 메모리 소자 및 그 제조 방법
US13/404,047 US8653585B2 (en) 2011-03-09 2012-02-24 Nonvolatile memory device including a channel pad having a channel extending portion and a spacer and method of manufacturing the same
US14/180,670 US9082655B2 (en) 2011-03-09 2014-02-14 Method of manufacturing nonvolatile memory device including a channel pad

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110021042A KR101809512B1 (ko) 2011-03-09 2011-03-09 비휘발성 메모리 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20120103044A KR20120103044A (ko) 2012-09-19
KR101809512B1 true KR101809512B1 (ko) 2017-12-15

Family

ID=46794756

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110021042A KR101809512B1 (ko) 2011-03-09 2011-03-09 비휘발성 메모리 소자 및 그 제조 방법

Country Status (2)

Country Link
US (2) US8653585B2 (ko)
KR (1) KR101809512B1 (ko)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130015428A (ko) * 2011-08-03 2013-02-14 삼성전자주식회사 반도체 소자
KR20140069925A (ko) * 2012-11-30 2014-06-10 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
KR102114341B1 (ko) * 2013-07-08 2020-05-25 삼성전자주식회사 수직형 반도체 장치
US9018064B2 (en) * 2013-07-10 2015-04-28 Varian Semiconductor Equipment Associates, Inc. Method of doping a polycrystalline transistor channel for vertical NAND devices
KR102066932B1 (ko) * 2013-08-23 2020-01-16 삼성전자주식회사 반도체 장치 및 그 제조방법
US9111867B2 (en) * 2013-08-30 2015-08-18 Freescale Semiconductor, Inc. Split gate nanocrystal memory integration
KR102094472B1 (ko) * 2013-10-08 2020-03-27 삼성전자주식회사 반도체 장치
KR20150120031A (ko) * 2014-04-16 2015-10-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102135181B1 (ko) * 2014-05-12 2020-07-17 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102269422B1 (ko) 2014-05-30 2021-06-28 삼성전자주식회사 반도체 장치
KR102150253B1 (ko) * 2014-06-24 2020-09-02 삼성전자주식회사 반도체 장치
US20160064409A1 (en) * 2014-08-29 2016-03-03 Kabushiki Kaisha Toshiba Non-volatile semiconductor storage device
US9263459B1 (en) * 2014-09-26 2016-02-16 Intel Corporation Capping poly channel pillars in stacked circuits
KR102285788B1 (ko) * 2014-09-29 2021-08-04 삼성전자 주식회사 메모리 소자의 제조 방법
KR20160061174A (ko) * 2014-11-21 2016-05-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102298605B1 (ko) 2015-01-14 2021-09-06 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
US9508730B2 (en) 2015-03-11 2016-11-29 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US10020364B2 (en) * 2015-03-12 2018-07-10 Toshiba Memory Corporation Nonvolatile semiconductor memory device and method of manufacturing the same
KR102307059B1 (ko) 2015-05-13 2021-10-05 삼성전자주식회사 반도체 장치
KR102282139B1 (ko) 2015-05-12 2021-07-28 삼성전자주식회사 반도체 장치
KR102378821B1 (ko) * 2015-08-10 2022-03-28 삼성전자주식회사 반도체 장치
US9741732B2 (en) * 2015-08-19 2017-08-22 Micron Technology, Inc. Integrated structures
US10147736B2 (en) 2015-09-03 2018-12-04 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
KR102427647B1 (ko) * 2015-10-13 2022-08-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9525065B1 (en) 2015-10-13 2016-12-20 Samsung Electronics Co., Ltd. Semiconductor devices including a channel pad, and methods of manufacturing semiconductor devices including a channel pad
US20170110471A1 (en) * 2015-10-16 2017-04-20 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
KR102551350B1 (ko) 2016-01-28 2023-07-04 삼성전자 주식회사 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
US9847345B2 (en) 2016-03-18 2017-12-19 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
KR20170115146A (ko) * 2016-04-04 2017-10-17 삼성전자주식회사 반도체 메모리 장치
US9793293B1 (en) * 2016-11-15 2017-10-17 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
KR102337640B1 (ko) * 2017-04-25 2021-12-13 삼성전자주식회사 3차원 반도체 소자
US10453856B1 (en) * 2018-03-28 2019-10-22 Macronix International Co., Ltd. Low resistance vertical channel 3D memory
JP7089967B2 (ja) * 2018-07-17 2022-06-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US11329062B2 (en) 2018-10-17 2022-05-10 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
KR102159255B1 (ko) * 2019-01-25 2020-09-23 삼성전자 주식회사 에어 갭을 갖는 3차원 플래시 메모리 및 그 제조 방법
US11177278B2 (en) * 2019-11-06 2021-11-16 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11177159B2 (en) 2019-11-13 2021-11-16 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11121144B2 (en) 2019-11-13 2021-09-14 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
CN111180459A (zh) * 2020-01-02 2020-05-19 长江存储科技有限责任公司 3d存储器件及其制造方法
KR20220111567A (ko) 2021-02-02 2022-08-09 삼성전자주식회사 집적회로 소자 및 이를 포함하는 전자 시스템

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009272513A (ja) 2008-05-09 2009-11-19 Toshiba Corp 不揮発性半導体記憶装置
US20100019310A1 (en) 2008-07-25 2010-01-28 Kabushiki Kaisha Toshiba Semiconductor memory device
US20100109065A1 (en) 2008-11-06 2010-05-06 Jin-Yong Oh Three-dimensional nonvolatile memory devices having sub-divided active bars and methods of manufacturing such devices
JP2010157734A (ja) 2008-12-31 2010-07-15 Samsung Electronics Co Ltd 半導体記憶素子及びその形成方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7811890B2 (en) * 2006-10-11 2010-10-12 Macronix International Co., Ltd. Vertical channel transistor structure and manufacturing method thereof
JP2009164433A (ja) 2008-01-08 2009-07-23 Toshiba Corp 不揮発性半導体記憶装置
JP4691124B2 (ja) * 2008-03-14 2011-06-01 株式会社東芝 不揮発性半導体記憶装置の製造方法
KR101487966B1 (ko) * 2008-11-25 2015-02-03 삼성전자주식회사 3차원 반도체 메모리 장치
JP5317664B2 (ja) 2008-12-17 2013-10-16 株式会社東芝 不揮発性半導体記憶装置の製造方法
KR101495806B1 (ko) 2008-12-24 2015-02-26 삼성전자주식회사 비휘발성 기억 소자
KR101585616B1 (ko) * 2009-12-16 2016-01-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9111799B2 (en) * 2010-05-25 2015-08-18 Samsung Electronics Co., Ltd. Semiconductor device with a pick-up region
KR20120030193A (ko) * 2010-09-17 2012-03-28 삼성전자주식회사 3차원 반도체 장치의 제조 방법
US8363476B2 (en) * 2011-01-19 2013-01-29 Macronix International Co., Ltd. Memory device, manufacturing method and operating method of the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009272513A (ja) 2008-05-09 2009-11-19 Toshiba Corp 不揮発性半導体記憶装置
US20100019310A1 (en) 2008-07-25 2010-01-28 Kabushiki Kaisha Toshiba Semiconductor memory device
US20100109065A1 (en) 2008-11-06 2010-05-06 Jin-Yong Oh Three-dimensional nonvolatile memory devices having sub-divided active bars and methods of manufacturing such devices
JP2010157734A (ja) 2008-12-31 2010-07-15 Samsung Electronics Co Ltd 半導体記憶素子及びその形成方法

Also Published As

Publication number Publication date
KR20120103044A (ko) 2012-09-19
US20140162419A1 (en) 2014-06-12
US20120228697A1 (en) 2012-09-13
US8653585B2 (en) 2014-02-18
US9082655B2 (en) 2015-07-14

Similar Documents

Publication Publication Date Title
KR101809512B1 (ko) 비휘발성 메모리 소자 및 그 제조 방법
KR101834930B1 (ko) 수직 구조의 비휘발성 메모리 소자
KR101845511B1 (ko) 수직 구조의 비휘발성 메모리 소자 제조 방법
CN108206189B (zh) 垂直非易失性存储器装置
CN109103200B (zh) 半导体器件
KR101736982B1 (ko) 수직 구조의 비휘발성 메모리 소자
CN106024794B (zh) 半导体器件及其制造方法
CN107665893B (zh) 制造半导体器件的方法
CN107768446B (zh) 具有电荷固定层的半导体器件
KR101660432B1 (ko) 수직 구조의 반도체 메모리 소자
CN110137178B (zh) 3d存储器件及其制造方法
US8324675B2 (en) Flash memory device having vertical channel structure
US9899408B2 (en) Non-volatile memory device having vertical structure and method of manufacturing the same
KR20190092808A (ko) 반도체 장치
KR102600999B1 (ko) 수직형 메모리 장치
KR20120060480A (ko) 수직 구조의 비휘발성 메모리 소자, 반도체 소자 및 시스템
US20210066343A1 (en) Integrated circuit device and method of manufacturing the same
KR20120122673A (ko) 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20120068392A (ko) 비휘발성 메모리 소자 및 반도체 소자의 콘택 플러그의 제조 방법
JP2009164485A (ja) 不揮発性半導体記憶装置
US20190378854A1 (en) Semiconductor device and method of manufacturing the same using preliminary sacrificial layers
KR20120128438A (ko) 수직 구조의 비휘발성 메모리 소자, 반도체 소자 및 시스템
CN110767656A (zh) 3d存储器件及其制造方法
US10847537B2 (en) Three-dimensional semiconductor memory device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant