WO2007108439A1 - 電力用半導体装置 - Google Patents

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semiconductor device
layer
type sic
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Kenichi Ohtsuka
Naruhisa Miura
Masayuki Imaizumi
Tatsuo Oomori
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Mitsubishi Electric Corporation
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    • H01L29/1608—Silicon carbide

Definitions

  • the present invention relates to a power semiconductor device as a power device.
  • a MOSFET using SiC employs an element structure that conforms to the element structure of a conventional MOSFET using Si. Since SiC has a larger band gap than SU, SiC-MOSFETs can be operated at temperatures below 200 ° C! /, And can operate at higher temperatures than conventional Si-MOSFETs.
  • Patent Documents 1 to 5 disclose technologies related to semiconductor devices using SiC.
  • Patent Document 1 JP 2005-310902 A
  • Patent Document 2 Japanese Patent Laid-Open No. 9-22922
  • Patent Document 3 Japanese Unexamined Patent Publication No. 2006-32456
  • Patent Document 4 Japanese Unexamined Patent Publication No. 2000-101099
  • Patent Document 5 Japanese Patent Laid-Open No. 2005-268430
  • A1 (aluminum) has been conventionally used as a metal material for wiring, and some alloys of A1 and Si, Cu (copper), Ti (titanium), Pd (palladium), etc. Including A1, the main component was A1.
  • A1-based materials are used as the metal material for wiring, the electrodes connected to the metal material and the semiconductor region in the semiconductor substrate and silicon formed on the semiconductor substrate surface at high temperatures exceeding 200 ° C Reaction with membrane occurs Or the oxidation of the surface of the metal material is likely to occur, and the reliability of the element is likely to deteriorate.
  • the present invention has been made in view of the above circumstances, and is a power semiconductor device as a power device, in which a reaction between a metal material of a wiring and an electrode connected to a semiconductor region is achieved during high-temperature operation.
  • An object of the present invention is to realize a power semiconductor device that is difficult to generate and is less likely to be distorted during high-temperature operation.
  • the present invention provides a semiconductor layer having a surface, a semiconductor region of a predetermined conductivity type formed in the semiconductor layer so as to be exposed on at least a part of the surface of the semiconductor layer, and the semiconductor A first insulating film formed on the region, an electrode formed on the semiconductor region or on the first insulating film, and formed on the electrode, and Pt, Ti, Mo, W, Ta
  • a power semiconductor device comprising: a first metal layer including at least one type; and a second metal layer formed on the first metal layer and including at least one type of Mo, W, and Cu.
  • the first metal layer containing at least one of Pt, Ti, Mo, W, and Ta and the second metal layer containing at least one of Mo, W, and Cu are provided.
  • one of Mo, W, and Cu, which is a low-reactivity material, for the second metal layer when the second metal layer is used as a wiring metal, even when operating at high temperatures, 1
  • the reaction between the electrode formed on the insulating film and the second metal layer can occur.
  • the first metal layer containing any of the less reactive materials Pt, Ti, Mo, W, and Ta is interposed between the electrode and the second metal layer, thereby enabling high-temperature operation.
  • the heat between the semiconductor region and the second metal layer can be obtained by interposing the first metal layer. Distortion due to the difference in expansion coefficient can be reduced. Therefore, it is possible to realize a power semiconductor device in which the reaction between the wiring metal material and the electrode connected to the semiconductor region hardly occurs during high-temperature operation, and distortion hardly occurs during high-temperature operation.
  • FIG. 1 shows a part of a power semiconductor device according to a first embodiment.
  • FIG. 2 is a diagram showing manufacturing steps of the power semiconductor device according to the first embodiment.
  • FIG. 3 is a diagram showing manufacturing steps of the power semiconductor device according to the first embodiment.
  • FIG. 4 is a diagram showing each manufacturing process of the power semiconductor device according to the first embodiment.
  • FIG. 5 is a diagram showing manufacturing steps of the power semiconductor device according to the first embodiment.
  • FIG. 6 is a diagram showing manufacturing steps of the power semiconductor device according to the first embodiment.
  • FIG. 7 is a diagram showing manufacturing steps of the power semiconductor device according to the first embodiment.
  • FIG. 8 is a diagram showing manufacturing steps of the power semiconductor device according to the first embodiment.
  • FIG. 9 is a diagram showing manufacturing steps of the power semiconductor device according to the first embodiment.
  • FIG. 10 is a diagram showing manufacturing steps of the power semiconductor device according to the first embodiment.
  • FIG. 11 is a diagram showing manufacturing steps of the power semiconductor device according to the first embodiment.
  • FIG. 12 shows each manufacturing process of the power semiconductor device according to the first embodiment.
  • FIG. 13 is a diagram showing manufacturing steps of the power semiconductor device according to the first embodiment.
  • FIG. 14 is a diagram showing a modification of the power semiconductor device according to the first embodiment.
  • FIG. 15 is a diagram showing a modification of the power semiconductor device according to the first embodiment.
  • FIG. 16 is a diagram showing a modification of the power semiconductor device according to the first embodiment.
  • FIG. 17 is a diagram showing a modification of the power semiconductor device according to the first embodiment.
  • FIG. 18 shows a part of the power semiconductor device according to the second embodiment.
  • FIG. 19 shows a part of the power semiconductor device according to the second embodiment.
  • FIG. 20 is a diagram showing a part of the power semiconductor device according to the second embodiment.
  • a first metal layer containing at least one of Pt, Ti, Mo, W, and Ta is formed on a semiconductor region or an electrode formed on an insulating film on the semiconductor region, and the first metal layer is formed.
  • a second metal layer containing at least one of Mo, W, and Cu is formed on the metal layer, and a third metal layer containing at least one of Pt, Mo, and W is formed on the second metal layer.
  • This is a power semiconductor device that is a SiC power device.
  • FIG. 1 is a diagram showing a part of a power semiconductor device according to the present embodiment.
  • FIG. 1 shows a cross section of a minimum unit of an element structure of an SiC power device (for example, an n-channel SiC MOSFET) (referred to as an element unit structure in the present application), and the power semiconductor device according to the present embodiment is This element unit structure is folded back in both the left and right directions in Fig. 1 to form a continuous structure.
  • SiC power device for example, an n-channel SiC MOSFET
  • an n-type SiC drift layer 2 as a semiconductor layer is formed by epitaxial growth on the surface of an n-type low resistance SiC substrate 1 as a semiconductor substrate to maintain a withstand voltage. Yes.
  • the n-type SiC drift layer 2 has a thickness of about 3 to 20 ⁇ m and a doping concentration of about 1 ⁇ 10 15 to 15 ⁇ 10 15 / cm 3 .
  • a p-type SiC region 13 and an n-type SiC depletion region 6 are formed on the surface of the n-type SiC drift layer 2.
  • the p-type SiC region 13 includes a p-type SiC base region 3 and a p-type SiC contact region 5.
  • the n-type SiC depletion region 6 is adjacent to the p-type SiC base region 3.
  • the p-type SiC contact region 5 is a portion of the p-type SiC region 13 that is in contact with a source electrode described later.
  • an n-type SiC source region 4 as a semiconductor region adjacent to the p-type SiC contact region 5 while being separated from the n-type SiC depletion region 6 is formed.
  • the p-type SiC region 13 and the n-type SiC source region 4 are selectively formed by performing ion implantation and activation heat treatment on the n-type SiC drift layer 2. That is, the p-type SiC region 13 as the semiconductor region and the n-type SiC source region 4 are formed in the n-type SiC drift layer 2 so as to be exposed on a part of the surface of the n-type SiC drift layer 2 as the semiconductor layer. .
  • the layer thickness of the p-type SiC region 13 is about 0.5 to 2 111, and its doping concentration is 3 10 17 to 20
  • the layer thickness of the n-type SiC source region 4 is about 0.3 to 1 m, and the doping concentration is about 5 ⁇ 10 18 to 50 ⁇ 10 18 / cm 3 .
  • the doping is about 5 ⁇ 10 18 to 50 ⁇ 10 18 Zcm 3, which is a higher concentration than other portions (p-type SiC base region 3) In this way, it is formed by selectively performing ion implantation.
  • the n-type region in which the p-type SiC region 13 is not formed becomes the n-type SiC depletion region 6.
  • the doping concentration in the n-type SiC depletion region 6 may be the same as the doping concentration in the n-type SiC drift layer 2.
  • the doping concentration in the n-type SiC depletion region 6 is changed from 3 X 10 16 to 30 X 10 16 / by separately performing ion implantation or changing the doping profile with the growth during the growth of the n-type SiC drift layer 2. It may be raised to about cm 3 . If the doping concentration is increased in this way, the element resistance can be lowered.
  • a source electrode 11 electrically connected to the n-type SiC source region 4 is formed on the n-type SiC source region 4 and the p-type SiC contact region 5.
  • a drain electrode 12 is formed on the lower surface of the n-type low resistance SiC substrate 1.
  • the portion sandwiched between the n-type SiC source region 4 and the n-type SiC depression region 6 is on the p-type SiC base region 3, on the n-type SiC depression region 6, and n-type SiC source region 4.
  • a laminated structure of a gate insulating film 8 such as a silicon oxide film or a silicon oxynitride film and a gate electrode 9 such as a polysilicon film or a metal film is formed on a part of the film.
  • the layer thickness of the gate insulating film 8 is, for example, about 10 to: LOOnm.
  • An interlayer insulating film 10 such as a silicon oxide film is formed on the stacked structure of the gate insulating film 8 and the gate electrode 9 and the n-type SiC source region 4.
  • the interlayer insulating film 10 is formed on the entire surface of the n-type SiC drift layer 2 after the stacked structure of the gate insulating film 8 and the gate electrode 9 is formed. Thereafter, the portion of the interlayer insulating film 10 where the source electrode 11 is to be formed is removed. A source electrode 11 is formed inside the removed portion. That is, the interlayer insulating film 10 exists in a region other than the region where the source electrode 11 is formed on the surface of the n-type SiC drift layer 2.
  • the source electrode 11 and the drain electrode 12 are formed of Ni or a metal layer containing Ni. Further, as shown in FIG. 1, the first to third metal layers 14 to 16 are formed to extend on the interlayer insulating film 10.
  • a first metal layer 14 is formed on the source electrode 11. Also, on the first metal layer 14 The second metal layer 15 is formed. A third metal layer 16 is formed on the second metal layer 15. Together, these first to third metal layers 14 to 16 function as a wiring metal layer.
  • the second metal layer 15 is a portion having a main function as a wiring.
  • the second metal layer 15 is composed of a metal film containing at least one of Cu (copper), Mo (molybdenum), and W (tungsten), which has low reactivity and high electrical conductivity. Also, a single layer film of these metals may be used, or a multilayer film or an alloy film containing at least one of these three metals may be used.
  • the layer thickness is, for example, about 100 to 700 nm.
  • the first metal layer 14 includes an interlayer insulating film 10 (a constituent material is a silicon oxide film), a source electrode 11 (a constituent material is a Ni-based metal), and a second metal layer 15 that is a wiring. It has a function to prevent deterioration of device characteristics by reacting at high temperature operation. Further, the first metal layer 14 has a function of preventing the reaction between the second metal layer 15 and polysilicon which is a constituent material of the gate electrode 9.
  • the first metal layer 14 is low-reactivity! /,
  • the material is Ti (titanium), Pt (platinum), Ta (tantalum), or a semiconductor material having a thermal expansion coefficient such as Si or SiC.
  • Mo mobdenum, its thermal expansion coefficient is 5.1 X 10 " 6 K _1 )
  • W tungsten, its thermal expansion coefficient is 4.5 X 10 ⁇ —, a total of five metals
  • the first metal layer 14 includes, as the first metal layer 14, a single layer film of each of the above five metals, an alloy film containing any of the five metals, or five kinds of metals. In this case, a multilayer film including any single layer film can be used.
  • a nitride such as TiN, WN, WSiN, or TaN can be used in addition to an alloy film of metals such as TiW and WSi.
  • a structure such as PtZTiZPtZTi ′ ⁇ -PtZTi in which a laminated structure of Pt and Ti is laminated in many cycles can be used.
  • a structure such as Ti / TiN or TaNZTa in which the above-described alloy film or nitride and metal film are laminated can be used.
  • the thickness of the first metal layer 14 is, for example, about 5 to LOOnm for a single layer film, and about 10 to 200 nm for a laminated structure.
  • the thermal expansion coefficient is close to that of a semiconductor material such as Si or SiC and the main component is Mo or W, the layer thickness can be made relatively thick.
  • the combination of the laminated structures of the second metal layer 15 and the first metal layer 14 is, for example, C
  • Various configurations including u / Ti / TiN, Cu / WSiN, Cu / WSi, Cu / TaN / Ta, Cu / Pt / Ti, W / WN, W / Pt / Ti, W / TiN, Mo / TiN, MoZPtZTi Can take
  • the first metal layer is considered in consideration of the difference in thermal expansion coefficient between SiC and the second metal layer 15.
  • the first metal layer is considered in consideration of the difference in thermal expansion coefficient between SiC and the second metal layer 15.
  • the second metal layer 15 responsible for the main function as the wiring is mainly composed of Mo or W
  • the metal layer 14 can be configured by appropriately combining a single-layer film or an alloy film containing Ti, Pt, and Ta having low reactivity.
  • Alloy films containing W include TiW, WSi, WN, and WSiN.
  • TiNZTi (Ti is 5 to 20 nm thick) and TiZTiN (TiN is 5 to 20 nm thick) are laminated films that have a thin film of about 5 to 20 nm containing less reactive Ti and are in contact with the source electrode 11. ), Pt / Ti (Ti is 5 to 20 nm thick). PtZTi can prevent reactions during high-temperature operation by adopting a structure in which each layer has a thickness of 5 to 20 nm and is stacked in many cycles.
  • TiNZTi, Ti / TiN, Pt / T TaN / Ta, and Ta / TaN are suitable combinations of single-layer films and alloy films containing Ti, Pt, and Ta with low reactivity.
  • the interlayer insulating film 10 has a width of 3 to: ⁇ / ⁇ ⁇ and a thickness of about 1 to 3 m in FIG. 1 and is larger than the source electrode 11 in both width and thickness. It is also necessary to consider the reaction and stress between the insulating film 10 and the first metal layer 14. Therefore, also from this point of view, when the second metal layer 15 responsible for the main function as wiring is mainly composed of Cu, an alloy film containing W is used as the first metal layer 14 or the reactivity is increased. It is desirable to use a laminated film in which a thin film of about 5 to 20 nm containing Ti is used as the lowermost layer film in contact with the interlayer insulating film 10.
  • the second metal layer 15 which has the main function as a wiring is composed mainly of Mo and W, and the first metal layer 14 is made of a single layer film or alloy film containing Ti, Pt, and Ta having low reactivity. Even in the case of combining them appropriately, it is desirable that the first metal layer 14 is a laminated film in which a thin film of about 5 to 20 nm is used as a lowermost layer film in contact with the interlayer insulating film 10.
  • the third metal layer 16 is used during high-temperature operation when the second metal layer 15 as the wiring contains Cu. In addition, it has a function of preventing the surface of the second metal layer 15 from oxidizing.
  • the third metal layer 16 is a metal film containing at least one of Pt, Mo, and W. By employing such a film, it is possible to prevent the oxidation of the surface of the second metal layer 15.
  • the laminated structure of the electrode 9, the interlayer insulating film 10, the first to third metal layers 14 to 16, and the metal wiring layer formed on the gate electrode 9 constitute one element unit structure.
  • 2 to 13 are diagrams showing each manufacturing process of the power semiconductor device according to the present embodiment.
  • an n-type SiC drift layer 2 is formed on an n-type low resistance SiC substrate 1 by an epitaxial growth technique.
  • a P-type SiC region 13 is selectively formed.
  • the p-type SiC region 13 may have a layer thickness of about 0.5 to 2 / ⁇ ⁇ and a doping concentration of about 3 ⁇ 10 17 to 2 X 10 18 / cm 3 .
  • n-type SiC source region 4 is formed by performing impurity ion implantation and active heat treatment on the surface of p-type SiC region 13. Subsequently, by selectively performing ion implantation, a p-type SiC contact region 5 is formed as shown in FIG.
  • n-type SiC depletion region 6 is formed.
  • a gate insulating film 8 (for example, silicon oxide layer) is formed on the surface of a part of the n-type SiC source region 4, the p-type SiC base region 3 and the n-type SiC depletion region 6.
  • a film or silicon oxynitride film) is formed by thermal oxidation or CVD (Chemical Vapor Deposition).
  • a gate electrode 9 for example, a polysilicon film
  • a CVD method or the like is formed on the gate insulating film 8 by a CVD method or the like.
  • interlayer insulation such as silicon oxide film Film 10 is formed.
  • the portion of the interlayer insulating film 10 where the source electrode 11 is to be formed is removed as described above.
  • Ni or a metal layer containing Ni is formed as the source electrode 11 and the drain electrode 12 by a metal vapor deposition method or the like.
  • a first metal layer 14 is formed on the source electrode 11 and the interlayer insulating film 10 by a metal vapor deposition method or the like.
  • a second metal layer 15 is formed on the first metal layer 14 by a metal vapor deposition method or the like.
  • the third metal layer 16 is formed on the second metal layer 15 by a metal vapor deposition method or the like.
  • the active heat treatment of the ion implantation species in each layer may be performed immediately before the formation of the gate insulating film 8 and the gate electrode 9, or may be performed each time!
  • the first metal layer 14 including at least one of Pt, Ti, Mo, W, and Ta, and at least one of Mo, W, and Cu.
  • a second metal layer 15 including one kind.
  • Mo, W, and Cu which is a low-reactivity material, for the second metal layer 15, when the second metal layer 15 is used as a wiring metal, it becomes a semiconductor region even at high temperature operation. A reaction between the source electrode 11 formed on the n-type SiC source region 4 and the second metal layer 15 can occur.
  • the n-type SiC source region 4, which is a semiconductor region, the second metal layer 15, and the like are interposed by interposing the first metal layer 14. The strain due to the difference in thermal expansion coefficient between the two can be reduced. Therefore, it is possible to realize a power semiconductor device in which the reaction between the metal material of the wiring and the electrode connected to the semiconductor region is unlikely to occur during high-temperature operation and distortion is unlikely to occur during high-temperature operation.
  • the third metal layer 16 formed on the second metal layer 15 and containing at least one of Pt, Mo, and W is provided.
  • the second metal layer 15 can be formed by oxidation or the like in high temperature operation. 2Metal layer 15 Surface deterioration can be prevented.
  • the second metal layer functioning as a wiring by disposing the first metal layer 14, the second metal layer 15 and the third metal layer 16 on the source electrode 11 and the interlayer insulating film 10. 15 and the source electrode 11, source region 4, p-type SiC region 13, and interlayer insulating film 10 can be prevented from reacting and generating stress during high-temperature operation, and the metal layer surface can be prevented from oxidizing. .
  • the power semiconductor device is formed in a region other than the region where the source electrode 11 is formed on the surface of the n-type SiC drift layer 2 as a semiconductor layer.
  • the interlayer insulating film 10 is further provided, and the first and second metal layers 14 and 15 extend on the interlayer insulating film 10. Therefore, when the second metal layer 15 is used as a wiring metal, various films under the gate insulating film 8 and the interlayer insulating film 10 formed on the surface of the n-type SiC drift layer 2 even at high temperature operation. (E.g., the gate electrode 9) can react with the second metal layer 15
  • the first to third metal layers 14 to 16 are formed on the source electrode 11.
  • a structure in which the first to third metal layers are also formed on the gate electrode 9 may be employed separately or in addition to this.
  • the gate insulating film 8 as the first insulating film is formed on the p-type SiC base region 3 as the semiconductor region, the gate electrode 9 is formed thereon, and the first to third metal layers are formed on the gate electrode 9. Is formed.
  • the interlayer insulating film 10 is formed on the surface of the n-type SiC drift layer 2 and on the surface of the gate insulating film 8, and the second insulating film formed in a region other than the region where the gate electrode 9 is formed. Functions as a membrane.
  • FIG. 14 is a diagram showing the structure of the power semiconductor device when the first to third metal layers 14 to 16 are formed on the gate electrode 9 by the latter method.
  • the vicinity of the contact surface with the gate insulating film 8 in the p-type SiC base region 3 is a channel region. Therefore, an additional channel layer may be formed by separately performing ion implantation near the channel region.
  • FIG. 15 and FIG. 16 are diagrams showing modifications of the power semiconductor device according to the present embodiment.
  • the channel layer is formed over the surface of the 7-force p-type SiC base region 3, the surface of a part of the n-type SiC source region 4, and the surface of the n-type SiC depletion region 6. ing.
  • the channel layer 7 may be formed by selectively ion-implanting the surface of the n-type SiC drift layer 2 as a semiconductor layer before the gate insulating film 8 is formed. Except for this point, the device configuration and the manufacturing method are the same as those in FIG.
  • the channel layer 7 force is on the surface of the p-type SiC base region 3, on the surface of a part of the n-type SiC source region 4, and on the surface of the n-type SiC depletion region 6. It is also formed.
  • the channel layer 7 may be formed by a photolithography technique so that a semiconductor film such as a silicon film is formed by epitaxial growth before the gate insulating film 8 is formed, and has the same patterning as the gate insulating film 8. Except for this point, the equipment configuration and manufacturing method are the same as in Fig. 1.
  • FIG. 1 which does not require the channel layer 7 corresponds to the case where the channel layer 7 is not provided.
  • the channel layer 7 is provided as described above, its conductivity type may be n-type or p-type.
  • formation by epitaxial growth having the structure shown in FIG. 16 is desirable, but the surface roughness caused by the active heat treatment should be small.
  • the channel layer may be formed by selective ion implantation shown in FIG.
  • n-type low-resistance SiC substrate 1, n-type SiC drift layer 2, p-type SiC region 13, n-type SiC source region 4, etc. are composed of SiC. Elements are not necessarily limited to SiC. For example, other semiconductors such as Si may be adopted as constituent elements of these parts.
  • a MOSFET is taken as an example of a power semiconductor device, and is not limited to the force MOSFET described for the wiring metal to the source electrode 11, but is connected to a semiconductor region in a switching element or a diode element. Similarly, the present invention can be used for a wiring metal to any electrode.
  • Ni-based materials such as the force A1, Ti, a polycrystalline silicon film, etc. described in the case where the Ni-based electrode is adopted as the electrode material of the source electrode 11 are used.
  • the present invention can be used when used as a material.
  • the reaction between the source electrode 11 and the interlayer insulating film 10 is performed at a high temperature depending on the material type of the source electrode 11.
  • the first metal layer 14 is present between the source electrode 11 and the interlayer insulating film 10 and the source electrode 11 is not in contact with the interlayer insulating film 10 as shown in FIG.
  • the present invention can be used even when the film 10 and the source electrode 11 are covered with the first metal layer 14.
  • the present embodiment is a modification of the power semiconductor device according to the first embodiment, and is a power semiconductor device having a structure in which the third metal film 16 is omitted.
  • FIG. 18, FIG. 19, and FIG. 20 show the structural force of each of the power semiconductor devices of FIG. 1, FIG. 15, and FIG. It is a figure which shows a semiconductor device.
  • the third metal layer 16 was provided.
  • the second metal layer 15 includes at least one of Mo and W and does not include Cu
  • the third metal layer 16 may be omitted as shown in FIGS. .
  • the second metal layer 15 is configured not to contain Cu, the second metal layer 15 can be formed of a material having a coefficient of thermal expansion that is relatively close to that of the semiconductor material, and distortion occurs during high-temperature operation. Can be prevented. In other words, by configuring the wiring metal layer in this way, Even if the temperature is high, the element can operate stably without deterioration of the partial force of the metal in the electrodes and wiring.

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Abstract

　本発明は、高温動作において配線の金属材料と半導体領域に接続する電極等との反応が生じにくく、かつ、高温動作において歪みが生じにくい電力用半導体装置を提供することを目的とする。そして、当該目的を達成するために、本発明に係る電力用半導体装置は、ＳｉＣパワーデバイス等の電力用半導体装置であって、ソース領域（４）等の半導体領域の上に形成されたソース電極（１１）上に、Ｐｔ，Ｔｉ，Ｍｏ，Ｗ，Ｔａのうち少なくとも１種を含む第１金属層（１４）が形成されている。第１金属層（１４）上には、Ｍｏ，Ｗ，Ｃｕのうち少なくとも１種を含む第２金属層（１５）が形成されている。第２金属層（１５）上には、Ｐｔ，Ｍｏ，Ｗのうち少なくとも１種を含む第３金属層（１６）が形成されている。

Description

明 細 書
電力用半導体装置
技術分野
[0001] この発明は、パワーデバイスたる電力用半導体装置に関する。
背景技術
[0002] 近年、省エネルギーの観点から、パワーデバイスの特性改善が求められて 、る。そ こで、従来の Si (シリコン)を用いたパワーデバイス以外にも、次世代の高耐圧'低損 失パワースイッチング素子として、 SiC (炭化シリコン）を用いたパワーデバイスが有望 視されている。なお、パワーデバイスには、金属 '絶縁体 (例えばシリコン酸ィ匕物）'半 導体（Metal Insulator (例えば Oxide) Semiconductor: MIS (例えば MOS) )構造の電 界効果トランジスタ（Field Effect Transistor :FET)や、ショットキーダイオード等があ る。
[0003] 例えば SiCを用いた MOSFETでは、従来の Siを用いた MOSFETの素子構造に 準じた素子構造が採用される。 SiCは SUりもバンドギャップが大きいため、 SiC— M OSFETでは、 200°C未満で動作させて!/、た従来の Si— MOSFETよりも高温での 動作が可能となる。特許文献 1〜5には、 SiCを用いた半導体装置に関する技術が 開示されている。
[0004] 特許文献 1：特開 2005— 310902号公報
特許文献 2：特開平 9 - 22922号公報
特許文献 3：特開 2006 - 32456号公報
特許文献 4:特開 2000— 101099号公報
特許文献 5：特開 2005 - 268430号公報
[0005] パワーデバイスにお 、ては、配線の金属材料として従来、 A1 (アルミニウム）、ある ヽ は、 A1と Si、 Cu (銅）、 Ti (チタン）、 Pd (パラジウム)等との合金も含めた、 A1を主成分 とした A1系材料が用いられていた。しかし、 A1系材料を配線の金属材料に採用した 場合、 200°Cを越える高温動作においては、その金属材料と半導体基板内の半導 体領域に接続する電極や半導体基板表面に形成されたシリコン膜等との反応が生じ たり、その金属材料表面の酸ィ匕が生じたりして素子の信頼性が劣化しやすい。
[0006] 上記のような A1系材料の問題を考慮し、 SiCパワーデバイスにおける配線金属とし て Cu系材料を用いることが上記特許文献 1にて提案されている。しかし、 Cuの熱膨 張係数は 17 X 10— _1である。この値は、 Si (熱膨張係数は 4. 2 X 10— — や SiC ( 熱膨張係数は 3. 7 X 10— などの半導体材料とは大きく異なっている。そのため、 Siや SiCを用いたパワーデバイスにおける配線の金属材料として Cu系材料を用いる と、高温動作の際にパワーデバイスに歪みが発生し、素子の信頼性が問題となる場 合がある。
発明の開示
[0007] この発明は、上記事情に鑑みてなされたもので、パワーデバイスたる電力用半導体 装置であって、高温動作にお!ヽて配線の金属材料と半導体領域に接続する電極と の反応が生じにくぐかつ、高温動作において歪みが生じにくい電力用半導体装置 を実現することを目的とする。
[0008] 本発明は、表面を有する半導体層と、前記半導体層の前記表面の少なくとも一部 に露出するように前記半導体層内に形成された、所定の導電型の半導体領域と、前 記半導体領域上に形成された第 1絶縁膜と、前記半導体領域上または前記第 1絶縁 膜上に形成された電極と、前記電極上に形成され、かつ、 Pt, Ti, Mo, W, Taのうち 少なくとも 1種を含む第 1金属層と、前記第 1金属層上に形成され、かつ、 Mo, W, C uのうち少なくとも 1種を含む第 2金属層とを備える電力用半導体装置である。
[0009] 本発明によれば、 Pt, Ti, Mo, W, Taのうち少なくとも 1種を含む第 1金属層と、 M o, W, Cuのうち少なくとも 1種を含む第 2金属層とを備える。反応性の小さい材料で ある Mo, W, Cuのいずれかを第 2金属層に用いることで、第 2金属層を配線金属とし て用いた際に、高温動作であっても半導体領域上または第 1絶縁膜上に形成された 電極と第 2金属層との反応を生じに《することができる。また、電極と第 2金属層との 間に、より反応性の小さい材料である Pt, Ti, Mo, W, Taのいずれかを含む第 1金 属層を介在させることによって、高温動作であっても電極への別の金属種の混入など の現象を防止することができる。また、第 2金属層に Cuを含んだ金属層を用いる場合 には、第 1金属層を介在させることによって、半導体領域と第 2金属層との間での熱 膨張係数の違いによる歪みを緩和させることができる。よって、高温動作において配 線の金属材料と半導体領域に接続する電極との反応が生じにくぐかつ、高温動作 において歪みが生じにくい電力用半導体装置を実現することができる。
[0010] この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによ つて、より明白となる。
図面の簡単な説明
[0011] [図 1]実施の形態 1に係る電力用半導体装置の一部を示す図である。
[図 2]実施の形態 1に係る電力用半導体装置の各製造工程を示す図である。
[図 3]実施の形態 1に係る電力用半導体装置の各製造工程を示す図である。
[図 4]実施の形態 1に係る電力用半導体装置の各製造工程を示す図である。
[図 5]実施の形態 1に係る電力用半導体装置の各製造工程を示す図である。
[図 6]実施の形態 1に係る電力用半導体装置の各製造工程を示す図である。
[図 7]実施の形態 1に係る電力用半導体装置の各製造工程を示す図である。
[図 8]実施の形態 1に係る電力用半導体装置の各製造工程を示す図である。
[図 9]実施の形態 1に係る電力用半導体装置の各製造工程を示す図である。
[図 10]実施の形態 1に係る電力用半導体装置の各製造工程を示す図である。
[図 11]実施の形態 1に係る電力用半導体装置の各製造工程を示す図である。
[図 12]実施の形態 1に係る電力用半導体装置の各製造工程を示す図である。
[図 13]実施の形態 1に係る電力用半導体装置の各製造工程を示す図である。
[図 14]実施の形態 1に係る電力用半導体装置の変形例を示す図である。
[図 15]実施の形態 1に係る電力用半導体装置の変形例を示す図である。
[図 16]実施の形態 1に係る電力用半導体装置の変形例を示す図である。
[図 17]実施の形態 1に係る電力用半導体装置の変形例を示す図である。
[図 18]実施の形態 2に係る電力用半導体装置の一部を示す図である。
[図 19]実施の形態 2に係る電力用半導体装置の一部を示す図である。
[図 20]実施の形態 2に係る電力用半導体装置の一部を示す図である。
発明を実施するための最良の形態
[0012] <実施の形態 1 > 本実施の形態は、半導体領域上または半導体領域上の絶縁膜上に形成された電 極上に、 Pt, Ti, Mo, W, Taのうち少なくとも 1種を含む第 1金属層を形成し、第 1金 属層上に、 Mo, W, Cuのうち少なくとも 1種を含む第 2金属層を形成し、第 2金属層 上に、 Pt, Mo, Wのうち少なくとも 1種を含む第 3金属層を形成した、 SiCパワーデバ イスたる電力用半導体装置である。
[0013] 図 1は、本実施の形態に係る電力用半導体装置の一部を示す図である。なお、図 1 は SiCパワーデバイス（例として nチャネル SiCMOSFET)の、素子構造の最小単位 (本願では素子単位構造と称する）の断面を示し、本実施の形態に係る電力用半導 体装置は、この素子単位構造が図 1の左右両方向に折り返されて連続した構造とな つている。
[0014] 図 1に示すように、半導体基板たる n型低抵抗 SiC基板 1の表面には、耐圧を保持 するための、半導体層たる n型 SiCドリフト層 2が、ェピタキシャル成長により形成され ている。 n型 SiCドリフト層 2の層厚は 3〜20 μ m程度、ドーピング濃度は 1 X 1015〜1 5 X 1015/cm3程度である。
[0015] n型 SiCドリフト層 2の表面には、 p型 SiC領域 13および n型 SiCデプレッション領域 6が形成されている。 p型 SiC領域 13には、 p型 SiCベース領域 3及び p型 SiCコンタ タト領域 5が含まれる。なお、 n型 SiCデプレッション領域 6は、 p型 SiCベース領域 3に 隣接している。 p型 SiCコンタクト領域 5は、 p型 SiC領域 13のうち後述のソース電極と 接触する部分である。また、 p型 SiCベース領域 3の表面には、 n型 SiCデプレッショ ン領域 6からは離隔しつつ p型 SiCコンタクト領域 5に隣接した、半導体領域たる n型 S iCソース領域 4が形成されて 、る。
[0016] p型 SiC領域 13および n型 SiCソース領域 4は、 n型 SiCドリフト層 2にイオン注入お よび活性化熱処理を行うことによって、選択的に形成される。すなわち、半導体領域 たる p型 SiC領域 13および n型 SiCソース領域 4は、半導体層たる n型 SiCドリフト層 2 の表面の一部に露出するように、 n型 SiCドリフト層 2内に形成される。
[0017] p型 SiC領域 13の層厚は 0. 5〜2 111程度、そのドーピング濃度は3 1017〜20
X 1017Zcm3程度である。 n型 SiCソース領域 4の層厚は 0. 3〜1 m程度、そのドー ビング濃度は 5 X 1018〜50 X 1018/cm3程度である。また、 p型 SiC領域 13のうちソ ース電極と接触する p型コンタクト領域 5の形成においては、 5 X 1018〜50 X 1018Zc m3程度と、他の部分 (p型 SiCベース領域 3)よりも高濃度のドーピングとなるように別 途、選択的にイオン注入を行うことで形成する。
[0018] なお、 n型 SiCドリフト層 2のうち、 p型 SiC領域 13が形成されない n型領域は n型 Si Cデプレッション領域 6となる。 n型 SiCデプレッション領域 6におけるドーピング濃度 は、 n型 SiCドリフト層 2のドーピング濃度のままでも良い。一方、別途、イオン注入を 施すか、または、 n型 SiCドリフト層 2の成長時にドーピングプロファイルを成長とともに 変えることによって、 n型 SiCデプレッション領域 6におけるドーピング濃度を 3 X 1016 〜30 X 1016/cm3程度に高めてもよい。このようにドーピング濃度を高めれば、素子 抵抗を下げることが可能である。
[0019] n型 SiCソース領域 4および p型 SiCコンタクト領域 5上には、 n型 SiCソース領域 4に 電気的に接続するソース電極 11が形成されている。また、 n型低抵抗 SiC基板 1の下 面には、ドレイン電極 12が形成されている。また、 n型 SiCソース領域 4と n型 SiCデプ レツシヨン領域 6とに挟まれた部分の p型 SiCベース領域 3上、および、 n型 SiCデプレ ッシヨン領域 6上、および、 n型 SiCソース領域 4の一部の上には、シリコン酸化膜ゃシ リコン酸ィ匕窒化膜等のゲート絶縁膜 8とポリシリコン膜や金属膜等のゲート電極 9との 積層構造が形成されている。ゲート絶縁膜 8の層厚は、例えば 10〜： LOOnm程度で ある。
[0020] ゲート絶縁膜 8およびゲート電極 9の積層構造と、 n型 SiCソース領域 4との上には、 シリコン酸ィ匕膜等の層間絶縁膜 10が形成されている。なお、層間絶縁膜 10は、ゲー ト絶縁膜 8およびゲート電極 9の積層構造の形成後に、 n型 SiCドリフト層 2の表面上 に全面に形成される。その後、層間絶縁膜 10のうちソース電極 11の形成予定領域 の部分が除去される。その除去部分の内部に、ソース電極 11が形成される。すなわ ち、 n型 SiCドリフト層 2の表面上であってソース電極 11が形成された領域以外の領 域において、層間絶縁膜 10が存在する。また、ソース電極 11およびドレイン電極 12 は、 Niあるいは Niを含んだ金属層で形成される。また、図 1に示すように、第 1乃至 第 3金属層 14〜16は、層間絶縁膜 10上に延在して形成されている。
[0021] ソース電極 11上には、第 1金属層 14が形成されている。また、第 1金属層 14上に は、第 2金属層 15が形成されている。また、第 2金属層 15上には、第 3金属層 16が 形成されている。これら第 1乃至第 3金属層 14〜16は、相まって配線金属層として機 能する。
[0022] 第 2金属層 15は、配線としての主機能を担う部分である。反応性が小さぐかつ、電 気伝導度の大きい Cu (銅）、 Mo (モリブデン）、 W (タングステン）のうち少なくとも 1種 を含んだ金属膜で、第 2金属層 15は構成される。また、これらの金属の単層膜でも良 いし、これら 3種の金属のうちの少なくとも 1種を含む多層膜や合金膜でも良い。層厚 は例えば 100〜 700nm程度である。
[0023] また、第 1金属層 14は、層間絶縁膜 10 (構成材料がシリコン酸ィ匕膜)やソース電極 11 (構成材料が Ni系金属）と、配線たる第 2金属層 15とが、高温動作において反応 して素子特性の劣化を招くことを防止する機能を有する。また、第 1金属層 14は、第 2金属層 15とゲート電極 9の構成材料たるポリシリコンとの反応も防止する機能を有 する。
[0024] 第 1金属層 14は、反応性の小さ!/、材料たる Ti (チタン）、 Pt (白金）、 Ta (タンタル） の 3種、または、熱膨張係数が Siや SiCなどの半導体材料と近い、 Mo (モリブデン、 その熱膨張係数は 5. 1 X 10"6K_1)、 W (タングステン、その熱膨張係数は 4. 5 X 10 Κ— の 2種、の計 5種の金属のうち少なくとも 1種を含む。具体的には、第 1金属層 14 として、上記 5種の金属の各単層膜や 5種の金属のいずれかを含んだ合金膜、また は、 5種の金属の 、ずれかの単層膜を含む多層膜を用いることができる。
[0025] 例えば合金膜としては、 TiWや WSiのような金属同士の合金膜にカ卩えて、 TiN、 W N、 WSiN、 TaNのような窒化物も用いることができる。また、多層膜としては、例えば Ptと Tiとの積層構造を何周期にも積層した PtZTiZPtZTi' · -PtZTiのような構成 も用いることができる。また、先述の合金膜または窒化物と金属膜とを積層構造とした 、 Ti/TiN, TaNZTaのような構成も用いることができる。
[0026] 第 1金属層 14の層厚は、単層膜では例えば 5〜： LOOnm程度とし、積層構造では 1 0〜200nm程度である。熱膨張係数が Siや SiCなどの半導体材料と近い、 Moや W を主成分とする場合には、比較的厚い層厚にすることができる。
[0027] なお、第 2金属層 15と第 1金属層 14との積層構造の組み合わせとしては、例えば C u/Ti/TiN, Cu/WSiN, Cu/WSi, Cu/TaN/Ta, Cu/Pt/Ti, W/WN, W/Pt/Ti, W/TiN, Mo/TiN, MoZPtZTiなど様々な構成をとることができる
[0028] また、配線としての主機能を担う第 2金属層 15が Cuを主成分とする場合には、 SiC と第 2金属層 15との熱膨張係数の違いを考慮すると、第 1金属層 14としては、 Wを含 んだ合金膜を用いること、あるいは反応性のより小さ 、Tiを含んだ 5〜20nm程度の 薄膜をソース電極 11と接する最下層膜とした積層膜を用いることが望ましい。これに 対して、配線としての主機能を担う第 2金属層 15が Moや Wを主成分とする場合には 、 SiCと第 2金属層 15との熱膨張係数の差が小さいので、第 1金属層 14を、反応性 の小さい Ti、 Pt、 Taを含んだ単層膜、合金膜を適宜組み合わせて構成することがで きる。 Wを含んだ合金膜としては、 TiW、 WSi、 WN、 WSiNがある。反応性のより小さ い Tiを含んだ 5〜20nm程度の薄膜をソース電極 11と接する最下層膜とした積層膜 としては、 TiNZTi(Tiが 5〜20nm厚）、 TiZTiN (TiNが 5〜20nm厚）、 Pt/Ti(T iが 5〜20nm厚）がある。 PtZTiでは各層厚を 5〜20nmとして何周期にも積層した 構造をとることで高温動作時の反応を防ぐことができる。反応性の小さい Ti、 Pt、 Ta を含んだ単層膜、合金膜を適宜組み合わせたものとしては、 TiNZTi、 Ti/TiN, P t/T TaN/Ta, Ta/TaNがある。
[0029] また、層間絶縁膜 10は図 1において幅が 3〜： ίΟ /ζ πι、厚さは 1〜3 m程度であつ て、ソース電極 11よりも幅、厚さとも大きいために、層間絶縁膜 10と第 1金属層 14と の反応や応力も考慮する必要がある。したがって、この観点からも、配線としての主 機能を担う第 2金属層 15が Cuを主成分とする場合には、第 1金属層 14として Wを含 んだ合金膜を用いること、あるいは反応性のより小さ 、Tiを含む 5〜20nm程度の薄 膜を層間絶縁膜 10と接する最下層膜とした積層膜を用いることが望ましい。また、配 線としての主機能を担う第 2金属層 15が Moや Wを主成分とし、第 1金属層 14を、反 応性の小さい Ti、 Pt、 Taを含んだ単層膜、合金膜を適宜組み合わせて構成する場 合にも、第 1金属層 14を、 5〜20nm程度の薄膜を層間絶縁膜 10と接する最下層膜 とした積層膜とすることが望まし 、。
[0030] 第 3金属層 16は、配線としての第 2金属層 15に Cuが含まれる場合に、高温動作時 に第 2金属層 15の表面が酸ィ匕することを防止する機能を有する。第 3金属層 16は、 Pt、 Mo, Wのうち少なくとも 1種を含む金属膜である。このような膜を採用することに より、第 2金属層 15の表面の酸ィ匕を防止することができる。第 3金属層 16としては、 Mo、 W、 Ptの単層膜の他、 TiW、 WNの合金膜、 PtZTiのような積層膜を用いるこ とがでさる。
[0031] なお、 n型 SiCドリフト層 2、 p型 SiCベース領域 3、 n型 SiCデプレッション領域 6、 n 型 SiCソース領域 4、 p型 SiCコンタクト領域 5、ソース電極 11、ゲート絶縁膜 8および ゲート電極 9の積層構造、層間絶縁膜 10、第 1乃至第 3金属層 14〜16、並びに、ゲ ート電極 9上に形成された金属配線層が、一つの素子単位構造を構成する。
[0032] 以下に、図 1の電力用半導体装置の製造方法について説明する。図 2〜図 13は、 本実施の形態に係る電力用半導体装置の各製造工程を示す図である。
[0033] まず、図 2に示すように、 n型低抵抗 SiC基板 1上に n型 SiCドリフト層 2を、ェピタキ シャル成長技術により形成する。次に、図 3に示すように、 n型 SiCドリフト層 2の表面 に不純物イオン注入および活性化熱処理を行うことにより、 P型 SiC領域 13を選択的 に形成する。なお、 p型 SiC領域 13の層厚は 0. 5〜2 /ζ πι程度、また、そのドーピン グ濃度は 3 Χ 1017〜2 X 1018/cm3程度、となるようにすればよい。
[0034] 次に、図 4に示すように、 p型 SiC領域 13の表面に不純物イオン注入および活性ィ匕 熱処理を行うことにより、 n型 SiCソース領域 4を形成する。続いて、選択的にイオン注 入を行うことにより、図 5に示すように p型 SiCコンタクト領域 5を形成する。
[0035] 次に、 n型 SiCデプレッション領域 6におけるドーピング濃度を、 n型 SiCドリフト層 2 のドーピング濃度とは異なる値にする場合には、例えば選択的にイオン注入を行うこ とにより、図 6に示すように n型 SiCデプレッション領域 6を形成する。
[0036] 次に、図 7に示すように、 n型 SiCソース領域 4の一部、 p型 SiCベース領域 3および n型 SiCデプレッション領域 6の表面に、ゲート絶縁膜 8 (例えばシリコン酸ィ匕膜もしく はシリコン酸化窒化膜）を、熱酸化法や CVD (Chemical Vapor Deposition)法により 形成する。
[0037] 次に、図 8に示すように、ゲート絶縁膜 8上に CVD法等によりゲート電極 9 (例えば ポリシリコン膜)を形成する。続いて、図 9に示すように、シリコン酸ィ匕膜等の層間絶縁 膜 10を形成する。層間絶縁膜 10のうちソース電極 11の形成予定領域の部分は、上 述の通り除去される。その後、図 10に示すように、ソース電極 11およびドレイン電極 1 2として、金属蒸着法等により Niあるいは Niを含んだ金属層が形成される。
[0038] 次に、図 11に示すように、ソース電極 11および層間絶縁膜 10上に第 1金属層 14 を、金属蒸着法等により形成する。次に、図 12に示すように、第 1金属層 14上に第 2 金属層 15を、金属蒸着法等により形成する。そして、図 13に示すように、第 2金属層 15上に第 3金属層 16を、金属蒸着法等により形成する。
[0039] なお、各層におけるイオン注入種の活性ィ匕熱処理は、ゲート絶縁膜 8およびゲート 電極 9の形成の直前にまとめて行ってもよ!ヽし、そのつど行ってもよ!、。
[0040] 本実施の形態に係る電力用半導体装置によれば、 Pt, Ti, Mo, W, Taのうち少な くとも 1種を含む第 1金属層 14と、 Mo, W, Cuのうち少なくとも 1種を含む第 2金属層 15とを備える。反応性の小さい材料である Mo, W, Cuのいずれかを第 2金属層 15 に用いることで、第 2金属層 15を配線金属として用いた際に、高温動作であっても半 導体領域たる n型 SiCソース領域 4上に形成されたソース電極 11と第 2金属層 15との 反応を生じに《することができる。また、ソース電極 11と第 2金属層 15との間に、より 反応性の小さい材料である Pt, Ti, Mo, W, Taのいずれかを含む第 1金属層 14を 介在させることによって、高温動作であってもソース電極 11への別の金属種の混入 などの現象を防止することができる。また、第 2金属層 15に Cuを含んだ金属層を用 いる場合には、第 1金属層 14を介在させることによって、半導体領域たる n型 SiCソ ース領域 4と第 2金属層 15との間での熱膨張係数の違いによる歪みを緩和させること ができる。よって、高温動作において配線の金属材料と半導体領域に接続する電極 等との反応が生じにくぐかつ、高温動作において歪みが生じにくい電力用半導体 装置を実現することができる。
[0041] また、本実施の形態に係る電力用半導体装置によれば、第 2金属層 15上に形成さ れ、かつ、 Pt, Mo, Wのうち少なくとも 1種を含む第 3金属層 16を更に備える。第 2金 属層 15の表面に、反応性の小さい材料である Pt, Mo, Wのうち少なくとも 1種を含 む第 3金属層 16を形成することで、高温動作における酸ィ匕などによる第 2金属層 15 表面の劣化を防止することができる。 [0042] このように、ソース電極 11上および層間絶縁膜 10上に第 1金属層 14、第 2金属層 1 5、第 3金属層 16を配することによって、配線として機能する第 2金属層 15と、ソース 電極 11やソース領域 4、 p型 SiC領域 13、層間絶縁膜 10との高温動作時の反応や 応力発生を防止することができ、かつ金属層表面の酸化を防止することができる。
[0043] また、本実施の形態に係る電力用半導体装置によれば、半導体層たる n型 SiCドリ フト層 2の表面上であってソース電極 11が形成された領域以外の領域に、形成され た層間絶縁膜 10を更に備え、第 1および第 2金属層 14, 15は、層間絶縁膜 10上に 延在している。よって、第 2金属層 15を配線金属として用いた際に、高温動作であつ ても、 n型 SiCドリフト層 2の表面上に形成されたゲート絶縁膜 8や層間絶縁膜 10下の 各種の膜 (例えばゲート電極 9)と第 2金属層 15との反応を生じに《することができる
[0044] なお、上記においては、ソース電極 11上に第 1乃至第 3金属層 14〜16を形成して いた。これとは別個に、あるいは、これにカ卩えて、ゲート電極 9上にも第 1乃至第 3金 属層を形成した構造を採用しても良い。その場合は、半導体領域たる p型 SiCベース 領域 3上に第 1絶縁膜たるゲート絶縁膜 8が形成され、ゲート電極 9はその上に形成 され、ゲート電極 9上に第 1乃至第 3金属層が形成された構造となる。そして、層間絶 縁膜 10が、 n型 SiCドリフト層 2の表面上およびゲート絶縁膜 8の表面上であって、ゲ ート電極 9が形成された領域以外の領域に形成された第 2絶縁膜として機能する。
[0045] この場合の製法として、ソース電極 11形成のために層間絶縁膜 10を部分的に除 去する際に、あるいは別途に、ゲート電極 9上の配線 (第 1乃至第 3金属層）形成部分 の層間絶縁膜 10を除去すればよい。ソース電極 11および/またはゲート電極 9上に 、第 1乃至第 3金属層 14〜16を形成して MOSFETを作製することになる力 ゲート 電極 9上の配線 (第 1乃至第 3金属層）形成部分の層間絶縁膜 10の除去を、ソース 電極 11形成のための層間絶縁膜 10の部分的除去と同時に行う場合には、ゲート電 極 9上にはソース電極 11の構成材料と第 1乃至第 3金属層 14〜16とが形成されるこ とになる。一方、ゲート電極 9上の配線 (第 1乃至第 3金属層）形成部分の層間絶縁膜 10の除去を、ソース電極 11形成のための層間絶縁膜 10の部分的除去とは別途に、 ソース電極 11の形成後に行う場合には、ゲート電極 9上の配線部分には第 1乃至第 3金属層 14〜16のみが形成されることになる。図 14は、後者の方法でゲート電極 9 上に第 1乃至第 3金属層 14〜16を形成した場合の本電力用半導体装置の構造を 示す図である。
[0046] 上記においては、 p型 SiCベース領域 3のうちゲート絶縁膜 8との接触面付近を、チ ャネル領域としている。し力し、このチャネル領域付近にイオン注入を別途、行ってチ ャネル層を追加形成しても良い。
[0047] 図 15および図 16は、本実施の形態に係る電力用半導体装置の変形例を示す図 である。図 15においては、チャネル層 7力 p型 SiCベース領域 3の表面内、 n型 SiC ソース領域 4の一部の表面内、および、 n型 SiCデプレッション領域 6の表面内、にま たがって形成されている。このチャネル層 7は、ゲート絶縁膜 8の形成前に、半導体 層たる n型 SiCドリフト層 2の表面に、選択的にイオン注入することにより形成すればよ い。その点以外、装置構成およびその製造方法は、図 1の場合と同じである。
[0048] また、図 16においては、チャネル層 7力 p型 SiCベース領域 3の表面上、 n型 SiC ソース領域 4の一部の表面上、および、 n型 SiCデプレッション領域 6の表面上、にま たがって形成されている。このチャネル層 7は、ゲート絶縁膜 8の形成前にシリコン膜 等の半導体膜をェピタキシャル成長により形成し、ゲート絶縁膜 8と同じパターユング となるようにフォトリソグラフィ技術により形成すればよい。その点以外、装置構成およ びその製造方法は、図 1の場合と同じである。
[0049] チャネル層 7はなくてもよぐ図 1の場合はチャネル層 7がない場合に相当する。上 記のようにチャネル層 7を設ける場合、その導電型は n型でも p型でもよい。また、ィォ ン注入種の活性ィ匕熱処理によって生じた表面荒れを改善するには、図 16に示す構 造となるェピタキシャル成長による形成が望ましいが、活性ィ匕熱処理によって生じる 表面荒れが少なければ、図 15に示す選択的なイオン注入によってチャネル層を形 成した構造としてもよい。
[0050] なお、本実施の形態においては、 n型低抵抗 SiC基板 1や n型 SiCドリフト層 2、 p型 SiC領域 13、 n型 SiCソース領域 4等を SiCで構成した力 これら各部の構成元素は 必ずしも SiCに限られるものではない。例えば Si等の他の半導体を、これら各部の構 成元素として採用しても良い。 [0051] また、以上においては電力用半導体装置の一例として MOSFETを採りあげ、その ソース電極 11への配線金属について説明した力 MOSFETに限らず、スイッチング 素子やダイオード素子における、半導体領域へと接続するあらゆる電極への配線金 属においても同様に、本発明を用いることができる。
[0052] また、以上においては、ソース電極 11の電極の材料として、 Ni系電極を採用する 場合について説明した力 A1や Ti、多結晶シリコン膜などをはじめとして、 Ni系以外 の材料が電極の材料として用いられる場合についても同様に、本発明を用いることが できる。
[0053] また、以上においては、ソース電極 11が層間絶縁膜 10と接している構成のものを 示した力 ソース電極 11の材料種によりソース電極 11と層間絶縁膜 10との反応が高 温動作時に懸念される場合には、図 17に示すように、第 1金属層 14がソース電極 11 と層間絶縁膜 10との間に存在し、ソース電極 11が層間絶縁膜 10と接することなぐ 層間絶縁膜 10及びソース電極 11が第 1金属層 14に覆われた構成のものであっても 本発明を用いることができる。
[0054] <実施の形態 2 >
本実施の形態は、実施の形態 1に係る電力用半導体装置の変形例であって、上述 の第 3金属膜 16を省略した構造の電力用半導体装置である。
[0055] 図 18、図 19、図 20はそれぞれ、図 1、図 15、図 16の各電力用半導体装置の構造 力も第 3金属層 16を除いた構造の、本実施の形態に係る電力用半導体装置を示す 図である。
[0056] 実施の形態 1においては、第 2金属層 15として Cuを含んだ膜を採用する場合につ いて言及し、第 2金属層 15の表面が高温動作時に酸ィ匕などによって劣化することを 防止するため、第 3金属層 16を設けていた。しかし、第 2金属層 15として、 Mo、 Wの 少なくとも一方を含み、 Cuを含まない場合には、図 18〜図 20に示すように、第 3金 属層 16を省略した構成としてもょ ヽ。
[0057] 第 2金属層 15に Cuを含まない構成としたことで、半導体材料と熱膨張係数の比較 的近い材料で第 2金属層 15を構成することができ、高温動作時の歪みの発生を防ぐ ことができる。すなわち、配線金属層をこのような構成にすることによって、 200°C以 上の高温にお!ヽても電極や配線部分の金属の部分力 劣化が生じることなく、素子 を安定に動作させることができる。

Claims

請求の範囲
[1] 表面を有する半導体層 (2)と、
前記半導体層の前記表面の少なくとも一部に露出するように前記半導体層内に形 成された、所定の導電型の半導体領域（13)と、
前記半導体領域上に形成された第 1絶縁膜 (8)と、
前記半導体領域上または前記第 1絶縁膜上に形成された電極 (9, 11)と、 前記電極上に形成され、かつ、 Pt, Ti, Mo, W, Taのうち少なくとも 1種を含む第 1 金属層（14)と、
前記第 1金属層上に形成され、かつ、 Mo, W, Cuのうち少なくとも 1種を含む第 2 金属層（15)と
を備える電力用半導体装置。
[2] 請求項 1に記載の電力用半導体装置であって、
前記第 2金属層上に形成され、かつ、 Pt, Mo, Wのうち少なくとも 1種を含む第 3金 属層（16)
を更に備える電力用半導体装置。
[3] 請求項 1に記載の電力用半導体装置であって、
前記半導体層の前記表面上および Zまたは前記第 1絶縁膜の表面上であって前 記電極が形成された領域以外の領域において、形成された第 2絶縁膜（10) を更に備え、
前記第 1および第 2金属層は、前記第 2絶縁膜上に延在している
電力用半導体装置。
[4] 請求項 3に記載の電力用半導体装置であって、
前記半導体領域上に形成された前記電極 (11)と前記第 2絶縁膜とが接触しな ヽょ うに、それらの間に前記第 1金属層が存在する、電力用半導体装置。
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