JP5889171B2 - 炭化珪素半導体装置及びその製造方法 - Google Patents
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Description
本発明は、炭化珪素半導体装置及びその製造方法に関するものである。
近年、省エネルギーの観点から、パワーデバイスの特性改善が求められている。そこで、従来のＳｉ（珪素）を用いたパワーデバイス以外にも、次世代の高耐圧・低損失パワースイッチング素子として、ＳｉＣ（炭化珪素）を用いたパワーデバイスが有望視されている。パワーデバイスには、金属・絶縁体（例えばシリコン酸化物）・半導体（Metal Insulator（例えばOxide）Semiconductor：ＭＩＳ（例えばＭＯＳ））構造の電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）や、ショットキーダイオード等がある。例えばＳｉＣを用いたＭＯＳＦＥＴでは、従来のＳｉを用いたＭＯＳＦＥＴの素子構造に準じた素子構造が採用される。ＳｉＣはＳｉよりもバンドギャップが大きいため、ＳｉＣ−ＭＯＳＦＥＴでは、２００℃未満で動作させていた従来のＳｉ−ＭＯＳＦＥＴよりも高温での動作が可能となる。
パワーデバイスにおいては、配線の金属材料として従来、Ａｌ（アルミニウム）、ある
いは、ＡｌとＳｉ、Ｃｕ（銅）、Ｔｉ（チタン）、Ｐｄ（パラジウム）等との合金も含め
た、Ａｌを主成分としたＡｌ系材料が用いられていた。しかし、Ａｌ系材料を配線の金属
材料に採用した場合、２００℃を越える高温動作においては、その金属材料と半導体基板
内の半導体領域に接続する電極や半導体基板表面に形成されたシリコン膜等との反応が生
じたり、その金属材料表面の酸化が生じたりして素子の信頼性が劣化しやすい。
いは、ＡｌとＳｉ、Ｃｕ（銅）、Ｔｉ（チタン）、Ｐｄ（パラジウム）等との合金も含め
た、Ａｌを主成分としたＡｌ系材料が用いられていた。しかし、Ａｌ系材料を配線の金属
材料に採用した場合、２００℃を越える高温動作においては、その金属材料と半導体基板
内の半導体領域に接続する電極や半導体基板表面に形成されたシリコン膜等との反応が生
じたり、その金属材料表面の酸化が生じたりして素子の信頼性が劣化しやすい。
上記のようなＡｌ系材料の問題を考慮し、ＳｉＣパワーデバイスにおける配線金属とし
てＣｕ系材料を用いることが特許文献１にて提案されている。また、Ｃｕ電極とそのバリアメタルをＲＩＥによりエッチングすることが特許文献２に示されている。
てＣｕ系材料を用いることが特許文献１にて提案されている。また、Ｃｕ電極とそのバリアメタルをＲＩＥによりエッチングすることが特許文献２に示されている。
ＣｕもしくはＣｕを含むメタライズを電極に使用する場合、高温時のＣｕの半導体基板への拡散、素子特性劣化を抑制するためにバリアメタルを形成する必要がある。Ｃｕのバリアメタルへの拡散は、バリアメタルの空孔を介して拡散する体積拡散、バリアメタルの粒界を拡散する粒界拡散と比較して、バリアメタルの界面（表面）を拡散する界面拡散の速度が速く、そのため、バリアメタルの拡散防止効果はバリアメタル表面に沿ったＣｕと基板上に形成された素子構造部との間の長さで決まる。バリアメタルの下地となる素子構造部にはＳｉＯ２で形成された層間絶縁膜、ポリシリコンで形成されたゲート電極等があり、これらの材料でのＣｕの拡散速度は非常に速いので、バリアメタル表面に沿ったＣｕと素子構造部との間の長さを長くすることが必要である。しかし、特許文献１ではバリアメタル表面に沿ったＣｕと基板上に形成された素子構造部との間の長さはバリアメタルの厚さ分しかなく、十分な拡散防止効果が得られない場合があった。
また、Ｃｕ系電極はＡｌ系電極に比べてバリアメタルとの密着性が悪い。パワーデバイスでは放熱性やアセンブリの観点から電極厚さが５μｍを超えるような厚膜が必要である。Ｃｕ系電極を厚膜で形成することにより、熱容量を稼ぐことでチップ内の熱分布を均一化することが可能である。また、短絡時の温度の上昇を抑えることができ、耐量が向上する。ワイヤボンド時、径の大きいワイヤを打つので強い力がかかり、電極が薄いとデバイスにダメージが加わり、素子が破壊される。ＣｕワイヤボンドはＡｌワイヤボンドよりも力がかかるため、Ａｌ系電極に比べて厚膜が必要とされる。
５μｍを超えるような厚いＣｕ電極を用いた場合、Ｃｕの膜応力が大きくなり、膜剥がれが発生しやすい。膜剥がれはＣｕ膜エッジを起点として発生し、Ｃｕ剥離を抑制するにはこの起点となる膜剥がれの発生を防ぐ必要がある。このＣｕ膜エッジで膜剥がれが発生する一因として、バリアメタルのエッジの特異的に大きなエッジ応力がＣｕとバリアメタル表面にかかるという点が挙げられる。よって、特許文献２の半導体装置のようにＣｕ膜のエッジとバリアメタルのエッジが近接していると、Ｃｕの膜剥がれが問題となる。
そこで、本発明は上述の問題点に鑑み、Ｃｕ電極の膜剥がれを抑制し、かつＣｕの素子構造部への高い拡散防止効果を有するＳｉＣ半導体装置及びその製造方法の提供を目的とする。
本発明の炭化珪素半導体装置は、炭化珪素半導体素子と、炭化珪素半導体素子上に形成されたバリアメタルと、バリアメタル上に形成され、バリアメタルとの接触面の端部がバリアメタルの端部よりも後退した、厚さが５μｍ以上であるＣｕ電極とを備える。
また、本発明の炭化珪素半導体装置の製造方法は、（ａ）炭化珪素半導体素子上にバリアメタルを形成する工程と、（ｂ）バリアメタル上に、バリアメタルとの接触面の端部がバリアメタルの端部よりも後退した、厚さが５μｍ以上であるＣｕ電極を形成する工程と、（ｃ）Ｃｕ電極をマスクにしてバリアメタルを垂直に異方性エッチングする工程とを備え、工程（ｂ）は、Ｃｕ電極をバリアメタルと接触する底部以外の少なくとも一部の幅が底部の幅よりも広くなるように形成する工程である。
本発明の炭化珪素半導体装置は、炭化珪素半導体素子と、炭化珪素半導体素子上に形成されたバリアメタルと、バリアメタル上に形成され、バリアメタルとの接触面の端部がバリアメタルの端部よりも後退した、厚さが５μｍ以上であるＣｕ電極とを備える。バリアメタルの表面に沿ったＣｕ電極と炭化珪素半導体素子との距離が、バリアメタルの端部とＣｕ電極の端部の位置ずれ量だけ長くなるため、バリアメタルの表面に沿ったＣｕの炭化珪素半導体素子への拡散を抑制する。また、バリアメタルの端部の応力がＣｕ電極端部に加わることを防ぎ、Ｃｕ電極の膜剥がれを抑制する。
また、本発明の炭化珪素半導体装置の製造方法は、（ａ）炭化珪素半導体素子上にバリアメタルを形成する工程と、（ｂ）バリアメタル上に、バリアメタルとの接触面の端部がバリアメタルの端部よりも後退した、厚さが５μｍ以上であるＣｕ電極を形成する工程と、（ｃ）Ｃｕ電極をマスクにしてバリアメタルを垂直に異方性エッチングする工程とを備え、工程（ｂ）は、Ｃｕ電極をバリアメタルと接触する底部以外の少なくとも一部の幅が底部の幅よりも広くなるように形成する工程である。この製造方法によれば、Ｃｕ電極がバリアメタルと接する幅よりも幅広にバリアメタルが形成される。そのため、バリアメタル表面に沿ったＣｕと炭化珪素半導体素子との距離を長くすることができ、高いＣｕ拡散防止効果が得られる。また、バリアメタルの端部で発生する応力がＣｕ電極の端部に加わることを防ぐので、Ｃｕ電極の膜剥がれが抑制される。
＜Ａ．実施の形態１＞
本明細書では、半導体の導電型として第１導電型をｎ型、第２導電型をｐ型として説明するが、逆の導電型であっても良い。
本明細書では、半導体の導電型として第１導電型をｎ型、第２導電型をｐ型として説明するが、逆の導電型であっても良い。
＜Ａ−１．構成＞
図８は、実施の形態１の炭化珪素半導体装置の一つのユニットセルを示す構成図である。実施の形態１ではＳｉＣ−ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を炭化珪素半導体装置の例として説明する。実施の形態１のＳｉＣ−ＭＯＳＦＥＴは、ｎ＋型の半導体基板１と、半導体基板１上に形成されたｎ−型のＳｉＣ層２と、ＳｉＣ層２の表面に選択的に形成されたウェル領域３と、ウェル領域３の表面に選択的に形成されたソース領域４及びコンタクト領域５を備えている。半導体基板１とＳｉＣ層２は、ＳｉＣウエハ６を構成している。さらに、実施の形態１のＳｉＣ−ＭＯＳＦＥＴは、ウェル領域３及びＳｉＣ層２上に亘って形成されたゲート酸化膜７と、ゲート酸化膜７上に形成されたゲート電極８と、ソース領域４上に形成されたソース電極１０と、ゲート電極８を覆ってソース電極１０との絶縁を確保する層間絶縁膜９と、ソース電極１０及び層間絶縁膜９上に形成されたバリアメタル１３と、バリアメタル１３上に形成されたＣｕ電極１２とを備えている。
図８は、実施の形態１の炭化珪素半導体装置の一つのユニットセルを示す構成図である。実施の形態１ではＳｉＣ−ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を炭化珪素半導体装置の例として説明する。実施の形態１のＳｉＣ−ＭＯＳＦＥＴは、ｎ＋型の半導体基板１と、半導体基板１上に形成されたｎ−型のＳｉＣ層２と、ＳｉＣ層２の表面に選択的に形成されたウェル領域３と、ウェル領域３の表面に選択的に形成されたソース領域４及びコンタクト領域５を備えている。半導体基板１とＳｉＣ層２は、ＳｉＣウエハ６を構成している。さらに、実施の形態１のＳｉＣ−ＭＯＳＦＥＴは、ウェル領域３及びＳｉＣ層２上に亘って形成されたゲート酸化膜７と、ゲート酸化膜７上に形成されたゲート電極８と、ソース領域４上に形成されたソース電極１０と、ゲート電極８を覆ってソース電極１０との絶縁を確保する層間絶縁膜９と、ソース電極１０及び層間絶縁膜９上に形成されたバリアメタル１３と、バリアメタル１３上に形成されたＣｕ電極１２とを備えている。
＜Ａ−２．製造工程＞
図８に示す構造のＳｉＣ−ＭＯＳＦＥＴの製造方法を図１〜７に沿って説明する。まずｎ＋型の半導体基板１の一方面上に、エピタキシャル結晶成長法を用いて、ＳｉＣからなるｎ−型のＳｉＣ層２を形成する（図１）。半導体基板１としては、例えば、ｎ＋型のＳｉＣ基板が好適である。この半導体基板１とＳｉＣ層２がＳｉＣウエハ６を構成する。
図８に示す構造のＳｉＣ−ＭＯＳＦＥＴの製造方法を図１〜７に沿って説明する。まずｎ＋型の半導体基板１の一方面上に、エピタキシャル結晶成長法を用いて、ＳｉＣからなるｎ−型のＳｉＣ層２を形成する（図１）。半導体基板１としては、例えば、ｎ＋型のＳｉＣ基板が好適である。この半導体基板１とＳｉＣ層２がＳｉＣウエハ６を構成する。
次にＳｉＣウエハ６の表面内、具体的にはＳｉＣウエハ６を構成するＳｉＣ層２の表面内の所定の間隔に離間した部位に、レジストをマスクとして不純物をイオン注入して、ｐ型のウェル領域３を選択的に形成する（図２）。ＳｉＣ層２内でｐ型となる不純物としては、例えばボロン（Ｂ）あるいはアルミニウム（Ａｌ）が挙げられる。イオン注入後、レジストは除去する。
次に、それぞれのウェル領域３の表面内に、レジストをマスクとして不純物をイオン注入して、ｎ型のソース領域４を選択的に形成する（図２）。ウェル領域３内でｎ型となる不純物としては、例えばリン（Ｐ）あるいは窒素（Ｎ）が挙げられる。イオン注入後、レジストは除去する。
次に、ウェル領域３の表面内に、レジストをマスクとして、ｐ型（第２導電型）の不純物をイオン注入して、ソース領域４の周囲に隣接して、ｐ＋型（第２導電型）のコンタクト領域５を形成する（図２）。ここではコンタクト領域５の不純物濃度は、ウェル領域３の不純物濃度より相対的に濃くなるように設定する。ウェル領域３内でｐ型となる不純物としては、例えばボロン（Ｂ）あるいはアルミニウム（Ａｌ）が挙げられる。イオン注入後、レジストは除去する。
次にＳｉＣウエハ６に対し、アルゴン（Ａｒ）などの不活性ガス雰囲気でアニール処理を行う。これにより、注入イオンが電気的に活性化され、かつイオン注入により形成された結晶欠陥が回復する。さらに、ＳｉＣウエハ６の一方面上、具体的にはイオン注入された側のＳｉＣウエハ６上に、熱酸化法によって二酸化珪素（ＳｉＯ２）からなるゲート酸化膜７を形成する（図３）。この工程で形成されるゲート酸化膜７は熱酸化膜である。
次に、ゲート酸化膜７上に、化学気相成長法によりポリシリコン膜を形成した後、不要部分を、レジストをマスクとして、ウェットエッチング法あるいはＲＩＥなどによるドライエッチング法により除去してゲート電極８を形成する（図４）。
次に、ゲート酸化膜７及びゲート電極８の表面上に層間絶縁膜９を形成する（図５）。次に、レジストをマスクとして、ウェットエッチング法あるいはＲＩＥなどによるドライエッチング法により、コンタクト領域５及び一部のソース領域４が露出するようにして、層間絶縁膜９及びゲート酸化膜７を除去する（図６）。その後、レジストを除去する。
次に、層間絶縁膜９及びゲート酸化膜７が除去され露出したコンタクト領域５及びソース領域４上に、例えばスパッタリングなどの物理気相成長法により導電膜を形成する。その後、層間絶縁膜９の表面上に形成された導電膜の不要部分を、レジストをマスクとして、ウェットエッチング法あるいは反応性イオンエッチングなどによるドライエッチング法により除去して、コンタクト領域５及び一部のソース領域４上にソース電極１０を形成する（図７）。次に半導体基板１の裏面にドレイン電極１１を形成する。
次に、作製した素子構造にバリアメタル１３とＣｕ電極１２を形成する（図８）。図１〜図８はＭＯＳＦＥＴの最小基本素子構造であるユニットセルを示したが、図９〜図２１では複数のユニットセルの集まりを素子構造部２０とし、この素子構造部２０上に形成するバリアメタル１３やＣｕ電極１２の端部について詳細に説明する。なお、本明細書ではＳｉＣウエハ６と素子構造部２０からなる構成、すなわち図８に示したＭＯＳＦＥＴからバリアメタル１３とＣｕ電極１２を除いた構成を炭化珪素半導体素子とも呼ぶ。
まず、素子構造部２０の表面にＣｕ拡散を防止するバリアメタル１３を堆積する（図９）。バリアメタル１３の材料には、Ｗ、Ｔａ、Ｍｏ、Ｎｂ、Ｉｒ、Ｒｕ、Ｈｆ、Ｒｈ、Ｖ、Ｚｒ、Ｐｔ、Ｔｉ、Ｐｄ等の金属や、ＴｉＮ、ＴｉＳｉＮ、ＷＮ、ＷＳｉＮ、ＴａＮ、ＴａＳｉＮ、ＺｒＮ、ＡｌＮ、ＢＮ、ＣｒＮ、ＮｂＮ等の窒化物、ＴａＣ、ＴｉＣ、ＷＣ、ＮｂＣ等の金属炭化物等を用いることができる。また、これらの任意の組み合わせの積層構造、例えばＴｉ／ＴｉＮ、Ｔｉ／ＴａＮ、Ｔａ／ＴａＮ等も用いることができる。積層構造は３層以上でもよい。成膜は蒸着、スパッタ、ＣＶＤ等を用いることができる。バリアメタル１３の厚さは１０〜５００ｎｍとする。
次に、このバリアメタル１３上にＣｕめっき成膜の下地となるＣｕ下地層１２ａを蒸着、スパッタ、ＣＶＤ等で堆積する（図９）。Ｃｕ下地層１２ａの厚さは例えば１００〜１０００ｎｍとする。そして、レジスト２１を塗布、露光、現像することで、Ｃｕ下地層１２ａ上のＣｕめっきを成膜させたくない部分にレジスト２１をパターニングして形成しておく（図１０）。レジスト２１の厚さは、後に堆積するめっきＣｕの厚さよりも厚くしておくことが望ましい。レジスト２１のエッジ部分の形状は、レジストボトム以外の一部の幅がレジストボトムより狭くなるようにする。この形状は、具体的には露光時のエネルギーや焦点を調整することにより実現する。図１０ではレジストトップの幅が最も狭くなるようにレジスト２１を形成しているが、レジストボトムよりレジストボトム以外の一部の幅が狭い形状である限り、図１１に示すレジスト２２のように、中部（レジストミドル）の幅が最も狭くなっていても良い。レジスト２１，２２において、最も幅の狭い部分とレジストボトムの幅の差分だけ、最終的なバリアメタル１３表面に沿ったＣｕ電極１２とＳｉＣウエハ６上に形成された素子構造部２０との間の長さを長くすることができ、Ｃｕがバリアメタル１３界面を拡散して素子構造部２０に到達してデバイス特性に影響を与える時間、すなわちＣｕ拡散によるデバイス寿命をその分長くすることができる。ここではレジスト２１，２２における最も幅の狭い部分とレジストボトムの幅の差を、少なくともバリアメタル１３の厚さの１０倍以上とする。こうすることで、Ｃｕが素子構造部２０へ拡散することを防止するという効果について、実用上望ましいものが得られる。
次に、Ｃｕをめっき成膜してＣｕめっき層１２ｂを形成する（図１２）。Ｃｕめっき層１２ｂはレジスト２１の無い部分に成膜されるので、レジスト２１の側壁の形状をかたどった形状、つまり底部より上部のほうが幅が広い形状となる。Ｃｕめっき層１２ｂの厚さは例えば５〜１００μｍとする。図１２では、レジスト２１は上部が最も幅の狭い形状であるため、Ｃｕめっき層１２ｂは上部が最も幅の広い形状となった。しかし、図１３のようにレジスト２１の中部が最も幅の狭い形状である場合には、Ｃｕめっき層１２ｂは中部が最も幅の広い形状となる。いずれにせよ、Ｃｕめっき層１２ｂは底部よりも上部に、底部よりも幅の広い部分が存在すればよい。パワーデバイスの放熱性やアセンブリの観点から、Ｃｕめっき層１２ｂの厚さを５μｍ以上としている。Ｃｕ系電極を厚膜で形成することにより、熱容量を稼ぐことでチップ内の熱分布を均一化することが可能である。また、短絡時の温度の上昇を抑えることができ、耐量が向上する。ワイヤボンド時、径の大きいワイヤを打つので強い力がかかり、電極が薄いとデバイスにダメージが加わり、素子が破壊される。ＣｕワイヤボンドはＡｌワイヤボンドよりも力がかかるため、Ａｌ系電極に比べて厚膜が必要とされる。このような場合において、Ｃｕが素子構造部２０へ拡散することを防止するためにこの発明は有用である。
次に、レジスト２１、Ｃｕ下地層１２ａを除去する（図１４、図１５）。レジスト２１の除去には、有機溶剤や酸素プラズマ処理を、Ｃｕ下地層１２ａの除去には硫酸、塩酸、酢酸、燐酸、硝酸、フッ酸などの酸溶液やこれらの混合溶液、またこれらに過酸化水素を加えたものを用いることができる。
次に、Ｃｕめっき層１２ｂをマスクにして、バリアメタル１３を垂直に異方性エッチングする（図１６）。バリアメタル１３としてＴｉＮを用いて、ＲＩＥ法によりエッチングする際の条件の一例を挙げると、プロセスガスとして、塩素（Ｃｌ２）ガスを用い、圧力を０．１Ｐａとする。ここではＴｉＮをエッチングする例を示したが、垂直に異方性エッチングを行う限りにおいて圧力、ガス種等は他の条件でも良い。また、ＴｉＮ以外のバリアメタル１３を用いる場合はそれに適したガス種を選択すればよい。異方性エッチングにＲＩＥを用いた例を示したが、Ａｒイオンミリング、スパッタエッチ等も用いることができる。
こうして、Ｃｕ下地層１２ａとＣｕめっき層１２ｂからなるＣｕ電極１２が形成された。バリアメタル１３は、Ｃｕ電極１２のバリアメタル１３と接する幅よりも幅広に形成されている。これにより、バリアメタル１３表面に沿ったＣｕ電極１２とＳｉＣウエハ６上に形成された素子構造部２０との間の長さを長くすることができ、高いＣｕ拡散防止効果を得ることができる。また、バリアメタル１３のエッジで発生する大きな応力がＣｕ膜剥がれの起点となるＣｕ膜エッジにかかることを抑制できるため、Ｃｕ膜剥がれを抑制できる。これは特に、膜剥がれが発生しやすい５μｍを超えるような厚いＣｕ電極を用いた場合に有効である。これにより、信頼性の高い電力半導体を実現することができる。
なお、本実施の形態では電力半導体素子の一例としてＳｉＣ−ＭＯＳＦＥＴを挙げて説明したが、ＳＢＤやＪＦＥＴ、ＩＧＢＴ、ＰＮダイオードでも本発明を適用して信頼性の高いＣｕ電極を形成することができる。
＜Ａ−３．効果＞
本実施の形態の炭化珪素半導体装置は、炭化珪素半導体素子（ＳｉＣウエハ６、素子構造部２０）と、素子構造部２０上に形成されたバリアメタル１３と、バリアメタル１３上に形成され、バリアメタル１３との接触面の端部がバリアメタル１３の端部よりも後退したＣｕ電極１２とを備える。また、Ｃｕ電極１２は、バリアメタル１３と接触する底部以外の少なくとも一部の幅が底部の幅よりも広い形状である。Ｃｕ電極１２がバリアメタル１３上に選択的に形成されることにより、バリアメタル１３の表面に沿ったＣｕ電極１２と素子構造部２０との距離が、バリアメタル１３の端部とＣｕ電極１２の端部の位置ずれ量だけ長くなるため、バリアメタル１３の表面に沿ったＣｕの素子構造部２０への拡散を抑制する。また、バリアメタル１３の端部の応力がＣｕ電極１２端部に加わることを防ぎ、Ｃｕ電極１２の膜剥がれを抑制する。
本実施の形態の炭化珪素半導体装置は、炭化珪素半導体素子（ＳｉＣウエハ６、素子構造部２０）と、素子構造部２０上に形成されたバリアメタル１３と、バリアメタル１３上に形成され、バリアメタル１３との接触面の端部がバリアメタル１３の端部よりも後退したＣｕ電極１２とを備える。また、Ｃｕ電極１２は、バリアメタル１３と接触する底部以外の少なくとも一部の幅が底部の幅よりも広い形状である。Ｃｕ電極１２がバリアメタル１３上に選択的に形成されることにより、バリアメタル１３の表面に沿ったＣｕ電極１２と素子構造部２０との距離が、バリアメタル１３の端部とＣｕ電極１２の端部の位置ずれ量だけ長くなるため、バリアメタル１３の表面に沿ったＣｕの素子構造部２０への拡散を抑制する。また、バリアメタル１３の端部の応力がＣｕ電極１２端部に加わることを防ぎ、Ｃｕ電極１２の膜剥がれを抑制する。
上記の構成によれば、Ｃｕ電極１２の厚さは５μｍ以上と厚膜にしても、Ｃｕ電極１２の膜剥がれを抑制することが可能である。
また、バリアメタル１３の端部からバリアメタル１３に接触したＣｕ電極１２の端部までの距離を、バリアメタル１３の厚みの１０倍以上とすることにより、Ｃｕの炭化珪素半導体素子への拡散を抑制する効果が特に発揮される。
本実施の形態の炭化珪素半導体装置の製造方法は、（ａ）炭化珪素半導体素子（ＳｉＣウエハ６、素子構造部２０）上にバリアメタル１３を形成する工程と、（ｂ）バリアメタル１３上に、バリアメタル１３との接触面の端部がバリアメタル１３の端部よりも後退したＣｕ電極１２を形成する工程と、（ｃ）Ｃｕ電極１２をマスクにしてバリアメタル１３を垂直に異方性エッチングする工程とを備え、工程（ｂ）は、Ｃｕ電極１２をバリアメタル１３と接触する底部以外の少なくとも一部の幅が底部の幅よりも広くなるように形成する工程である。Ｃｕ電極１２がバリアメタル１３と接する幅よりも幅広にバリアメタル１３が形成される。そのため、バリアメタル１３表面に沿ったＣｕと素子構造部２０との距離を長くすることができ、高いＣｕ拡散防止効果が得られる。また、バリアメタル１３の端部で発生する応力がＣｕ電極１２の端部に加わることを防ぐので、Ｃｕ電極１２の膜剥がれが抑制される。
また、工程（ｂ）は、Ｃｕ電極１２を厚み５μｍ以上で形成する工程である。Ｃｕ電極１２を５μｍ以上と厚膜に形成すると、膜応力が大きくなりＣｕ電極１２の膜剥がれが懸念されるところ、Ｃｕ電極１２端部とバリアメタル１３端部の位置が異なるため、バリアメタル１３の端部の応力がＣｕ電極１２端部に加わることが防がれ、膜剥がれを抑制できる。
また、工程（ｂ）は、（ｂ１）バリアメタル上にＣｕ下地層をスパッタ、蒸着、ＣＶＤのいずれかで堆積する工程と、（ｂ２）Ｃｕ下地層上にレジストを用いて選択的に電界めっきでＣｕめっき層を形成する工程と、（ｂ３）Ｃｕめっき層が形成されない部分のＣｕ下地層を、硫酸、塩酸、酢酸、燐酸、硝酸、フッ酸、またはこれらの混合溶液、またこれらに過酸化水素を加えた溶液で除去する工程とを備える。以上の工程により、所望の形状のＣｕ電極１２を形成することが可能である。
また、工程（ｂ２）は、底部以外の少なくとも一部の幅が底部の幅よりも狭いレジスト２１，２２を用いて、Ｃｕめっき層１２ｂを形成する工程である。これにより、Ｃｕめっき層１２ｂの底部以外の少なくとも一部の幅が底部の幅よりも広く形成されるので、Ｃｕめっき層１２ｂを用いた垂直方向のエッチングにより、バリアメタル１３の幅がＣｕ電極１２と接触する幅よりも広い構造が形成できる。
＜Ｂ．実施の形態２＞
＜Ｂ−１．製造工程＞
実施の形態１ではレジストボトムよりレジストボトム以外の一部の幅が狭い形状のレジストを用いてＣｕ成膜することでＣｕボトムよりＣｕ上部の方が幅が広い形状になるようにし、バリアメタルをこのＣｕ膜をマスクにして垂直に異方性エッチングすることでバリアメタル表面に沿ったＣｕと基板上に形成された素子構造部との間の長さを長くした炭化珪素半導体装置とその製造方法を説明した。実施の形態１における炭化珪素半導体装置はＣｕ拡散防止効果を得ることができ、Ｃｕ膜剥がれを防止できる。実施の形態２では同様に高いＣｕ拡散防止効果を得ることができ、Ｃｕ膜剥がれを防止できる炭化珪素半導体装置とその製造方法を説明する。なお、Ｃｕ、バリアメタル形成工程以外の工程については実施の形態１において図１〜８を用いて説明したものと同じであるため、ここでは説明を省略する。
＜Ｂ−１．製造工程＞
実施の形態１ではレジストボトムよりレジストボトム以外の一部の幅が狭い形状のレジストを用いてＣｕ成膜することでＣｕボトムよりＣｕ上部の方が幅が広い形状になるようにし、バリアメタルをこのＣｕ膜をマスクにして垂直に異方性エッチングすることでバリアメタル表面に沿ったＣｕと基板上に形成された素子構造部との間の長さを長くした炭化珪素半導体装置とその製造方法を説明した。実施の形態１における炭化珪素半導体装置はＣｕ拡散防止効果を得ることができ、Ｃｕ膜剥がれを防止できる。実施の形態２では同様に高いＣｕ拡散防止効果を得ることができ、Ｃｕ膜剥がれを防止できる炭化珪素半導体装置とその製造方法を説明する。なお、Ｃｕ、バリアメタル形成工程以外の工程については実施の形態１において図１〜８を用いて説明したものと同じであるため、ここでは説明を省略する。
まず、実施の形態１と同様に基板表面にＣｕ拡散を防止するバリアメタルを堆積する（図９）。バリアメタルとしてはＷ、Ｔａ、Ｍｏ、Ｎｂ、Ｉｒ、Ｒｕ、Ｈｆ、Ｒｈ、Ｖ、Ｚｒ、Ｐｔ、Ｔｉ、Ｐｄ等の金属や、ＴｉＮ、ＴｉＳｉＮ、ＷＮ、ＷＳｉＮ、ＴａＮ、ＴａＳｉＮ、ＺｒＮ、ＡｌＮ、ＢＮ、ＣｒＮ、ＮｂＮ等の窒化物、ＴａＣ、ＴｉＣ、ＷＣ、ＮｂＣ等の金属炭化物等を用いることができる。また、これらの任意の組み合わせの積層構造、例えばＴｉ／ＴｉＮ、Ｔｉ／ＴａＮ、Ｔａ／ＴａＮ等も用いることができる。積層構造は３層以上でもよい。成膜は蒸着、スパッタ、ＣＶＤ等を用いることができる。バリアメタルの厚さは１０〜５００ｎｍとする。このバリアメタル上にＣｕめっき成膜の下地となるＣｕを蒸着、スパッタ、ＣＶＤ等で堆積する（図９）。厚さは例えば１００〜１０００ｎｍとする。
次に、レジスト２２を塗布、露光、現像することで、Ｃｕ下地層１２ａ上のＣｕめっき層１２ｂを成膜させたくない部分にレジスト２３をパターンニングして形成しておく（図１７）。レジスト２２の厚さは後に堆積するＣｕめっき層１２ｂの厚さよりも薄くする点が、実施の形態１とは異なる。このレジスト２２をマスクに用いてＣｕめっき層１２ｂを成膜することにより、図１８に示すようにＣｕめっき層１２ｂはレジスト２２を越えて形成される結果、レジスト２２を越えた部分ではＣｕめっき層１２ｂが横方向にも成長し、幅の広い形状となる。
次に、レジスト２２、Ｃｕ１２ａを除去する（図１９、図２０）。レジスト２２の除去には有機溶剤や酸素プラズマ処理を、Ｃｕ１２ａの除去には硫酸、塩酸、酢酸、燐酸、硝酸、フッ酸などの酸溶液やこれらの混合溶液、またこれらに過酸化水素を加えたものを用いることができる。
次に、バリアメタル１３をＣｕめっき層１２ｂをマスクにして垂直に異方性エッチングする（図２１）。ここではバリアメタルとしてＴｉＮを用いて、ＲＩＥ法によりエッチングする際の条件の一例を挙げると、プロセスガスとして、塩素（Ｃｌ２）ガスを用い、圧力を０．１Ｐａとする。ここではＴｉＮをエッチングする例を示したが、圧力、ガス種等は垂直に異方性エッチングができればよく、この条件に限られるものではない。また、ＴｉＮ以外のバリアメタル１３を用いる場合はそれに適したガス種を選択すればよい。異方性エッチングにＲＩＥを用いた例を示したが、Ａｒイオンミリング、スパッタエッチ等も用いることができる。
この実施の形態により、Ｃｕ電極のバリアメタル１３と接する幅よりも幅の広いバリアメタル１３をもったバリアメタル/Ｃｕ配線構造を得ることができる。バリアメタル１３の幅は、Ｃｕめっき層１２ｂのうちレジスト２２を越えて成膜された上部の幅と同じになる。このＣｕめっき層１２ｂの上部の幅とレジスト２２開口幅の差分だけ、最終的なバリアメタル１３界面に沿ったＣｕ電極１２とＳｉＣウエハ６上に形成された素子構造部２０との間の長さを長くすることができ、Ｃｕがバリアメタル１３界面を拡散して素子構造部２０に到達してデバイス特性に影響を与える時間、すなわちＣｕ拡散によるデバイス寿命をその分長くすることができる。レジスト２２を越えてＣｕめっき層１２ｂを成膜した際、Ｃｕめっき層１２ｂの横方向の成長速度は縦方向の成長速度に等しいため、Ｃｕめっき層１２ｂの上部の幅とレジスト開口幅の差分は、Ｃｕめっき層１２ｂの厚さとレジスト２２の厚さの差分に等しくなる。ここではレジスト２２の厚さとＣｕめっき層１２ｂの厚さの差を、少なくともバリアメタル１３の厚さの１０倍以上とする。
これにより、バリアメタル１３界面に沿ったＣｕ電極１２とＳｉＣウエハ６上に形成された素子構造部２０との間の長さを長くすることができ、高いＣｕ拡散防止効果を得ることができる。また、バリアメタル１３のエッジで発生する大きな応力がＣｕ膜剥がれの起点となるＣｕ電極１２のエッジにかかることを抑制できるため、Ｃｕ膜剥がれを抑制できる。
＜Ｂ−２．効果＞
実施の形態２に記載の炭化珪素半導体装置の製造方法では、Ｃｕ下地層１２ａ上にレジスト２３を用いて選択的に電界めっきでレジスト２３の厚さよりも厚いＣｕめっき層１２ｂを形成する．よってＣｕめっき層１２ｂは、レジスト２３の厚みを超えた部分の幅が底部の幅よりも広く形成されるので、Ｃｕめっき層１２ｂを用いた垂直方向のエッチングにより、バリアメタルの幅がＣｕ電極１２と接触する幅よりも広い構造を形成できる。
実施の形態２に記載の炭化珪素半導体装置の製造方法では、Ｃｕ下地層１２ａ上にレジスト２３を用いて選択的に電界めっきでレジスト２３の厚さよりも厚いＣｕめっき層１２ｂを形成する．よってＣｕめっき層１２ｂは、レジスト２３の厚みを超えた部分の幅が底部の幅よりも広く形成されるので、Ｃｕめっき層１２ｂを用いた垂直方向のエッチングにより、バリアメタルの幅がＣｕ電極１２と接触する幅よりも広い構造を形成できる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
１ 半導体基板、２ ＳｉＣ層、３ ウェル領域、４ ソース領域、５ コンタクト領域、６ ＳｉＣウエハ、７ ゲート酸化膜、８ ゲート電極、９ 層間絶縁膜、１０ ソース電極、１１ ドレイン電極、１２ Ｃｕ電極、１２ａ Ｃｕ下地層、１２ｂ Ｃｕめっき層、１３ バリアメタル、２０ 素子構造部、２１〜２３ レジスト。
Claims (7)
- 炭化珪素半導体素子と、
前記炭化珪素半導体素子上に形成されたバリアメタルと、
前記バリアメタル上に形成され、前記バリアメタルとの接触面の端部が前記バリアメタルの端部よりも後退した、厚さが５μｍ以上であるＣｕ電極とを備える、
炭化珪素半導体装置。 - 前記Ｃｕ電極は、前記バリアメタルと接触する底部以外の少なくとも一部の幅が前記底部の幅よりも広い形状である、
請求項１に記載の炭化珪素半導体装置。 - 前記バリアメタルの端部から前記バリアメタルに接触した前記Ｃｕ電極の端部までの距離は、前記バリアメタルの厚みの１０倍以上である、
請求項１又は２に記載の炭化珪素半導体装置。 - （ａ）炭化珪素半導体素子上にバリアメタルを形成する工程と、
（ｂ）前記バリアメタル上に、前記バリアメタルとの接触面の端部が前記バリアメタルの端部よりも後退した、厚さが５μｍ以上であるＣｕ電極を形成する工程と、
（ｃ）前記Ｃｕ電極をマスクにして前記バリアメタルを垂直に異方性エッチングする工程とを備え、
前記工程（ｂ）は、前記Ｃｕ電極を、前記バリアメタルと接触する底部以外の少なくとも一部の幅が前記底部の幅よりも広くなるように形成する工程である、
炭化珪素半導体装置の製造方法。 - 前記工程（ｂ）は、
（ｂ１）前記バリアメタル上にＣｕ下地層をスパッタ、蒸着、ＣＶＤのいずれかで堆積する工程と、
（ｂ２）前記Ｃｕ下地層上にレジストを用いて選択的に電界めっきでＣｕめっき層を形成する工程と、
（ｂ３）前記Ｃｕめっき層が形成されない部分の前記Ｃｕ下地層を、硫酸、塩酸、酢酸、燐酸、硝酸、フッ酸、またはこれらの混合溶液、またこれらに過酸化水素を加えた溶液で除去する工程とを備える、
請求項４に記載の炭化珪素半導体装置の製造方法。 - 前記工程（ｂ２）は、底部以外の少なくとも一部の幅が前記底部の幅よりも狭い前記レジストを用いて、前記Ｃｕめっき層を形成する工程である、
請求項５に記載の炭化珪素半導体装置の製造方法。 - 前記工程（ｂ２）は、前記レジストの厚さよりも厚い前記Ｃｕめっき層を形成する工程である、
請求項５に記載の炭化珪素半導体装置の製造方法。
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