JP2003318395A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Abstract

(57)【要約】 【課題】 パワートランジスタを有する半導体装置の信
頼性を向上させる。 【解決手段】 溝１１，１３が形成された半導体基板１
の主面上にチタンタングステンからなる導体膜１５ａを
堆積した後、アルミニウムからなる導体膜１６ａを堆積
する。続いて、導体膜１６ａをリフロして溝１１，１３
内に流し込む。その後、導体膜１６ｂ，１６ｃを加熱し
ながら堆積することで導体膜１６ａ，１６ｂ，１６ｃを
溝１１，１３内に流し込む。導体膜１５ａを設けたこと
により、導体膜１６ａ〜１６ｃのリフロ時に、導体膜１
６ａ〜１６ｃ中のアルミニウムと半導体基板１のシリコ
ンとが反応するのを抑制または防止できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、配線開口部内にアルミニウム（Ａ
ｌ）を主体とする導体膜を埋め込む工程を有する配線技
術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】本発明者が検討した配線技術は、例えば
次の通りである。まず、半導体基板上に配線開口部を形
成した後、その配線開口部内を含む半導体基板上に、例
えばチタン（Ｔｉ）膜を堆積する。続いて、チタン膜上
に、例えばアルミニウム膜を、低温、高パワーで相対的
に厚く（例えば２００ｎｍ程度）堆積する。その後、半
導体基板を高温（例えば４００℃程度）に保持し、アル
ミニウム膜を所望の膜厚（例えば数百ｎｍ程度）まで堆
積する。その後、高温保持を数分継続し、アルミニウム
膜をリフロすることにより配線開口部を埋め込む。
【０００３】なお、配線技術については、例えば特開２
００１−２６７５６９号公報に記載があり、パワーＭＯ
Ｓ・ＦＥＴ（Metal oxide Semiconductor Field Effect
Transistor）のソース電極を、超音波結合のワイヤボ
ンディング時に発生する不良を防止すべく、例えばチタ
ンタングステンや窒化チタン（ＴｉＮ）等のようなバリ
ア層上に純アルミニウムを積層することで構成する技術
が開示されている。
【０００４】
【発明が解決しようとする課題】ところが、上記発明者
が検討した配線技術においては、以下の課題があること
を本発明者は見出した。すなわち、配線開口部内へのア
ルミニウムの埋込量が増加した場合、アルミニウムのリ
フロ性を高めるため、より高温に加熱してリフロする必
要があるが、チタンのバリア性が充分とは言えず、例え
ば４００℃を越えるあたりからアルミニウムとシリコン
（Ｓｉ）との反応が進み、接合リーク不良が発生する場
合がある。
【０００５】本発明の目的は、半導体装置の信頼性を向
上させることのできる技術を提供することにある。
【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００８】すなわち、本発明は、配線開口部を含む半
導体基板上に、アルミニウム主体の導体膜の再溶融のた
めの熱処理時にアルミニウム原子と半導体基板の構成原
子との反応を抑制または防止可能な構造を有する第１導
体膜を堆積した後に、アルミニウム主体の導体膜の堆積
後または堆積中の上記再溶融のための熱処理によりアル
ミニウム主体の導体膜を流動させて上記配線開口部内に
流し込む工程を有するものである。
【０００９】
【発明の実施の形態】以下の実施の形態においては便宜
上その必要があるときは、複数のセクションまたは実施
の形態に分割して説明するが、特に明示した場合を除
き、それらはお互いに無関係なものではなく、一方は他
方の一部または全部の変形例、詳細、補足説明等の関係
にある。また、以下の実施の形態において、要素の数等
（個数、数値、量、範囲等を含む）に言及する場合、特
に明示した場合および原理的に明らかに特定の数に限定
される場合等を除き、その特定の数に限定されるもので
はなく、特定の数以上でも以下でも良い。さらに、以下
の実施の形態において、その構成要素（要素ステップ等
も含む）は、特に明示した場合および原理的に明らかに
必須であると考えられる場合等を除き、必ずしも必須の
ものではないことは言うまでもない。同様に、以下の実
施の形態において、構成要素等の形状、位置関係等に言
及するときは、特に明示した場合および原理的に明らか
にそうでないと考えられる場合等を除き、実質的にその
形状等に近似または類似するもの等を含むものとする。
このことは、上記数値および範囲についても同様であ
る。また、本実施の形態を説明するための全図において
同一機能を有するものは同一の符号を付し、その繰り返
しの説明は省略する。また、本実施の形態において、例
えばアルミニウムからなると表現した場合、主成分とし
てアルミニウムが用いられていることを意図する。すな
わち、例えば一般に高純度なアルミニウムであっても、
不純物が含まれることは当然であり、添加物や不純物が
アルミニウムからなる部材に含まれることを排除するも
のではない。これはアルミニウムに限らず、その他の金
属（チタンタングステン、タングステン、タンタル、そ
れらの窒化物あるいはタングステンシリサイドやその窒
化物）でも同様である。
【００１０】以下、本発明の実施の形態を図面に基づい
て詳細に説明する。
【００１１】（実施の形態１）本実施の形態１の半導体
装置は、例えばトレンチゲート構造のｎチャネル型のパ
ワーＭＩＳ・ＦＥＴ（Power Metal Insulator Semicond
uctor Field Effect Transistor：パワートランジス
タ）を有する半導体装置である。以下、本実施の形態１
の半導体装置の製造方法の一例を図１〜図１４により説
明する。
【００１２】図１は、本実施の形態１における半導体装
置の製造工程中の要部断面図を示している。半導体基板
（以下、基板という）１は、例えばｎ+型の半導体層１
ａ上に、ｎ-型の半導体層１ｂがエピタキシャル法によ
って堆積された構造を有する、いわゆるエピタキシャル
ウエハ（以下、ウエハともいう）である。半導体層１
ａ，１ｂは、例えば単結晶シリコン（Ｓｉ）からなる。
半導体層１ａの不純物濃度は、例えば２．０×１０19ｃ
ｍ-3程度であり、半導体層１ｂの不純物濃度は、例えば
１．０×１０16ｃｍ-3程度である。半導体層１ｂには、
ｐ-型の半導体領域（ウエル：第１半導体領域）２が形
成されている。この半導体領域２は、複数のパワーＭＩ
Ｓ・ＦＥＴ（以下、パワーＭＩＳという）のチャネルが
形成される領域である。半導体領域２は、例えばホウ素
（Ｂ）が半導体層１ｂの主面から半導体層１ｂの厚さ方
向の途中位置まで分布することで形成されている。半導
体領域２中の不純物のピーク濃度は、例えば１×１０16
〜１×１０18ｃｍ-3程度とされている。また、半導体層
１ｂにおいて半導体領域２の外周端には、ｐ型の半導体
領域（ウエル）３が形成されている。この半導体領域３
には、例えばホウ素が含有されている。また、半導体層
１ｂの主面の分離領域には、例えば酸化シリコン（Ｓｉ
Ｏ2等）からなる分離部４がＬＯＣＯＳ（Local Oxidiza
tion of Silicon）法等によって形成されている。分離
部４は溝型のもの（トレンチアイソレーション）でも良
い。この分離部４に囲まれた活性領域は、パワーＭＩＳ
形成領域となっている。この活性領域には、複数の溝
（第１溝）５が形成されている。各溝５は、セル毎に設
けられており、断面で見た場合、半導体層１ｂの主面か
ら半導体層１ｂの深さ方向の途中位置にまで延び、平面
で見た場合は所定の方向に沿って延びている。この溝５
の内壁面および溝５の開口周辺の半導体層１ｂ上面に
は、例えば酸化シリコン膜からなるゲート絶縁膜６が形
成されている。そして、このゲート絶縁膜６上には、パ
ワーＭＩＳのトレンチ型のゲート電極７が形成されてい
る。ゲート電極７は、例えば低抵抗な多結晶シリコン膜
からなり、断面Ｔ字状に形成されている。すなわち、ゲ
ート電極７は、溝５の内部にゲート絶縁膜６を介して埋
め込まれた第１部分７ａと、この第１部分７ａに連な
り、溝５の外部に突出され、かつ、溝５の幅寸法（短方
向寸法）よりも幅広の第２部分７ｂとを有している。ま
た、パワーＭＩＳ形成領域の外周には、ゲート引出配線
７Ｌが半導体層１ｂの主面上にゲート絶縁膜６および分
離部４を介して形成されている。ゲート引出配線７Ｌ
は、各ゲート電極７と一体的に形成され電気的に接続さ
れている。このようなゲート電極７およびゲート引出配
線７Ｌ上には、例えば酸化シリコン膜からなるキャップ
絶縁膜（第１絶縁膜）８がパターニングされて堆積され
ている。また、ゲート電極７の隣接間の半導体層１ｂに
は、ソース用のｎ型の半導体領域（第２半導体領域）９
ａが形成されている。この半導体領域９ａは、例えばヒ
素（Ａｓ）が半導体層１ｂの主面から半導体領域２の深
さ方向の途中位置まで分布することで形成されており、
上記溝５を形成する前に既に形成されている。半導体領
域９ａ中の不純物のピーク濃度は、例えば１×１０18〜
１×１０20ｃｍ-3程度である。
【００１３】次に、図２および図３は、図１に続く半導
体装置の製造工程中の要部断面図である。まず、図２に
示すように、図１の基板１の主面上にソース領域以外の
領域を覆うレジストパターンを形成した後、これをマス
クとして基板１の主面に、例えばヒ素をイオン注入する
ことにより、ゲート電極７の隣接間の半導体層１ｂの表
層にソース用のｎ型の半導体領域（第２半導体領域）９
を形成する。続いて、基板（ウエハ）１の半導体層１ｂ
の主面上に、例えば酸化シリコン膜等からなる絶縁膜１
０をＣＶＤ（Chemical Vapor Deposition）法によって
堆積した後、その上に、パワーＭＩＳ形成領域の外周領
域が覆われ、それ以外が露出されるようなフォトレジス
トパターン（以下、レジストパターンという）を形成し
た状態で、基板１上の上記絶縁膜１０に対して異方性の
ドライエッチング法によってエッチバック処理を施すこ
とにより、パワーＭＩＳ形成領域には各ゲート電極７お
よびキャップ絶縁膜８の側面にサイドウォール（第２絶
縁膜）１０ａを形成し、パワーＭＩＳ形成領域の周辺に
絶縁膜１０ｂを形成する。続いて、図３に示すように、
キャップ絶縁膜８、サイドウォール１０ａおよび絶縁膜
１０ｂをエッチングマスクとして、そこから露出する半
導体層１ｂ部分をドライエッチング法によってエッチン
グすることにより、溝（第２溝）１１を形成する。各溝
１１は、断面で見た場合、半導体層１ｂの主面から半導
体領域２の深さ方向の途中位置にまで延び、平面で見た
場合は所定の方向に沿って延びている。その後、例えば
二フッ化ホウ素（ＢＦ2）を、８０ｋｅＶ、３×１０15
ｃｍ-2程度で半導体層１ｂにイオン注入することによ
り、溝１１の底部にｐ+型の半導体領域（第３半導体領
域）１２を形成する。
【００１４】次に、図４は、図３に続く半導体装置の製
造工程中の要部断面図である。また、図５は、図４の領
域Ａの拡大断面図である。ここでは、基板１に対してウ
エットエッチング処理を施し、絶縁膜１０およびゲート
絶縁膜６の露出表層部を若干エッチングすることによ
り、サイドウォール１０ａの側面が溝１１の側面から遠
ざかるようにする。これにより、溝１１の開口周辺にお
ける半導体層１ｂの主面の一部を露出させる。これはソ
ース電極とソース用の半導体領域９ａとの接触面積を増
大させるためである。また、上記エッチングにより、溝
１１の上方に溝１１よりも幅広で、かつ、溝１１と連な
る溝（第２溝）１３を形成する。図５に示すように、溝
１１，１３の総和の深さＤ１は、例えば１．２μｍ程度
であり、溝１１の深さＤ２は、例えば０．４μｍ程度で
ある。溝１３の幅Ｄ３は、例えば０．８μｍ程度、溝１
１の幅Ｄ４は、例えば０．５〜０．６μｍ程度である。
ただし、上記溝１３形成のためのエッチング処理を施さ
ない場合、すなわち、溝１３の幅を溝１１幅よりも広く
せず、溝１１の幅と同じままとする構造の場合でも後述
する本実施の形態１の配線形成方法を適用することがで
きる。上記エッチング処理後、レジストパターンをマス
クとした通常のフォトリソグラフィ技術およびドライエ
ッチング技術により、絶縁膜１０ｂおよびキャップ絶縁
膜８にゲート引出配線７Ｌの一部が露出するようなコン
タクトホール１４を形成する。
【００１５】ところで、パワーＭＩＳで形成される上記
のような溝１１，１３は、一般的な論理回路またはメモ
リ回路を有する半導体装置のコンタクトホールやスルー
ホールに比べると幅が大きいが、パワーＭＩＳのセルの
集積度向上要求に伴う隣接セル間寸法の縮小に起因して
アスペクト比が高くなりつつある。このように比較的大
きくて深い溝１１，１３をアルミニウム（Ａｌ）膜で埋
め込むには、アルミニウム膜を堆積後または堆積中のリ
フロ温度を上昇させたいが、リフロ温度を上げると、特
に４００℃を越えると配線材料のアルミニウムと基板１
のシリコンとの反応が進み、パワーＭＩＳのチャネル部
で接合不良が発生する課題がある。一方、パワーＭＩＳ
ではオン抵抗（ソース電極とドレイン電極との間のＯＮ
抵抗）を下げるために溝１１，１３を、如何にして空隙
の無い状態で連続性を持たせた状態で埋め込むかが課題
とされている。そこで、本実施の形態１では、例えば次
のようにしている。
【００１６】図６は上記溝１１，１３の埋め込みフロー
図である。また、図７〜図１３は図６のフロー図に沿っ
た半導体装置の製造工程中の図４の領域Ａに相当する箇
所の拡大断面図である。まず、図７に示すように、基板
（ウエハ）１の主面上に、導体膜（第１導体膜）１５ａ
をスパッタリング法等によって堆積する（図６の工程１
００）。これにより、溝１１，１３およびコンタクトホ
ール１４（図４参照）を完全に埋め込んでしまわないよ
うに溝１１，１３およびコンタクトホール１４の内面
（内壁面および底面）に薄い導体膜１５ａを被着する。
この導体膜１５ａは、後述する主配線材料のアルミニウ
ムが半導体層１ｂ側に、逆に半導体層１ｂのシリコンが
主配線材料のアルミニウム膜側に拡散してしまうのを抑
制または防止するバリア機能を有している。特に本実施
の形態１においては、導体膜１５ａが、後述のアルミニ
ウムのリフロ処理時に、例えば４００℃よりも高い温度
で加熱しても、主配線材料のアルミニウムと半導体層１
ｂのシリコンとの反応を抑制または防止可能な構造（材
料、厚さ、作用等）とされている。本発明者の検討によ
れば、導体膜１５ａの材料としたチタン（Ｔｉ）を選択
した場合、チタン膜を堆積した後のアニール処理により
チタン膜の厚さ方向のほぼ全体がシリサイド化してしま
う結果、その後に主配線材料のアルミニウムを堆積して
高温（４００℃よりも高い温度）でリフロ処理するとア
ルミニウムとシリコンとの反応が進み、パワーＭＩＳの
チャネル部で接合リーク不良が発生することが見出され
た。そこで、導体膜１５ａとしては、上記のようなアル
ミニウムとシリコンとの反応を抑制または防止するため
に、導体膜１５ａの堆積後のアニールにより導体膜１５
ａの厚さ方向全体がシリサイド化しないような耐熱性の
高い材料、すなわち、シリサイド層が半導体層１ｂとの
接触部のみに形成され、そのシリサイド層と主配線材料
のアルミニウム膜との間には導体膜１５ａが介在されて
シリサイド層と主配線材料のアルミニウムとが直接的に
接触しないような構造のものを選択すれば良い。これに
より、後述するように主配線材料のアルミニウムに対す
る熱処理温度を高くしても、主配線材料のアルミニウム
と基板１のシリコンとの反応を導体膜１５ａにより抑制
または防止できる。このため、主配線材料のアルミニウ
ムに対する熱処理温度を高くできるので、そのアルミニ
ウムの溝１１，１３に対する埋め込み性を向上させるこ
とができる。このような導体膜１５ａの具体的な材料と
して本発明者が選択した材料は種々存在したが、例えば
チタンタングステン（ＴｉＷ）が特に好ましい。チタン
タングステンは、シリコンとの反応性が低く熱的に安定
であり耐熱性が高い上、金属なので接触抵抗や電気抵抗
が低いという好ましい性質を有しているからである。導
体膜１５ａの材料としてチタンタングステンを選択した
場合の導体膜１５ａの厚さは、例えば２００ｎｍ程度で
ある。なお、この導体膜１５ａの厚さは、設計上の厚さ
（キャップ絶縁膜８や絶縁膜１０ｂの上面上に堆積され
る導体膜１５ａの厚さにほぼ等しい）であり、溝１１，
１３の側壁や底面に被着される導体膜１５ａの厚さは、
その設計上の厚さ（２００ｎｍ程度）よりも薄くなる
（以下、設計上の厚さと言う場合は同様のことを意味し
ている）。
【００１７】また、導体膜１５ａの他の材料としては、
タングステン（Ｗ）やタンタル（Ｔａ）等のような高融
点金属を例示することができる。この場合も耐熱性が高
い上、金属なので接触抵抗や電気抵抗が低い。また、導
体膜１５ａの他の材料として、チタンタングステンの窒
化膜（ＴｉＷＮ）、窒化タングステン（ＷＮ）または窒
化タンタル（ＴａＮ）等のような高融点金属窒化膜を例
示することができる。さらに、導体膜１５ａの他の材料
として、タングステンシリサイド（ＷＳｉ2）やその窒
化物（ＷＳｉＮ）を例示することもできる。タングステ
ンシリサイド（ＷＳｉ2）やその窒化物（ＷＳｉＮ）を
選択した場合、導体膜１５ａ中にシリコンが存在する
が、タングステンとシリコンとの結合の方が、アルミニ
ウムとシリコンとの結合よりも強いので、アルミニウム
とシリコンとの反応性が低い。この結果、上記チタンタ
ングステンを選択した場合とほぼ同様の効果が得られ
る。また、導体膜１５ａの上記材料やそれ以外の材料で
あっても、導体膜１５ａの厚さを調節することで、上記
のような作用および効果を生じさせるようにすることも
できる。
【００１８】次いで、基板（ウエハ）１に対して、例え
ば窒素ガス（Ｎ2）等のような不活性ガス雰囲気中にお
いて、６５０℃、３０分程度のアニールを施す（図６の
工程１０１）。これにより、図８に示すように、導体膜
１５ａと半導体層１ｂおよびゲート引出配線７Ｌ（図４
参照）との接触界面に、例えばチタンシリサイド（Ｔｉ
Ｓｉ2）等からなる極めて薄いシリサイド層（化合物
層）１５ｂを形成する。本実施の形態１においては、上
記のように導体膜１５ａの全体がシリサイド化すること
はなく、シリサイド層１５ｂが、導体膜１５ａと半導体
層１ｂとの接触界面部分のみ形成され、その上層には導
体膜１５ａが残されている。このようなシリサイド層１
５ｂを形成することにより、後述するソース電極とソー
ス用の半導体領域との接触抵抗との接触抵抗を低減でき
るので、パワーＭＩＳのオン抵抗を低減することが可能
となる。この処理は、導体膜１５ａがチタンタングステ
ン以外の材料でも同様に行われる。その場合もチタンタ
ングステンの場合と同様に、導体膜１５ａと半導体層１
ｂとの接触部のみにシリサイド層が形成され、その上層
には導体膜１５ａが残される。続いて、図９に示すよう
に、基板（ウエハ）１の主面上に、例えば設計上の厚さ
で５０ｎｍ程度のチタン（Ｔｉ）等のような高融点金属
膜からなる導体膜（第２導体膜）１５ｃをスパッタリン
グ法によって堆積する（図６の工程１０２）。これによ
り、溝１１，１３およびコンタクトホール１４（図４参
照）を完全に埋め込んでしまうことなく、溝１１，１３
およびコンタクトホール１４の内面（内壁面および底
面）の導体膜１５ａの表面を覆うように導体膜１５ｃを
被着する。この導体膜１５ｃは、この後に堆積されるア
ルミニウム膜の濡れ性を向上させるための機能やアルミ
ニウムとシリコンとの反応を抑制または防止する機能を
有している。上記した導体膜１５ａ，１５ｂ，１５ｃを
有する導体膜１５は、パワーＭＩＳのゲート電極および
ソース電極を形成するための補助的な配線材料である。
【００１９】次いで、図１０に示すように、基板（ウエ
ハ）１の主面上に、例えばアルミニウム等からなる導体
膜（アルミニウム主体の導体膜、第１のアルミニウム主
体の導体膜）１６ａをスパッタリング法によって堆積す
る（図６の工程１０３）。この導体膜１６ａは、この後
に続く高温状態でのアルミニウムの堆積処理においてア
ルミニウム膜の連続性を確保するための機能を有する下
地膜であり、低温（例えば常温：３０℃）状態で成膜す
る。すなわち、チタン等からなる導体膜１５ｃ上に高温
状態でアルミニウム膜を堆積しようとすると導体膜１５
ｃの表面に小さなアルミニウムの塊が形成されアルミニ
ウム膜の連続性を確保できないので、後述の高温状態で
のアルミニウム膜の成膜前にアルミニウム膜の連続性を
確保すべく低温状態でアルミニウム膜からなる導体膜１
６ａを成膜するものである。ここで導体膜１６ａの厚さ
は、相対的に幅の狭い溝１１が埋め込まれる程度の厚
さ、特に溝１１の開口周辺の半導体層１ｂの角部（半導
体層１ｂの主面と溝１１の側面との交点に形成される部
分）上の導体膜１５ｃ部分が露出されないような厚さと
する。これは、仮に導体膜１５ｃの一部が露出されてい
ると、この後に堆積されるアルミニウム膜の連続性を確
保することができないからである。ここでの導体膜１６
ａの設計上の厚さは、例えば４００ｎｍ程度である。し
たがって、この段階において導体膜１６ａは、溝１３お
よびコンタクトホール１４（図４参照）を完全に埋め込
むことなく、溝１１，１３およびコンタクトホール１４
の内面（内壁面および底面）に薄い導体膜１５ａ，１５
ｂ，１５ｃを介して被着されている状態とされている。
この導体膜１６ａの堆積処理後、図１１に示すように、
導体膜１６ａを堆積したスパッタリング装置内におい
て、基板（ウエハ）１に対してアニールを施すことによ
り、導体膜１６ａをリフロする（図６の工程１０４）。
これにより、導体膜１６ａを流動させて溝１１，１３内
に流し込む。この時、本実施の形態１では、アニール温
度を、例えば４００℃程度よりも高い温度に設定する。
具体的には、例えば４５０℃、数分のアニール処理を施
す。これにより、アルミニウムのリフロ性を向上させる
ことができる。すなわち、微細でアスペクト比の高い溝
１１，１３内に多量のアルミニウムを充分に流し込み溝
１１，１３を良好に埋め込むことができる。このため、
溝１１，１３内での電気抵抗を低減することができるの
で、パワーＭＩＳのオン抵抗を低減することができ、パ
ワーＭＩＳの性能を向上させることが可能となる。ま
た、上記したように本実施の形態１では、導体膜１５ａ
を形成したことにより、アニール温度を、例えば４００
℃よりも高い温度としても、アルミニウムと半導体層１
ｂのシリコンとの反応を抑制または防止できるので、そ
の反応に起因するパワーＭＩＳのチャネル部での接合不
良の発生を抑制または防止でき、パワーＭＩＳの歩留り
および信頼性を向上させることが可能となる。この段階
においても導体膜１６ａは、溝１３およびコンタクトホ
ール１４（図４参照）を完全に埋め込むことなく、溝１
１，１３およびコンタクトホール１４の内面（内壁面お
よび底面）に薄い導体膜１５ａ，１５ｂ，１５ｃを介し
て被着されている状態とされており、溝１３内の導体膜
１６ａの上面には窪みが残されている。その後、上記導
体膜１６ａを堆積したのと同じスパッタリング装置内に
おいて、図１２に示すように、基板（ウエハ）１の主面
上に、例えばアルミニウム等からなる導体膜（第２のア
ルミニウム主体の導体膜）１６ｂをスパッタリング法に
より低レートで堆積する（図６の工程１０５）。この
時、基板（ウエハ）１をその裏面側から加熱しながら導
体膜１６ｂを堆積する（いわゆる加熱スパッタリン
グ）。これにより、導体膜１６ａ，１６ｂを流動させ溝
１１，１３内に流し込む。この時の加熱温度も、例えば
４００℃よりも高い温度、具体的には、例えば４５０℃
程度の高温とする。これにより、上記導体膜１６ａの場
合と同様の効果を得ることができる。また、この導体膜
１６ｂの堆積レートは、この後に堆積するアルミニウム
膜の堆積レートよりも低いレートとする。これは、溝１
３内の残りの窪み部分を導体膜１６ｂで充分に、導体膜
１６ｂの連続性を確保した状態で埋め込むためである。
導体膜１６ｂの堆積レートは、例えば単位時間（数分程
度）に０．４μｍ程度である。また、この時に堆積され
る導体膜１６ｂの設計上の厚さは、溝１３の幅Ｄ３（図
５参照）の半分程度、具体的には、例えば４００ｎｍ程
度とする。これにより、溝１３内の残りの窪みを導体膜
１６ｂによりほぼ完全に埋め込むことができる。なお、
図１２では図面を見易くするために、導体膜１６ａ，１
６ｂの境界線に破線を記したが、このような境界線が実
際に形成されるものではない。その後、上記導体膜１６
ｂを堆積したのと同じスパッタリング装置内において、
図１３に示すように、基板（ウエハ）１の主面上に、例
えばアルミニウム等からなる導体膜（第２のアルミニウ
ム主体の導体膜）１６ｃをスパッタリング法により高レ
ートで堆積する（図６の工程１０６）。この時も基板
（ウエハ）１をその裏面側から加熱しながら導体膜１６
ｃを堆積する。これにより、導体膜１６ａ，１６ｂ，１
６ｃを流動させ溝１１，１３内に流し込む。この時の加
熱温度も、例えば４００℃よりも高い温度、具体的に
は、例えば４５０℃程度の高温とする。これにより、上
記導体膜１６ａ，１６ｂの場合と同様の効果を得ること
ができる。また、この導体膜１６ｃの堆積レートは、上
記導体膜１６ｂの堆積レートよりも高いレートとする。
これは、この段階では溝１３が導体膜１６ｂでほぼ完全
に埋め込まれており、溝の埋め込み性や連続性の確保を
考慮するよりも、アルミニウム膜の堆積時間の短縮を優
先することで、スループットの向上を図るためである。
導体膜１６ｃの堆積レートは、例えば単位時間（数分程
度：上記導体膜１６ｂの堆積レートの単位時間と同じ）
に４．１μｍ程度である。また、この時に堆積される導
体膜１６ｃの厚さは、パワーＭＩＳのオン抵抗を充分に
下げることができるような厚さ、具体的には、例えば
４．１μｍ程度と厚くする。このようにして堆積された
アルミニウムを主体とする導体膜１６ａ，１６ｂ，１６
ｃを有する導体膜１６は、ゲート電極およびソース電極
を形成するための上記主配線材料である。この段階にお
いては、溝１１，１３およびコンタクトホール１４（図
４参照）は、導体膜１６により完全に埋め込まれてい
る。本実施の形態１によれば、アルミニウムを主体とす
る導体膜１６を、一般的な半導体装置に形成される溝や
孔に比べて大きく、アスペクト比の高い溝１１，１３内
に空隙のない状態で充分に埋め込み、かつ、連続性を確
保した状態で厚く堆積することができる。このため、パ
ワーＭＩＳのオン抵抗を下げることができるので、規定
の基準点温度で最大電力損失（ドレイン損失）を越えず
に大電流を流すことができる。したがって半導体装置の
性能および信頼性を向上させることができる。また、溝
１１，１３が微細化されてもその溝１１，１３を導体膜
１３により良好に埋め込むことができ、溝１１，１３の
微細化を推進できるので、パワーＭＩＳのセルの集積度
を向上させることができる。したがって、単位面積当た
りに形成されるパワーＭＩＳのセル数を増加させること
ができるので、半導体装置の能力を向上させることがで
きる。なお、図１３においても図面を見易くするため
に、導体膜１６ａ，１６ｂ，１６ｃの境界線に破線を記
したが、このような境界線が実際に形成されるものでは
ない。
【００２０】次に、図１４は、図１３に続く半導体装置
の製造工程中の要部断面図である。ここでは、導体膜１
６，１５を通常のフォトリソグラフィ技術およびドライ
エッチング技術によりパターニングすることにより、導
体膜１６，１５を有するゲート電極１７およびソース電
極１８を基板１の主面上に形成する。ゲート電極１７
は、コンタクトホール１４を通じてゲート引出配線７Ｌ
と電気的に接続され、ソース電極１８は、溝１３，１１
を通じて半導体層１ｂの半導体領域２，９，１２と電気
的に接続されている。その後、基板１の主面上に表面保
護膜を堆積した後、そのボンディング領域をエッチング
で除去してボンディングパッドを形成する。その後、基
板（ウエハ）１の裏面を研削した後、その裏面にドレイ
ン用の電極を形成する。これ以降は、半導体装置の通常
の組立工程を経て、パワーＭＩＳを有する半導体装置を
製造する。このパワーＭＩＳでは、ドレイン電極に正電
圧、ソース電極１８に接地電圧（０Ｖ）が印加された状
態で、ゲート電極１７にも接地電圧が印加され動作して
いない状態から、ゲート電極１７に正電圧が印加されて
動作が開始するようになっている。ゲート電極１７に正
電圧を印加すると、ｐ -型の半導体領域２に反転層（ｎ
チャネル）が形成され、ソース用のｎ型の半導体領域９
とドレイン用の半導体層１ｂ，１ａとが反転層により結
ばれて、電子がソース電極１８から基板１主面のｎ型の
半導体領域９、反転層、半導体層１ｂ、半導体層１ａを
通じて、基板１の裏面のドレイン電極に流れる。すなわ
ち、電流がドレイン電極からソース電極１８に流れたこ
とになり、パワーＭＩＳがオンするようになっている。
このようにパワーＭＩＳのドレイン電流は、基板１の厚
さ方向に流れるようになっている。一方、ゲート電圧を
正電圧から接地電圧または負電圧にすると、上記反転層
が無くなり、ｎ型の半導体領域９と半導体層１ａ，１ｂ
との間に電流が流れなくなり、パワーＭＩＳはオフとな
るようになっている。
【００２１】（実施の形態２）本実施の形態２において
は、ダマシン配線形成技術への適用例を図１５〜図１８
により説明する。図１５は本実施の形態２の半導体装置
の製造工程中における要部平面図、図１６は図１５のＸ
１−Ｘ１線の断面図である。また、図１７および図１８
は、図１６に続く半導体装置の製造工程中の図１５のＸ
１−Ｘ１線に相当する箇所の断面図である。
【００２２】図１５および図１６に示すように、基板
（ウエハ）１の主面の分離部４に囲まれた活性領域に
は、例えばＭＩＳ・ＦＥＴ（以下、ＭＩＳという）Ｑが
形成されている。基板１は、エピタキシャルウエハでは
なく通常の半導体ウエハである。分離部４は、基板１の
主面に掘られた溝内に絶縁膜が埋め込まれることで形成
された、いわゆるトレンチアイソレーション構造とされ
ている。ＭＩＳＱは、基板１の主面に形成されたソース
およびドレイン用の半導体領域２０と、基板１の主面上
に形成されたゲート絶縁膜２１と、その上に形成された
ゲート電極２２とを有している。半導体領域２０は、Ｍ
ＩＳＱがｎチャネルであれば、例えばヒ素やリン（Ｐ）
が導入されることで形成され、ＭＩＳＱがｐチャネルで
あれば、例えばホウ素（Ｂ）や二フッ化ホウ素（Ｂ
Ｆ2）が導入されることで形成される。ゲート絶縁膜２
１は、例えば酸化シリコン膜または酸窒化シリコン膜あ
るいは酸化シリコン膜と窒化シリコン膜との積層構造と
されている。ゲート電極２２は、例えば低抵抗の多結晶
シリコン膜の単体膜構造、低抵抗多結晶シリコン膜上に
シリサイド層を形成した、いわゆるポリサイド構造、ま
たは低抵抗多結晶シリコン膜上にバリア導体膜を介して
金属膜を設けた、いわゆるポリメタル構造とされてい
る。この基板１の主面上には、例えば酸化シリコン膜等
からなる絶縁膜２３がＭＩＳＱを覆うように堆積されて
いる。この絶縁膜２３には、配線溝（配線開口部）２４
ａおよびその底部から基板１の主面に達するコンタクト
ホール（配線開口部）２４ｂが形成されている。配線溝
２４ａは、図１５に示すように平面で見ると図１５の上
下方向に延在する帯状のパターンで形成され、図１６で
示すように断面で見ると絶縁膜２３の厚さ方向の途中位
置までの深さを持つ矩形状の溝で形成されている。ま
た、コンタクトホール２４ｂは、図１５に示すように平
面で見ると、配線溝２４ａの幅（短方向寸法）よりも小
径の円形状のパターンで形成され、コンタクトホール２
４ｂの底面からは基板１の主面の一部（ソースおよびド
レイン用の半導体領域２０の一部）が露出されている。
また、コンタクトホール２４ｂは、図１６に示すよう
に、断面で見ると、配線溝２４ａの底面から基板１の主
面に達する程度まで延在した状態で形成されている。
【００２３】まず、図１７に示すように、基板１の主面
上に前記実施の形態１と同様にして、導体膜１５および
導体膜１６を下層から順に堆積する。導体膜１５，１６
の構成は、前記実施の形態１と同一である。したがっ
て、本実施の形態２においても、前記実施の形態１と同
様に、導体膜１６を配線溝２４ａおよびコンタクトホー
ル２４ｂ内に空隙のない状態で充分に埋め込み、かつ、
連続性を確保した状態で堆積することができる。続い
て、余分な導体膜１６，１５を化学機械研磨（Chemical
Mechanical Polishing：ＣＭＰ）法等によって研磨す
ることにより、図１８に示すように、配線溝２４ａおよ
びコンタクトホール２４ｂ内に導体膜１５，１６を有す
る埋込配線２５を形成する。
【００２４】（実施の形態３）本実施の形態３において
は、埋込電極（プラグ）形成技術への適用例を図１９〜
図２２により説明する。図１９は本実施の形態３の半導
体装置の製造工程中における要部平面図、図２０は図１
９のＸ２−Ｘ２線の断面図である。また、図２１および
図２２は、図１９に続く半導体装置の製造工程中の図１
９のＸ２−Ｘ２線に相当する箇所の断面図である。
【００２５】図１９および図２０に示すように、基板
（ウエハ）１の主面上には、例えば酸化シリコン膜等か
らなる絶縁膜２６が堆積されている。この絶縁膜２６に
は、基板１の主面に達する平面円形状のコンタクトホー
ル（配線開口部）２４ｂが形成されている。まず、図２
１に示すように、基板１の主面上に前記実施の形態１，
２と同様に、導体膜１５，１６を下層から順に堆積す
る。導体膜１５，１６の構成は、前記実施の形態１，２
と同一である。したがって、本実施の形態３において
も、前記実施の形態１，２と同様に、導体膜１６をコン
タクトホール２４ｂ内に空隙のない状態で充分に埋め込
み、かつ、連続性を確保した状態で堆積することができ
る。続いて、余分な導体膜１６，１５をＣＭＰ法等によ
って研磨することにより、図２２に示すように、コンタ
クトホール２４ｂ内に導体膜１５，１６を有する埋込電
極（プラグ）２７を形成する。
【００２６】（実施の形態４）本実施の形態４において
は、前記実施の形態３の変形例を説明する。図２３は、
本実施の形態４の半導体装置の製造工程中の要部断面図
である。まず、前記実施の形態３の図１９〜図２１の工
程を経た後、本実施の形態４では、図２１の導体膜１
５，１６をレジストパターンをエッチングマスクとした
通常のフォトリソグラフィ技術およびドライエッチング
技術によりパターニングすることにより、図２３に示す
ように、絶縁膜２６上に導体膜１５，１６を有する配線
２８を形成する。配線２８は、コンタクトホール２４ｂ
を通じて、ＭＩＳＱのソースおよびドレイン用の半導体
領域２０と電気的に接続されている。
【００２７】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００２８】例えば前記実施の形態１ではｎチャネル型
のパワーＭＩＳに適用した場合について説明したが、こ
れに限定されるものではなく、ｐチャネル型のパワーＭ
ＩＳにも適用できる。
【００２９】また、前記実施の形態１ではトレンチゲー
ト電極構造のパワーＭＩＳに適用した場合について説明
したが、これに限定されるものではなく、基板の主面上
に形成された横型のゲート電極構造のパワーＭＩＳにも
適用できる。
【００３０】また、図６のアニール工程１０４を無くす
こともできる。すなわち、アルミニウム等からなる導体
膜１６ａを前記実施の形態１で説明した低温のスパッタ
リング法で堆積した後、アニール工程１０４を経ずに、
アルミニウム等からなる導体膜１６ｂ，１６ｃを下層か
ら順に前記実施の形態１で説明した加熱スパッタリング
法により堆積しても良い。また、図６の工程１０５，１
０６をしないでも良い場合もある。すなわち、アルミニ
ウム等からなる導体膜１６ａを前記実施の形態１で説明
した低温のスパッタリング法で堆積した後、前記実施の
形態１で説明したアニール処理（図６の工程１０４）を
施すことにより、溝や孔をアルミニウム等からなる導体
膜１６ａで埋め込むこともできる。
【００３１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるワーＭ
ＩＳを有する半導体装置の製造方法に適用した場合につ
いて説明したが、それに限定されるものではなく、例え
ばトレンチゲート電極構造のＩＧＢＴ（Insulated Gate
Bipolar Transistor）を有する半導体装置の製造方法
に適用できる。すなわち、ＩＧＢＴのアルミニウム等か
らなるベース電極およびエミッタ電極の形成技術に適用
できる。また、トレンチゲート電極構造のトランジスタ
からなる複数のトランジスタセルを有するセルアレイ部
と制御回路とを同一の基板に混在したパワーＩＣ（Inte
grated Circuit）にも適用できる。
【００３２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００３３】すなわち、配線開口部を含む半導体基板上
に、アルミニウム主体の導体膜の再溶融のための熱処理
時にアルミニウム原子と半導体基板の構成原子との反応
を抑制または防止可能な構造を有する第１導体膜を堆積
した後に、アルミニウム主体の導体膜の堆積後または堆
積中の上記再溶融のための熱処理によりアルミニウム主
体の導体膜を流動させて上記配線開口部内に流し込むこ
とにより、接合不良の発生を抑制または防止することが
できるので、半導体装置の信頼性を向上させることが可
能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造
工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面
図である。
【図３】図２に続く半導体装置の製造工程中の要部断面
図である。
【図４】図３に続く半導体装置の製造工程中の要部断面
図である。
【図５】図４の要部拡大断面図である。
【図６】図４の半導体装置の製造工程で形成された溝の
埋め込みフロー図である。
【図７】図４に続く半導体装置の製造工程中の要部拡大
断面図である。
【図８】図７に続く半導体装置の製造工程中の要部拡大
断面図である。
【図９】図８に続く半導体装置の製造工程中の要部拡大
断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部拡
大断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部
拡大断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部
拡大断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部
拡大断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部
断面図である。
【図１５】本発明の他の実施の形態である半導体装置の
製造工程中における要部平面図である。
【図１６】図１５のＸ１−Ｘ１線の断面図である。
【図１７】図１６に続く半導体装置の製造工程中の要部
断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部
断面図である。
【図１９】本発明のさらに他の実施の形態である半導体
装置の製造工程中における要部平面図である。
【図２０】図１９のＸ２−Ｘ２線の断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部
断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部
断面図である。
【図２３】本発明のさらに他の実施の形態である半導体
装置の製造工程中における要部断面図である。
【符号の説明】
１ 半導体基板 １ａ 半導体層 １ｂ 半導体層 ２ 半導体領域（第１半導体領域） ３ 半導体領域 ４ 分離部 ５ 溝 ６ ゲート絶縁膜 ７ ゲート電極 ７ａ 第１部分 ７ｂ 第２部分 ７Ｌ ゲート引出配線 ８ キャップ絶縁膜（第１絶縁膜） ９，９ａ 半導体領域（第２半導体領域） １０ａ サイドウォール（第２絶縁膜） １０ｂ 絶縁膜 １１ 溝（第２溝） １２ 半導体領域（第３半導体領域） １３ 溝（第２溝） １４ コンタクトホール １５ 導体膜 １５ａ 導体膜（第１導体膜） １５ｂ シリサイド層（化合物層） １５ｃ 導体膜（第２導体膜） １６ 導体膜 １６ａ 導体膜（アルミニウム主体の導体膜、第１のア
ルミニウム主体の導体膜） １６ｂ 導体膜（第２のアルミニウム主体の導体膜） １６ｃ 導体膜（第２のアルミニウム主体の導体膜） １７ ゲート電極 １８ ソース電極 ２０ 半導体領域 ２１ ゲート絶縁膜 ２２ ゲート電極 ２３ 絶縁膜 ２４ａ 配線溝 ２４ｂ コンタクトホール ２５ 埋込配線 ２６ 絶縁膜 ２７ 埋込電極 ２８ 配線 Ｑ ＭＩＳ・ＦＥＴ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/768 Ｈ０１Ｌ 29/50 Ｍ 29/417 21/90 Ｃ Ｆターム(参考） 4M104 AA01 BB01 BB13 BB14 BB25 BB27 BB28 BB29 BB40 CC01 CC05 DD02 DD04 DD08 DD09 DD11 DD16 DD26 DD37 DD65 DD75 DD78 DD79 DD84 DD91 EE03 EE05 EE09 EE12 EE14 EE16 FF02 FF07 FF14 FF17 FF18 FF22 FF27 GG06 GG08 GG18 HH05 HH12 HH13 HH14 HH15 5F033 HH04 HH08 HH17 HH18 HH19 HH21 HH23 HH28 HH32 HH34 JJ08 JJ17 JJ18 JJ19 JJ21 JJ23 JJ27 JJ28 JJ30 JJ32 JJ34 KK01 KK04 LL04 MM01 MM02 MM05 MM07 MM08 MM12 MM13 MM18 MM30 NN06 NN07 NN29 PP15 PP18 QQ08 QQ09 QQ10 QQ11 QQ16 QQ19 QQ31 QQ33 QQ37 QQ48 QQ58 QQ65 QQ70 QQ73 QQ75 RR04 RR06 RR08 TT02 TT08 VV06 VV07 WW03 XX01 XX02 XX04 XX07 XX09 XX28

Claims (35)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置の製造工程において、（ａ）
    半導体基板の主面上に前記半導体基板の一部が露出され
    る配線開口部を形成する工程、（ｂ）前記配線開口部内
    を含む前記半導体基板の主面上に第１導体膜を堆積する
    工程、（ｃ）前記配線開口部内を含む前記第１導体膜上
    にアルミニウム主体の導体膜を堆積する工程、（ｄ）前
    記（ｃ）工程後、前記アルミニウム主体の導体膜を加熱
    することにより流動させて前記配線開口部内に流し込む
    工程を有し、前記第１導体膜は、前記（ｄ）工程によっ
    ても前記アルミニウム主体の導体膜のアルミニウム原子
    と前記半導体基板の構成原子との反応を抑制または防止
    可能な構造を有することを特徴とする半導体装置の製造
    方法。
  2. 【請求項２】 請求項１記載の半導体装置の製造方法に
    おいて、前記（ｂ）工程後、前記（ｃ）工程の前に、前
    記半導体基板に対して熱処理を施すことにより、前記ア
    ルミニウム主体の導体膜が接する部分に前記第１導体膜
    を残した状態で、前記第１導体膜と前記半導体基板との
    接触部に、前記第１導体膜の構成原子と前記半導体基板
    の構成原子との化合物層を形成する工程を有することを
    特徴とする半導体装置の製造方法。
  3. 【請求項３】 請求項１記載の半導体装置の製造方法に
    おいて、前記第１導体膜と前記アルミニウム主体の導体
    膜との間に第２導体膜を堆積する工程を有することを特
    徴とする半導体装置の製造方法。
  4. 【請求項４】 請求項１記載の半導体装置の製造方法に
    おいて、前記第１導体膜が、チタンタングステンからな
    ることを特徴とする半導体装置の製造方法。
  5. 【請求項５】 請求項１記載の半導体装置の製造方法に
    おいて、前記第１導体膜が、タングステン、タンタル、
    窒化タングステン、窒化タンタルまたは窒化チタンタン
    グステンからなることを特徴とする半導体装置の製造方
    法。
  6. 【請求項６】 請求項１記載の半導体装置の製造方法に
    おいて、前記第１導体膜が、タングステンシリサイドま
    たは窒化タングステンシリサイド膜からなることを特徴
    とする半導体装置の製造方法。
  7. 【請求項７】 請求項１記載の半導体装置の製造方法に
    おいて、前記（ｄ）工程の加熱温度が４００℃よりも高
    いことを特徴とする半導体装置の製造方法。
  8. 【請求項８】 請求項１記載の半導体装置の製造方法に
    おいて、前記（ｄ）工程後、前記第１導体膜およびアル
    ミニウム主体の導体膜を、前記配線開口部内に残される
    ように研磨する工程を有することを特徴とする半導体装
    置の製造方法。
  9. 【請求項９】 半導体装置の製造工程において、（ａ）
    半導体基板の主面上に前記半導体基板の一部が露出され
    る配線開口部を形成する工程、（ｂ）前記配線開口部内
    を含む前記半導体基板の主面上に第１導体膜を堆積する
    工程、（ｃ）前記配線開口部内を含む前記第１導体膜上
    に第１のアルミニウム主体の導体膜を堆積する工程、
    （ｄ）前記配線開口部内を含む前記第１のアルミニウム
    主体の導体膜上に第２のアルミニウム主体の導体膜を加
    熱しながら堆積することにより、前記第１、第２のアル
    ミニウム主体の導体膜を前記配線開口部内に流し込む工
    程を有し、前記第１導体膜は、前記（ｄ）工程によって
    も前記第１、第２のアルミニウム主体の導体膜のアルミ
    ニウム原子と前記半導体基板の構成原子との反応を抑制
    または防止可能な構造を有することを特徴とする半導体
    装置の製造方法。
  10. 【請求項１０】 請求項９記載の半導体装置の製造方法
    において、前記（ｂ）工程後、前記（ｃ）工程の前に、
    前記半導体基板に対して熱処理を施すことにより、前記
    第１、第２のアルミニウム主体の導体膜が接する部分に
    前記第１導体膜を残した状態で、前記第１導体膜と前記
    半導体基板との接触部に、前記第１導体膜の構成原子と
    前記半導体基板の構成原子との化合物層を形成する工程
    を有することを特徴とする半導体装置の製造方法。
  11. 【請求項１１】 請求項９記載の半導体装置の製造方法
    において、前記第１導体膜と前記第１のアルミニウム主
    体の導体膜との間に第２導体膜を堆積する工程を有する
    ことを特徴とする半導体装置の製造方法。
  12. 【請求項１２】 請求項９記載の半導体装置の製造方法
    において、前記（ｃ）工程の第１のアルミニウム主体の
    導体膜を堆積する際の温度は、前記（ｄ）工程の第２の
    アルミニウム主体の導体膜を堆積する際の温度よりも低
    いことを特徴とする半導体装置の製造方法。
  13. 【請求項１３】 請求項９記載の半導体装置の製造方法
    において、前記（ｄ）工程は、前記第２のアルミニウム
    主体の導体膜を、第１レートで堆積した後、それよりも
    高い第２レートで堆積することを特徴とする半導体装置
    の製造方法。
  14. 【請求項１４】 請求項９記載の半導体装置の製造方法
    において、前記第１導体膜が、チタンタングステンから
    なることを特徴とする半導体装置の製造方法。
  15. 【請求項１５】 請求項９記載の半導体装置の製造方法
    において、前記第１導体膜が、タングステン、タンタ
    ル、窒化タングステン、窒化タンタルまたは窒化チタン
    タングステンからなることを特徴とする半導体装置の製
    造方法。
  16. 【請求項１６】 請求項９記載の半導体装置の製造方法
    において、前記第１導体膜が、タングステンシリサイド
    または窒化タングステンシリサイド膜からなることを特
    徴とする半導体装置の製造方法。
  17. 【請求項１７】 請求項９記載の半導体装置の製造方法
    において、前記（ｄ）工程の加熱温度が４００℃よりも
    高いことを特徴とする半導体装置の製造方法。
  18. 【請求項１８】 請求項９記載の半導体装置の製造方法
    において、前記（ｄ）工程後、前記第１導体膜および第
    １、第２のアルミニウム主体の導体膜を、前記配線開口
    部内に残されるように研磨する工程を有することを特徴
    とする半導体装置の製造方法。
  19. 【請求項１９】 半導体装置の製造工程において、
    （ａ）半導体基板の主面上に前記半導体基板の一部が露
    出される配線開口部を形成する工程、（ｂ）前記配線開
    口部内を含む前記半導体基板の主面上に第１導体膜を堆
    積する工程、（ｃ）前記配線開口部内を含む前記第１導
    体膜上に第１のアルミニウム主体の導体膜を堆積する工
    程、（ｄ）前記（ｃ）工程後、前記第１のアルミニウム
    主体の導体膜を加熱することにより流動させて前記配線
    開口部内に流し込む工程、（ｅ）前記（ｄ）工程後、前
    記配線開口部内を含む前記第１のアルミニウム主体の導
    体膜上に第２のアルミニウム主体の導体膜を加熱しなが
    ら堆積することにより、前記第１、第２のアルミニウム
    主体の導体膜を前記配線開口部内に流し込む工程を有
    し、前記第１導体膜は、前記（ｄ）および（ｅ）工程に
    よってもアルミニウム原子と前記半導体基板の構成原子
    との反応を抑制または防止可能な構造を有することを特
    徴とする半導体装置の製造方法。
  20. 【請求項２０】 請求項１９記載の半導体装置の製造方
    法において、前記（ｂ）工程後、前記（ｃ）工程の前
    に、前記半導体基板に対して熱処理を施すことにより、
    前記第１、第２のアルミニウム主体の導体膜が接する部
    分に前記第１導体膜を残した状態で、前記第１導体膜と
    前記半導体基板との接触部に、前記第１導体膜の構成原
    子と前記半導体基板の構成原子との化合物層を形成する
    工程を有することを特徴とする半導体装置の製造方法。
  21. 【請求項２１】 請求項１９記載の半導体装置の製造方
    法において、前記第１導体膜と前記第１のアルミニウム
    主体の導体膜との間に第２導体膜を堆積する工程を有す
    ることを特徴とする半導体装置の製造方法。
  22. 【請求項２２】 請求項１９記載の半導体装置の製造方
    法において、前記（ｃ）工程の第１のアルミニウム主体
    の導体膜を堆積する際の温度は、前記（ｄ）工程の第２
    のアルミニウム主体の導体膜を堆積する際の温度よりも
    低いことを特徴とする半導体装置の製造方法。
  23. 【請求項２３】 請求項１９記載の半導体装置の製造方
    法において、前記（ｄ）工程は、前記第２のアルミニウ
    ム主体の導体膜を、第１レートで堆積した後、それより
    も高い第２レートで堆積することを特徴とする半導体装
    置の製造方法。
  24. 【請求項２４】 請求項１９記載の半導体装置の製造方
    法において、前記第１導体膜が、チタンタングステンか
    らなることを特徴とする半導体装置の製造方法。
  25. 【請求項２５】 請求項１９記載の半導体装置の製造方
    法において、前記第１導体膜が、タングステン、タンタ
    ル、窒化タングステン、窒化タンタルまたは窒化チタン
    タングステンからなることを特徴とする半導体装置の製
    造方法。
  26. 【請求項２６】 請求項１９記載の半導体装置の製造方
    法において、前記第１導体膜が、タングステンシリサイ
    ドまたは窒化タングステンシリサイド膜からなることを
    特徴とする半導体装置の製造方法。
  27. 【請求項２７】 請求項１９記載の半導体装置の製造方
    法において、前記（ｄ）工程の加熱温度が４００℃より
    も高いことを特徴とする半導体装置の製造方法。
  28. 【請求項２８】 請求項１９記載の半導体装置の製造方
    法において、前記（ｅ）工程の加熱温度が４００℃より
    も高いことを特徴とする半導体装置の製造方法。
  29. 【請求項２９】 請求項１９記載の半導体装置の製造方
    法において、前記（ｅ）工程後、前記第１導体膜および
    第１、第２のアルミニウム主体の導体膜を、前記配線開
    口部内に残されるように研磨する工程を有することを特
    徴とする半導体装置の製造方法。
  30. 【請求項３０】 パワートランジスタを有する半導体装
    置の製造工程において、（ａ）半導体基板に第１導電型
    の第１半導体領域を形成する工程、（ｂ）前記半導体基
    板の第１半導体領域の上層に、前記第１導電型に対して
    反対の第２導電型の第２半導体領域を形成する工程、
    （ｃ）前記半導体基板にゲート絶縁膜を形成する工程、
    （ｄ）前記ゲート絶縁膜上にゲート電極を形成する工
    程、（ｅ）前記ゲート電極上に第１絶縁膜を形成する工
    程、（ｆ）前記ゲート電極の側面に第２絶縁膜を形成す
    る工程、（ｇ）前記第１、第２絶縁膜から露出する前記
    半導体基板の一部にエッチングを施すことにより、前記
    第２半導体領域を貫通し、前記第１半導体領域に達する
    溝を形成する工程、（ｈ）前記溝の底部に前記第１導電
    型の第３半導体領域を形成する工程、（ｉ）前記溝内を
    含む半導体基板の主面上に第１導体膜を堆積する工程、
    （ｊ）前記溝内を含む前記第１導体膜上にアルミニウム
    主体の導体膜を堆積する工程、（ｋ）前記（ｊ）工程
    後、前記アルミニウム主体の導体膜を加熱することによ
    り流動させて前記溝内に流し込む工程を有し、前記第１
    導体膜は、前記（ｋ）工程によっても前記アルミニウム
    主体の導体膜のアルミニウム原子と前記半導体基板の構
    成原子との反応を抑制または防止可能な構造を有するこ
    とを特徴とする半導体装置の製造方法。
  31. 【請求項３１】 パワートランジスタを有する半導体装
    置の製造工程において、（ａ）半導体基板に第１導電型
    の第１半導体領域を形成する工程、（ｂ）前記半導体基
    板の第１半導体領域の上層に、前記第１導電型に対して
    反対の第２導電型の第２半導体領域を形成する工程、
    （ｃ）前記半導体基板にゲート絶縁膜を形成する工程、
    （ｄ）前記ゲート絶縁膜上にゲート電極を形成する工
    程、（ｅ）前記ゲート電極上に第１絶縁膜を形成する工
    程、（ｆ）前記ゲート電極の側面に第２絶縁膜を形成す
    る工程、（ｇ）前記第１、第２絶縁膜から露出する前記
    半導体基板の一部にエッチングを施すことにより、前記
    第２半導体領域を貫通し、前記第１半導体領域に達する
    溝を形成する工程、（ｈ）前記溝の底部に前記第１導電
    型の第３半導体領域を形成する工程、（ｉ）前記溝内を
    含む半導体基板の主面上に第１導体膜を堆積する工程、
    （ｊ）前記溝内を含む前記第１導体膜上に第１のアルミ
    ニウム主体の導体膜を堆積する工程、（ｋ）前記溝内を
    含む前記第１のアルミニウム主体の導体膜上に第２のア
    ルミニウム主体の導体膜を加熱しながら堆積することに
    より、前記第１、第２のアルミニウム主体の導体膜を前
    記溝内に流し込む工程を有し、前記第１導体膜は、前記
    （ｋ）工程によっても前記第１、第２のアルミニウム主
    体の導体膜のアルミニウム原子と前記半導体基板の構成
    原子との反応を抑制または防止可能な構造を有すること
    を特徴とする半導体装置の製造方法。
  32. 【請求項３２】 パワートランジスタを有する半導体装
    置の製造工程において、（ａ）半導体基板に第１導電型
    の第１半導体領域を形成する工程、（ｂ）前記半導体基
    板の第１半導体領域の上層に、前記第１導電型に対して
    反対の第２導電型の第２半導体領域を形成する工程、
    （ｃ）前記半導体基板にゲート絶縁膜を形成する工程、
    （ｄ）前記ゲート絶縁膜上にゲート電極を形成する工
    程、（ｅ）前記ゲート電極上に第１絶縁膜を形成する工
    程、（ｆ）前記ゲート電極の側面に第２絶縁膜を形成す
    る工程、（ｇ）前記第１、第２絶縁膜から露出する前記
    半導体基板の一部にエッチングを施すことにより、前記
    第２半導体領域を貫通し、前記第１半導体領域に達する
    溝を形成する工程、（ｈ）前記溝の底部に前記第１導電
    型の第３半導体領域を形成する工程、（ｉ）前記溝内を
    含む半導体基板の主面上に第１導体膜を堆積する工程、
    （ｊ）前記溝内を含む前記第１導体膜上に第１のアルミ
    ニウム主体の導体膜を堆積する工程、（ｋ）前記（ｊ）
    工程後、前記第１のアルミニウム主体の導体膜を加熱す
    ることにより流動させて前記溝内に流し込む工程、
    （ｌ）前記（ｋ）工程後、前記溝内を含む前記第１のア
    ルミニウム主体の導体膜上に第２のアルミニウム主体の
    導体膜を加熱しながら堆積することにより、前記第１、
    第２のアルミニウム主体の導体膜を前記溝内に流し込む
    工程を有し、前記第１導体膜は、前記（ｋ）および
    （ｌ）工程によってもアルミニウム原子と前記半導体基
    板の構成原子との反応を抑制または防止可能な構造を有
    することを特徴とする半導体装置の製造方法。
  33. 【請求項３３】 パワートランジスタを有する半導体装
    置の製造工程において、（ａ）半導体基板に前記パワー
    トランジスタのチャネル領域が形成される第１導電型の
    第１半導体領域を形成する工程、（ｂ）前記半導体基板
    の第１半導体領域の上層に、前記パワートランジスタの
    ソース領域であって、前記第１導電型に対して反対の第
    ２導電型の第２半導体領域を形成する工程、（ｃ）前記
    半導体基板に前記第１半導体領域よりも深い位置に達す
    る第１溝を形成する工程、（ｄ）前記第１溝内を含む前
    記半導体基板の主面にゲート絶縁膜を形成する工程、
    （ｅ）前記第１溝内を含む前記ゲート絶縁膜上にゲート
    電極を形成する工程、（ｆ）前記ゲート電極上に第１絶
    縁膜を形成する工程、（ｇ）前記ゲート電極の側面に第
    ２絶縁膜を形成する工程、（ｈ）前記第１、第２絶縁膜
    から露出する前記半導体基板の一部にエッチングを施す
    ことにより、前記第２半導体領域を貫通し、前記第１半
    導体領域に達する第２溝を形成する工程、（ｉ）前記第
    ２溝の底部に前記第１導電型の第３半導体領域を形成す
    る工程、（ｊ）前記第２溝内を含む前記半導体基板の主
    面上に第１導体膜を堆積する工程、（ｋ）前記第２溝内
    を含む前記第１導体膜上にアルミニウム主体の導体膜を
    堆積する工程、（ｌ）前記（ｋ）工程後、前記アルミニ
    ウム主体の導体膜を加熱することにより流動させて前記
    第２溝内に流し込む工程、（ｍ）前記第１導体膜および
    アルミニウム主体の導体膜をパターニングすることによ
    り、前記パワートランジスタのゲート電極およびソース
    電極を形成する工程を有し、前記第１導体膜は、前記
    （ｌ）工程によっても前記アルミニウム主体の導体膜の
    アルミニウム原子と前記半導体基板の構成原子との反応
    を抑制または防止可能な構造を有することを特徴とする
    半導体装置の製造方法。
  34. 【請求項３４】 パワートランジスタを有する半導体装
    置の製造工程において、（ａ）半導体基板に前記パワー
    トランジスタのチャネル領域が形成される第１導電型の
    第１半導体領域を形成する工程、（ｂ）前記半導体基板
    の第１半導体領域の上層に、前記パワートランジスタの
    ソース領域であって、前記第１導電型に対して反対の第
    ２導電型の第２半導体領域を形成する工程、（ｃ）前記
    半導体基板に前記第１半導体領域よりも深い位置に達す
    る第１溝を形成する工程、（ｄ）前記第１溝内を含む前
    記半導体基板の主面にゲート絶縁膜を形成する工程、
    （ｅ）前記第１溝内を含む前記ゲート絶縁膜上にゲート
    電極を形成する工程、（ｆ）前記ゲート電極上に第１絶
    縁膜を形成する工程、（ｇ）前記ゲート電極の側面に第
    ２絶縁膜を形成する工程、（ｈ）前記第１、第２絶縁膜
    から露出する前記半導体基板の一部にエッチングを施す
    ことにより、前記第２半導体領域を貫通し、前記第１半
    導体領域に達する第２溝を形成する工程、（ｉ）前記第
    ２溝の底部に前記第１導電型の第３半導体領域を形成す
    る工程、（ｊ）前記第２溝内を含む半導体基板の主面上
    に第１導体膜を堆積する工程、（ｋ）前記第２溝内を含
    む前記第１導体膜上に第１のアルミニウム主体の導体膜
    を堆積する工程、（ｌ）前記第２溝内を含む前記第１の
    アルミニウム主体の導体膜上に第２のアルミニウム主体
    の導体膜を加熱しながら堆積することにより、前記第
    １、第２のアルミニウム主体の導体膜を前記第２溝内に
    流し込む工程、（ｍ）前記第１導体膜および第１、第２
    のアルミニウム主体の導体膜をパターニングすることに
    より、前記パワートランジスタのゲート電極およびソー
    ス電極を形成する工程を有し、前記第１導体膜は、前記
    （ｌ）工程によっても前記第１、第２のアルミニウム主
    体の導体膜のアルミニウム原子と前記半導体基板の構成
    原子との反応を抑制または防止可能な構造を有すること
    を特徴とする半導体装置の製造方法。
  35. 【請求項３５】 パワートランジスタを有する半導体装
    置の製造工程において、（ａ）半導体基板に前記パワー
    トランジスタのチャネル領域が形成される第１導電型の
    第１半導体領域を形成する工程、（ｂ）前記半導体基板
    の第１半導体領域の上層に、前記パワートランジスタの
    ソース領域であって、前記第１導電型に対して反対の第
    ２導電型の第２半導体領域を形成する工程、（ｃ）前記
    半導体基板に前記第１半導体領域よりも深い位置に達す
    る第１溝を形成する工程、（ｄ）前記第１溝内を含む前
    記半導体基板の主面にゲート絶縁膜を形成する工程、
    （ｅ）前記第１溝内を含む前記ゲート絶縁膜上にゲート
    電極を形成する工程、（ｆ）前記ゲート電極上に第１絶
    縁膜を形成する工程、（ｇ）前記ゲート電極の側面に第
    ２絶縁膜を形成する工程、（ｈ）前記第１、第２絶縁膜
    から露出する前記半導体基板の一部にエッチングを施す
    ことにより、前記第２半導体領域を貫通し、前記第１半
    導体領域に達する第２溝を形成する工程、（ｉ）前記第
    ２溝の底部に前記第１導電型の第３半導体領域を形成す
    る工程、（ｊ）前記第２溝内を含む前記半導体基板の主
    面上に第１導体膜を堆積する工程、（ｋ）前記第２溝内
    を含む前記第１導体膜上に第１のアルミニウム主体の導
    体膜を堆積する工程、（ｌ）前記（ｋ）工程後、前記第
    １のアルミニウム主体の導体膜を加熱することにより流
    動させて前記第２溝内に流し込む工程、（ｍ）前記
    （ｌ）工程後、前記第２溝内を含む前記第１のアルミニ
    ウム主体の導体膜上に第２のアルミニウム主体の導体膜
    を加熱しながら堆積することにより、前記第１、第２の
    アルミニウム主体の導体膜を前記第２溝内に流し込む工
    程、（ｎ）前記第１導体膜および第１、第２のアルミニ
    ウム主体の導体膜をパターニングすることにより、前記
    パワートランジスタのゲート電極およびソース電極を形
    成する工程を有し、前記第１導体膜は、前記（ｌ）およ
    び（ｍ）工程によってもアルミニウム原子と前記半導体
    基板の構成原子との反応を抑制または防止可能な構造を
    有することを特徴とする半導体装置の製造方法。
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