JP3158704B2 - 絶縁ゲート電界効果トランジスタの製造方法 - Google Patents
絶縁ゲート電界効果トランジスタの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、第一導電形のキャリア
伝導領域の上面側にキャリア伝導領域に囲まれたそれぞ
れ複数の第二導電形のチャネル形成領域およびその領域
の中央部に重なるそれより高不純物濃度のベース領域の
表面層に第二導電形のソース領域が形成され、チャネル
形成領域の上に絶縁膜を介してのゲート電極およびソー
ス領域およびベース領域を短絡するソース電極が設けら
れる絶縁ゲート電界効果トランジスタの製造方法に関す
る。
伝導領域の上面側にキャリア伝導領域に囲まれたそれぞ
れ複数の第二導電形のチャネル形成領域およびその領域
の中央部に重なるそれより高不純物濃度のベース領域の
表面層に第二導電形のソース領域が形成され、チャネル
形成領域の上に絶縁膜を介してのゲート電極およびソー
ス領域およびベース領域を短絡するソース電極が設けら
れる絶縁ゲート電界効果トランジスタの製造方法に関す
る。
【０００２】
【従来の技術】高入力インピーダンス、高速スイッチン
グ特性を有する絶縁ゲート電界効果トランジスタは、半
導体基板表面に数多くのソース電極およびゲート電極を
配列し、基板裏面にドレイン電極を形成したものであ
る。図２はそのような絶縁ゲート電界効果トランジスタ
のうち、伝導度変調型のもの、すなわちＩＧＢＴを示
す。図において、ｐ形シリコン基板２の上にｎ+ 層を介
して堆積されるｎ形エピタキシャル層からなるキャリア
伝導領域１を備え、そのキャリア伝導領域１の表面層に
ｐ形チャネル形成領域３およびその中央部に重なるｐ+
ベース層４が形成されている。さらに、チャネル形成領
域３からベース層４にかけて表面層にｎ+ ソース領域５
が設けられているが、このソース領域５は中央で接触孔
41により分割され、そこにｐ+ ベース層４が露出してい
る。各チャネル形成領域３の間には絶縁膜６を介して多
結晶シリコン層からなるゲート電極７が形成され、その
ゲート電極７を覆う絶縁膜61をさらに覆い、絶縁膜６の
間の接触孔で露出するソース領域５およびベース層４に
接触するソース電極を兼ねる配線８が設けられている。
また裏面にはドレイン電極９が接触している。このよう
な構造において、ソース電極８はソース領域５とベース
層４を短絡している。この短絡は、ｎ形ソース領域５、
ｐ形チャネル形成領域３、ｎ形エピタキシャル層からな
るキャリア伝導領域１およびｐ形基板２によって形成さ
れる寄生サイリスタの機能を阻止し、この電界効果トラ
ンジスタがゲート電極７に加えられる信号のみによって
制御されるようにするためである。しかし、このような
ＩＧＢＴの容量は、一つのソース電極とそれを囲むゲー
ト電極部よりなるセルの数によって決まり、チップ寸法
を小さくするためには各セルの寸法を小さくしなければ
ならず、従ってソース領域とベース層との短絡部も小さ
くしなければならない。そのために従来のＩＧＢＴは、
図３(a) 〜(g) 、図４(a) 〜(f) 、図５(a) 〜(e) に分
割して示すような工程で製造された。図３、図４、図５
は一つのセル部に着目し、その製造工程を断面図で示し
たものである。先ず、＜100 ＞成長のｐ+ シリコン基板
２上にｎ+ 層を介してｎ- エピタキシャルシリコン層１
を形成し〔図３(a) 〕、シリコン酸化膜62で被覆し〔図
３(b) 〕、ｐ+ ベース層を形成するための窓部21をレジ
スト22を用いて開ける〔図３(c) 〕。次にシリコン表面
へのイオン注入によるダメージを軽減する目的で窓部21
の露出面に薄くシリコン酸化膜63を形成したのち〔図３
(d)〕、ほう素のイオン注入を行い〔図３(e) 〕、熱処
理によりｐ+ ベース層４を形成する〔図３(f) 〕。そこ
で一旦余分なシリコン酸化膜を除去し〔図３(g) 〕、新
たにゲート酸化膜６を形成する〔図４(a) 〕。さらにそ
の上にゲート電極となる多結晶シリコン層70を形成する
〔図４(b) 〕。次いでレジスト23を用いてのフォトエッ
チングにより多結晶シリコン層70の窓開けを行い〔図４
(c) 〕、得られた多結晶シリコンゲート電極７をマスク
としてチャネル領域形成のためのほう素イオン注入を行
う〔図４(d) 〕。そして、熱処理によってｐ形拡散層３
を形成する〔図４(e) 〕。次に非常に浅いソース領域を
形成するため、ひ素のイオン注入を行うが、ひ素の飛程
が短いことから、ひ素のイオン注入に際しては予めゲー
ト酸化膜６を除去しておく必要がある〔図４(f) 〕。そ
して低温酸化膜61を表面保護膜として形成したのちひ素
の活性化処理を行い、非常に浅いソース領域５を形成す
る〔図５(a) 〕。次いで、フォトレジスト24を用いてソ
ース領域との接触孔25を形成する〔図５(b) 〕。なお、
図５(b) には示されていないが、多結晶シリコンゲート
電極７との接触孔も本工程で形成されるのが一般的であ
る。その後、ｐ+ ベース層４にソース電極を接触させる
ため、上記のソース領域との接触孔25の内側に別のフォ
トマスク26を用いてエッチングによりｐ+ ベース層４と
の接触孔41を形成する〔図５(c) 〕。次いで、配線８の
形成〔図５(d) 〕、最終パッシベーション膜10および裏
面電極９の形成〔図５(e) 〕を行うことにより従来のウ
エハプロセスは完了する。
グ特性を有する絶縁ゲート電界効果トランジスタは、半
導体基板表面に数多くのソース電極およびゲート電極を
配列し、基板裏面にドレイン電極を形成したものであ
る。図２はそのような絶縁ゲート電界効果トランジスタ
のうち、伝導度変調型のもの、すなわちＩＧＢＴを示
す。図において、ｐ形シリコン基板２の上にｎ+ 層を介
して堆積されるｎ形エピタキシャル層からなるキャリア
伝導領域１を備え、そのキャリア伝導領域１の表面層に
ｐ形チャネル形成領域３およびその中央部に重なるｐ+
ベース層４が形成されている。さらに、チャネル形成領
域３からベース層４にかけて表面層にｎ+ ソース領域５
が設けられているが、このソース領域５は中央で接触孔
41により分割され、そこにｐ+ ベース層４が露出してい
る。各チャネル形成領域３の間には絶縁膜６を介して多
結晶シリコン層からなるゲート電極７が形成され、その
ゲート電極７を覆う絶縁膜61をさらに覆い、絶縁膜６の
間の接触孔で露出するソース領域５およびベース層４に
接触するソース電極を兼ねる配線８が設けられている。
また裏面にはドレイン電極９が接触している。このよう
な構造において、ソース電極８はソース領域５とベース
層４を短絡している。この短絡は、ｎ形ソース領域５、
ｐ形チャネル形成領域３、ｎ形エピタキシャル層からな
るキャリア伝導領域１およびｐ形基板２によって形成さ
れる寄生サイリスタの機能を阻止し、この電界効果トラ
ンジスタがゲート電極７に加えられる信号のみによって
制御されるようにするためである。しかし、このような
ＩＧＢＴの容量は、一つのソース電極とそれを囲むゲー
ト電極部よりなるセルの数によって決まり、チップ寸法
を小さくするためには各セルの寸法を小さくしなければ
ならず、従ってソース領域とベース層との短絡部も小さ
くしなければならない。そのために従来のＩＧＢＴは、
図３(a) 〜(g) 、図４(a) 〜(f) 、図５(a) 〜(e) に分
割して示すような工程で製造された。図３、図４、図５
は一つのセル部に着目し、その製造工程を断面図で示し
たものである。先ず、＜100 ＞成長のｐ+ シリコン基板
２上にｎ+ 層を介してｎ- エピタキシャルシリコン層１
を形成し〔図３(a) 〕、シリコン酸化膜62で被覆し〔図
３(b) 〕、ｐ+ ベース層を形成するための窓部21をレジ
スト22を用いて開ける〔図３(c) 〕。次にシリコン表面
へのイオン注入によるダメージを軽減する目的で窓部21
の露出面に薄くシリコン酸化膜63を形成したのち〔図３
(d)〕、ほう素のイオン注入を行い〔図３(e) 〕、熱処
理によりｐ+ ベース層４を形成する〔図３(f) 〕。そこ
で一旦余分なシリコン酸化膜を除去し〔図３(g) 〕、新
たにゲート酸化膜６を形成する〔図４(a) 〕。さらにそ
の上にゲート電極となる多結晶シリコン層70を形成する
〔図４(b) 〕。次いでレジスト23を用いてのフォトエッ
チングにより多結晶シリコン層70の窓開けを行い〔図４
(c) 〕、得られた多結晶シリコンゲート電極７をマスク
としてチャネル領域形成のためのほう素イオン注入を行
う〔図４(d) 〕。そして、熱処理によってｐ形拡散層３
を形成する〔図４(e) 〕。次に非常に浅いソース領域を
形成するため、ひ素のイオン注入を行うが、ひ素の飛程
が短いことから、ひ素のイオン注入に際しては予めゲー
ト酸化膜６を除去しておく必要がある〔図４(f) 〕。そ
して低温酸化膜61を表面保護膜として形成したのちひ素
の活性化処理を行い、非常に浅いソース領域５を形成す
る〔図５(a) 〕。次いで、フォトレジスト24を用いてソ
ース領域との接触孔25を形成する〔図５(b) 〕。なお、
図５(b) には示されていないが、多結晶シリコンゲート
電極７との接触孔も本工程で形成されるのが一般的であ
る。その後、ｐ+ ベース層４にソース電極を接触させる
ため、上記のソース領域との接触孔25の内側に別のフォ
トマスク26を用いてエッチングによりｐ+ ベース層４と
の接触孔41を形成する〔図５(c) 〕。次いで、配線８の
形成〔図５(d) 〕、最終パッシベーション膜10および裏
面電極９の形成〔図５(e) 〕を行うことにより従来のウ
エハプロセスは完了する。
【０００３】
【発明が解決しようとする課題】このプロセスにより小
さいソース電極部においてベース層７との短絡を達成す
ることができるが、この場合の最大の問題は、図５(c)
におけるｐ+ ベース層４との接触孔27の形成が数多くの
セル部においてすべて確実に行われる必要があるにもか
かわらず実現するのが困難な点にある。通常、この接触
孔の形成はドライエッチングにより実施されるが、どの
セル部においてもｎ+ ソース領域５を貫通し、確実にｐ
+ ベース層４に達する接触孔を形成することが困難であ
り、歩留まり低下の大きな要因の一つであった。ＩＧＢ
Ｔでは、そのデバイス特性上、ソース領域５とベース層
４との短絡が確実に行われることが不可欠であり、さら
に容量増大あるいはチップの小型化のために短絡部がい
よいよ小さくなる傾向にあることを考慮すると、図３な
いし図５について述べた従来の製造方法によるソース領
域とベース領域との確実な短絡は困難であるといわなけ
ればならない。この問題はドレイン電極の接触するドレ
イン領域がキャリアの伝導領域と同一の導電形を有する
縦型絶縁ゲート電界効果トランジスタにおいて、ソース
領域、チャネル形成領域およびドレイン領域からなる寄
生トランジスタの機能を阻止するために行うソース領域
とベース領域との短絡においても同様である。
さいソース電極部においてベース層７との短絡を達成す
ることができるが、この場合の最大の問題は、図５(c)
におけるｐ+ ベース層４との接触孔27の形成が数多くの
セル部においてすべて確実に行われる必要があるにもか
かわらず実現するのが困難な点にある。通常、この接触
孔の形成はドライエッチングにより実施されるが、どの
セル部においてもｎ+ ソース領域５を貫通し、確実にｐ
+ ベース層４に達する接触孔を形成することが困難であ
り、歩留まり低下の大きな要因の一つであった。ＩＧＢ
Ｔでは、そのデバイス特性上、ソース領域５とベース層
４との短絡が確実に行われることが不可欠であり、さら
に容量増大あるいはチップの小型化のために短絡部がい
よいよ小さくなる傾向にあることを考慮すると、図３な
いし図５について述べた従来の製造方法によるソース領
域とベース領域との確実な短絡は困難であるといわなけ
ればならない。この問題はドレイン電極の接触するドレ
イン領域がキャリアの伝導領域と同一の導電形を有する
縦型絶縁ゲート電界効果トランジスタにおいて、ソース
領域、チャネル形成領域およびドレイン領域からなる寄
生トランジスタの機能を阻止するために行うソース領域
とベース領域との短絡においても同様である。
【０００４】本発明の目的は、上述の問題を解決し、ベ
ース層とソース領域のソース電極による短絡がセル数の
多少およびソース電極の寸法の大小に依存せず確実に行
われる絶縁ゲート電界効果トランジスタの製造方法を提
供することにある。
ース層とソース領域のソース電極による短絡がセル数の
多少およびソース電極の寸法の大小に依存せず確実に行
われる絶縁ゲート電界効果トランジスタの製造方法を提
供することにある。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、第一導電形のキャリア伝導領域の上面
側のそのキャリア伝導領域に囲まれたそれぞれ複数の第
二導電形のチャネル形成領域およびその領域の中央部に
重なるそれより高不純物濃度のベース領域の表面層に第
一導電形のソース領域が形成され、チャネル形成領域露
出面上に絶縁膜を介してのゲート電極ならびにソース領
域およびベース領域を短絡するソース電極が設けられる
絶縁ゲート電界効果トランジスタの製造方法において、
ソース領域をゲート電極およびベース領域の中央部上に
選択的に設けられる高融点金属からなる遮蔽層をマスク
としての不純物導入により形成し、その遮蔽層にソース
電極を接触させることによって不純物の導入されないベ
ース領域を遮蔽層を介してソース電極と接続するものと
する。
めに、本発明は、第一導電形のキャリア伝導領域の上面
側のそのキャリア伝導領域に囲まれたそれぞれ複数の第
二導電形のチャネル形成領域およびその領域の中央部に
重なるそれより高不純物濃度のベース領域の表面層に第
一導電形のソース領域が形成され、チャネル形成領域露
出面上に絶縁膜を介してのゲート電極ならびにソース領
域およびベース領域を短絡するソース電極が設けられる
絶縁ゲート電界効果トランジスタの製造方法において、
ソース領域をゲート電極およびベース領域の中央部上に
選択的に設けられる高融点金属からなる遮蔽層をマスク
としての不純物導入により形成し、その遮蔽層にソース
電極を接触させることによって不純物の導入されないベ
ース領域を遮蔽層を介してソース電極と接続するものと
する。
【０００６】
【作用】ソース領域をゲート電極と高融点金属よりなる
遮蔽層をマスクとしての不純物導入により形成すること
により、遮蔽層の下にはベース領域がそのまま残ってお
り、ソース電極をその遮蔽層に接触させることによって
ソース領域を貫通する接触孔を形成する必要なしにソー
ス領域とベース領域とが短絡する。
遮蔽層をマスクとしての不純物導入により形成すること
により、遮蔽層の下にはベース領域がそのまま残ってお
り、ソース電極をその遮蔽層に接触させることによって
ソース領域を貫通する接触孔を形成する必要なしにソー
ス領域とベース領域とが短絡する。
【０００７】
【実施例】図１(a) 〜(d) は本発明の一実施例のＩＧＢ
Ｔ製造工程を示し、図２ないし図５との共通の部分には
同一の符号が付されている。この工程では、図３(a) 〜
(g) 、図４(a) 〜(e) の工程を終えたのち、ゲート酸化
膜６の露出部を除去し、つづいてタングステン薄膜の蒸
着とフォトエッチングによりタングステンマスク11をベ
ース層４の中央部表面上に形成してからひ素イオンの注
入を行う〔図１(a) 〕。そして、低温酸化膜61形成後に
ひ素の活性化処理を行い、ｐ+ ベース層４の表面層に分
割されたｎ+ ソース領域５を形成する〔図１(b) 〕。そ
の後、図５(b) と同様な方法で接触孔25を形成するため
のフォトエッチングを行い〔図１(c) 〕、次いでソース
電極を兼ねる配線８の形成を行う〔図１(d) 〕。さらに
図５(e) と同様に最終パッシベーション膜と裏面電極を
形成する。
Ｔ製造工程を示し、図２ないし図５との共通の部分には
同一の符号が付されている。この工程では、図３(a) 〜
(g) 、図４(a) 〜(e) の工程を終えたのち、ゲート酸化
膜６の露出部を除去し、つづいてタングステン薄膜の蒸
着とフォトエッチングによりタングステンマスク11をベ
ース層４の中央部表面上に形成してからひ素イオンの注
入を行う〔図１(a) 〕。そして、低温酸化膜61形成後に
ひ素の活性化処理を行い、ｐ+ ベース層４の表面層に分
割されたｎ+ ソース領域５を形成する〔図１(b) 〕。そ
の後、図５(b) と同様な方法で接触孔25を形成するため
のフォトエッチングを行い〔図１(c) 〕、次いでソース
電極を兼ねる配線８の形成を行う〔図１(d) 〕。さらに
図５(e) と同様に最終パッシベーション膜と裏面電極を
形成する。
【０００８】これにより配線８が接触孔25を介してソー
ス領域５と、タングステン薄膜11を介してｐ+ ベース層
４と同一平面上で接触することになり、ソース領域５と
ベース層４との短絡の信頼性が向上するという利点が得
られる。本発明におけるタングステン薄膜をマスクとし
たイオン注入技術によるソース領域とｐ+ ベース層の短
絡法は、メタルマスクの微細化およびイオン注入法の高
信頼性を考えるとドライエッチングあるいはウェットエ
ッチングによる従来の接続孔の形成法に比べてウエハ内
およびウエハ間、ロット間のばらつきがはるかに少な
く、またイオン注入後のマスクの除去も不要で、ソース
領域とｐ+ ベース層の短絡に関する歩留まりは大幅に向
上するという利点が得られる。
ス領域５と、タングステン薄膜11を介してｐ+ ベース層
４と同一平面上で接触することになり、ソース領域５と
ベース層４との短絡の信頼性が向上するという利点が得
られる。本発明におけるタングステン薄膜をマスクとし
たイオン注入技術によるソース領域とｐ+ ベース層の短
絡法は、メタルマスクの微細化およびイオン注入法の高
信頼性を考えるとドライエッチングあるいはウェットエ
ッチングによる従来の接続孔の形成法に比べてウエハ内
およびウエハ間、ロット間のばらつきがはるかに少な
く、またイオン注入後のマスクの除去も不要で、ソース
領域とｐ+ ベース層の短絡に関する歩留まりは大幅に向
上するという利点が得られる。
【０００９】上記の実施例では、ドレイン領域２と伝導
領域１が異なる導電形を有する半導体層からなるＩＧＢ
Ｔを例にとり説明してきたが、図６に示すように、ドレ
イン領域12と伝導領域１が同一の導電形、この場合はｎ
形を有する半導体層からなる縦型絶縁ゲート電界効果ト
ランジスタについても適用できることは勿論である。ま
た上記の各実施例の導電形を逆にした絶縁ゲート電界効
果トランジスタについても適用できることは勿論であ
る。
領域１が異なる導電形を有する半導体層からなるＩＧＢ
Ｔを例にとり説明してきたが、図６に示すように、ドレ
イン領域12と伝導領域１が同一の導電形、この場合はｎ
形を有する半導体層からなる縦型絶縁ゲート電界効果ト
ランジスタについても適用できることは勿論である。ま
た上記の各実施例の導電形を逆にした絶縁ゲート電界効
果トランジスタについても適用できることは勿論であ
る。
【００１０】さらに、以上の実施例では、イオン注入の
マスク材としてタングステンを例にとり説明してきた
が、活性化のための1000℃程度のアニールに耐える材
料、すなわちモリブデン、チタンなどの高融点金属や、
ベース層と同一導電形にする不純物を高濃度に含んだ多
結晶シリコンを用いても同様の効果が得られることは勿
論である。また、イオン注入の代わりに表面からの不純
物拡散によりソース領域を形成する場合にも実施でき
る。
マスク材としてタングステンを例にとり説明してきた
が、活性化のための1000℃程度のアニールに耐える材
料、すなわちモリブデン、チタンなどの高融点金属や、
ベース層と同一導電形にする不純物を高濃度に含んだ多
結晶シリコンを用いても同様の効果が得られることは勿
論である。また、イオン注入の代わりに表面からの不純
物拡散によりソース領域を形成する場合にも実施でき
る。
【００１１】
【発明の効果】本発明によれば、絶縁ゲート電界効果ト
ランジスタの製造方法において、ベースとなるべき領域
の表面の中央部を、マスクとなるべき高融点金属や、高
不純物濃度の多結晶シリコンによりなる遮蔽層で覆って
ベース領域を形成するための不純物導入を行い、そのマ
スクをそのままベース領域の電極とすることにより、そ
の後の配線形成でソース領域とベース領域とが同一平面
上でソース電極に接触されるようにしたので、従来技術
におけるソース領域を貫通するベース領域との接触孔形
成が不要となる。この結果、その接触孔形成に起因する
歩留まり低下を防止でき、ゲート電極とフォトリソグラ
フィにより形成される除去の必要のないマスクを用いる
ことによって微細パターンでのソース領域とベース領域
との短絡が確実に行えるようになる。
ランジスタの製造方法において、ベースとなるべき領域
の表面の中央部を、マスクとなるべき高融点金属や、高
不純物濃度の多結晶シリコンによりなる遮蔽層で覆って
ベース領域を形成するための不純物導入を行い、そのマ
スクをそのままベース領域の電極とすることにより、そ
の後の配線形成でソース領域とベース領域とが同一平面
上でソース電極に接触されるようにしたので、従来技術
におけるソース領域を貫通するベース領域との接触孔形
成が不要となる。この結果、その接触孔形成に起因する
歩留まり低下を防止でき、ゲート電極とフォトリソグラ
フィにより形成される除去の必要のないマスクを用いる
ことによって微細パターンでのソース領域とベース領域
との短絡が確実に行えるようになる。
【図１】本発明の一実施例のＩＧＢＴ製造工程の一部を
(a) ないし(d) の順に示す断面図
(a) ないし(d) の順に示す断面図
【図２】従来のＩＧＢＴの断面図
【図３】図２のＩＧＢＴの製造工程の最初の部分を(a)
ないし(g) の順に示す断面図
ないし(g) の順に示す断面図
【図４】図３につづく製造工程を(a) ないし(f) の順に
示す断面図
示す断面図
【図５】図４につづく製造工程を(a) ないし(e) の順に
示す断面図
示す断面図
【図６】本発明の別の実施例の縦型絶縁ゲート電界効果
トランジスタの断面図
トランジスタの断面図
１ ｎ形キャリア伝導領域 ２ ｐ+ シリコン基板 ３ ｐ形チャネル形成領域 ４ ｐ+ ベース層 ５ ｎ+ ソース領域 ６ ゲート酸化膜 ７ ゲート電極 ８ 配線（ソース電極） ９ ドレイン電極 １１ タングステン薄膜
Claims (1)
- 【請求項１】第一導電形のキャリア伝導領域の上面側の
そのキャリア伝導領域に囲まれたそれぞれ複数の第二導
電形のチャネル形成領域およびその領域の中央部に重な
るそれより高不純物濃度のベース領域の表面層に第一導
電形のソース領域が形成され、チャネル形成領域露出面
上に絶縁膜を介してのゲート電極ならびにソース領域お
よびベース領域を短絡するソース電極が設けられる絶縁
ゲート電界効果トランジスタの製造方法において、ソー
ス領域をゲート電極およびベース領域の中央部上に選択
的に設けられる高融点金属からなる遮蔽層をマスクとし
ての不純物導入により形成し、その遮蔽層にソース電極
を接触させることによって不純物の導入されないベース
領域を遮蔽層を介してソース電極と接続することを特徴
とする絶縁ゲート電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23871492A JP3158704B2 (ja) | 1992-09-08 | 1992-09-08 | 絶縁ゲート電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23871492A JP3158704B2 (ja) | 1992-09-08 | 1992-09-08 | 絶縁ゲート電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0689906A JPH0689906A (ja) | 1994-03-29 |
| JP3158704B2 true JP3158704B2 (ja) | 2001-04-23 |
Family
ID=17034182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23871492A Expired - Fee Related JP3158704B2 (ja) | 1992-09-08 | 1992-09-08 | 絶縁ゲート電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3158704B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101395701B (zh) * | 2006-03-22 | 2010-06-02 | 三菱电机株式会社 | 电力用半导体器件 |
| JP2011029610A (ja) | 2009-06-26 | 2011-02-10 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP5658916B2 (ja) | 2009-06-26 | 2015-01-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1992
- 1992-09-08 JP JP23871492A patent/JP3158704B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0689906A (ja) | 1994-03-29 |
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