JP2002158354A - 絶縁ゲート型半導体装置およびその製造方法 - Google Patents
絶縁ゲート型半導体装置およびその製造方法Info
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- JP2002158354A JP2002158354A JP2000351254A JP2000351254A JP2002158354A JP 2002158354 A JP2002158354 A JP 2002158354A JP 2000351254 A JP2000351254 A JP 2000351254A JP 2000351254 A JP2000351254 A JP 2000351254A JP 2002158354 A JP2002158354 A JP 2002158354A
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Abstract
(57)【要約】
【課題】従来のパワーＭＯＳＦＥＴでは、マスク合わせ
ずれを考慮するためにトレンチ開口部に残存する絶縁膜
がソース領域の一部を覆うため、ソース領域とソース電
極のコンタクト面積が少なくなり、コンタクト抵抗が高
くなるため、オン抵抗の低減に限界があった。 【解決手段】層間絶縁膜に設けたポリシリコンよりなる
サイドウォールにソース領域と同型の不純物を導入して
拡散する。これによりサイドウォール部もソース領域と
して活用できるので、ソース電極とのコンタクト面積が
増大する。つまりセル密度を増加して半導体装置のオン
抵抗を低減するのではなく、セル自身の、オン抵抗を低
減できる絶縁ゲート型半導体装置およびその製造方法を
提供できる。
ずれを考慮するためにトレンチ開口部に残存する絶縁膜
がソース領域の一部を覆うため、ソース領域とソース電
極のコンタクト面積が少なくなり、コンタクト抵抗が高
くなるため、オン抵抗の低減に限界があった。 【解決手段】層間絶縁膜に設けたポリシリコンよりなる
サイドウォールにソース領域と同型の不純物を導入して
拡散する。これによりサイドウォール部もソース領域と
して活用できるので、ソース電極とのコンタクト面積が
増大する。つまりセル密度を増加して半導体装置のオン
抵抗を低減するのではなく、セル自身の、オン抵抗を低
減できる絶縁ゲート型半導体装置およびその製造方法を
提供できる。
Description
【０００１】
【発明の属する技術分野】本発明は絶縁ゲート型半導体
装置およびその製造方法に係り、特にオン抵抗の低減を
実現する絶縁ゲート型半導体装置およびその製造方法に
関する。
装置およびその製造方法に係り、特にオン抵抗の低減を
実現する絶縁ゲート型半導体装置およびその製造方法に
関する。
【０００２】
【従来の技術】携帯端末の普及に伴い小型で大容量のリ
チュウムイオン電池が求められるようになってきた。こ
のリチュウムイオン電池の充放電のバッテリーマネージ
メントを行う保護回路は携帯端末の軽量化のニーズによ
り、より小型で負荷ショートにも十分に耐えうるもので
なくてはならない。かかる保護回路はリチュウムイオン
電池の容器内に内蔵されるために小型化が求められ、チ
ップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒ
ｄ)技術が駆使され、小型化の要求に応えてきた。しか
し一方ではリチュウムイオン電池に直列にパワーＭＯＳ
ＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵
抗も極めて小さくするニーズがあり、これが携帯電話で
は通話時間や待機時間を長くするために不可欠の要素で
ある。
チュウムイオン電池が求められるようになってきた。こ
のリチュウムイオン電池の充放電のバッテリーマネージ
メントを行う保護回路は携帯端末の軽量化のニーズによ
り、より小型で負荷ショートにも十分に耐えうるもので
なくてはならない。かかる保護回路はリチュウムイオン
電池の容器内に内蔵されるために小型化が求められ、チ
ップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ Ｂｏａｒ
ｄ)技術が駆使され、小型化の要求に応えてきた。しか
し一方ではリチュウムイオン電池に直列にパワーＭＯＳ
ＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵
抗も極めて小さくするニーズがあり、これが携帯電話で
は通話時間や待機時間を長くするために不可欠の要素で
ある。
【０００３】このためにチップを製造する上で微細加工
によりセル密度を上げる開発が進められてきた。具体的
には、チャネルが半導体基板表面に形成されるプレーナ
ー構造ではセル密度は７４０万個／平方インチであった
が、チャネルをトレンチの側面に形成するトレンチ構造
の第１世代ではセル密度は２５００万個／平方インチと
大幅に向上した。さらにトレンチ構造の第２世代では、
微細化によりセル密度は７２００万個／平方インチまで
向上できた。
によりセル密度を上げる開発が進められてきた。具体的
には、チャネルが半導体基板表面に形成されるプレーナ
ー構造ではセル密度は７４０万個／平方インチであった
が、チャネルをトレンチの側面に形成するトレンチ構造
の第１世代ではセル密度は２５００万個／平方インチと
大幅に向上した。さらにトレンチ構造の第２世代では、
微細化によりセル密度は７２００万個／平方インチまで
向上できた。
【０００４】図１４に従来のトレンチ構造のパワーＭＯ
ＳＦＥＴの構造をＮチャネル型を例に示す。
ＳＦＥＴの構造をＮチャネル型を例に示す。
【０００５】Ｎ+型のシリコン半導体基板２１の上にＮ-
型のエピタキシャル層からなるドレイン領域２２を設
け、その表面にＰ型のチャネル層２４を設ける。チャネ
ル層２４を貫通し、ドレイン領域２２まで到達するトレ
ンチ２７を設け、トレンチ２７の内壁をゲート酸化膜３
１で被膜し、トレンチ２７に充填されたポリシリコンよ
りなるゲート電極３３を設ける。トレンチ２７に隣接し
たチャネル層２４表面にはＮ+型のソース領域３５が形
成され、隣り合う２つのセルのソース領域３５間のチャ
ネル層２４表面にはＰ+型のボディコンタクト領域３４
を設ける。さらにチャネル層２４にはソース領域３５か
らトレンチ２７に沿ってチャネル領域（図示せず）が形
成される。ゲート電極３３上は層間絶縁膜３６で覆い、
ソース領域３５およびボディコンタクト領域３４にコン
タクトするソース電極３７を設ける。
型のエピタキシャル層からなるドレイン領域２２を設
け、その表面にＰ型のチャネル層２４を設ける。チャネ
ル層２４を貫通し、ドレイン領域２２まで到達するトレ
ンチ２７を設け、トレンチ２７の内壁をゲート酸化膜３
１で被膜し、トレンチ２７に充填されたポリシリコンよ
りなるゲート電極３３を設ける。トレンチ２７に隣接し
たチャネル層２４表面にはＮ+型のソース領域３５が形
成され、隣り合う２つのセルのソース領域３５間のチャ
ネル層２４表面にはＰ+型のボディコンタクト領域３４
を設ける。さらにチャネル層２４にはソース領域３５か
らトレンチ２７に沿ってチャネル領域（図示せず）が形
成される。ゲート電極３３上は層間絶縁膜３６で覆い、
ソース領域３５およびボディコンタクト領域３４にコン
タクトするソース電極３７を設ける。
【０００６】図１０から図１４を参照して、従来のトレ
ンチ構造のＮチャネル型パワーＭＯＳＦＥＴの製造工程
を示す。
ンチ構造のＮチャネル型パワーＭＯＳＦＥＴの製造工程
を示す。
【０００７】図１０では、Ｎ+型シリコン半導体基板２
１にＮ-型のエピタキシャル層を積層してドレイン領域
２２を形成する。予定のチャネル層２４に選択的にボロ
ンを注入した後、拡散してＰ型のチャネル層２４を形成
する。
１にＮ-型のエピタキシャル層を積層してドレイン領域
２２を形成する。予定のチャネル層２４に選択的にボロ
ンを注入した後、拡散してＰ型のチャネル層２４を形成
する。
【０００８】全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄ
ｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸
化膜２５を生成し、マスク形成後ドライエッチングして
部分的に除去し、チャネル層２４が露出したトレンチ開
口部２６を形成する。
ｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸
化膜２５を生成し、マスク形成後ドライエッチングして
部分的に除去し、チャネル層２４が露出したトレンチ開
口部２６を形成する。
【０００９】ＣＶＤ酸化膜２５をマスクとしてトレンチ
開口部２６のシリコン半導体基板をＣＦ系およびＨＢｒ
系ガスにより異方性ドライエッチングし、チャネル層２
４を貫通してドレイン領域２２まで達するトレンチ２７
を形成する。
開口部２６のシリコン半導体基板をＣＦ系およびＨＢｒ
系ガスにより異方性ドライエッチングし、チャネル層２
４を貫通してドレイン領域２２まで達するトレンチ２７
を形成する。
【００１０】図１１ではダミー酸化をしてトレンチ２７
内壁とＣＶＤ酸化膜２５表面に酸化膜（図示せず）を形
成し、その後、酸化膜とＣＶＤ酸化膜２５をエッチング
により除去する。このダミー酸化を行う理由は、ドライ
エッチングの際のエッチングダメージを除去し、後のゲ
ート酸化膜を安定に形成するためである。また、高温で
熱酸化することによりトレンチ開口部２６に丸みをつ
け、トレンチ開口部２６での電界集中を避ける効果もあ
る。これにより、トレンチ２７が形成される。
内壁とＣＶＤ酸化膜２５表面に酸化膜（図示せず）を形
成し、その後、酸化膜とＣＶＤ酸化膜２５をエッチング
により除去する。このダミー酸化を行う理由は、ドライ
エッチングの際のエッチングダメージを除去し、後のゲ
ート酸化膜を安定に形成するためである。また、高温で
熱酸化することによりトレンチ開口部２６に丸みをつ
け、トレンチ開口部２６での電界集中を避ける効果もあ
る。これにより、トレンチ２７が形成される。
【００１１】図１２では、全面を熱酸化してゲート酸化
膜３１を形成する。その後、トレンチ２７に埋設される
ゲート電極３３を形成する。すなわち、全面にノンドー
プのポリシリコン層を付着し、リンを高濃度に注入・拡
散して高導電率化を図る。その後全面に付着したポリシ
リコン層をマスクなしでドライエッチして、トレンチ２
７に埋設されたゲート電極３３とする。
膜３１を形成する。その後、トレンチ２７に埋設される
ゲート電極３３を形成する。すなわち、全面にノンドー
プのポリシリコン層を付着し、リンを高濃度に注入・拡
散して高導電率化を図る。その後全面に付着したポリシ
リコン層をマスクなしでドライエッチして、トレンチ２
７に埋設されたゲート電極３３とする。
【００１２】図１３ではレジスト膜ＰＲによるマスクに
より選択的にボロンをイオン注入し、Ｐ+型のボディコ
ンタクト領域３４を形成した後、レジスト膜ＰＲを除去
する。
より選択的にボロンをイオン注入し、Ｐ+型のボディコ
ンタクト領域３４を形成した後、レジスト膜ＰＲを除去
する。
【００１３】更に、新たなレジスト膜ＰＲで予定のソー
ス領域３５およびゲート電極３３を露出する様にマスク
して、砒素をイオン注入し、Ｎ+型のソース領域３５を
トレンチ２７に隣接するチャネル層２４表面に形成した
後、レジスト膜ＰＲを除去する。
ス領域３５およびゲート電極３３を露出する様にマスク
して、砒素をイオン注入し、Ｎ+型のソース領域３５を
トレンチ２７に隣接するチャネル層２４表面に形成した
後、レジスト膜ＰＲを除去する。
【００１４】図１４では、全面にＮＳＧ層を形成後、Ｂ
ＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉ
ｃａｔｅ Ｇｌａｓｓ）層をＣＶＤ法により付着して、
層間絶縁膜３６を形成する。その後、レジスト膜をマス
クにして少なくともゲート電極３３上に層間絶縁膜３６
を残す。その後アルミニウムをスパッタ装置で全面に付
着して、ソース領域３５およびボディコンタクト領域３
４にコンタクトするソース電極３７を形成する。
ＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉ
ｃａｔｅ Ｇｌａｓｓ）層をＣＶＤ法により付着して、
層間絶縁膜３６を形成する。その後、レジスト膜をマス
クにして少なくともゲート電極３３上に層間絶縁膜３６
を残す。その後アルミニウムをスパッタ装置で全面に付
着して、ソース領域３５およびボディコンタクト領域３
４にコンタクトするソース電極３７を形成する。
【００１５】
【発明が解決しようとする課題】かかる従来のＭＯＳＦ
ＥＴではトレンチ開口部に広がるゲート酸化膜および層
間絶縁膜のために、ソース領域とソース電極との接触面
積が小さくなり、コンタクト抵抗が低減できない大きな
要因となっていた。コンタクト抵抗はオン抵抗と直接的
に関わるため、その低減が望まれている。現在は、セル
密度を増やすことによりオン抵抗を低減するものが主流
であるが、セル密度を増やすために微細化が進むとソー
ス領域も更に微小となり、ソース電極との接触面積が稼
げないためコンタクト抵抗が高くなり、オン抵抗も高く
なってしまう問題がある。
ＥＴではトレンチ開口部に広がるゲート酸化膜および層
間絶縁膜のために、ソース領域とソース電極との接触面
積が小さくなり、コンタクト抵抗が低減できない大きな
要因となっていた。コンタクト抵抗はオン抵抗と直接的
に関わるため、その低減が望まれている。現在は、セル
密度を増やすことによりオン抵抗を低減するものが主流
であるが、セル密度を増やすために微細化が進むとソー
ス領域も更に微小となり、ソース電極との接触面積が稼
げないためコンタクト抵抗が高くなり、オン抵抗も高く
なってしまう問題がある。
【００１６】また、ソース電極とゲート電極間に設けら
れるＢＰＳＧ層は、酸化膜であるため、各製造工程のイ
オン注入およびソース電極などの金属のスパッタ時に汚
染され、その結果ゲート−ソース間でリーク電流が発生
する場合があった。
れるＢＰＳＧ層は、酸化膜であるため、各製造工程のイ
オン注入およびソース電極などの金属のスパッタ時に汚
染され、その結果ゲート−ソース間でリーク電流が発生
する場合があった。
【００１７】さらに、微細なセルの場合、ゲート電極上
に設けた厚い層間絶縁膜のためにステップカバレジが大
きく、アルミニウムで成膜するとコンタクト部分にボイ
ドが発生しやすい問題もあった。
に設けた厚い層間絶縁膜のためにステップカバレジが大
きく、アルミニウムで成膜するとコンタクト部分にボイ
ドが発生しやすい問題もあった。
【００１８】
【課題を解決するための手段】本発明はかかる課題に鑑
みてなされ、ドレイン領域となる一導電型の半導体基板
と、該半導体基板表面に設けた逆導電型のチャネル層
と、該チャネル層を貫通し前記半導体基板まで到達する
トレンチと、該トレンチの表面に設けたゲート絶縁膜
と、前記トレンチに埋め込まれた半導体材料からなるゲ
ート電極と、前記チャネル層表面の前記トレンチに隣接
して設けた一導電型のソース領域と、少なくとも前記ゲ
ート電極上を覆う層間絶縁膜と全面を覆うソース電極と
を有する絶縁ゲート型半導体装置において、前記絶縁膜
側面に一導電型不純物の導入された半導体材料からなる
サイドウォールを設け前記ソース領域および前記ソース
電極とコンタクトさせることを特徴とし、サイドウォー
ル部分をソース領域として活用することで、ソース電極
との接触面積を拡大することができる。これにより、セ
ル自身のコンタクト抵抗を低減することができ、オン抵
抗を大幅に低減できる絶縁ゲート型半導体装置を提供で
きる。
みてなされ、ドレイン領域となる一導電型の半導体基板
と、該半導体基板表面に設けた逆導電型のチャネル層
と、該チャネル層を貫通し前記半導体基板まで到達する
トレンチと、該トレンチの表面に設けたゲート絶縁膜
と、前記トレンチに埋め込まれた半導体材料からなるゲ
ート電極と、前記チャネル層表面の前記トレンチに隣接
して設けた一導電型のソース領域と、少なくとも前記ゲ
ート電極上を覆う層間絶縁膜と全面を覆うソース電極と
を有する絶縁ゲート型半導体装置において、前記絶縁膜
側面に一導電型不純物の導入された半導体材料からなる
サイドウォールを設け前記ソース領域および前記ソース
電極とコンタクトさせることを特徴とし、サイドウォー
ル部分をソース領域として活用することで、ソース電極
との接触面積を拡大することができる。これにより、セ
ル自身のコンタクト抵抗を低減することができ、オン抵
抗を大幅に低減できる絶縁ゲート型半導体装置を提供で
きる。
【００１９】また、一導電型の半導体基板表面に逆導電
型のチャネル層を形成する工程と、前記チャネル層を貫
通し前記半導体基板まで到達するトレンチを形成する工
程と、該トレンチの少なくとも前記チャネル層上にゲー
ト絶縁膜を形成する工程と、前記トレンチに埋設される
半導体材料からなるゲート電極を形成する工程と、前記
チャネル層表面に一導電型のソース領域を形成する工程
と、少なくとも前記ゲート電極上に層間絶縁膜を形成す
る工程と、全面にポリシリコンを堆積後エッチバックし
て前記層間絶縁膜の側面にサイドウォールを形成し、該
サイドウォールに一導電型不純物を導入する工程と、全
面にソース電極を形成する工程とを具備することを特徴
とし、オン抵抗の低減を実現する絶縁ゲート型半導体装
置の製造方法を提供できる。
型のチャネル層を形成する工程と、前記チャネル層を貫
通し前記半導体基板まで到達するトレンチを形成する工
程と、該トレンチの少なくとも前記チャネル層上にゲー
ト絶縁膜を形成する工程と、前記トレンチに埋設される
半導体材料からなるゲート電極を形成する工程と、前記
チャネル層表面に一導電型のソース領域を形成する工程
と、少なくとも前記ゲート電極上に層間絶縁膜を形成す
る工程と、全面にポリシリコンを堆積後エッチバックし
て前記層間絶縁膜の側面にサイドウォールを形成し、該
サイドウォールに一導電型不純物を導入する工程と、全
面にソース電極を形成する工程とを具備することを特徴
とし、オン抵抗の低減を実現する絶縁ゲート型半導体装
置の製造方法を提供できる。
【００２０】
【発明の実施の形態】本発明の実施の形態を図１から図
９を参照してトレンチ型パワーＭＯＳＦＥＴをＮチャネ
ル型を例に説明する。
９を参照してトレンチ型パワーＭＯＳＦＥＴをＮチャネ
ル型を例に説明する。
【００２１】図９に本発明のパワーＭＯＳＦＥＴの構造
の断面図を示す。
の断面図を示す。
【００２２】トレンチ型パワーＭＯＳＦＥＴは、半導体
基板と、チャネル層と、トレンチと、ゲート酸化膜と、
ゲート電極と、ソース領域と、層間絶縁膜と、サイドウ
ォールと、ソース電極とから構成される。
基板と、チャネル層と、トレンチと、ゲート酸化膜と、
ゲート電極と、ソース領域と、層間絶縁膜と、サイドウ
ォールと、ソース電極とから構成される。
【００２３】半導体基板は、Ｎ+型のシリコン半導体基
板１の上にＮ-型のエピタキシャル層を積層してドレイ
ン領域２とする。
板１の上にＮ-型のエピタキシャル層を積層してドレイ
ン領域２とする。
【００２４】チャネル層４は、ドレイン領域２の表面に
選択的にＰ型のボロンをイオン注入後、拡散してトレン
チ７の深さよりも浅く形成する。このチャネル層４のト
レンチ７に隣接した領域に、チャネル領域（図示せず）
が形成される。
選択的にＰ型のボロンをイオン注入後、拡散してトレン
チ７の深さよりも浅く形成する。このチャネル層４のト
レンチ７に隣接した領域に、チャネル領域（図示せず）
が形成される。
【００２５】トレンチ７は、半導体基板を異方性ドライ
エッチングして形成し、チャネル層４を貫通してドレイ
ン領域２まで到達させる。一般的には半導体基板上に格
子状またはストライプ状にトレンチ７を形成する。トレ
ンチ７内壁にはゲート酸化膜１１を設け、ゲート電極１
３を形成するためにポリシリコンを埋設する。
エッチングして形成し、チャネル層４を貫通してドレイ
ン領域２まで到達させる。一般的には半導体基板上に格
子状またはストライプ状にトレンチ７を形成する。トレ
ンチ７内壁にはゲート酸化膜１１を設け、ゲート電極１
３を形成するためにポリシリコンを埋設する。
【００２６】ゲート酸化膜１１は、少なくともチャネル
層と接するトレンチ７内壁に数百Åの厚みに形成する。
ゲート酸化膜１１は絶縁膜であるので、トレンチ７内に
設けられたゲート電極１３と半導体基板に挟まれてＭＯ
Ｓ構造となっている。
層と接するトレンチ７内壁に数百Åの厚みに形成する。
ゲート酸化膜１１は絶縁膜であるので、トレンチ７内に
設けられたゲート電極１３と半導体基板に挟まれてＭＯ
Ｓ構造となっている。
【００２７】本発明の実施の形態では、コンタクト孔形
成のマスク合わせずれを考慮するため、トレンチ開口部
６の半導体基板表面にもゲート酸化膜１１が残存してい
る。
成のマスク合わせずれを考慮するため、トレンチ開口部
６の半導体基板表面にもゲート酸化膜１１が残存してい
る。
【００２８】ゲート電極１３は、トレンチ７に埋設され
たポリシリコンよりなり、該ポリシリコンには、低抵抗
化を図るためにＮ型不純物が導入されている。このゲー
ト電極１３は、半導体基板の周囲を取り巻くゲート連結
電極（図示せず）まで延在され、半導体基板上に設けら
れたゲートパッド電極（図示せず）に連結される。
たポリシリコンよりなり、該ポリシリコンには、低抵抗
化を図るためにＮ型不純物が導入されている。このゲー
ト電極１３は、半導体基板の周囲を取り巻くゲート連結
電極（図示せず）まで延在され、半導体基板上に設けら
れたゲートパッド電極（図示せず）に連結される。
【００２９】ソース領域１５は、サイドウォール１７直
下のトレンチ７に隣接したチャネル層４表面にＮ+型不
純物を拡散して形成される。トレンチ７からソース領域
１５およびボディコンタクト領域１４の境界までの幅
は、およそ0.5μｍであり、その一部はトレンチ７開口
部に広がる層間絶縁膜１６およびゲート酸化膜１１に覆
われている。ソース領域１５は全面に覆われたソース電
極１９とコンタクトするが、そのコンタクトは、これら
絶縁膜に覆われていない部分のみとなる。
下のトレンチ７に隣接したチャネル層４表面にＮ+型不
純物を拡散して形成される。トレンチ７からソース領域
１５およびボディコンタクト領域１４の境界までの幅
は、およそ0.5μｍであり、その一部はトレンチ７開口
部に広がる層間絶縁膜１６およびゲート酸化膜１１に覆
われている。ソース領域１５は全面に覆われたソース電
極１９とコンタクトするが、そのコンタクトは、これら
絶縁膜に覆われていない部分のみとなる。
【００３０】ボディコンタクト領域１４は、基板の電位
安定化のため、隣り合うソース領域１５の間のチャネル
層４表面にＰ+型不純物を拡散して形成する。
安定化のため、隣り合うソース領域１５の間のチャネル
層４表面にＰ+型不純物を拡散して形成する。
【００３１】層間絶縁膜１６は、少なくともゲート電極
１３を覆って形成され、ＮＳＧ層１６ａ、ＢＰＳＧ層１
６ｂのシリケートグラス層と、窒化膜１６ｃからなる。
ＮＳＧ層１６ａは耐圧を持たせるためにゲート電極１３
上に1000Åの厚みに形成され、その上にはＢＰＳＧ層１
６ｂを4000Å堆積する。ＢＰＳＧ層１６ｂには耐圧性が
ないが、ソース電極１９とゲート電極１３の間の寄生容
量を緩和するために厚みを持たせている。さらにＢＰＳ
Ｇ層１６ｂ上には窒化膜１６ｃを1000Åの厚みに形成す
る。
１３を覆って形成され、ＮＳＧ層１６ａ、ＢＰＳＧ層１
６ｂのシリケートグラス層と、窒化膜１６ｃからなる。
ＮＳＧ層１６ａは耐圧を持たせるためにゲート電極１３
上に1000Åの厚みに形成され、その上にはＢＰＳＧ層１
６ｂを4000Å堆積する。ＢＰＳＧ層１６ｂには耐圧性が
ないが、ソース電極１９とゲート電極１３の間の寄生容
量を緩和するために厚みを持たせている。さらにＢＰＳ
Ｇ層１６ｂ上には窒化膜１６ｃを1000Åの厚みに形成す
る。
【００３２】全面にＮＳＧ層１６ａ、ＢＰＳＧ層１６
ｂ、窒化膜１６ｃをそれぞれ堆積後にコンタクト孔をエ
ッチングにより開口する。マスクの合わせずれがあると
ゲート電極１３が露出してしまうため、これを考慮して
少なくともゲート電極１３上を覆い、トレンチ７開口部
にその一部を残して層間絶縁膜１６が形成される。
ｂ、窒化膜１６ｃをそれぞれ堆積後にコンタクト孔をエ
ッチングにより開口する。マスクの合わせずれがあると
ゲート電極１３が露出してしまうため、これを考慮して
少なくともゲート電極１３上を覆い、トレンチ７開口部
にその一部を残して層間絶縁膜１６が形成される。
【００３３】従来は、層間絶縁膜としてＢＰＳＧ層等の
酸化膜のみを使用していたため、各製造工程のイオン注
入およびソース電極などの金属のスパッタ時に汚染さ
れ、その結果ゲート−ソース間でリーク電流が発生する
場合があった。そこで、ＢＰＳＧ層１６ｂの上にイオン
ブロッキング効果の高い窒化膜１６ｃを堆積することに
より層間絶縁膜１６の汚染を防ぎ、リーク電流の低減が
可能となる。
酸化膜のみを使用していたため、各製造工程のイオン注
入およびソース電極などの金属のスパッタ時に汚染さ
れ、その結果ゲート−ソース間でリーク電流が発生する
場合があった。そこで、ＢＰＳＧ層１６ｂの上にイオン
ブロッキング効果の高い窒化膜１６ｃを堆積することに
より層間絶縁膜１６の汚染を防ぎ、リーク電流の低減が
可能となる。
【００３４】サイドウォール１７は、層間絶縁膜１６の
側面で層間絶縁膜１６の厚さ方向に沿って形成される。
その高さおよび幅はそれぞれ2000Åであり、サイドウォ
ール１７の側面はソース領域１５とボディコンタクト領
域１４の境界よりも内側に位置する。また、半導体基板
のソース領域１５および全面を覆うソース電極１９とコ
ンタクトしており、ソース領域１５と同型のＮ+型不純
物が導入されるので、このサイドウォール１７をソース
領域として活用できる。
側面で層間絶縁膜１６の厚さ方向に沿って形成される。
その高さおよび幅はそれぞれ2000Åであり、サイドウォ
ール１７の側面はソース領域１５とボディコンタクト領
域１４の境界よりも内側に位置する。また、半導体基板
のソース領域１５および全面を覆うソース電極１９とコ
ンタクトしており、ソース領域１５と同型のＮ+型不純
物が導入されるので、このサイドウォール１７をソース
領域として活用できる。
【００３５】コンタクト抵抗を低減するには、ソース領
域１５とソース電極１９との接触面積を大きく取ること
が望ましいが、ソース電極１９とのコンタクト孔を形成
するためにゲート電極１３上に設けられるマスクは、合
わせずれを考慮してゲート電極１３よりも大きく設けら
れる。これにより、層間絶縁膜１６およびゲート酸化膜
１１が少なくともゲート電極１３上に残るように形成さ
れ、トレンチ開口部６の半導体基板表面に層間絶縁膜１
６およびゲート酸化膜１１が残存することになる。この
ため、トレンチ７に隣接して設けられるソース領域１５
はその面積の一部をこれらの絶縁膜で覆われるため、ソ
ース電極１９との接触面積が少なく、コンタクト抵抗が
低減してしまう。
域１５とソース電極１９との接触面積を大きく取ること
が望ましいが、ソース電極１９とのコンタクト孔を形成
するためにゲート電極１３上に設けられるマスクは、合
わせずれを考慮してゲート電極１３よりも大きく設けら
れる。これにより、層間絶縁膜１６およびゲート酸化膜
１１が少なくともゲート電極１３上に残るように形成さ
れ、トレンチ開口部６の半導体基板表面に層間絶縁膜１
６およびゲート酸化膜１１が残存することになる。この
ため、トレンチ７に隣接して設けられるソース領域１５
はその面積の一部をこれらの絶縁膜で覆われるため、ソ
ース電極１９との接触面積が少なく、コンタクト抵抗が
低減してしまう。
【００３６】そこで、このサイドウォール１７をソース
領域として活用することにより、サイドウォール１７側
面でソース電極１９との接触面積を大幅に増加できるの
で、セル自身のコンタクト抵抗を低減することができ
る。つまりセル密度を増やさなくとも、オン抵抗を大幅
に低減できることになる。
領域として活用することにより、サイドウォール１７側
面でソース電極１９との接触面積を大幅に増加できるの
で、セル自身のコンタクト抵抗を低減することができ
る。つまりセル密度を増やさなくとも、オン抵抗を大幅
に低減できることになる。
【００３７】ソース電極１９は、チタンナイトライド等
のバリアメタル層１９ａに、タングステン１９ｂを成膜
し、その後アルミニウム１９ｃをスパッタして所望の形
状にエッチングして形成する。
のバリアメタル層１９ａに、タングステン１９ｂを成膜
し、その後アルミニウム１９ｃをスパッタして所望の形
状にエッチングして形成する。
【００３８】本発明の実施例のような微細化したセルの
場合、隣接するトレンチの間隔が微小であるため、厚み
のある層間絶縁膜の上にアルミニウムを直接スパッタす
ると、ステップカバレジが大きく、コンタクト孔のソー
ス電極成膜部にボイドが発生しやすい。
場合、隣接するトレンチの間隔が微小であるため、厚み
のある層間絶縁膜の上にアルミニウムを直接スパッタす
ると、ステップカバレジが大きく、コンタクト孔のソー
ス電極成膜部にボイドが発生しやすい。
【００３９】また、層間絶縁膜の応力によりアルミニウ
ム配線が断線する、ストレスマイグレーションも発生す
る場合がある。
ム配線が断線する、ストレスマイグレーションも発生す
る場合がある。
【００４０】そこで、金属が微細な部分に入りやすくす
るようにバリアメタル層１９ａをスパッタし、さらに、
ストレスマイグレーション耐性が良く、被覆性の良いタ
ングステン１９ｂをＣＶＤ法により成膜し、アルミニウ
ム１９ｃをスパッタする。
るようにバリアメタル層１９ａをスパッタし、さらに、
ストレスマイグレーション耐性が良く、被覆性の良いタ
ングステン１９ｂをＣＶＤ法により成膜し、アルミニウ
ム１９ｃをスパッタする。
【００４１】これにより、微細な部分にも金属が入り込
むため、ボイドの発生が抑制でき、アルミニウム配線の
断線も防ぐことができる。
むため、ボイドの発生が抑制でき、アルミニウム配線の
断線も防ぐことができる。
【００４２】本発明の構造による特徴は、第１にソース
領域上の層間絶縁膜側面にソース領域およびソース電極
とコンタクトするサイドウォールを形成し、ソース領域
と同型の不純物を導入することにより、サイドウォール
をソース領域として活用することにある。
領域上の層間絶縁膜側面にソース領域およびソース電極
とコンタクトするサイドウォールを形成し、ソース領域
と同型の不純物を導入することにより、サイドウォール
をソース領域として活用することにある。
【００４３】従来のソース領域だけでは、トレンチ開口
部の半導体基板表面に層間絶縁膜およびゲート電極が残
存しているために、トレンチに隣接して設けられるソー
ス領域はその面積の一部をこれらの絶縁膜で覆われるた
め、ソース電極との接触面積が少なくなってしまう。そ
こで、このサイドウォール部分をソース領域として活用
することにより、サイドウォール側面でソース電極との
接触面積を大幅に増加できる。
部の半導体基板表面に層間絶縁膜およびゲート電極が残
存しているために、トレンチに隣接して設けられるソー
ス領域はその面積の一部をこれらの絶縁膜で覆われるた
め、ソース電極との接触面積が少なくなってしまう。そ
こで、このサイドウォール部分をソース領域として活用
することにより、サイドウォール側面でソース電極との
接触面積を大幅に増加できる。
【００４４】つまり、セルを多数設けるなどしてセル密
度を増加することにより半導体装置のオン抵抗を低減す
るのではなく、セル自身のオン抵抗を低減することが可
能となるもので、具体的には従来と同じデザインルール
のトレンチ型パワーＭＯＳＦＥＴに比べて、コンタクト
抵抗を１／３程度まで低減でき、オン抵抗の低減に大き
く寄与できる。
度を増加することにより半導体装置のオン抵抗を低減す
るのではなく、セル自身のオン抵抗を低減することが可
能となるもので、具体的には従来と同じデザインルール
のトレンチ型パワーＭＯＳＦＥＴに比べて、コンタクト
抵抗を１／３程度まで低減でき、オン抵抗の低減に大き
く寄与できる。
【００４５】第２に層間絶縁膜の最上層に設けた窒化膜
により、イオン注入などのプロセス汚染やソース電極な
どの金属をスパッタする際の外部汚染をを抑制でき、ゲ
ート−ソース間のリーク電流を低減できる。
により、イオン注入などのプロセス汚染やソース電極な
どの金属をスパッタする際の外部汚染をを抑制でき、ゲ
ート−ソース間のリーク電流を低減できる。
【００４６】第３にソース電極の金属層にバリアメタル
層とタングステンを用いることにより微細なセル間の金
属配線層に発生しやすいボイドを低減し、さらにストレ
スマイグレーションも抑制できるので、アルミニウム配
線の断線を防げる利点を有する。
層とタングステンを用いることにより微細なセル間の金
属配線層に発生しやすいボイドを低減し、さらにストレ
スマイグレーションも抑制できるので、アルミニウム配
線の断線を防げる利点を有する。
【００４７】次に本発明のパワーＭＯＳＦＥＴの製造方
法を図１から図９を参照してＮチャネル型を例に説明す
る。
法を図１から図９を参照してＮチャネル型を例に説明す
る。
【００４８】トレンチ型パワーＭＯＳＦＥＴの製造方法
は、一導電型の半導体基板表面に逆導電型のチャネル層
を形成する工程と、チャネル層を貫通し半導体基板まで
到達するトレンチを形成する工程と、トレンチの少なく
ともチャネル層上にゲート絶縁膜を形成する工程と、ト
レンチに埋設される半導体材料からなるゲート電極を形
成する工程と、チャネル層表面に一導電型のソース領域
を形成する工程と、少なくともゲート電極上に層間絶縁
膜を形成する工程と、全面にポリシリコンを堆積後エッ
チバックして層間絶縁膜の側面にサイドウォールを形成
し、サイドウォールに一導電型不純物を導入する工程
と、全面にソース電極を形成する工程とから構成され
る。
は、一導電型の半導体基板表面に逆導電型のチャネル層
を形成する工程と、チャネル層を貫通し半導体基板まで
到達するトレンチを形成する工程と、トレンチの少なく
ともチャネル層上にゲート絶縁膜を形成する工程と、ト
レンチに埋設される半導体材料からなるゲート電極を形
成する工程と、チャネル層表面に一導電型のソース領域
を形成する工程と、少なくともゲート電極上に層間絶縁
膜を形成する工程と、全面にポリシリコンを堆積後エッ
チバックして層間絶縁膜の側面にサイドウォールを形成
し、サイドウォールに一導電型不純物を導入する工程
と、全面にソース電極を形成する工程とから構成され
る。
【００４９】本発明の第１の工程は図１に示すごとく、
一導電型の半導体基板表面に逆導電型のチャネル層を形
成することにある。
一導電型の半導体基板表面に逆導電型のチャネル層を形
成することにある。
【００５０】Ｎ+型シリコン半導体基板１にＮ-型のエピ
タキシャル層を積層してドレイン領域２を形成する。予
定のチャネル層４に選択的にボロンを注入した後、拡散
してＰ型のチャネル層４を形成する。
タキシャル層を積層してドレイン領域２を形成する。予
定のチャネル層４に選択的にボロンを注入した後、拡散
してＰ型のチャネル層４を形成する。
【００５１】本発明の第２の工程は図２に示すごとく、
チャネル層を貫通し半導体基板まで到達するトレンチを
形成することにある。
チャネル層を貫通し半導体基板まで到達するトレンチを
形成することにある。
【００５２】全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄ
ｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸
化膜５を生成し、ドライエッチングして部分的に除去
し、チャネル層４が露出したトレンチ開口部６を形成す
る。
ｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸
化膜５を生成し、ドライエッチングして部分的に除去
し、チャネル層４が露出したトレンチ開口部６を形成す
る。
【００５３】ＣＶＤ酸化膜５をマスクとしてトレンチ開
口部６のシリコン半導体基板をＣＦ系およびＨＢｒ系ガ
スにより異方性ドライエッチングし、チャネル層４を貫
通してドレイン領域２まで達するトレンチ７を形成す
る。
口部６のシリコン半導体基板をＣＦ系およびＨＢｒ系ガ
スにより異方性ドライエッチングし、チャネル層４を貫
通してドレイン領域２まで達するトレンチ７を形成す
る。
【００５４】本発明の第３の工程は、図３に示す如く、
トレンチの少なくともチャネル層上にゲート絶縁膜を形
成することにある。
トレンチの少なくともチャネル層上にゲート絶縁膜を形
成することにある。
【００５５】全面をダミー酸化してトレンチ７内壁とＣ
ＶＤ酸化膜５表面に酸化膜（図示せず）を形成し、その
後、酸化膜とＣＶＤ酸化膜５をエッチングによりすべて
除去する。このダミー酸化を行う理由は、ドライエッチ
ングの際のエッチングダメージを除去し、ゲート酸化膜
を安定に形成するためである。また、高温で熱酸化する
ことによりトレンチ開口部６に丸みをつけ、トレンチ開
口部６での電界集中を避ける効果もある。
ＶＤ酸化膜５表面に酸化膜（図示せず）を形成し、その
後、酸化膜とＣＶＤ酸化膜５をエッチングによりすべて
除去する。このダミー酸化を行う理由は、ドライエッチ
ングの際のエッチングダメージを除去し、ゲート酸化膜
を安定に形成するためである。また、高温で熱酸化する
ことによりトレンチ開口部６に丸みをつけ、トレンチ開
口部６での電界集中を避ける効果もある。
【００５６】その後全面を熱酸化して厚さ数百Åのゲー
ト酸化膜１１を形成する。
ト酸化膜１１を形成する。
【００５７】本発明の第４の工程は、図４に示す如く、
トレンチに埋設される半導体材料からなるゲート電極を
形成することにある。
トレンチに埋設される半導体材料からなるゲート電極を
形成することにある。
【００５８】全面にノンドープのポリシリコン層を付着
し、リンを高濃度に注入・拡散して高導電率化を図る。
その後全面に付着したポリシリコン層をマスクなしでド
ライエッチして、トレンチ７に埋設されたゲート電極１
３とする。
し、リンを高濃度に注入・拡散して高導電率化を図る。
その後全面に付着したポリシリコン層をマスクなしでド
ライエッチして、トレンチ７に埋設されたゲート電極１
３とする。
【００５９】本発明の第５の工程は図５に示す如く、チ
ャネル層表面に一導電型のソース領域を形成することに
ある。
ャネル層表面に一導電型のソース領域を形成することに
ある。
【００６０】まず、トレンチ７間のチャネル層４を除い
てレジスト膜ＰＲによって、選択的にボロンをドーズ量
５．０×１０14でイオン注入し、Ｐ+型のボディコンタ
クト領域１４を形成した後、レジスト膜ＰＲを除去す
る。ボディコンタクト領域１４はドレイン領域２とチャ
ネル層４で形成される基板の電位安定化のために形成さ
れる。
てレジスト膜ＰＲによって、選択的にボロンをドーズ量
５．０×１０14でイオン注入し、Ｐ+型のボディコンタ
クト領域１４を形成した後、レジスト膜ＰＲを除去す
る。ボディコンタクト領域１４はドレイン領域２とチャ
ネル層４で形成される基板の電位安定化のために形成さ
れる。
【００６１】次に、新たにレジスト膜ＰＲでトレンチ７
および隣接したチャネル層４を除いてマスクし、選択的
に砒素をドーズ量５．０×１０15でイオン注入し、トレ
ンチ７に隣接するチャネル層４表面にＮ+型のソース領
域１５を形成した後、レジスト膜ＰＲを除去する。
および隣接したチャネル層４を除いてマスクし、選択的
に砒素をドーズ量５．０×１０15でイオン注入し、トレ
ンチ７に隣接するチャネル層４表面にＮ+型のソース領
域１５を形成した後、レジスト膜ＰＲを除去する。
【００６２】本発明の第６の工程は、図６に示す如く、
少なくともゲート電極上に層間絶縁膜を形成することに
ある。まず、全面に耐圧性の高いＮＳＧ層１６ａを1000
Å堆積後、ＢＰＳＧ層１６ｂを4000Å堆積する。さらに
これらの上に窒化膜１６ｃを1000Å堆積する。この厚い
ＢＰＳＧ層１６ｂにより、ゲート−ソース間の寄生容量
を緩和している。しかし、ＢＰＳＧ層１６ｂは酸化膜で
あるためイオン注入などのプロセス汚染や金属のスパッ
タなどの外部汚染により、リーク電流が発生する場合が
ある。そこで、イオンブロッキング効果の高い窒化膜１
６ｃをＢＰＳＧ層１６ｂ上に設けることにより、層間絶
縁膜１６を汚染から保護し、リーク電流を抑制できる。
少なくともゲート電極上に層間絶縁膜を形成することに
ある。まず、全面に耐圧性の高いＮＳＧ層１６ａを1000
Å堆積後、ＢＰＳＧ層１６ｂを4000Å堆積する。さらに
これらの上に窒化膜１６ｃを1000Å堆積する。この厚い
ＢＰＳＧ層１６ｂにより、ゲート−ソース間の寄生容量
を緩和している。しかし、ＢＰＳＧ層１６ｂは酸化膜で
あるためイオン注入などのプロセス汚染や金属のスパッ
タなどの外部汚染により、リーク電流が発生する場合が
ある。そこで、イオンブロッキング効果の高い窒化膜１
６ｃをＢＰＳＧ層１６ｂ上に設けることにより、層間絶
縁膜１６を汚染から保護し、リーク電流を抑制できる。
【００６３】さらに、ソース電極とのコンタクト孔を設
けて、少なくともゲート電極１３上を覆う層間絶縁膜１
６を形成する。レジストによるマスクを設けてエッチン
グにより層間絶縁膜１６を部分的に除去する。このと
き、マスク合わせずれによりゲート電極１３が露出する
のを防ぐために、トレンチ開口部６の半導体基板表面に
層間絶縁膜１６およびゲート酸化膜１１が残存するよう
にエッチングする。
けて、少なくともゲート電極１３上を覆う層間絶縁膜１
６を形成する。レジストによるマスクを設けてエッチン
グにより層間絶縁膜１６を部分的に除去する。このと
き、マスク合わせずれによりゲート電極１３が露出する
のを防ぐために、トレンチ開口部６の半導体基板表面に
層間絶縁膜１６およびゲート酸化膜１１が残存するよう
にエッチングする。
【００６４】本発明の第７の工程は、図７および図８に
示す如く、全面にポリシリコンを堆積後エッチバックし
て層間絶縁膜の側面にサイドウォールを形成し、サイド
ウォールに一導電型不純物を導入することにある。
示す如く、全面にポリシリコンを堆積後エッチバックし
て層間絶縁膜の側面にサイドウォールを形成し、サイド
ウォールに一導電型不純物を導入することにある。
【００６５】本工程は本発明の特徴となる工程であり、
図７では全面にポリシリコンを2000Åの厚みに堆積後、
エッチバックする。これにより層間絶縁膜１６側面に沿
ってソース領域１５に達するサイドウォール１７が形成
される。
図７では全面にポリシリコンを2000Åの厚みに堆積後、
エッチバックする。これにより層間絶縁膜１６側面に沿
ってソース領域１５に達するサイドウォール１７が形成
される。
【００６６】図８では全面にＮＳＧ層１８を6000Å堆積
し、サイドウォール１７の上部が露出するまでエッチバ
ックし、ＮＳＧ層１８をマスクとして全面にソース領域
１５と同型不純物であるヒ素をイオン注入する。このと
きの不純物濃度は前記のソース領域１５形成時の不純物
濃度と同じとし、露出したサイドウォール１７の上部か
ら不純物が導入される。その後、サイドウォール１７中
に不純物を拡散して、ＮＳＧ層１８をウエットエッチン
グにより除去する。
し、サイドウォール１７の上部が露出するまでエッチバ
ックし、ＮＳＧ層１８をマスクとして全面にソース領域
１５と同型不純物であるヒ素をイオン注入する。このと
きの不純物濃度は前記のソース領域１５形成時の不純物
濃度と同じとし、露出したサイドウォール１７の上部か
ら不純物が導入される。その後、サイドウォール１７中
に不純物を拡散して、ＮＳＧ層１８をウエットエッチン
グにより除去する。
【００６７】これにより、ソース領域１５と同型の不純
物を含むサイドウォール１７が、ソース領域１５上に形
成される。
物を含むサイドウォール１７が、ソース領域１５上に形
成される。
【００６８】チャネル層４表面に形成されたソース領域
１５はその一部を層間絶縁膜１６およびゲート酸化膜１
１により覆われてしまうが、このサイドウォール１７を
ソース領域として活用できるために、後の工程で形成さ
れるソース電極との接触面積が増大し、コンタクト抵抗
を大幅に低減できる。
１５はその一部を層間絶縁膜１６およびゲート酸化膜１
１により覆われてしまうが、このサイドウォール１７を
ソース領域として活用できるために、後の工程で形成さ
れるソース電極との接触面積が増大し、コンタクト抵抗
を大幅に低減できる。
【００６９】本発明の第８の工程は、図９に示す如く、
全面にソース電極を形成することにある。
全面にソース電極を形成することにある。
【００７０】ＮＳＧ層１８を除去後、バリアメタル層１
９ａであるチタンナイトライドを成膜し、タングステン
１９ｂをＣＶＤ法により堆積する。その後アルミニウム
１９ｃをスパッタしてソース電極１９とする。バリアメ
タル層１９ａおよびタングステン１９ｂを成膜すること
により、層間絶縁膜１６によるステップカバレジの影響
を抑え、ボイドの発生が低減できる。さらにストレスマ
イグレーションも抑制できるので、アルミニウム配線の
断線を防げる。
９ａであるチタンナイトライドを成膜し、タングステン
１９ｂをＣＶＤ法により堆積する。その後アルミニウム
１９ｃをスパッタしてソース電極１９とする。バリアメ
タル層１９ａおよびタングステン１９ｂを成膜すること
により、層間絶縁膜１６によるステップカバレジの影響
を抑え、ボイドの発生が低減できる。さらにストレスマ
イグレーションも抑制できるので、アルミニウム配線の
断線を防げる。
【００７１】
【発明の効果】本発明の構造に依れば、第１に、層間絶
縁膜側面に設けたポリシリコンよりなるサイドウォール
がソース領域として活用できる。これにより、ソース電
極との接触面積が大幅に増加するため、コンタクト抵抗
を低減できる。
縁膜側面に設けたポリシリコンよりなるサイドウォール
がソース領域として活用できる。これにより、ソース電
極との接触面積が大幅に増加するため、コンタクト抵抗
を低減できる。
【００７２】つまりセル数を増やすなどしてセル密度の
増加により、半導体装置のオン抵抗を低減するのではな
く、セル自身のオン抵抗を低減することが可能となるも
ので、具体的には従来と同じデザインルールのトレンチ
型パワーＭＯＳＦＥＴに比べて、コンタクト抵抗を１／
３程度まで低減でき、オン抵抗の低減に大きく寄与でき
る。
増加により、半導体装置のオン抵抗を低減するのではな
く、セル自身のオン抵抗を低減することが可能となるも
ので、具体的には従来と同じデザインルールのトレンチ
型パワーＭＯＳＦＥＴに比べて、コンタクト抵抗を１／
３程度まで低減でき、オン抵抗の低減に大きく寄与でき
る。
【００７３】第２に層間絶縁膜の最上層に設けたイオン
ブロッキング効果の高い窒化膜により、ＢＰＳＧ層のプ
ロセス汚染および外部汚染を抑制できるので、ゲート−
ソース間のリーク電流を低減できる。
ブロッキング効果の高い窒化膜により、ＢＰＳＧ層のプ
ロセス汚染および外部汚染を抑制できるので、ゲート−
ソース間のリーク電流を低減できる。
【００７４】第３に金属配線にバリアメタル層とタング
ステンを用いることにより微細なセル間の金属配線層に
発生しやすいボイドを低減し、さらにストレスマイグレ
ーションも抑制できるので、アルミニウム配線の断線を
防げる。
ステンを用いることにより微細なセル間の金属配線層に
発生しやすいボイドを低減し、さらにストレスマイグレ
ーションも抑制できるので、アルミニウム配線の断線を
防げる。
【００７５】また、本発明の製造方法に依れば、ソース
領域として活用できるポリシリコンからなるサイドウォ
ールを形成でき、ソース電極との接触面積を大幅に増加
することができる。これによりコンタクト抵抗を低減で
きるので、セル自身のオン抵抗を低減できる絶縁ゲート
型半導体装置の製造方法を提供できる。
領域として活用できるポリシリコンからなるサイドウォ
ールを形成でき、ソース電極との接触面積を大幅に増加
することができる。これによりコンタクト抵抗を低減で
きるので、セル自身のオン抵抗を低減できる絶縁ゲート
型半導体装置の製造方法を提供できる。
【図１】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図２】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図３】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図４】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図５】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図６】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図７】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図８】本発明の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図９】本発明の絶縁ゲート型半導体装置およびその製
造方法を説明する断面図である。
造方法を説明する断面図である。
【図１０】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１１】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１２】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１３】従来の絶縁ゲート型半導体装置の製造方法を
説明する断面図である。
説明する断面図である。
【図１４】従来の絶縁ゲート型半導体装置およびその製
造方法を説明する断面図である。
造方法を説明する断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ６５８Ｊ ６５８Ｂ
Claims (10)
- 【請求項１】 ドレイン領域となる一導電型の半導体基
板と、該半導体基板表面に設けた逆導電型のチャネル層
と、該チャネル層を貫通し前記半導体基板まで到達する
トレンチと、該トレンチの表面に設けたゲート絶縁膜
と、前記トレンチに埋め込まれた半導体材料からなるゲ
ート電極と、前記チャネル層表面の前記トレンチに隣接
して設けた一導電型のソース領域と、少なくとも前記ゲ
ート電極上を覆う層間絶縁膜と全面を覆うソース電極と
を有する絶縁ゲート型半導体装置において、 前記絶縁膜側面に一導電型不純物の導入された半導体材
料からなるサイドウォールを設け前記ソース領域および
前記ソース電極とコンタクトさせることを特徴とする絶
縁ゲート型半導体装置。 - 【請求項２】 ドレイン領域となる一導電型の半導体基
板と、該半導体基板表面に設けた逆導電型のチャネル層
と、該チャネル層を貫通し前記半導体基板まで到達する
トレンチと、該トレンチの表面に設けたゲート絶縁膜
と、前記トレンチに埋め込まれた半導体材料からなるゲ
ート電極と、前記チャネル層表面の前記トレンチに隣接
して設けた一導電型のソース領域と、少なくとも前記ゲ
ート電極上を覆う第１の層間絶縁膜と、該第１の絶縁膜
上を覆う第２の層間絶縁膜と、前記第１および第２の層
間絶縁膜側面に沿って形成され、一導電型不純物が導入
された半導体材料からなるサイドウォールと、前記半導
体基板上を覆うソース電極とを具備することを特徴とす
る絶縁ゲート型半導体装置。 - 【請求項３】 前記サイドウォールは前記ソース領域上
に設けられることを特徴とする請求項１または請求項２
に記載の絶縁ゲート型半導体装置。 - 【請求項４】 前記第１の層間絶縁膜はシリケートグラ
ス層で、前記第２の層間絶縁膜は窒化膜であることを特
徴とする請求項２に記載の絶縁ゲート型半導体装置。 - 【請求項５】 前記ソース電極はバリアメタル層、タン
グステン、アルミニウムの３層からなることを特徴とす
る請求項２に記載の絶縁ゲート型半導体装置。 - 【請求項６】 一導電型の半導体基板表面に逆導電型の
チャネル層を形成する工程と、 前記チャネル層を貫通し前記半導体基板まで到達するト
レンチを形成する工程と、 該トレンチの少なくとも前記チャネル層上にゲート絶縁
膜を形成する工程と、 前記トレンチに埋設される半導体材料からなるゲート電
極を形成する工程と、 前記チャネル層表面に一導電型のソース領域を形成する
工程と、 少なくとも前記ゲート電極上に層間絶縁膜を形成する工
程と、 全面にポリシリコンを堆積後エッチバックして前記層間
絶縁膜の側面にサイドウォールを形成し、該サイドウォ
ールに一導電型不純物を導入する工程と、 全面にソース電極を形成する工程とを具備することを特
徴とする絶縁ゲート型半導体装置の製造方法。 - 【請求項７】 一導電型の半導体基板表面に逆導電型の
チャネル層を形成する工程と、 前記チャネル層を貫通し前記半導体基板まで到達するト
レンチを形成する工程と、 該トレンチの少なくとも前記チャネル層上にゲート絶縁
膜を形成する工程と、 前記トレンチに埋設される半導体材料からなるゲート電
極を形成する工程と、 前記チャネル層表面に一導電型のソース領域を形成する
工程と、 少なくとも前記ゲート電極上に第１の層間絶縁膜を形成
し、該第１の層間絶縁膜上に第２の層間絶縁膜を形成す
る工程と、 全面にポリシリコンを堆積後エッチバックして前記第１
および第２の層間絶縁膜の側面にサイドウォールを形成
し、該サイドウォールに一導電型不純物を導入する工程
と、 全面にソース電極を形成する工程とを具備することを特
徴とする絶縁ゲート型半導体装置の製造方法。 - 【請求項８】 前記サイドウォールは前記ソース領域表
面まで達して形成されることを特徴とする請求項７に記
載の絶縁ゲート型半導体装置の製造方法。 - 【請求項９】 前記第１の層間絶縁膜はシリケートグラ
ス層で、第２の層間絶縁膜は窒化膜で形成されることを
特徴とする請求項７に記載の絶縁ゲート型半導体装置の
製造方法。 - 【請求項１０】 前記ソース電極はバリアメタル層、タ
ングステン、アルミニウムの３層を積層して形成される
ことを特徴とする請求項７に記載の絶縁ゲート型半導体
装置の製造方法。
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