JP4003296B2 - 炭化珪素半導体装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、炭化珪素単結晶材料を使用して形成される炭化珪素半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
近年、電力用トランジスタとして炭化珪素単結晶材料を使用して作製されるパワーMOSFETが提案されており、特開平9−199724号公報にて、高耐圧及びオン抵抗の低減の図れる構造が提案されている。この構造を図6に示す。この図に示されるMOSFETは、チャネル形成面を[11−20]と平行にしており、単位セルが主表面から見ると六角形となる点、及びp型層3の上に不純物濃度の低いn型薄膜層8を形成してチャネルとしている点に特徴がある。
【0003】
パワーMOSFET等では、オン抵抗低減のため単位面積当たりのチャネル幅を大きくする様々な工夫がなされている。
具体的には、図6に示すMOSFETにおいては、構造上の工夫点としては、p型ベースコンタクト部6をコンタクトホール中央部に配置すると共に、その外側にn+ 型ソース領域を配置し、それを囲むように各内角が略同等な六角形状のチャネルを配置することで、単位面積当たりのチャネル幅を効果的に増加できるようにしている。
【0004】
プロセス上の工夫点としては、ゲート電極10とコンタクトホール端までの距離、p型ベースコンタクト部6の径、n+ 型ソースコンタクト部5の径を縮小することにより、単位面積当たりのチャネル幅の増大を図っている。
さらに、図6では、p型ベース領域3の上に不純物濃度の低いn型薄膜層8を形成しているため、トランジスタのオン時にはn型薄膜層8の全域をチャネルとして用い、さらなるオン抵抗低減が図られている。
【0005】
【発明が解決しようとする課題】
しかしながら、本発明者らのシミュレーション実験により、n型薄膜層8を形成したMOSFETは従来のn型薄膜層のないMOSFETに比べて、耐圧のp型ベースコンタクト抵抗率依存性が大きいことが判明した。これは、オフ時に、p型ベース領域3から伸びる空乏層とゲート酸化膜9を介してゲート電極10側から伸びる空乏層とがつながることでn型薄膜層8が完全空乏化された状態であり、バンドのエネルギー準位がp型ベース領域3に比べて下がっており、p型ベース領域3のコンタクト抵抗率が大きいと、オフ時にドレイン13に高電圧が印加された場合、p型ベース領域3の電位が上昇し、それに伴って、完全空乏化されているn型薄膜層8のバンドのエネルギー準位が引き下げられることによって、チャネルがオン状態となってn型薄膜層8を通じて電流が流れてしまうからである。
【0006】
図7に耐圧のp型ベースコンタクト抵抗率依存性の一例を示す。この図に示されるように、p型ベースコンタクト部6との接触(p型ベース領域3とのコンタクト)がショットキー接触であると、耐圧が0Vとなってしまうが、p型ベースコンタクト抵抗率が10-2Ω・cm2 以下になると耐圧がn型薄膜層8のない場合と同等となるのである。
【0007】
本発明は上記問題に鑑みて成され、p型層とのコンタクト抵抗率が10-2Ω・cm2 以下とできる電極構造を有する炭化珪素半導体装置及びその製造方法を提供することを目的とする。
【0008】
【課題を解決するための手段】
本発明者らは、p型ベースコンタクト抵抗率が10-2Ω・cm2 以下となるような電極構造及びその製造方法について検討を行った。
まず、図6のMOSFETにおいて、コンタクトホールを含むウェハ表面にAl/Ti膜を蒸着したのち、ウェットエッチングによりp型ベース領域3上にのみAl/Ti膜を残し、さらにn+ 型ソース領域5とオーミック接触となるNiを蒸着してから熱処理を施してコンタクト構造を形成した(特開平2−196421号公報参照)。
【0009】
その結果、ゲート電極10と他の電極(ここでは、ソース電極12を示す。以下ソース電極12という)とが短絡するという問題と、p型ベースコンタクト抵抗率が増大するという問題が発生することが判明した。これらの原因を追求すべく、以下の試作・検討を行った。
第1に、ゲート電極10とソース電極12とが短絡するという問題に対して、これらの間に配置される層間絶縁膜11の材料(酸化膜)と電極材料との反応性、及び工程の詳細調査を実施した。
【0010】
具体的には、酸化膜の上にAl/Ti、Al/Ni、Al、Ni等の電極材料を蒸着したあと熱処理(1000℃、10分:電極材料と炭化珪素とのオーミックコンタクトをとるための熱処理条件)を施し、その後の電極材料と酸化膜との界面の状態を調査した。
その結果、Al及びAlを含む電極材料を用いた試料では、酸化膜中に合金層が形成されており、深さが1.5μmに達するものもあった。一方、Niを用いた試料には合金層は見られなかった。このため、Alが酸化膜と接触していると熱処理時に合金層が形成され、短絡が発生すると考えられる。
【0011】
そして、製造工程について調査を行ったところ、Al/Ti膜を蒸着した後に実施されるウェットエッチングにおいて、コンタクトホールの端部にAl/Tiが残っていることが判明した。つまり、コンタクトホール等の凹凸のある試料にレジストを塗布した場合、凹部の端部でレジスト膜厚が他の部分よりも厚くなるため、p型ベース領域上に電極部を残す際の露光条件ではコンタクトホールの端部にレジストが残ってしまうのである。
【0012】
これらの事象をまとめると、ゲート電極10とソース電極12との短絡は、コンタクトホール端部に残ったAl/Tiと酸化膜との反応によって形成された合金層によってゲート電極10とソース電極12とが接続されてしまったり、合金層形成による応力で酸化膜にクラックが発生してゲート電極10とソース電極12とが接続してしまったりすることで生じるといえる。
【0013】
そこで、請求項1に記載の発明においては、Alを含む第1の電極層(22)は、層間絶縁膜(11)から離間した位置にのみ形成されていることを特徴としている。このように、Alを含む第1の電極層が、層間絶縁膜から離間した位置にのみ形成されていれば、Alと層間絶縁膜が反応することがないため、ゲート電極層(8)と第1の電極(12)との短絡を防止することができる。なお、半導体基板がp型である場合には、p型半導体との電気的接続のために第1の電極層としてAlを含むもので構成するため、このような場合に有効である。
【0014】
具体的には、請求項2に示すように、層間絶縁膜に形成されたコンタクトホールの側面に第1の電極層が接触しないようにすればよい。
【0015】
一方、第2に、p型ベースコンタクト抵抗率が増大するという問題に対して、p型ベース領域3とのコンタクトに用いられるAl/Ti電極の抵抗率(p型ベースコンタクト抵抗率)が、Al/Ti電極にn+ 型ソース領域5とオーミック接触となるNi電極をオーバラップさせる場合とさせない場合で変化するか比較した。なお、ここではAl/Ti電極にNi電極が一部でも接する場合をオーバラップさせた場合としている。その結果、Al/Ti電極とNi電極とをオーバラップさせた場合の方が、オーバラップさせない場合に比してp型ベースコンタクト抵抗率が増大した。
【0016】
従って、Al/Ti電極とNi電極とをオーバラップさせないようにすれば、p型ベースコンタクト抵抗率の増大を防止でき、p型ベース領域3の電極材料として上記コンタクト抵抗率を満足するものであればいずれの材料を使用してもよいといえる。
しかしながら、一部でもオーバラップすればコンタクト抵抗率が増大してしまうため、p型ベース領域3やn+ 型ソース領域5の電極材料のパターニング時におけるそれぞれのアライメントずれを考慮した設計としなければならず、セルサイズを増大させるという問題を発生させてしまうため、p型ベース領域3の電極材料にNiをオーバラップさせる場合において、コンタクト抵抗率の低減を図らなければならない。
【0017】
このため、p型ベース領域3の電極材料とn+ 型ソース領域5の電極材料であるNiとをオーバラップさせて、p型ベース領域3の電極材料におけるコンタクト抵抗率の特性について調査するという実験を行った。具体的には、p型ベース領域3の電極材料としてAl、Al/Ti、Tiを用いた。
その結果、Alの場合は、Niをオーバラップさせた場合にのみオーミック接触となり、その時のコンタクト抵抗率が10-3Ω・cm2 を示した。Al/Tiの場合は、Niをオーバラップさせない場合にのみオーミック接触となり、オーバラップさせた場合には非オーミック接触であった。Tiの場合は、Niのオーバラップの有無に関わらず、非オーミック接触であった。
【0018】
この結果より、Niをオーバラップさせる場合にはAlを用いれば、コンタクト抵抗率を低減できるといえる。そこで、請求項3に記載の発明においては、第1の電極層(22)はほぼAlのみで構成されており、このAlの上には少なくともNiを含む第2の電極層(23)が積層されていることを特徴としている。
【0019】
このように、第1の電極層をほぼAlのみで構成すれば、Alの上にNiを含む第2の電極層が積層されていても、コンタクト領域と第1の電極層とがオーミック接触となるようにでき、コンタクト抵抗を低減することができる。
請求項5に記載の発明は溝ゲート型の炭化珪素半導体装置において、請求項6に記載の発明はプレーナ型の炭化珪素半導体装置において、コンタクトホール(11a)を介して、ベース領域に接続される第1の電極層を備え、コンタクトホールの側面から離間した位置にのみ、第1の電極層が形成されるようにしている特徴としている。
【0020】
このように、ベース領域に接続される第1の電極層がコンタクトホールの側面から離間した位置にのみ形成されるようにすれば、ゲート電極と他の電極との短絡を防止できる。
請求項7に記載の発明においては、第1の電極層(22)はほぼAlのみで構成されており、この第1の電極層の上に第2の電極層(23)が積層されていることを特徴としている。
【0021】
このように、第1電極層をAlで構成することにより、ソース領域に接続されるNiよりなる第2の電極層と接触してもコンタクト抵抗率の増加を防ぐことができる。
なお、請求項8に示すように、ソース領域と半導体層の間におけるベース領域の表面に、炭化珪素よりなる第1導電型の薄膜層を備えた蓄積チャネルタイプの炭化珪素半導体装置に適用することもできる。
【0022】
具体的には、請求項9に示すように、ベース領域と、第1の電極層とのコンタクト抵抗率が10-2Ω・cm2以下となり、オン抵抗の低減と耐圧の維持を図ることができる。
請求項10に記載の発明においては、コンタクトホール(11a)を含む層間絶縁膜(11)上にレジスト膜(21)を成膜すると共に、該レジスト膜のうちコンタクト領域上の部分を開口させ、さらにレジスト膜上にAlを含む金属層を成膜したのちレジスト膜を除去することにより、レジスト膜上に成膜された金属層をリフトオフさせて、第1の電極層(22)を形成することを特徴としている。
【0023】
このように、リフトオフ法を用いることによって、コンタクト領域上にのみ第1の電極層を形成することができ、コンタクトホールの端部には第1の電極層が形成されないようにできる。これにより、ゲート電極層と他の電極層との短絡を防止することができる。
請求項11に記載の発明においては、第1の電極層を形成する工程では、第1の電極層をほぼAlのみで形成し、その後に、第1の電極層と接するNiを含む第2の電極層を少なくともコンタクトホール内に形成する工程を行うことを特徴としている。
【0024】
このように、第1の電極層をほぼAlのみで形成すれば、Niを含む第2の電極層と第1の電極層とが接していてもコンタクト抵抗が増加することはない。
具体的には、請求項12に示すように、溝ゲート型の炭化珪素半導体装置や、請求項13に示すように、プレーナ型の炭化珪素半導体装置に適用することができる。
なお、請求項14に示すように、ソース領域と半導体層の間におけるベース領域の表面に第1導電型の半導体薄膜層が形成された蓄積チャネルタイプのものに適用してもよい。
【0025】
なお、上記した括弧内の符号は、後述する実施形態記載の具体的手段との対応関係を示すものである。
【0026】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
図1に本実施形態にかかわる炭化珪素半導体装置としてnチャネルタイプの溝ゲート型MOSFET(以下、縦型パワーMOSFETという)を示す。以下、この図に基づいてMOSFETの構造について説明する。
【0027】
低抵抗なn+ 型半導体基板1には、六方晶炭化珪素が用いられている。このn+ 型半導体基板1上には、高抵抗半導体層としてのn- 型エピタキシャル層(以下、n- 型エピ層という)2とp型ベース領域を構成するp型層(以下、p型ベース領域という)3が順次積層されている。このように、n+ 型半導体基板1とn+ 型エピ層2とp型ベース領域3とから単結晶炭化珪素よりなる半導体基板4が構成されており、その上面を略(0001−)カーボン面としている。
【0028】
p型ベース領域3の表層部の所定領域には、n+ 型ソース領域5が形成されている。さらに、p型ベース領域3の表層部の所定領域には、低抵抗なp型領域6が形成されている。また、n+ 型ソース領域5の所定領域に溝7が形成され、この溝7はn+ 型ソース領域5とp型ベース領域3とを貫通しn- 型エピ層2に達している。溝7は、半導体基板4の表面に略垂直な側面7aおよび半導体基板4に平行な底面7bを有している。そして、この溝7の側面7aによって、図6に示すMOSFETと同様に、溝の側面の各内角が略等しい六角形形状を構成している。
【0029】
溝7の側面7aにおけるn+ 型ソース領域5とp型ベース領域3とn- 型エピ層2の表面には、n型半導体薄膜層8が延設されている。n型半導体薄膜層8は、厚さがおよそ1000〜5000Å程度となっている。n型半導体薄膜8の不純物濃度は、n+ 型半導体基板1およびn+ 型ソース領域5の不純物濃度よりも低くなっている。
【0030】
さらに、溝7内でのn型半導体薄膜層8の表面と溝7の底面7bには、ゲート絶縁膜9が形成されている。溝7内におけるゲート絶縁膜9の内側には、ゲート電極層10が充填されている。ゲート電極層10は層間絶縁膜11にて覆われている。層間絶縁膜11に形成されたコンタクトホール11aを介して、n+ 型ソース領域5の表面とp型領域6の表面にはソース電極層12が形成されている。
【0031】
このソース電極12は、p型領域6と接続された第1の電極層としてのAl膜22とn+ 型ソース領域5と接続された第2の電極層としてのNi膜23とを有している。Al膜22は、コンタクトホール11aの内壁から所定間隔離間した位置に形成されており、層間絶縁膜11と接しないようになっている。Ni膜23は、Al膜22とオーバラップする(接する)ように形成されており、層間絶縁膜11と接するようになっている。
【0032】
n+ 型半導体基板1の表面(半導体基板4の裏面)には、第3の電極層としてのドレイン電極層13が形成されている。
次に、図1に示す縦型パワーMOSFETの製造工程を図2〜図5に基づいて説明する。
〔図2(a)に示す工程〕
まず、主表面が略(0001−)カーボン面であるn+ 型半導体基板1を用意する。この半導体基板1の表面にn- 型エピ層2をエピタキシャル成長させ、さらにn- 型エピ層2畳にp型ベース領域3をエピタキシャル成長させる。
【0033】
このようにして、n+ 型半導体基板1とn- 型エピ層2とp型ベース領域3とからなる半導体基板4が形成される。
〔図2(b)に示す工程〕
次に、p型ベース領域3の表層部の所定領域に、n+ 型ソース領域5を例えば窒素のイオン注入により形成する。さらに、p型ベース領域3の表層部の物の所定領域にp型領域6を例えばアルミニウムのイオン注入により形成する。
【0034】
〔図2(c)に示す工程〕
ドライエッチング法(RIE法)により、n+ 型ソース領域5及びp型ベース領域3を共に貫通してn- 型エピ層2に達する溝7を形成する。このとき、溝7の側面7aが[11−20]方向に延びるように溝7を形成する。
〔図3(a)に示す工程〕
エピタキシャル成長法により溝7の内壁(側面7a及び底面7b)を含めた半導体基板4の上面にn型半導体薄膜層8を形成する。つまり、溝7の内壁におけるn+ 型ソース領域5、p型ベース領域3及びn- 型エピ層2の表面に延びるn型半導体薄膜層8を形成する。このとき、溝側面7aのn型半導体薄膜層8の不純物濃度は、n+ 型半導体基板1及びn+ 型ソース領域5の不純物濃度より低く設定する。
【0035】
〔図3(b)に示す工程〕
熱酸化により半導体基板4及びn型半導体薄膜層8の表面と溝7の底面7bにゲート酸化膜9を形成する。このとき、ゲート酸化膜9は溝側面7aで薄く、基板表面及び溝側面7bで厚くなり、基板4の表面上及び溝底面7b上にエピタキシャル成長で形成されたn型半導体薄膜層8が酸化膜になる。これは六方晶炭化珪素の酸化速度が(0001−)カーボン面で最も早く(0001−)カーボン面に垂直な面に比べて約5倍であるからである。このようにして、エピ成長によるn型半導体薄膜層8のうち半導体基板4の表面及び溝底面7bの半導体薄膜層8が熱酸化して溝側面7aにのみ半導体薄膜層8が残ることとなる。
【0036】
〔図3(c)に示す工程〕
溝7内を含む、半導体基板4の上面にポリシリコン膜を成膜したのち、このポリシリコン膜をゲート酸化(絶縁)膜9の内側にのみ残し、ゲート電極層10を形成する。
〔図4(a)に示す工程〕
ゲート電極層10の上面に層間絶縁膜11を形成する。そして、層間絶縁膜11の所定領域を開口させて、n+ 型ソース領域5及びp型領域6と連通するコンタクトホール11aを形成する。
【0037】
〔図4(b)に示す工程〕
フォトレジスト法を用いて、コンタクトホール11a内を含む半導体基板4の上面全面にレジスト膜21を成膜したのち、p型領域6の上におけるレジスト膜21を除去して、p型領域6と連通する開口部21aをパターニングする。
〔図4(c)に示す工程〕
次に、開口部21aを含むレジスト膜21の上面に厚さ0.1μm程度のAl膜22を蒸着する。これにより、p型領域6の上にAl膜22が配置された状態となる。
【0038】
〔図5(a)に示す工程〕
そして、レジスト膜21を除去する。これにより、Al膜22のうちレジスト膜21の上に成膜されていた部分はリフトオフされ、p型領域6の上に形成されていたもののみが残る。
このように、リフトオフ法によってAl膜22のうちp型領域6の上に形成されていた部分以外を除去しているため、層間絶縁膜11に形成されたコンタクトホールの端部にAl膜22が残ることはない。これにより、後工程に行う熱処理工程(図5(c)参照)においても、Al膜22と層間絶縁膜11とが反応することなく、ゲート電極層10とソース電極12との短絡等の発生を防止することができる。
【0039】
〔図5(b)に示す工程〕
半導体基板4を150℃程度に加熱した状態で、Al膜22を含む半導体基板4の上面全面に厚さ0.5μm程度のNi膜23を蒸着する。このとき、Al膜22とNi膜23とがオーバラップするように、つまり接触するように形成されるが、上述した検討に示すように、AlとNiとがオーバラップしていてもAlはp型半導体とオーミック接触することができるため、Al膜22はp型領域6とオーミック接触することになる。これにより、Al膜22とp型領域6とのコンタクト抵抗の増加を防止することができる。
【0040】
〔図5(c)に示す工程〕
コンタクトホール内にのみNi膜23が残るようにパターニングしたのち、1000℃程度による熱処理を施す。これにより、Al膜22及びNi膜23におけるAlやNiがそれぞれp型領域6やn+ 型ソース領域5に拡散し、オーミック電極となる。
【0041】
なお、Ni膜23のパターニングは、熱処理の前に行わなくても、熱処理によってセルフアラインで層間絶縁膜11上のNi膜23は除去されるが、除去されたNi膜23が後工程のゴミとして問題になる可能性があるので、上述のように熱処理前にパターニングすることが好ましい。
なお、この後、コンタクトホール内を含む半導体基板4の上面全面にAl膜24を蒸着したのち、このAl膜24をパターニングして、ソース電極12やゲート電極層10と接続されるゲート電極(図示せず)を形成し、さらに半導体基板4の裏面にドレイン電極13を形成して、図1に示す縦型パワーMOSFETが完成する。
【0042】
このように、リフトオフ法によってAl膜22を除去するようにしているため、層間絶縁膜11に形成されたコンタクトホールの端部にAl膜22が残らないようにでき、Al膜22が層間絶縁膜11と反応することによるゲート電極層8とソース電極10との短絡等の発生を防止することができる。
また、p型領域6との接続をAl膜22で行っているため、Ni膜23とオーバラップさせてもp型領域6とのオーミック接触を確保することができる。これにより、p型領域6とのコンタクト抵抗を低減することができる。
【0043】
なお、上記実施形態においては、溝ゲート型のMOSFETを例に挙げて、n+ 型ソース領域5とp型領域6とのコンタクト抵抗の低減を図ったが、これに限らず層間絶縁膜に形成されたコンタクトホールを介してp型半導体におけるコンタクト領域とオーミックコンタクトが必要な場合すべてに応用することができる。例えば、プレーナ型のMOSFETにおいて、コンタクトホールを通じてn+ 型ソース領域及びp型ベース領域との電気的接続を行う際に適用することができる。
【0044】
また、上記実施形態ではp型ベース領域3とのコンタクト用にp型領域6を形成しているが、p型ベース領域3のみでもよい。
【図面の簡単な説明】
【図1】本発明にかかわる縦型パワーMOSFETの断面図である。
【図2】図1に示す縦型パワーMOSFETの製造工程を示す図である。
【図3】図2に続く縦型パワーMOSFETの製造工程を示す図である。
【図4】図3に続く縦型パワーMOSFETの製造工程を示す図である。
【図5】図4に続く縦型パワーMOSFETの製造工程を示す図である。
【図6】従来における縦型パワーMOSFETを説明するための図である。
【図7】耐圧とコンタクト抵抗率との関係を示す図である。
【符号の説明】
1…n+ 型半導体基板、2…n- 型エピ層、3…p型ベース領域、
4…半導体基板、5…n+ 型ソース領域、6…p型領域、7…溝、
8…n型半導体薄膜層、9…ゲート絶縁膜、10…ゲート電極、
11…層間絶縁膜、12…ソース電極、13…ドレイン電極、
21…レジスト膜、22…Al膜、23…Ni膜。
Claims (14)
- 炭化珪素からなり、所定位置にp型半導体からなるコンタクト領域(6)が形成された半導体基板(1)と、
前記半導体基板の上にゲート絶縁膜(9)を介して形成されたゲート電極層(10)と、
前記ゲート電極層を覆うように形成されていると共に、前記コンタクト領域に連通するコンタクトホール(11a)を備えたシリコン酸化膜よりなる層間絶縁膜(11)と、
前記コンタクト領域とオーミック接触となるAlを含む第1の電極層(22)と、を有する炭化珪素半導体装置において、前記第1の電極層は、前記層間絶縁膜から離間した位置にのみ形成されていることを特徴とする炭化珪素半導体装置。 - 前記第1の電極層は、前記コンタクトホールの側面に接触しないように形成されていることを特徴とする請求項1に記載の炭化珪素半導体装置。
- 前記第1の電極層はAlを含む電極材料で構成されており、このAlを含む電極材料の上にはNiを含む第2の電極層が積層されていることを特徴とする請求項1または2に記載の炭化珪素半導体装置。
- 前記第1の電極層はAlを含む電極材料で構成されており、前記コンタクトホール内における前記コンタクト領域と隣接するn型半導体表面上、及び前記第1の電極層上には、Niを含む第2の電極層が積層されていることを特徴とする請求項1または2に記載の炭化珪素半導体装置。
- 低抵抗な第1導電型の基板(1)の表面側に、高抵抗な第1導電型の半導体層(2)と、
第2導電型のベース領域(3)とが順次に積層された単結晶炭化珪素よりなる半導体基板(4)と、
前記ベース領域の所定領域に形成された第1導電型のソース領域(5)と、
前記ベース領域と前記ソース領域を共に貫通し、前記半導体層に達する溝(7)と、
前記溝の内壁に形成されたゲート絶縁膜(9)と、
前記溝内における前記ゲート絶縁膜の内側に形成されたゲート電極層(10)と、
前記ゲート電極層上に形成され、前記ベース領域及び前記ソース領域に連通するコンタクトホール(11a)を備えた層間絶縁膜(11)と、
前記コンタクトホールを介して、前記ベース領域に接続されたAlを含む第1の電極層(22)と、
前記コンタクトホールを介して、少なくとも前記ソース領域に接続されたNiを含む第2の電極層(23)と、
前記半導体基板の裏面に形成された第3の電極層(13)とを備え、前記コンタクトホールの側面から離間した位置にのみ、前記第1の電極層が形成されていることを特徴とする炭化珪素半導体装置。 - 主表面及び主表面の反対側である裏面を有し、炭化珪素よりなる第1導電型の半導体基板と、
前記半導体基板の主表面上に形成され、前記半導体基板よりも高抵抗な炭化珪素よりなる第1導電型の半導体層と、
前記半導体層の表層部の所定領域に形成され、所定深さを有する第2導電型のp型のベース領域と、
前記ベース領域の表層部の所定領域に形成され、該ベース領域の深さよりも浅い第1導電型のソース領域と、
前記ソース領域と前記半導体層の間における前記ベース領域の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極層と、
前記ゲート電極層を覆うように形成され、所定位置にコンタクトホールが形成された層間絶縁膜と、
前記コンタクトホールを介して、前記ベース領域に接続されたAlを含む第1の電極層と、
前記コンタクトホールを介して、少なくとも前記ソース領域に接続されたNiを含む第2の電極層と、
前記半導体基板の裏面に形成された第3の電極層とを備え、前記コンタクトホールの側面から離間した位置にのみ、前記第1の電極層が形成されていることを特徴とする炭化珪素半導体装置。 - 前記第1の電極層上には、前記第2の電極層が積層されていることを特徴とする請求項5又は6に記載の炭化珪素半導体装置。
- 前記ソース領域と前記半導体層の間における前記ベース領域の表面に、炭化珪素よりなる第1導電型の半導体薄膜層(8)が備えられていることを特徴とする請求項5乃至7のいずれか1つに記載の炭化珪素半導体装置。
- 前記ベース領域と、前記第1の電極層とのコンタクト抵抗率が10-2Ω・cm2以下であることを特徴とする請求項5乃至7のいずれか1つに記載の炭化珪素半導体装置。
- 炭化珪素からなり、所定位置にコンタクト領域(6)が備えられた半導体基板(4)と、
前記半導体基板上にゲート絶縁膜(9)を介して形成されたゲート電極層(10)と、
前記ゲート電極層を覆うように形成され、所定位置にコンタクトホール(11a)が形成された層間絶縁膜(11)と、
前記コンタクトホールを介して前記コンタクト領域と接続されるAlを含む第1の電極層(22)とを備えた半導体装置の製造方法であって、前記ゲート電極層を含む、前記半導体基板上に前記層間絶縁膜を形成する工程と、
前記層間絶縁膜の所定領域をエッチングして前記コンタクトホールを形成する工程と、
前記コンタクトホールを含む前記層間絶縁膜上に、レジスト膜(21)を成膜すると共に、該レジスト膜のうち前記コンタクト領域上の部分を開口させる工程と、
前記開口させた部分を含む前記レジスト膜上に、Alを含む金属層を成膜したのち前記レジスト膜を除去して、前記レジスト膜上に成膜された金属層をリフトオフさせて、前記第1の電極層を形成する工程と、
前記半導体基板及び前記第1の電極層を900℃以上で熱処理をする工程と、を含むことを特徴とする炭化珪素半導体装置の製造方法。 - 前記第1の電極層を形成する工程の後に、Niを含む第2の電極層(23)を少なくとも前記コンタクトホール内に形成する工程を含むことを特徴とする請求項10に記載の炭化珪素半導体装置の製造方法。
- 低抵抗な第1導電型の基板(1)の上に、高抵抗な第1導電型の半導体層(2)と、第2導電型のベース領域(3)とを順次に積層することで炭化珪素よりなる半導体基板(4)を形成する工程と、
前記ベース領域の所定領域に第1導電型のソース領域(5)を形成する工程と、
前記ベース領域と前記ソース領域を共に貫通し、前記半導体層に達する溝(7)を形成する工程と、
前記溝の内壁において、少なくとも前記ソース領域と前記半導体層の間における前記ベース領域の上に、ゲート絶縁膜(9)を形成する工程と、
前記溝内における前記ゲート絶縁膜の内側にゲート電極層(10)を形成する工程と、
前記ゲート電極層を含む前記半導体基板上に層間絶縁膜(11)を形成する工程と、
前記層間絶縁膜の所定領域をエッチングしてコンタクトホール(11a)を形成する工程と、
前記コンタクトホールを含む前記層間絶縁膜上にレジスト膜(21)を成膜すると共に、該レジスト膜のうち、前記ベース領域の表面の部分を開口させる工程と、
前記開口させた部分を含む前記レジスト膜上に、Alを含む金属層を成膜したのち、前記レジスト膜を除去して、前記レジスト膜上に成膜された前記Alを含む金属層をリフトオフさせて、第1の電極層(22)を形成する工程と、
前記半導体基板および前記第1の電極層を900℃以上で熱処理をする工程と、を含むことを特徴とする炭化珪素半導体装置の製造方法。 - 低抵抗な第1導電型の半導体基板上に、この半導体基板よりも高抵抗な炭化珪素よりなる第1導電型の半導体層を形成する工程と、
前記半導体層の表層部の所定領域に、第2導電型のベース領域を形成する工程と、
前記ベース領域の表層部の所定領域に、前記ベース領域よりも浅い第1導電型のソース領域を形成する工程と、
少なくとも前記ソース領域と前記半導体層の間における前記ベース領域の上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極層を形成する工程と、
前記ゲート電極層を含む前記半導体層の表層部に層間絶縁膜を形成する工程と、
前記層間絶縁膜の所定領域をエッチングしてコンタクトホールを形成する工程と、
前記コンタクトホールを含む前記層間絶縁膜上にレジスト膜を成膜すると共に、該レジスト膜のうち、前記ベース領域の表面の部分を開口させる工程と、
前記開口させた部分を含む前記レジスト膜上に、Alを含む金属層を成膜したのち、前記レジスト膜を除去して、前記レジスト膜上に成膜された前記Alを含む金属層をリフトオフさせて、第1の電極層を形成する工程と、
前記半導体基板および前記第1の電極層を900℃以上で熱処理をする工程と、を含むことを特徴とする炭化珪素半導体装置の製造方法。 - 前記ソース領域と前記半導体層の間における前記ベース領域の表面には、第1導電型の半導体薄膜層(8)が形成されていることを特徴とする請求項12又は13に記載の炭化珪素半導体装置の製造方法。
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