KR102026543B1 - 전자 회로 - Google Patents

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Abstract

수직 트렌치 MOSFET의 수직 감지 소자가 개시된다. 본 발명의 일 실시예에 따르면, 전자 회로는 적어도 하나의 증폭기의 전류를 스위칭하도록 구성된 수직 트렌치 금속 산화물 반도체 전계 효과 트랜지스터와, MOSFET의 드레인-소스 전류의 표시를 제공하도록 구성된 전류 감지 전계 효과 트랜지스터를 포함한다. 전류 감지 FET의 전류 감지 비율은 적어도 15000이고 29000보다 클 수 있다.

Description

전자 회로{ELECTRONIC CIRCUIT}
관련 응용 기술
본 출원은 시비브(Shibib) 및 장(Zhang)에 의해 "전하 평형 분할 게이트 트렌치 기술에서 고 비율 전류 감지 MOSFET 구조"라는 명칭으로 2014 년 8 월 19 일자 출원된 미국 가특허 출원 제 62/039,335 호에 대해 우선권을 주장하며, 이 출원은 본 명세서에 전체로서 인용된다.
본 출원은 공동 출원 중이며 공동 소유자인 Bobde 등의 "하이브리드 스플릿 게이트 반도체(Hybrid Split Gate Semiconductor)"라는 명칭의 2012 년 4 월 20 일자 출원된 미국 특허 출원 제 13/460,567 호와 관련되며, 이 출원은 본 명세서에 전체로서 인용된다.
발명의 분야
본 발명의 실시예는 집적 회로 설계 및 제조 분야에 관한 것이다. 특히, 본 발명의 실시예는 수직 트렌치 MOSFET의 수직 감지 디바이스용 시스템 및 방법에 관한 것이다.
전원 공급 장치(power supply)의 전류를 측정하는 것은 현대의 전원 공급 장치의 설계 및 구현에 있어서 중요한 고려 사항이다. 전류 감지 기능은 무엇보다도 오류 감지 및/또는 보호, 전류 모드 제어 전압 조정 및 전류 제어와 같은 용도에 사용할 수 있다. 수년 동안, 예를 들어 이산 저항기, 인쇄 회로 기판의 트레이스(trace)에 고유한 저항의 사용, 집적 회로 리드 프레임에 고유한 저항의 사용, 인덕터의 사용, 코일, 트랜스포머 및 홀 효과 센서를 포함하는 자기 감지 디바이스 및 전력 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 드레인-소스 저항 사용 등을 포함하여 전원 공급 장치의 전류를 측정하는 데 다양한 시스템이 사용되어 왔다.
전원 공급 장치에서 전류를 측정하는 선도적인 시스템 중 하나는 "감지 FET(sense-FET)"로 알려지거나 지칭되는 전용 전계 효과 트랜지스터(FET)를 사용한다. 일반적으로, 감지 FET는 본원에서 "메인 FET(main-FET)"로 지칭되는 메인 전력 FET와는 별개의 소형 FET이다. 일반적으로, 감지 FET는 메인 FET에서의 전류에 대응하는 전압을 생성하도록 구성된다. "전류 감지 비율"(CSR: current sense ratio)은 감지 FET 구현예의 성능 지수(a figure of merit)이다. 전류 감지 비율은 메인 FET의 전류의 감지 FET의 전류에 대한 비율, 예를 들어, Imain/Isense이다. 일반적으로 보다 높은 전류 감지 비율이 바람직하므로 전류 감지의 범위는 메인 FET의 전류의 수십 배 이상 확대된다. 그러나 CSR를 증가시키는 것은 예를 들어 감지 FET 구조와 메인 FET 구조 간의 복잡한 상호작용으로 인한 과제를 발생시킨다.
감지 FET 기술의 설계 및 구현에 대한 종래의 접근법은, SGCB(Split Gate Charge Balanced) 트렌치 MOSFET에 적용할 수 없다는 것이 판명되었다. 스플릿 게이트 디바이스(split gate device)는 상이한 전압을 갖는 트렌치 내에 다수의 폴리실리콘 층을 포함하며, 적절한 전하 균형을 이루기 위한 특별한 구조 및 레이아웃을 갖는다. 예를 들어, 트렌치는 전하 균형을 이루기 위해 일정한 거리만큼 이격되어 있으며, 또한 디바이스 내의 임의의 능동 접합부(active body junction)는 전하 균형을 설정하는 폴리실리콘 차폐물에 의해 적절하게 둘러싸여야 한다.
따라서, 수직 트렌치 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 수직 감지 디바이스 용 시스템 및 방법이 필요하다. 메인 FET에 필수적인 수직 트렌치 MOSFET의 수직 감지 디바이스를 위한 시스템 및 방법에 대한 추가적인 필요성이 존재한다. 메인 FET에서 전하 밸런스를 보존하는 감지 FET와 메인 FET 사이의 절연 영역을 포함하는 수직 트렌치 MOSFET 내의 전류 감지 MOSFET을 위한 시스템 및 방법이 더 필요하다. 또한, 메인 FET의 온도 및/또는 게이트 전압을 감지하기 위한 감지 다이오드가 필요하다. 나아가 집적 회로 설계, 제조 및 테스트를 위한 기존의 시스템 및 방법과 호환 가능하고 보완적인 수직 트렌치 MOSFET의 수직 감지 디바이스를 위한 시스템 및 방법에 대한 필요성이 존재한다. 본 발명의 실시예는 이러한 이점을 제공한다.
본 발명의 일 실시예에 따르면, 전자 회로는 적어도 하나의 증폭기의 전류를 제어하도록 구성된 수직 트렌치 금속 산화물 반도체 전계 효과 트랜지스터와, MOSFET의 드레인-소스 전류의 표시를 제공하도록 구성된 전류 감지 전계 효과 트랜지스터를 포함한다. 일부 실시예에서, 전류 감지 FET의 전류 감지 비율은 적어도 15000이고, 29000보다 클 수 있다.
본 발명의 또 다른 실시예에 따르면, 전력 반도체 디바이스는 메인 수직 트렌치 금속 산화물 반도체 전계 효과 트랜지스터(메인 MOSFET)를 포함한다. 메인 MOSFET은 복수의 평행한 메인 트렌치를 포함하며, 메인 트렌치는 메인 MOSFET의 게이트에 연결된 제 1 전극 및 메인 트렌치들 사이의 복수의 메인 메사(mesa)를 포함하며, 메인 메사는 메인 소스 및 메인 MOSFET의 본체를 포함한다. 전력 반도체 디바이스는 또한 전류 감지 전계 효과 트랜지스터(감지 FET)를 포함한다. 감지 FET는 복수의 감지 FET 트렌치를 포함하며, 각각의 감지 FET 트렌치는 메인 트렌치들 중 하나의 일부 및 소스 FET 트렌치들 사이의 복수의 소스 FET 메사를 포함하며, 소스 FET 메사는 메인 MOSFET의 메인 소스와 전기적으로 절연된 감지 FET 소스를 포함한다.
본 발명의 다른 실시예에 따르면, 반도체 디바이스는 메인 FET 소스 영역을 포함하는 메인 FET 및 메인 FET의 드레인 소스 전류에 대응하는 전압을 생성하도록 구성된 전류 감지 FET(감지 FET)를 포함한다. 감지 FET의 게이트 및 드레인은 메인 FET의 게이트 및 드레인에 연결된다. 감지 FET는 감지 FET 소스 영역을 메인 FET 소스 영역으로부터 절연시키도록 구성된 제 1 수평 차원으로 형성된 복수의 제 1 트렌치를 포함한다. 각각의 트렌치는 수직 방향으로 번갈아 다수의 도체 층과 유전체 층을 포함한다. 반도체 디바이스는 감지 FET 소스 영역과 메인 FET 소스 영역 사이에 위치하고 감지 FET 소스 영역을 메인 FET 소스 영역으로부터 절연시도록 구성된 수직 수평 차원(perpendicular horizontal dimension)으로 적어도 하나의 제 2 트렌치 및 버퍼 영역을 더 포함하고, 버퍼 영역은 감지 FET 소스 영역과 메인 FET 소스 영역을 분리한다.
본 발명의 또 다른 실시예에 따르면, 전력 반도체 디바이스는 드레인 소스 전류를 제어하도록 구성된 수직 트렌치 메인 MOSFET(메인 FET(main-FET))과, 드레인 소스 전류에 대응하는 전압을 생성하도록 구성된 수직 트렌치 전류 감지 FET(sense-FET), 및 메인 FET를 감지 FET로부터 절연시키도록 구성된 절연 트렌치를 포함한다. 절연 트렌치는 메인 FET의 복수의 트렌치에 대해 소정의 각도로 형성되고 이와 교차한다.
본 발명에 따른 또 다른 실시예에서, 전력 반도체 디바이스는 기판과, 기판에 형성되고, 드레인 소스 전류를 제어하도록 구성된 스플릿 게이트 수직 트렌치 메인 MOSFET(메인 FET)을 포함한다. 메인 FET는 복수의 메인 FET 소스 영역을 서로 결합하고 복수의 메인 FET 소스 단자에 결합하도록 구성되며 기판의 표면 상에 배치된 메인 FET 소스 금속을 포함한다. 전력 반도체 디바이스는 또한 기판 내에 형성되고 드레인 소스 전류에 대응하는 전압을 생성하도록 구성된 수직 트렌치 전류 감지 FET(sense-FET)를 포함한다. 감지 FET는 메인 FET 소스 금속에 의해 적어도 삼면으로 둘러싸여 있다. 기판은 에피택셜 성장된 물질을 포함할 수 있다.
본 발명에 따른 또 다른 실시예에서, 전력 반도체 디바이스는 기판과, 기판 내에 형성되며 드레인 소스 전류를 제어하도록 구성된 스플릿 게이트 수직 트렌치 메인 MOSFET(메인 FET)을 포함한다. 전력 반도체 디바이스는 또한 기판 내에 형성되고 드레인 소스 전류에 대응하는 전압을 생성하도록 구성된 수직 트렌치 전류 감지 FET(sense-FET)를 포함한다. 감지 FET와 메인 FET는 공통 게이트 및 드레인 단자를 포함한다. 감지 FET는 메인 FET를 형성하는 트렌치의 부분들을 포함할 수 있다. 기판은 에피택셜 성장된 물질을 포함할 수 있다.
첨부된 도면은 본 명세서에 포함되어 본 명세서의 일부를 형성하며, 본 발명의 실시예를 도시하고 설명과 함께 본 발명의 원리를 설명하는 역할을 한다. 달리 언급되지 않는 한, 도면은 축척대로 그려지지 않는다.
도 1a는 본 발명의 실시예에 따른 전력 반도체 디바이스의 예시적인 MOSFET의 평면도를 도시한다.
도 1b는 본 발명의 실시예에 따른, 전력 반도체 디바이스에 대한 예시적인 개략도를 도시한다.
도 2는 본 발명의 실시예에 따른 전력 반도체 디바이스의 일부의 예시적인 확대 평면도를 도시한다.
도 3은 본 발명의 실시예에 따른 전력 반도체 디바이스의 일부의 예시적인 단면도를 도시한다.
도 4는 본 발명의 실시예에 따른 전력 반도체 디바이스의 일부의 예시적인 단면도를 도시한다.
도 5는 본 발명의 실시예에 따라 구성된 프로토 타입 디바이스에 대해 획득된 실험 측정치의 그래프를 도시한다.
도 6은 본 발명의 실시예에 따라 수직 트렌치 MOSFET에서 전류 감지 MOSFET을 구성하기위한 예시적인 프로세스 흐름을 도시한다.
도 7a는 본 발명의 실시예에 따른, 전력 반도체 디바이스 내의 예시적인 감지 다이오드의 평면도를 도시한다.
도 7b는 본 발명의 실시예에 따른, 전력 반도체 디바이스에 대한 예시적인 개략도를 도시한다.
도 8은 본 발명의 실시예에 따른 전력 반도체 디바이스의 일부의 예시적인 단면도를 도시한다.
도 9는 본 발명의 실시예에 따른 예시적인 감지 다이오드의 예시적인 특성을 게이트 전압의 함수로서 도시한다.
도 10a는 본 발명의 실시예에 따른, 전력 반도체 디바이스의 예시적인 전류 감지 MOSFET(sense-FET) 및 예시적인 감지 다이오드의 평면도를 도시한다.
도 10b는 본 발명의 실시예에 따른, 전력 반도체 디바이스에 대한 예시적인 개략도를 도시한다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 본 발명은 이들 실시예와 관련하여 설명될 것이지만, 본 발명을 이들 실시예로 제한하려는 것은 아니라는 것을 이해해야 한다. 반대로, 본 발명은 첨부된 청구범위에 의해 정의된 기술의 사상 및 범위 내에 포함될 수 있는 대안, 수정 및 등가물을 포함한다. 또한, 본 발명에 대한 다음의 상세한 설명에서, 본 발명의 철저한 이해를 제공하기 위해 다수의 특정 세부사항이 설명된다. 그러나, 본 발명이 이러한 특정 세부사항들 없이 실시될 수 있다는 것은 당업자에 의해 이해될 수 있을 것이다. 다른 경우에, 공지된 방법들, 절차들, 구성 요소들 및 회로들은 본 발명의 여러 측면들을 불필요하게 모호하게 하지 않기 위해 상세하게 설명되지 않았다.
표기법 및 용어
도면은 축척대로 그려진 것이 아니며, 구조체의 일부뿐만 아니라 이들 구조체를 형성하는 다양한 층이 도면에 도시될 수 있다. 또한, 제조 프로세스 및 동작은 본 명세서에서 논의된 프로세스 및 동작과 함께 수행될 수 있으며, 즉, 여기에 도시되고 기술된 동작들 사이에 및/또는 후에 다수의 프로세스 동작들이 존재할 수 있다. 중요하게도, 본 발명에 따른 실시예들은 그러한 실시예를 현저히 교란시키는 것이 아니라면 이러한 다른(가령 종래의) 프로세스 및 동작과 관련하여 구현될 수 있다. 일반적으로, 본 발명에 따른 실시예들은 주변 프로세스 및 동작에 중대한 영향을 미치지 않으면서 종래 프로세스의 일부를 대체 및/또는 보충할 수 있다.
"MOSFET"이라는 용어는 일반적으로 많은 현대의 MOSFET이 비금속 게이트 및/또는 비산화물 게이트 절연체를 포함하므로, 절연 게이트 전계 효과 트랜지스터(IGFET)와 동의어로 이해된다. 본 명세서에서 사용되는 "MOSFET"이라는 용어는 반드시 금속 게이트 및/또는 산화물 게이트 절연체를 포함하는 FET를 암시하거나 이를 요구하지는 않는다. 오히려, "MOSFET"이라는 용어는 일반적으로 MOSFET으로 알려져 있거나 MOSFET이라고 지칭되는 디바이스를 포함한다.
본 명세서에서 사용된, 문자 "n"은 n-형 도펀트를 나타내고, 문자 "p"는 p-형 도펀트를 나타낸다. 더하기 기호 "+"또는 빼기 기호 "-"는 각각 상대적으로 높거나 상대적으로 낮은 농도의 그러한 도펀트를 나타내는 데 사용된다.
용어 "채널"은 본 명세서에서 허용된 방식으로 사용된다. 즉, 전류는 채널의 FET 내에서 소스 연결부로부터 드레인 연결부로 이동합니다. 채널은 n 형 또는 p 형 반도체 재료 중 하나로 구성될 수 있고, 따라서 FET는 n 채널 또는 p 채널 디바이스로 지정됩니다. 일부 수치는 n 채널 디바이스, 보다 구체적으로는 n 채널 수직 MOSFET의 맥락에서 논의되나, 본 발명에 따른 실시예들이 이에 제한되지 않는다. 즉, 여기에 설명된 특징들은 p 채널 디바이스에서 이용될 수 있다. n 채널 디바이스에 대한 논의는 대응하는 n 타입 도펀트 및 재료에 대해 p 타입 도펀트 및 재로 대체함으로써 p 채널 디바이스에 쉽게 매핑될 수 있으며, 그 반대도 마찬가지이다.
"트렌치(trench)"라는 용어는 반도체 기술 분야에서 2개의 서로 다른, 그러나 관련된 의미를 획득했다. 일반적으로, 에칭과 같은 공정을 언급할 때, 트렌치라는 용어는 재료, 예컨대 구멍(hole) 또는 도랑(ditch)의 공극(void)을 의미하거나 지칭하는데 사용된다. 일반적으로 이러한 구멍의 길이는 너비 또는 깊이보다 훨씬 크다. 그러나, 반도체 구조물 또는 디바이스를 언급할 때, 용어 "트렌치"는 기판의 메인 표면 아래에 배치되고, 기판과 상이한 복잡한 조성을 갖는 고체 수직 정렬 구조체(a solid vertically-aligned structure)를 의미하거나 이를 지칭하는데 사용되며, 일반적으로 전계 효과 트랜지스터(FET)의 채널에 인접한다. 상기 구조는, 예를 들어, FET의 게이트를 포함한다. 따라서, 트렌치 반도체 디바이스는 일반적으로 트렌치가 아닌 메사 구조체와 2개의 인접한 구조적 "트렌치"의 일부분, 예컨대 절반을 포함한다.
일반적으로 "트렌치"로 지칭되는 반도체 구조가 트렌치를 에칭한 다음 트렌치를 채움으로써 형성될 수 있지만, 본 명세서에서 본 발명의 실시예에 대한 구조적인 용어의 사용은 이러한 프로세스를 의미하지 않으며, 이러한 프로세스로 제한되지 않는다.
수직 트렌치 MOSFET의 수직 감지 소자
전하 균형 분할 게이트 수직 트렌치 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)는 일반적으로 고농도로 도핑된 기판의 상부에서 성장되는 하나 이상의 에피택셜 층으로 연장되는 트렌치를 포함한다. 트렌치는 산화물 및 폴리실리콘으로 이루어진 수 개의 층을 포함할 수 있을 정도로 충분히 깊게, 전형적으로는 수 마이크로미터로 에칭된다. 트렌치 바닥에 가장 가까운 폴리실리콘("폴리 1")의 하부 층은 일반적으로 소스 전위에 연결되며, 주어진 고장 전압(breakdown voltage)에 대해서 바람직한 낮은 "온(on)" 저항을 발생시키는 전하 균형 상태를 설정하는 핵심적 부분이다. 폴리실리콘("폴리 2")의 상부 층은 일반적으로 디바이스의 게이트로서 사용된다. 두 층 모두 트렌치 내부에 있으며, 상이한 두께의 유전체 층(예를 들어 이산화 규소)에 의해 에피택셜 영역으로부터 분리되어 있다.
본 발명의 실시예에 따르면, 상대적으로 작은 감지 FET가 "메인 FET"로 알려진 비교적 큰 스플릿 게이트 MOSFET의 상부 바디에 근접하여 설치된다. 감지 FET는 감지 FET에서 전류를 전달할 수 있어야 하는데, 이러한 전류는 메인 FET를 통과하는 전류의 작은 부분이다. 예를 들어, 감지 FET는 큰 전류 감지 비율(CSR: current sense ratio)을 갖는 것으로 특성화되어야 한다.
일반적으로, 전류 감지 비율(CSR)은 소자의 기하학적 구조 및 온도의 특성(property)일 수 있다. 예를 들어, 감지 FET와 메인 FET의 일부분 사이의 온도차는 동작 중에 CSR을 유해하게 변경시킬 수 있다.
본 발명의 실시예들에 따르면, 감지 FET는 감지 FET가 다이의 고온을 감지할 수 있는 메인 FET의 영역에 위치될 수 있다. 감지 FET는 메인 FET의 부분에 의해 적어도 삼면에서 둘러싸일 수 있다. 본 발명의 실시예에 따르면, 예를 들어 공통의 감지 FET 소스를 공유하는 다수의 감지 FET가 메인 FET 전체에서 복수의 위치에 배치될 수 있다. 이러한 다수의 위치는 예를 들어 큰 다이를 가로지르는 열 분포(thermal distribution)에 대응하는 전류 감지를 개선할 수 있다.
도 1a는 본 발명의 실시예에 따른 전력 반도체 디바이스(100)의 예시적인 전류 감지 MOSFET(sense-FET)(160)의 평면도를 도시한다. 전력 반도체 디바이스(100)의 주요 기능은, 예를 들어, 전력 MOSFET을 통과하는 드레인 소스 전류를 제어하는 전력 MOSFET으로서 기능하는 것이다. 전력 반도체 디바이스(100)는 넓은 면적의 메인 FET(150)를 포함한다. 예를 들어, 메인 FET(150)는 게이트 및 차폐 전극을 포함하는 다수의 트렌치를 포함하고, 소스 및 바디 영역을 포함하는 트렌치에 개재된(in-between) 메사(mesas)를 포함한다. 메인 FET(150)는 게이트 단자(140)(예컨대 본드 패드(bond pad))에 연결된 게이트를 포함한다. 메인 FET(150)는 메인 FET 소스 단자(130)에 연결된 소스를 포함한다. 메인 FET(150)의 드레인은 도 1a의 평면 외부(예를 들면 아래)에 있다.
전력 반도체 디바이스(100)는 본 발명의 실시예에 따라 메인 FET(150)의 영역 내에 형성된 감지 FET(160)를 포함한다. 메인 FET(150)의 다이 면적은 감지 FET(160)의 다이 면적보다 매우 크다는 것을 알 수 있다. 감지 FET(160)의 게이트 및 드레인은 메인 FET(150)의 게이트 및 드레인과 공통이며, 예를 들면 평행하다. 감지 FET(160)의 소스는 감지 소스 단자(110), 예를 들어 본드 패드(bond pad)에 연결된다. 감지 FET는 메인 FET(150)의 전류에 대응하는 전압을 출력한다. 노드 켈빈(Kelvin)은 일부 실시예에서 전력 반도체 디바이스(100)의 다이에서의 사용을 위해 단자(120)에 연결될 수 있다. 전압 켈빈은 추가로 또는 대안적으로, 과전류 보호를 위해 예를 들면, 메인 FET(150)를 턴 오프시키기 위해, 전력 반도체 디바이스(100)의 다이상의 회로(도시되지 않음)에 의해 사용될 수 있다.
도 1b는 본 발명의 실시예에 따른 전력 반도체 디바이스(100)에 대한 예시적인 개략도를 나타낸다.
도 2는 본 발명의 실시예에 따라, 감지 FET(160) 주위의 및 이를 포함하는 전력 반도체 디바이스(100)의 일부의 예시적인 확대 평면도를 도시한다. 전력 반도체 디바이스(100)는 도 2에 수평적으로 도시된 복수의 메인 트렌치(210)를 포함한다. 메인 트렌치(210)의 대부분은 메인 FET(150)에 의해 사용된다.
본 발명의 실시예에 따라 전력 반도체 디바이스(100)는 4개의 절연 트렌치(221, 222, 223 및 224)를 포함한다. 절연 트렌치(221-224)는 본 발명의 일 실시예에 따라 메인 FET(150)로부터 감지 FET(160)를 절연시키기 위한 절연 구조물의 그룹의 일부이다. 절연 트렌치(221-224)는 본 발명의 실시예에 따라 메인 트렌치(210)에 수직이다. 감지 FET(160)는 감지 FET 소스(230)를 포함한다. 감지 FET 소스(230)는 2개의 절연 트렌치, 즉, 절연 트렌치(222 및 223), 및 2 개의 메인 트렌치(210), 즉, 메인 트렌치(210A 및 210B)의 일부분에 의해 경계가 형성된다. 감지 FET 소스(230)를 덮는 것 및 연결하는 것은 감지 FET 소스 금속(240)이다. 감지 FET 소스 금속(240)은 절연 트렌치(222 및 224)를 덮는다. 감지 FET 소스 금속(240)은 감지 소스 예를 들어, 일부 실시예에서, 감지 소스 단자(110)(도 1a)에 연결하기 위해 도 2의 상부로부터 확장된다. 본 발명의 다른 실시예에 따르면, 메인 FET(150)의 소스는 예를 들어 도 2의 평면 외부에서 다른 방식으로 결합될 수 있다. 이러한 경우에, 표면 절연 영역(250)은 본 발명의 실시예들에 따라 감지 FET(160)(도 1)의 둘레에 정사각형 고리(square annulus)를 형성할 것이다.
표면 절연 영역(250)은 본 발명의 실시예에 따라 감지 FET(160)의 외부에 형성된다. 도 2의 예시적인 실시예에서, 표면 절연 영역(250)은 일반적으로 "U"자형이다. 절연 트렌치(221 및 222) 사이, 절연 트렌치(223 및 224) 사이 및 메인 트렌치(210B 및 210C) 사이에 표면 절연 영역(250)이 형성된다. 일반적으로, 다수의 메인 트렌치(220)의 부분들은 전하 평형을 유지하기 위해 감지 FET(160)를 메인 FET(150)로부터 절연시키는데 사용되어야 한다. 표면 절연 영역(250)의 메사 내의 P-형 물질은 부유 상태로 남는다. 표면 절연 영역(250)의 표면은 절연체, 예를 들어, 보로포스포실리케이트 글래스(BPSG: borophosphosilicate glass)로 덮일 수 있다.
표면 절연 영역(250)의 외부, 예를 들어, 도 2의 도면에서 좌측, 우측 및 하부 표면 절연 영역(250)은 메인 FET(150)의 영역이다. 예를 들어, 메인 트렌치(210) 사이의 메사 내의 p-형 물질은 메인 FET 소스 단자(130)(도 1)에 연결되고, 이러한 영역은 메인 FET 소스 금속(도시되지 않음)으로 덮인다.
도 3은 본 발명의 실시예에 따른 전력 반도체 디바이스(100)의 일부의 예시적인 단면도를 도시한다. 도 3은 도 2의 단면(AA)에 대응한다. 도 3의 도면은 예컨대 감지 FET(160)(도 1a)의 활성 영역을 절단하는 메인 트렌치(210)(도 2) 사이의 메사를 따라 취해진 것이다. 전력 반도체 디바이스(100)는 N+ 기판(도시되지 않음) 상에 형성된 에피택셜 층(310)(예컨대 N")을 포함한다. 금속 드레인 콘택트(도시되지 않음)은 일반적으로 기판의 하부에 형성된다. 절연 트렌치(221, 222, 223, 224)는 에피택셜 층(310)에 형성된다. 도시된 바와 같이, 절연 트렌치(221, 222, 223 및 224)는 메인 트렌치(210)에 수직이다. 그러나, 절연 트렌치(221-224)와 메인 트렌치(210) 사이의 매우 다양한 각도(예, 40도 내지 90 도)는 본 발명에 따른 실시예에 잘 적용된다.
메인 트렌치(210)는 도 3의 평면 상부 및 하부에 존재한다. 절연 트렌치(221-224)는 드레인-PN 접합부보다 깊어야 하고, 메인 트렌치(210)와 거의 동일한 깊이를 가질 수 있다. 이러한 깊이는 감지 FET(160)의 소스와 메인 FET(150)의 소스 사이의 물리적 배리어를 설정한다. 따라서, 본 발명의 실시예에 따르면, 바디 임플란트(body implant)가 마스크없이 수행될 수 있으며, 이에 따라 제조 공정이 보다 비용 효율적이 된다.
각각의 트렌치(221-224) 내에는 산화물(예컨대 이산화 규소)로 분리된 2개의 폴리실리콘 전극, 폴리 1(350) 및 폴리 2(340)가 존재한다. 상부 전극인 폴리 2(340)는 게이트 단자에 결합되고, 하부 전극인 폴리 1(350)은 소스 단자에 결합된다. 전력 반도체 디바이스(100)는 전형적으로는 에피택셜 층(310)의 표면 아래의 일정 깊이에 예를 들면, P+ 도핑과 같은 바디 임플란트(330)를 추가로 포함한다. 절연 트렌치(221 및 222) 사이 및 절연 트렌치들(223 및 224) 사이의 주입 영역(360)이 감지 FET의 바디 영역(370)과 메인 FET(380)의 전기적으로 분리된 바디 영역 사이에 버퍼 영역을 형성하도록 플로팅 상태를 유지하고, 이에 따라, 2개의 바디 영역(370 및 380)을 분리시키는 최소 거리 내에서 2개의 FET의 전기적 절연을 향상시킨다.
절연 트렌치(221 및 222) 사이 및 절연 트렌치(223 및 224) 사이의 영역은 표면 절연 영역(250)의 일부이다(도 2). 표면 절연 영역(250)은 예컨대 BPSG(320)인 절연체로 덮인다. BPSG(320) 아래에 저온 산화물(LTO)로 이루어진 층(312)이 일반적으로 존재한다. BPSG(320)는 감지 FET 소스 금속(240)과 메인 FET 소스 금속을 서로 그리고 플로팅 바디 임플란트(360)로부터 절연한다.
감지 FET 소스 금속(240)은 감지 FET의 소스(도시되지 않음) 및 감지 FET 바디(37)를 전력 반도체 디바이스(100)의 감지 FET 소스 단자(예, 감지 FET 소스 단자(110)(도 1a))에 연결한다.
도 4는 본 발명의 실시예에 따라, 전력 반도체 디바이스(100)의 일부의 예시적인 단면도를 나타낸다. 도 4는 도 2의 단면(BB)에 대응한다. 도 4의 도면은 메인 트렌치(210)에 수직인 감지 FET(160)(도 1a)의 활성 영역을 통과하여 취해진다. 예를 들어 표면 절연 영역(250) 및 BPSG(320)아래의 수 개의 메인 트렌치 영역(210)의 일부는 절연 트렌치(440)로서 사용된다. 상부 전극인 폴리 2(340)는 게이트 전극에 결합되고 하부 전극인 폴리 1(350)은 메인 FET의 소스에 결합된다. 상이한 메인 트렌치(210)의 일부분이 트렌치(430)로서 사용되어 감지 FET(160)를 형성한다. 도 4는 명확성을 위해 감지 FET(160)의 일부로서 2개의 트렌치만을 도시하고 있다. 감지 FET(160) 내에는 전형적으로 더 많은 트렌치(430)가 존재할 수 있다.
전형적으로 감지 FET(160)는 에피택셜 층(310)의 상부 또는 그 부근의 N+ 임플란트인 감지 FET 소스(410)를 포함한다. 감지 FET(160)는 또한, 감지 FET 소스 바디 콘택트(240)을 포함한다. 나아가, 감지 FET 소스 금속 연장부를 감지 FET 소스 콘택트(예컨대 도 1a의 감지 FET 소스 콘택트)로 라우팅하는데 사용되는 감지 FET 소스 금속 연장부(450)가 도 4에 도시되어 있다.
도 5는 본 발명의 실시예에 따라 구성된 프로토타입 디바이스에 대해 획득된 실험 측정치의 그래프(500)를 나타낸다. 그래프(500)는 전류 감지 비율(CSR), 예를 들어, 2암페어에서 50 암페어(세로축)까지의 Imain으로 알려진 메인 FET의 드레인-소스 전류 범위(Ids)에 걸친 왼쪽 가로축상에서의 Imain/Isense의 비율을 나타낸다. 이 비율은 적어도 2.99 x 104(예를 들어, 2암페어)일 수 있고, 3.1 x 104(예를 들어, 50암페어)만큼 높을 수도 있다. 그에 반해, 현재 시점에 출원인에게 공지된 종래 기술에 따라 가장 높게 요구되는 CSR은 약 1.2 × 103이다.
도 5의 그래프(500)는 또한 우측 가로축상에서 전체 메인 전류 범위에 걸친 퍼센티지 불일치를 나타낸다. 불일치는 Imain/Isense의 비율의 정확성을 설명한다. 불일치는 매우 작아서, 예를 들면 2 내지 50 암페어의 범위에 +/- 0.33 퍼센트의 범위 내이다. 따라서 프로토타입은 메인 FET의 Ids를 매우 정확하게 나타낸다.
본 발명의 실시예에 따르면, 수직 트렌치 MOSFET 내의 전류 감지 MOSFET은 그 자체로 대응하는 수직 트렌치 MOSFET을 제조하는 데 필요한 공정 단계 및 마스크 층과 비교하여 추가되는 공정 단계 또는 추가적인 마스크 층 없이 형성될 수 있다. 예를 들어, 도 2의 절연 트렌치, 예컨대 도 2의 절연 트렌치(221-224)는 도 2의 메인 트렌치(210)를 형성하는 것과 동일한 공정 단계 및 마스크를 이용하여 형성될 수 있다. 예를 들어, 트렌치 마스크 및 금속화 마스크는 본 발명 및 종래 기술에 따른 실시예들 간에 상이할 것이다. 본 발명의 실시예에 따르면, 예를 들어, 메인 트렌치(210)(도 2)인 FET 트렌치 및 예를 들어, 절연 트렌치(221-224)(도 2)인 수직 트렌치를 형성하기 위한 단일 마스크가 신규하고 고유하다. 그러나, 마스크의 프로세스 및 수는 동일할 수 있다.
도 6은 본 발명의 실시예에 따라 수직 트렌치 MOSFET(예를 들어 도 1a의 전력 반도체 디바이스(100))에 전류 감지 MOSFET을 구성하기 위한 예시적인 프로세스 흐름(600)을 나타낸다. 단계(605)에서, 하드 마스크를 사용하여 다수의 트렌치가 예컨대 통상적으로 수 마이크로미터(㎛)의 깊이로 에칭된다. 트렌치는 예를 들어 메인 트렌치(210)(도 2)인 메인 트렌치 및 예를 들어 메인 트렌치에 대해 소정 각도로 형성된 절연 트렌치(221-224)인 절연 트렌치를 포함한다. 메인 트렌치 및 절연 트렌치는 거의 동일한 깊이로 에칭될 수 있지만, 반드시 그래야 하는 것은 아니다.
다른 실시예에서, (동일한 공정 단계에서) 두 개의 트렌치가 에칭될 때, 수직 트렌치가 메인 트렌치보다 다소 더 깊어지도록 수직 트렌치가 메인 트렌치(210)보다 약간 넓게 만들어진다.
단계(610)에서, 열 산화물이 성장한 후 트렌치 내부에 증착된 산화물이 성장한다. 단계(615)에서, 도 3의 폴리 1(350)과 같은 제 1 폴리실리콘이 트렌치 내부에 증착된다. 제 1 폴리실리콘은 고농도의 인으로 도핑될 수 있다. 단계(620)에서, 제 1 폴리실리콘은 전형적으로 1 마이크로미터 정도의 바람직한 깊이로 리세스된다. 단계(625)에서, 제 2 산화 층이 제 1 폴리실리콘 상부 및 그 위에 성장 또는 증착된다. 단계(630)에서, 선택적 산화물 에칭이 수행되어 게이트 산화물이 성장되는 활성 영역을 에칭한다.
단계(635)에서, 도 3의 폴리 2(340)와 같은 제 2 폴리실리콘이 증착된다. 단계(640)에서, 제 2 폴리실리콘이 활성 영역에서 리세스되어 증착된 산화물 층이 충진 및 에치 백 프로세스에 의해 트렌치의 상부를 채울 수 있게 한다. 바디와 소스 임플란트는 연속적으로 삽입되어야 한다. 단계(645)에서, 콘택트가 실리콘(제 1 폴리실리콘 및 제 2 폴리실리콘)으로 에칭되기 전에 실리콘 질화물 및 도핑된 산화물로 이루어진 층이 표면을 덮기 위해 사용된다.
단계(650)에서 금속층이 증착되고 에칭되어 게이트 및 소스 콘택트를 형성한다. 본 발명에 따른 실시예의 소스 금속 패턴은 예를 들어, 새로운 감지 FET의 개별 감지 소스를 수용하기 위해 종래의 수직 MOSFET과 다르다는 것을 알 수 있다. 또한, 감지 FET 주위의 절연 영역에는 소스 메탈이 존재하지 않는다.
단계(655)에서, 산화물 및 질화물로 이루어진 패시베이션 층이 금속화물(metallization) 위에 증착되고 에칭된다. 단계(660)에서, 금속층이 증착되어 후면 드레인 콘택트를 형성한다.
본 발명의 실시예에 따르면, 감지 다이오드는 "메인 FET"로 알려진 비교적 큰 스플릿 게이트 MOSFET의 상부 바디에 근접하게 형성될 수 있다. 그러한 감지 다이오드는 일부 실시예에서, 메인 FET의 온도를 나타내는 데 사용될 수 있다. 메인 FET의 온도는 예를 들어 과온 상태(over-temperature condition)에 반응하여 디바이스를 셧다운하는 것 등의 다양한 목적으로 사용될 수 있다. 감지 다이오드는 또한 일부 실시예에서 메인 FET의 게이트 전압을 측정하는 데 사용될 수 있다. 메인 FET의 게이트 전압이 예를 들어 드라이버 MOS("DrMOS") 디바이스와 같은 패키지화된 고기능 디바이스에서 노출되지 않는 경우, 메인 FET의 게이트 전압을 측정하는 것이 바람직할 수 있다.
도 7a는 본 발명의 실시예에 따른 전력 반도체 디바이스(700) 내의 예시적인 감지 다이오드(720)의 평면도를 도시한다. 전력 반도체 디바이스(700)의 주요 기능은, 예를 들어 전력 MOSFET을 통과하는 드레인 소스 전류를 제어하기 위한 전력 MOSFET으로서 기능하는 것이다. 전력 반도체 디바이스(700)는 넓은 면적의 메인 FET(750)를 포함한다. 예를 들어, 메인 FET(150)는 게이트 및 차폐 전극을 포함하는 다수의 트렌치와, 소스 및 바디 영역을 포함하는 트렌치에 개재된 메사를 포함한다. 메인 FET(750)는 게이트 단자(740)(예컨대, 본드 패드)에 연결된 게이트를 포함한다. 메인 FET(750)는 메인 FET 소스 단자(730)에 연결된 소스를 포함한다. MOSFET(750)의 드레인은 도 7a의 평면 외부, 예를 들면 아래에 있다. 메인 FET(750), 메인 소스(730) 및 게이트(740)의 기능 및 구조는 도 1a에 도시된 디바이스(100)의 상응하는 구조와 일반적으로 동일하다.
전력 반도체 디바이스(100)는 본 발명의 실시예에 따라 메인 FET(750)의 영역 내에 형성된 감지 다이오드(720)를 포함한다. 메인 FET(750)의 다이 면적은 감지 다이오드(720)의 다이 면적보다 훨씬 더 크다. 감지 다이오드(720)의 캐소드 단자는 도 7a의 평면 외부의 메인 FET(750)의 드레인 단자와 공통이다. 감지 다이오드(720)의 애노드 단자는 애노드 단자(710)(예를 들어 본드 패드)에 연결된다.
도 7b는 본 발명의 실시예에 따른 전력 반도체 디바이스(700)에 대한 예시적인 개략도를 나타낸다.
감지 다이오드(720)는 도 1a, 2, 3 및 4의 감지 FET(160)와 구조적으로 매우 유사하다는 것을 이해해야 한다. 감지 다이오드(720)를 절연시키는 절연 트렌치는 감지 FET(160)를 절연시키는 절연 트렌치와 대등하다. 감지 FET(160)와 감지 다이오드(720) 사이의 현저한 차이는 감지 다이오드(720)가 소스 임플란트(410) 및 소스-바디 콘택트(420)(도 4)를 갖지 않을 수 있고, 트렌치 내의 두 개의 폴리 층이 다르게 연결된다는 점이다.
도 8은 본 발명의 실시예에 따른 전력 반도체 디바이스(700)의 일부의 예시적인 단면도를 도시한다. 도 8은 도 4의 단면도에 전체적으로 대등하다. 도 8의 도면은 메인 FET(750)의 메인 트렌치에 수직인 감지 다이오드(720)(도 7a)의 활성 영역을 통과하도록 취해진다. 몇몇 메인 트렌치의 일부, 예를 들어 표면 절연 영역 및 BPSG(825) 아래의 메인 트렌치가 절연 트렌치(840)로서 이용된다. 상부 전극인 폴리 2(842)는 게이트 전극에 결합되고, 하부 전극인 폴리 1(841)은 메인 FET의 소스에 결합된다. 다른 메인 트렌치의 일부분은 트렌치(830)로서 사용되어 감지 다이오드(820)를 형성한다. 도 8은 명료성을 위해 감지 다이오드(720)의 일부로서 2개의 트렌치만을 도시하고 있다는 점을 이해해야 한다. 통상적으로는 감지 다이오드(720) 내에 더 많은 트렌치(830)가 존재할 것이다.
감지 다이오드(720)는 감지 다이오드 애노드(870)를 포함한다. 선택적으로, 감지 다이오드(720)는 MOSFET, 예를 들어 도 4의 감지 FET 소스-바디 콘택트(420)의 소스-바디 콘택트과 유사한 감지 다이오드 애노드 콘택트(851)를 포함할 수 있다. 예를 들어, 도 7a의 감지 FET 애노드 콘택트(710)와 같은 감지 FET 소스 콘택트에 감지 FET 소스 금속 연장부를 라우팅하는 데 사용되는 감지 FET 소스 금속 연장부(850)가 도 8에 도시되어 있다.
본 발명의 실시예에 따르면, 감지 다이오드(720)는 디바이스의 온도, 예컨대 메인 FET(750)의 온도를 감지하고 및/또는 게이트(740)의 전압을 표시하는데 사용될 수 있다.
온도를 측정하기 위해, 본 발명의 실시예에 따르면, 제 1 필드 플레이트인 폴리 1(841)은 메인 FET(750)(또는 존재하는 경우에 감지 FET)의 소스와 구별되는 별도의 단자를 갖는 감지 다이오드(720)의 애노드에 전기적으로 연결되어야 한다. 제 2 필드 플레이트인 폴리 2(842)는 게이트 구조를 사용하고, (메인 FET(750)의 게이트 단자(740)가 아닌) 애노드에 전기적으로 연결되어야 한다. 다이오드의 캐소드 측은 메인 FET(750)(및 존재한다면 감지 FET)의 드레인에 공통이다. 이 실시예에서, 다이오드는 메인 FET(750)의 게이트 전압에 의해 영향을 받지 않으며, 온도 감지를 위한 온도의 함수로서 교정될 수 있는 양호한 다이오드 특성을 나타낸다. 따라서, 수직 트렌치 MOSFET 내의 수직 MOS 다이오드의 이러한 신규한 구조는 잘 알려진 방법을 통해 디바이스의 온도를 감지하는 데 사용될 수 있다.
본 발명의 실시예에 따라, 게이트 전압을 나타내기 위해, 제 2 필드 플레이트인 폴리 2(842)가 메인 FET(750)의 게이트 단자에 전기적으로 연결되어야 한다. 이 실시예에서, 감지 다이오드(720)의 특성은 게이트 전압의 함수로서 변한다. 예를 들어, 감지 다이오드(720)의 전류-전압 관계(relation)는 제 2 필드 플레이트인 폴리 2(842)가 게이트 단자에 전기적으로 결합되는 경우 게이트 단자 전압에 의존한다. 이 실시예에서, 감지 다이오드(720) 전류-전압 특성은 게이트 전압에 주어진 전류에서 감지 다이오드(720) 전압을 교정함으로써 주어진 온도에서 게이트 전압을 나타내는 데 사용될 수 있다. 이것은 예를 들어 드라이버-MOS("DrMOS") 패키지의 경우처럼 외부에 노출된 게이트 단자가 없는 경우에 유용할 수 있다. 아래의 도 9는 게이트 전압의 결정을 용이하게 하기 위해, 게이트 전압의 함수로서 감지 다이오드(720)의 예시적인 특성을 나타낸다.
도 9는 본 발명의 실시예에 따른, 예시적인 감지 다이오드(720)의 예시적인 특성(900)을 게이트 전압의 함수로서 나타낸다. 특성(900)은 다이오드 전류 및 애노드 전압에 기초하여 게이트 전압을 결정하는데 사용될 수 있다. 감지 다이오드(720)의 전류-전압 특성의 변조는 도 8에 도시된 바와 같이 본 실시예에서 제 2 필드 플레이트인 폴리 2(842)에 인가된 게이트 전압에 의존하는 것으로 보여진다. Vgs=0 볼트일 때, 채널은 오프이고, 감지 다이오드(720)가 "순수 다이오드 모드"에서 동작하고 있다. Vgs가 증가함에 따라, 감지 다이오드(720)는 기생 MOSFET에 의해 변조된다. 예를 들어, Vgs = 5V일 때, 채널은 켜져 있고 채널 전류는 특성을 지배한다. 이러한 동작 모드에서 감지 다이오드(720)는 다이오드를 통해 흐르는 전류, 예를 들어 1pa의 드레인-소스 전류를 다음의 표 1에 따라 교정함으로써 기본적으로 "게이트 전압을 검출”할 수 있다.
Figure 112017026409294-pct00001
본 발명에 따른 실시예는 도 1a의 감지 FET(160)와 같은 감지 FET 및 도 7a의 감지 다이오드(720)와 같은 감지 다이오드 모두의 형성 및 사용에 매우 적합하다는 것을 이해해야 한다.
도 10a는 본 발명의 실시예에 따라, 전력 반도체 디바이스(1000)의 예시적인 전류 감지 MOSFET(sense-FET)(160) 및 예시적인 감지 다이오드(720)를 도시한다. 전력 반도체 디바이스(1000)의 주요 기능은, 예를 들어, 전력 MOSFET을 통한 드레인 소스 전류를 제어하기 위한 전력 MOSFET으로서 기능하는 것이다. 전력 반도체 디바이스(1000)는 넓은 면적의 메인 FET(1050)를 포함한다. 예를 들어, 메인 FET(1050)는 게이트 및 차폐 전극을 포함하는 수많은 트렌치를 포함하고, 소스 및 바디 영역을 포함하는 트렌치에 개재된 메사(mesas)를 포함한다. 메인 FET(1050)는 게이트 단자(140)(예를 들어 본드 패드)에 연결된 게이트를 포함한다. 메인 FET(1050)는 메인 FET 소스 단자(130)에 결합된 소스를 포함한다. MOSFET(1050)의 드레인은 도 1a의 평면의 외부, 예를 들면, 아래에 존재한다.
전력 반도체 디바이스(1000)는 본 발명의 실시예에 따라 메인 FET(1050)의 영역 내에 형성된 감지 FET(160)를 포함한다. 메인 FET(1050)의 다이 면적은 감지 FET(160)의 다이 면적보다 훨씬 더 크다는 것을 알 수 있다. 감지 FET(160)의 게이트 및 드레인은 메인 FET(1050)의 게이트 및 드레인과 공통이며, 예를 들면 평행하다. 감지 FET(160)의 소스는 감지 소스 단자(110)(예를 들어 본드 패드)에 결합된다. 감지 FET는 메인 FET(1050)의 전류에 대응하는 전압을 출력한다. 노드 켈빈(Kelvin)은 일부 실시예에서, 전력 반도체 디바이스(100)의 다이에서 사용하기 위해 단자(120)에 연결될 수 있다. 또한, 전압 켈빈은 예를 들어 과전류 보호를 위해 메인 FET(1050)를 턴 오프하도록 전력 반도체 디바이스(1000)의 다이상의 회로(도시되지 않음)에 의해 사용될 수 있다.
전력 반도체 디바이스(1000)는 본 발명의 실시예에 따라 메인 FET(1050)의 영역 내에 형성된 감지 다이오드(720)를 더 포함한다. 메인 FET(1050)의 다이 면적은 감지 다이오드(720)의 다이 면적보다 매우 크다. 감지 다이오드(720)의 캐소드는 메인 FET(1050)의 드레인과 공통이다. 감지 다이오드 다이오드(720)는 애노드 단자(예컨대 본드 패드(710))에 결합된다. 감지 다이오드(720)는 전술한 바와 같이 디바이스 및/또는 게이트 전압의 온도를 측정하는데 사용될 수 있다. 적어도 2 개의 감지 다이오드를 포함하는 전력 MOSFET 디바이스가 구상되며, 본 발명의 범위 내에서 고려된다. 예를 들어, 다수의 감지 다이오드가 MOSFET의 서로 다른 영역에서 온도를 측정하도록 구성될 수 있다. 다른 실시예에서, 적어도 하나의 감지 다이오드가 온도를 측정하도록 구성된 하나 이상의 감지 다이오드와 관련하여 게이트 전압을 나타내도록 구성될 수 있다.
유사하게, 적어도 2개의 감지 FET들을 포함하는 전력 MOSFET 디바이스가 구상되고, 본 발명의 범주 내에서 고려된다. 예를 들어, 전력 MOSFET의 대형 다이 전체에서의 온도 및 제조 공정의 변화로 인해 MOSFET 내의 전류가 균일하게 분배되지 않을 수 있다. 따라서, 그러한 디바이스에 걸쳐 상이한 위치에서 다수의 감지 FET를 통해 전류를 측정하는 것이 바람직할 수 있다. 본 발명의 실시예에 의해 제공되는 신규한 높은 전류 감지 비율의 유용한 효과로서, 전류의 작은 변화가 이러한 방식으로 관찰될 수 있다.
도 10b는 본 발명의 실시예에 따른 전력 반도체 디바이스(1000)에 대한 예시적인 개략도를 도시한다.
감지 FET(160) 및/또는 감지 다이오드(720)를 형성하기 위해 추가적인 마스크 또는 제조 공정 단계가 필요하지 않다는 점을 이해해야 한다. 감지 FET(160) 및 감지 다이오드(720) 모두는 메인 FET에 공통인 구조물(예를 들어, 트렌치 및 폴리 층)을 자신들의 기능을 위해 형성하고, 또한 메인 FET에 공통인 구조물(예를 들어, 트렌치 및 BPSG)을 절연을 위해 사용한다. 따라서, 감지 FET(160) 및/또는 감지 다이오드(720)의 이점은 트렌치 MOSFET에 비해 추가 제조 비용 없이 실현될 수 있다.
본 발명에 따른 실시예들은 예를 들어, 단일 게이트 트렌치 MOSFET, 스플릿 게이트 전하 균형 트렌치 MOSFET, 하이브리드 스플릿 게이트 MOSFET(예를 들면, "하이브리드 스플릿 게이트 반도체(Hybrid Split Gate Semiconductor)"라는 명칭으로 계류 중이며 공동 소유된 Bobde 등에 의해 2012년 4월 20일자로 출원된 미국 특허 출원 제 13/460,567 호(전체로서 본원에 참고로 인용됨)에 개시된 것) 및 듀얼 트렌치 MOSFET(dual trench MOSFET)(예를 들어, 공보인 KP Gan, YC Liang, G. Samudra, SM Xu, L. Yong의 "폴리 플랭크 VDMOS(Poly Flanked VDMOS, PFVDMOS): 슈퍼정션 디바이스(Superjunction Devices)에 대한 우수 기술"(IEEE 전력 전자 전문가 컨퍼런스, 2001) 에 설명된 것)을 포함하는 다양한 트렌치 MOSFET에 적합하다.
본 발명에 따른 실시예는 수직 트렌치 MOSFET의 전류 감지 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 위한 시스템 및 방법을 제공한다. 또한, 본 발명에 따른 실시예는 메인 FET에 통합된 수직 트렌치 MOSFET의 전류 감지 MOSFET을 위한 시스템 및 방법을 제공한다. 나아가, 본 발명에 따른 실시예는 메인 FET에 통합된 수직 트렌치 MOSFET의 전류 감지 MOSFET을 위한 시스템 및 방법을 제공한다. 본 발명에 따른 또 다른 실시예는 감지 다이오드가 메인 FET의 온도 및/또는 게이트 전압을 감지하는 시스템 및 방법을 제공한다. 또한, 본 발명에 따른 실시예는 집적 회로 설계, 제조 및 테스트를 위한 기존 시스템 및 방법과 호환 가능하고 상보적인 수직 트렌치 MOSFET 내의 전류 감지 MOSFET 및/또는 감지 다이오드를 위한 시스템 및 을 제공한다.
따라서, 본 발명의 다양한 실시예가 설명된다. 본 발명이 구체적인 실시예로 설명되었지만, 본 발명은 이러한 실시예에 의해 제한되는 것으로 해석되어서는 안되며, 오히려 이하의 청구 범위에 따라 해석되어야 함을 이해해야 한다.
본 명세서에 기술된 모든 구성요소, 부품 및 단계가 포함되는 것이 바람직하다. 이들 구성요소, 부품 및 단계 중 임의의 요소는 당업자에게 자명한 바와 같이 다른 구성요소들, 부품 및 단계로 대체될 수 있거나 또는 모두 삭제될 수 있음을 이해해야 한다.
개념
본 명세서는 적어도 다음 개념을 설명한다.
개념 1. 전자 회로로서,
적어도 하나의 증폭기의 전류를 제어하도록 구성된 수직 트렌치 금속 산화물 반도체 전계 효과 트랜지스터MOSFET(MOSFET)와,
상기 MOSFET의 드레인-소스 전류의 표시로서 전기 신호를 제공하도록 구성된 전류 감지 FET를 포함하되,
상기 전류 감지 FET의 전류 감지 비율은 15,000보다 큰 전자 회로.
개념 2. 상기 전류 감지 FET의 상기 전류 감지 비율은 20,000보다 큰 개념 1의 전자 회로.
개념 3. 상기 전류 감지 FET의 전류 감지 비율은 29,000보다 큰 개념 1 또는 2의 전자 회로.
개념 4. 상기 감지 FET는 상기 MOSFET 내에 배치되는 개념 1 내지 3의 전자 회로.
개념 5. 상기 감지 FET는 상기 MOSFET과 물리적으로 트렌치를 공유하는 개념 1 내지 4의 전자 회로.
개념 6. 상기 MOSFET은 트렌치를 포함하고, 상기 트렌치는 서로 전기적으로 절연된 적어도 두 개의 전극을 포함하는 개념 1 내지 5의 전자 회로.
개념 7. 상기 MOSFET의 게이트 및 드레인은 상기 전류 감지 FET의 게이트 및 드레인에 전기적으로 연결되는 개념 1 내지 6의 전자 회로.
개념 8. 전력 반도체 디바이스로서,
메인 수직 트렌치 금속 산화물 반도체 전계 효과 트랜지스터(메인 MOSFET)와,
전류 감지 전계 효과 트랜지스터(감지 FET)를 포함하되,
상기 메인 MOSFET은,
상기 메인 MOSFET의 게이트에 연결된 제 1 전극을 포함하는 복수의 평행한 메인 트렌치와,
상기 메인 트렌치 사이의 복수의 메인 메사 - 상기 메인 메사는 메인 소스와 상기 메인 MOSFET의 메인 바디를 포함함 -와,
를 포함하고,
상기 감지 FET는,
복수의 감지 FET 트렌치 - 상기 감지 FET 트렌치 각각은 상기 메인 트렌치들 중 하나의 일부를 포함함 - 와,
상기 감지 FET 트렌치 사이의 복수의 소스 FET 메사 및 바디 메사 - 상기 소스 FET 메사는 상기 메인 MOSFET의 상기 메인 소스로부터 전기적으로 절연된 감지 FET 소스를 포함함 - 를 포함하는 전력 반도체 디바이스.
개념 9. 상기 복수의 평행한 메인 트렌치 각각은 상기 메인 MOSFET의 상기 메인 소스에 연결된 메인 게이트 전극을 더 포함하는 개념 8의 전력 반도체 디바이스.
개념 10. 상기 소스 FET 트렌치는 상기 메인 MOSFET의 상기 게이트에 연결된 제 1 전극 및 상기 메인 게이트 전극과 전기적으로 절연된 제 2 전극을 포함하는 개념 9의 전력 반도체 디바이스.
개념 11. 상기 메인 MOSFET의 일부는 적어도 삼면에서 상기 전류 감지 FET를 둘러싸는 개념 8 내지 10의 전력 반도체 디바이스.
개념 12. 상기 적어도 삼면상의 상기 전류 감지 FET와 상기 메인 MOSFET 사이에 표면 금속화물이없는 표면 절연 영역을 더 포함하는 개념 11의 전력 반도체 디바이스.
개념 13. 상기 표면 절연 영역의 일부는 상기 평행한 메인 트렌치를 가로지르는 절연 트렌치 사이에 형성되는 개념 12의 전력 반도체 디바이스.
개념 14. 상기 평행한 메인 트렌치를 가로지르는 적어도 두 개의 제 1 절연 트렌치를 더 포함하는 개념 8 내지 13의 전력 반도체 디바이스.
개념 15. 상기 감지 FET의 활성 영역 외부에 형성된 복수의 제 2 절연 트렌치를 더 포함하고, 상기 제 2 절연 트렌치 각각은 상기 메인 트렌치 중 하나의 일부를 포함하는 개념 14의 전력 반도체 디바이스.
개념 16. 반도체 디바이스로서,
메인 FET 소스 영역을 포함하는 메인 FET와,
상기 메인 FET의 드레인 소스 전류에 대응하는 신호를 생성하도록 구성된 전류 감지 FET(감지 FET) - 상기 감지 FET의 게이트 및 드레인은 상기 메인 FET의 게이트 및 드레인에 연결되고, 상기 감지 FET는 상기 메인 FET 소스 영역으로부터 감지 FET 소스 영역을 절연시키도록 구성된 제 1 수평 차원으로 형성된 복수의 제 1 트렌치를 포함하며, 상기 제1 트렌치 각각은 수직적 차원의 도체들 및 유전체로 이루어진 다수의 교대하는 층들을 포함함 -와,
상기 감지 FET 소스 영역과 상기 메인 FET 소스 영역 사이에 위치하고, 상기 메인 FET 소스 영역으로부터 상기 감지 FET 소스 영역을 절연시키도록 구성된 수직 수평 차원의 적어도 하나의 제 2 트렌치와,
감지 FET 소스 영역과 상기 메인 FET 소스 영역을 절연시키는 버퍼 영역을 포함하는 반도체 디바이스.
개념 17. 상기 버퍼 영역은 상기 제 1 및 제 2 트렌치의 깊이보다 얕은 PN 접합부를 포함하고, 상기 버퍼 영역은 플로팅 접합부(floating junction)를 형성하고, 상기 플로팅 접합부의 제 1 면은 상기 메인 FET의 상기 드레인에 연결되고, 상기 플로팅 접합의 제 2 면은 상기 반도체 디바이스의 임의의 영역으로부터 절연되며,
상기 플로팅 접합부의 상기 제 2 면은 2개의 수직 트렌치들에 의해 경계가 형성되며, 각각의 트렌치는 절연체 층에 의해 둘러싸인 적어도 하나의 전도성 물질로 이루어진 층을 포함하는 개념 16의 반도체 디바이스.
개념 18. 상기 트렌치는 메인 FET에 전하 균형(charge balance)을 제공하는 개념 16 또는 17의 반도체 디바이스.
개념 19. 상기 트렌치는 도핑된 폴리실리콘 물질을 포함하는 2개의 분리된 도전 층을 포함하고, 산화물 층에 의해 서로 절연되는 개념 16 내지 18의 반도체 디바이스.
개념 20. 적어도 2 개의 전류 감지 디바이스를 포함하는 개념 16 내지 19의 반도체 디바이스.
개념 21 상기 적어도 2 개의 전류 감지 디바이스는 각각 감지 FET 소스 영역을 포함하고, 상기 적어도 2 개의 감지 FET 소스 영역은 메인 FET 소스 영역에 의해 분리되는 개념 20의 반도체 디바이스.
개념 22. 상기 메인 FET의 트렌치 내의 하부 도전 층은 상기 메인 FET 소스에 연결되고, 상기 감지 FET의 트렌치 내의 하부 도전 층은 상기 감지 FET 소스에 연결되는 개념 19 내지 21의 반도체 디바이스.
개념 23. 전력 반도체 디바이스로서,
드레인 소스 전류를 제어하도록 구성된 수직 트렌치 메인 MOSFET(메인 FET)과,
상기 드레인 소스 전류에 대응하는 전압을 생성하도록 구성된 수직 트렌치 전류 감지 FET(감지 FET)와,
상기 메인 FET를 상기 감지 FET로부터 절연시키도록 구성된 절연 트렌치를 포함하되,
상기 절연 트렌치는 상기 메인 FET의 복수의 트렌치에 대하여 소정의 각도로 형성되고 상기 복수의 트렌치와 교차하는 전력 반도체 디바이스.
개념 24. 상기 메인 FET의 수직 트렌치들은 서로 전기적으로 절연된 적어도 2 개의 수직 정렬된 전극을 포함하는 개념 23의 전력 반도체 디바이스.
개념 25. 상기 전극의 하부는 상기 메인 FET의 소스에 결합되는 개념 24의 전력 반도체 디바이스.
개념 26. 상기 전극의 상부는 상기 메인 FET의 게이트에 연결되는 개념 24 또는 25의 전력 반도체 디바이스.
개념 27. 상기 각도는 40도보다 큰 개념 23 내지 26의 전력 반도체 디바이스.
개념 28. 상기 각도는 실질적으로 90 도인 개념 23 내지 27의 전력 반도체 디바이스.
개념 29. 상기 감지 FET 및 상기 메인 FET는 공통 게이트 및 드레인 단자를 포함하는 개념 23 내지 28의 전력 반도체 디바이스.
개념 30. 상기 메인 FET의 상기 전극의 상부는 상기 메인 FET 게이트에 연결되고, 상기 감지 FET의 상부 전극은 절연된 감지 FET 게이트에 연결되는 개념 24의 전력 반도체 디바이스.
개념 31. 상기 감지 FET 및 상기 메인 FET는 공통 드레인 단자를 포함하나 별도의 소스 및 게이트 단자를 포함하는 개념 23 내지 30의 전력 반도체 디바이스.
개념 32. 전력 반도체 디바이스로서,
기판과,
드레인 소스 전류를 제어하도록 구성되며, 상기 기판에 형성된 스플릿 게이트 수직 트렌치 메인 MOSFET(메인 FET) - 상기 메인 FET는 상기 기판의 표면 상에 배치되고, 복수의 메인 FET 소스 영역을 서로 그리고 복수의 메인 FET 소스 단자에 연결하도록 구성된 메인 FET 소스 금속을 포함함 -과,
상기 기판 내에 형성되고, 상기 드레인 소스 전류에 대응하는 신호를 생성하도록 구성된 수직 트렌치 전류 감지 FET(감지 FET) - 상기 감지 FET는 상기 메인 FET 소스 금속에 의해 적어도 삼면에서 둘러싸임 - 을 포함하는 전력 반도체 디바이스.
개념 33. 적어도 하나의 감지 FET 소스 영역을 적어도 하나의 감지 FET 소스 단자에 결합하도록 구성되며, 상기 기판의 표면상에 배치된 감지 FET 소스 금속을 더 포함하는 개념 32의 전력 반도체 디바이스.
개념 34. 상기 감지 FET 소스 금속은 상기 메인 FET 소스 금속의 레벨에서 금속이 없는 표면 절연 영역에 의해 상기 메인 FET 소스 금속으로부터 전기적으로 절연되는 개념 33의 전력 반도체 디바이스.
개념 35. 상기 표면 절연 영역 내의 상기 기판의 표면 상에 증착된 절연체를 포함하는 개념 34의 전력 반도체 디바이스.
개념 36. 상기 절연체는 보로포스포실리케이트 글래스를 포함하는 개념 35의 전력 반도체 디바이스.
개념 37. 서로 물리적으로 분리된 적어도 2 개의 수직 트렌치 전류 감지 FET를 포함하는 개념 32 내지 개념 36의 전력 반도체 디바이스.
개념 38. 상기 감지 FET 및 상기 메인 FET는 공통 게이트 및 드레인 단자를 포함하는 개념 32 내지 개념 37의 전력 반도체 디바이스.
개념 39. 전력 반도체 디바이스로서,
메인 수직 트렌치 금속 산화물 반도체 전계 효과 트랜지스터(메인 MOSFET)와,
감지 다이오드를 포함하되,
상기 메인 MOSFET은,
복수의 메인 트렌치 - 상기 메인 트렌치는 상기 메인 MOSFET의 게이트에 연결된 제 1 전극을 포함함 -와,
상기 메인 트렌치 사이의 복수의 메인 메사 - 상기 메인 메사는 상기 메인 MOSFET의 메인 소스와 메인 바디를 포함함 - 를 포함하고,
상기 감지 다이오드는,
복수의 감지 다이오드 트렌치 - 상기 감지 다이오드 트렌치 각각은 상기 메인 트렌치들 중 하나의 일부를 포함함 -와,
상기 소스 FET 트렌치 사이의 복수의 감지 다이오드 메사 - 상기 감지 다이오드 메사는 상기 메인 MOSFET의 상기 메인 소스와 전기적으로 절연된 감지 다이오드 애노드를 포함함 - 를 포함하는 전력 반도체 디바이스.
개념 40. 반도체 디바이스로서,
메인 FET 소스 영역을 포함하는 메인 FET와,
상기 메인 FET의 온도에 대응하는 신호를 생성하도록 구성된 감지 다이오드를 포함하고,
상기 감지 다이오드는,
상기 메인 FET 소스 영역으로부터 감지 다이오드 애노드 영역을 절연시키도록 구성된 제 1 수평 차원으로 형성된 복수의 제 1 트렌치 - 상기 트렌치 각각은 수직 차원으로 도체 및 유전체로 이루어진 복수의 교대하는 층을 포함함 - 와,
상기 감지 다이오드 애노드 영역과 상기 메인 FET 소스 영역 사이에 위치하고, 상기 메인 FET 소스 영역으로부터 상기 감지 다이오드 애노드 영역을 절연시키도록 구성된 수직 수평 차원의 적어도 하나의 제 2 트렌치와,
상기 감지 다이오드 애노드 영역과 상기 메인 FET 소스 영역을 분리하는 버퍼 영역을 포함하는 반도체 디바이스.
개념 41. 전자 회로로서,
적어도 하나의 증폭기의 전류를 스위칭하도록 구성되는 수직 트렌치 금속 산화물 반도체 전계 효과 트랜지스터 및 MOSFET의 드레인-소스 전류의 표시를 제공하도록 구성되는 전류 감지 전계 효과 트랜지스터를 포함하는 전자 회로. 전류 감지 FET의 전류 감지 비율은 적어도 15000이고 29000보다 클 수 있음.

Claims (40)

  1. 전자 회로로서,
    드레인-소스 전류를 제어하도록 구성된 수직 트렌치 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와,
    상기 MOSFET의 상기 드레인-소스 전류의 표시로서 전기 신호를 제공하도록 구성되며 상기 MOSFET 내에 배치되는 전류 감지 FET(a current sensing FET)와,
    상기 MOSFET의 게이트 트렌치와 실질적으로 동일한 복수의 절연 트렌치
    를 포함하되,
    상기 전류 감지 FET의 전류 감지 비율(a current sense ratio)은 15,000보다 큰
    전자 회로.
  2. 제 1 항에 있어서,
    상기 전류 감지 FET의 상기 전류 감지 비율은 20,000보다 큰
    전자 회로.
  3. 제 1 항에 있어서,
    상기 전류 감지 FET의 상기 전류 감지 비율은 29,000보다 큰
    전자 회로.
  4. 제 1 항에 있어서,
    상기 절연 트렌치는 게이트 트렌치 내 차폐 전극의 깊이로 제 1 전극을 포함하고 게이트 트렌치 내 게이트 전극의 깊이로 제 2 전극을 포함하는
    전자 회로.
  5. 제 1 항에 있어서,
    상기 감지 FET는 상기 MOSFET과 물리적으로 트렌치를 공유하는
    전자 회로.
  6. 제 1 항에 있어서,
    상기 MOSFET은 트렌치들을 포함하고, 상기 MOSFET의 상기 트렌치들 각각은 적어도 하나의 유전체 층에 의해 수직 차원으로 서로 전기적으로 절연된 적어도 두 개의 전극을 포함하는
    전자 회로.
  7. 제 1 항에 있어서,
    상기 MOSFET의 게이트 및 드레인은 상기 전류 감지 FET의 게이트 및 드레인에 전기적으로 연결되는
    전자 회로.
  8. 전력 반도체 디바이스로서,
    메인 수직 트렌치 금속 산화물 반도체 전계 효과 트랜지스터(메인 MOSFET)와,
    전류 감지 전계 효과 트랜지스터(감지 FET)와,
    상기 MOSFET의 게이트 트렌치와 실질적으로 동일한 복수의 절연 트렌치
    를 포함하되,
    상기 메인 MOSFET은,
    상기 메인 MOSFET의 게이트에 연결된 제 1 전극을 포함하는 복수의 평행한 메인 트렌치와,
    상기 메인 트렌치 사이의 복수의 메인 메사 - 상기 메인 메사는 상기 메인 MOSFET의 메인 소스와 메인 바디를 포함함 -
    를 포함하고,
    상기 감지 FET는,
    복수의 감지 FET 트렌치 - 상기 감지 FET 트렌치 각각은 상기 메인 트렌치 중 하나의 일부를 포함함 - 와,
    상기 감지 FET 트렌치 사이의 복수의 소스 FET 메사 및 바디 메사 - 상기 소스 FET 메사는 상기 메인 MOSFET의 상기 메인 소스로부터 전기적으로 절연된 감지 FET 소스를 포함함 -
    를 포함하는
    전력 반도체 디바이스.
  9. 제 8 항에 있어서,
    상기 복수의 평행한 메인 트렌치 각각은 상기 메인 MOSFET의 상기 메인 소스에 연결된 메인 게이트 전극을 더 포함하는
    전력 반도체 디바이스.
  10. 제 9 항에 있어서,
    상기 감지 FET 트렌치는 상기 메인 MOSFET의 상기 게이트에 연결된 제 1 전극 및 상기 메인 게이트 전극과 전기적으로 절연된 제 2 전극을 포함하는
    전력 반도체 디바이스.
  11. 제 8 항에 있어서,
    상기 메인 MOSFET의 일부는 적어도 삼면에서 상기 전류 감지 FET를 둘러싸는
    전력 반도체 디바이스.
  12. 제 11 항에 있어서,
    상기 적어도 삼면상의 상기 전류 감지 FET와 상기 메인 MOSFET 사이에 표면 금속화물(surface metallization)이 없는 표면 절연 영역을 더 포함하는
    전력 반도체 디바이스.
  13. 제 12 항에 있어서,
    상기 표면 절연 영역의 일부는 상기 평행한 메인 트렌치를 가로지르는 절연 트렌치 사이에 형성되는
    전력 반도체 디바이스.
  14. 제 8 항에 있어서,
    상기 복수의 절연 트렌치는 상기 평행한 메인 트렌치를 가로지르는 적어도 두 개의 제 1 절연 트렌치를 포함하는
    전력 반도체 디바이스.
  15. 제 14 항에 있어서,
    상기 복수의 절연 트렌치는 상기 감지 FET의 활성 영역 외부에 형성된 복수의 제 2 절연 트렌치를 더 포함하고,
    상기 제 2 절연 트렌치 각각은 상기 메인 트렌치 중 하나의 일부를 포함하는
    전력 반도체 디바이스.
  16. 반도체 디바이스로서,
    메인 FET 소스 영역을 포함하는 메인 FET와,
    상기 메인 FET의 드레인 소스 전류에 대응하는 신호를 생성하도록 구성된 전류 감지 FET(감지 FET) - 상기 감지 FET의 게이트 및 드레인은 상기 메인 FET의 게이트 및 드레인에 연결되고, 상기 감지 FET는 상기 메인 FET 소스 영역으로부터 감지 FET 소스 영역을 절연시키도록 구성된 제 1 수평 차원으로 형성된 복수의 제 1 트렌치를 포함하며, 상기 제 1 트렌치 각각은 수직 차원의 도체들 및 유전체로 이루어진 복수의 교대하는 층을 포함함 - 와,
    상기 감지 FET 소스 영역과 상기 메인 FET 소스 영역 사이에 위치하고, 상기 메인 FET 소스 영역으로부터 상기 감지 FET 소스 영역을 절연시키도록 구성된 수직 수평 차원의 적어도 하나의 제 2 트렌치와,
    상기 감지 FET 소스 영역과 상기 메인 FET 소스 영역을 분리하는 버퍼 영역
    을 포함하는
    반도체 디바이스.
  17. 제 16 항에 있어서,
    상기 버퍼 영역은 상기 제 1 및 제 2 트렌치의 깊이보다 얕은 PN 접합부를 포함하고,
    상기 버퍼 영역은 플로팅 접합부(floating junction)를 형성하고,
    상기 플로팅 접합부의 제 1 면은 상기 메인 FET의 상기 드레인에 연결되고, 상기 플로팅 접합부의 제 2 면은 상기 반도체 디바이스의 임의의 영역으로부터 절연되며,
    상기 플로팅 접합부의 상기 제 2 면은 2개의 수직 트렌치에 의해 경계가 형성되며, 각각의 트렌치는 유전체 층에 의해 둘러싸인 전도성 물질로 이루어진 적어도 하나의 층을 포함하는
    반도체 디바이스.
  18. 제 16 항에 있어서,
    상기 트렌치는 메인 FET에 전하 균형(charge balance)을 제공하는
    반도체 디바이스.
  19. 제 16 항에 있어서,
    상기 트렌치는 도핑된 폴리실리콘 물질을 포함하는 2개의 분리된 도전 층을 포함하고, 산화물 층에 의해 서로 절연되는
    반도체 디바이스.
  20. 제 16 항에 있어서,
    적어도 2 개의 전류 감지 디바이스를 포함하는
    반도체 디바이스.
  21. 제 20 항에 있어서,
    상기 적어도 2 개의 전류 감지 디바이스는 각각 감지 FET 소스 영역을 포함하고,
    상기 적어도 2 개의 감지 FET 소스 영역은 메인 FET 소스 영역에 의해 분리되는
    반도체 디바이스.
  22. 제 19 항에 있어서,
    상기 메인 FET의 트렌치 내의 하부 도전 층은 상기 메인 FET 소스에 연결되고,
    상기 감지 FET의 트렌치 내의 하부 도전 층은 상기 감지 FET 소스에 연결되는
    반도체 디바이스.
  23. 전력 반도체 디바이스로서,
    드레인 소스 전류를 제어하도록 구성된 수직 트렌치 메인 MOSFET(메인 FET)과,
    상기 드레인 소스 전류에 대응하는 전압을 생성하도록 구성된 수직 트렌치 전류 감지 FET(감지 FET)와,
    상기 메인 FET를 상기 감지 FET로부터 절연시키도록 구성된 절연 트렌치
    를 포함하되,
    상기 절연 트렌치는 상기 메인 FET의 복수의 트렌치에 대하여 소정의 각도로 형성되고 상기 복수의 트렌치와 교차하는
    전력 반도체 디바이스.
  24. 제 23 항에 있어서,
    상기 메인 FET의 수직 트렌치들은 서로 전기적으로 절연된 적어도 2 개의 수직 정렬된 전극을 포함하는
    전력 반도체 디바이스.
  25. 제 24 항에 있어서,
    상기 전극의 하부는 상기 메인 FET의 소스에 연결되는
    전력 반도체 디바이스.
  26. 제 24 항에 있어서,
    상기 전극의 상부는 상기 메인 FET의 게이트에 연결되는
    전력 반도체 디바이스.
  27. 제 23 항에 있어서,
    상기 각도는 40도보다 큰
    전력 반도체 디바이스.
  28. 제 23 항에 있어서,
    상기 각도는 실질적으로 90 도인
    전력 반도체 디바이스.
  29. 제 23 항에 있어서,
    상기 감지 FET 및 상기 메인 FET는 공통 게이트 및 드레인 단자를 포함하는
    전력 반도체 디바이스.
  30. 제 24 항에 있어서,
    상기 메인 FET의 상기 전극의 상부는 상기 메인 FET 게이트에 연결되고, 상기 감지 FET의 상부 전극은 절연된 감지 FET 게이트에 연결되는
    전력 반도체 디바이스.
  31. 제 23 항에 있어서,
    상기 감지 FET 및 상기 메인 FET는 공통 드레인 단자를 포함하나 별도의 소스 및 게이트 단자를 포함하는
    전력 반도체 디바이스.
  32. 전력 반도체 디바이스로서,
    기판과,
    드레인 소스 전류를 제어하도록 구성되며, 상기 기판에 형성된 스플릿 게이트 수직 트렌치 메인 MOSFET(메인 FET) - 상기 메인 FET는 상기 기판의 표면상에 배치되고, 복수의 메인 FET 소스 영역을 서로 연결하고 복수의 메인 FET 소스 단자에 연결하도록 구성된 메인 FET 소스 금속을 포함함 -과,
    상기 기판 내에 형성되고, 상기 드레인 소스 전류에 대응하는 신호를 생성하도록 구성된 수직 트렌치 전류 감지 FET(감지 FET) - 상기 감지 FET는 상기 메인 FET 소스 금속에 의해 적어도 삼면에서 둘러싸임 -
    를 포함하는
    전력 반도체 디바이스.
  33. 제 32 항에 있어서,
    적어도 하나의 감지 FET 소스 영역을 적어도 하나의 감지 FET 소스 단자에 연결하도록 구성되며, 상기 기판의 표면상에 배치된 감지 FET 소스 금속을 더 포함하는
    전력 반도체 디바이스.
  34. 제 33 항에 있어서,
    상기 감지 FET 소스 금속은 상기 메인 FET 소스 금속의 레벨에서 금속이 없는 표면 절연 영역에 의해 상기 메인 FET 소스 금속으로부터 전기적으로 절연되는
    전력 반도체 디바이스.
  35. 제 34 항에 있어서,
    상기 표면 절연 영역 내의 상기 기판의 표면상에 증착된 절연체를 포함하는
    전력 반도체 디바이스.
  36. 제 35 항에 있어서,
    상기 절연체는 보로포스포실리케이트 글래스를 포함하는
    전력 반도체 디바이스.
  37. 제 32 항에 있어서,
    서로 물리적으로 분리된 적어도 2 개의 수직 트렌치 전류 감지 FET를 포함하는
    전력 반도체 디바이스.
  38. 제 32 항에 있어서,
    상기 감지 FET 및 상기 메인 FET는 공통 게이트 및 드레인 단자를 포함하는
    전력 반도체 디바이스.
  39. 전력 반도체 디바이스로서,
    메인 수직 트렌치 금속 산화물 반도체 전계 효과 트랜지스터(메인 MOSFET)와,
    감지 다이오드
    를 포함하되,
    상기 메인 MOSFET은,
    복수의 메인 트렌치 - 상기 메인 트렌치는 상기 메인 MOSFET의 게이트에 연결된 제 1 전극을 포함함 -와,
    상기 메인 트렌치 사이의 복수의 메인 메사 - 상기 메인 메사는 상기 메인 MOSFET의 메인 소스와 메인 바디를 포함함 -
    를 포함하고,
    상기 감지 다이오드는,
    복수의 감지 다이오드 트렌치 - 상기 감지 다이오드 트렌치 각각은 상기 메인 트렌치 중 하나의 일부를 포함함 - 와,
    상기 감지 다이오드 트렌치 사이의 복수의 감지 다이오드 메사 - 상기 감지 다이오드 메사는 상기 메인 MOSFET의 상기 메인 소스와 전기적으로 절연된 감지 다이오드 애노드를 포함함 -
    를 포함하는
    전력 반도체 디바이스.
  40. 반도체 디바이스로서,
    메인 FET 소스 영역을 포함하는 메인 FET와,
    상기 메인 FET의 온도에 대응하는 신호를 생성하도록 구성된 감지 다이오드 - 상기 감지 다이오드는 상기 메인 FET 소스 영역으로부터 감지 다이오드 애노드 영역을 절연시키도록 구성된 제 1 수평 차원으로 형성된 복수의 제 1 트렌치를 포함하며, 상기 제 1 트렌치 각각은 수직 차원으로 도체 및 유전체로 이루어진 복수의 교대하는 층을 포함함 - 와,
    상기 감지 다이오드 애노드 영역과 상기 메인 FET 소스 영역 사이에 위치하고, 상기 메인 FET 소스 영역으로부터 상기 감지 다이오드 애노드 영역을 절연시키도록 구성된 수직 수평 차원의 적어도 하나의 제 2 트렌치와,
    상기 감지 다이오드 애노드 영역과 상기 메인 FET 소스 영역을 분리하는 버퍼 영역
    을 포함하는
    반도체 디바이스.
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