JP2570742B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 239000000758 substrate Substances 0.000 claims description 9
- 238000010030 laminating Methods 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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-
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置、特にデュアルゲートの電界効
果トランジスタに関する。
果トランジスタに関する。
本発明は、デュアルゲートのパワーMOSトランジスタ
であり、半導体基板のトレンチに絶縁膜を介して積層し
て形成した第１のゲート電極は、ドレイン領域に対応し
て形成し、また第２のゲート電極は、チャネル領域に対
応して形成することにより、高耐圧化と高出力化を図る
ことができるようにしたものである。
であり、半導体基板のトレンチに絶縁膜を介して積層し
て形成した第１のゲート電極は、ドレイン領域に対応し
て形成し、また第２のゲート電極は、チャネル領域に対
応して形成することにより、高耐圧化と高出力化を図る
ことができるようにしたものである。
〔従来の技術〕 従来安定で高利得の高周波増幅を行なうことができる
MOS FETとして、ソース領域とドレイン領域の間に縦続
的に２つのゲートを形成した、デュアルゲートMOS FET
が提案されている。
MOS FETとして、ソース領域とドレイン領域の間に縦続
的に２つのゲートを形成した、デュアルゲートMOS FET
が提案されている。
近年、従来のデュアルゲートMOS FETを更に高耐圧、
且つ高出力とすることが要請されている。本発明は斯る
点に鑑みて、このような要請を実現させることができる
新規な構造を有するデュアルゲートMOS FETを提供する
ものである。
且つ高出力とすることが要請されている。本発明は斯る
点に鑑みて、このような要請を実現させることができる
新規な構造を有するデュアルゲートMOS FETを提供する
ものである。
本発明に係る半導体装置においては、半導体基板
（１）に形成されたトレンチ（８）の側壁にソース領域
（18）、チャネル領域（13）及びドレイン領域（11）を
形成し、チャネル領域（13）はトレンチ（８）の深さ方
向において、ソース領域（18）と接する側を高濃度領域
（５）とし、ドレイン領域（11）は高濃度領域（１）と
低濃度領域（２）を有し、低濃度領域（２）がトレンチ
（８）の側壁に対応してチャネル領域（13）に接してな
り、トレンチ（８）内にはゲート絶縁膜（９）を介して
第１と第２のゲート電極（10），（12）を積層して形成
し、第１のゲート電極（10）はドレイン領域（11）の低
濃度領域（２）に対応して形成し、この第１のゲート電
極（10）でドレイン抵抗を制御し、第２のゲート電極
（12）はチャネル領域（13）に対応して形成し、第２の
ゲート電極（12）でスイッチング動作をすることを特徴
とする。
（１）に形成されたトレンチ（８）の側壁にソース領域
（18）、チャネル領域（13）及びドレイン領域（11）を
形成し、チャネル領域（13）はトレンチ（８）の深さ方
向において、ソース領域（18）と接する側を高濃度領域
（５）とし、ドレイン領域（11）は高濃度領域（１）と
低濃度領域（２）を有し、低濃度領域（２）がトレンチ
（８）の側壁に対応してチャネル領域（13）に接してな
り、トレンチ（８）内にはゲート絶縁膜（９）を介して
第１と第２のゲート電極（10），（12）を積層して形成
し、第１のゲート電極（10）はドレイン領域（11）の低
濃度領域（２）に対応して形成し、この第１のゲート電
極（10）でドレイン抵抗を制御し、第２のゲート電極
（12）はチャネル領域（13）に対応して形成し、第２の
ゲート電極（12）でスイッチング動作をすることを特徴
とする。
本発明によれば、トランジスタを縦型に形成するた
め、高密度化が図られ、高出力を得ることができる。ま
た、第２のゲート電極（12）とドレイン領域（11）間の
容量Cdgが、第１のゲート電極（10）があることによ
り、ない場合と比べて小さくすることができるため、高
周波特性が良くなる。
め、高密度化が図られ、高出力を得ることができる。ま
た、第２のゲート電極（12）とドレイン領域（11）間の
容量Cdgが、第１のゲート電極（10）があることによ
り、ない場合と比べて小さくすることができるため、高
周波特性が良くなる。
図面を参照して本発明の実施例をその製法例と共に説
明する。
明する。
先ず第１図Ａに示すように、0.01〜0.1ΩcmのN+型（1
00）Si基板（１）に1017〜1018atom/ccのＮ型Si層
（２）と1015〜1017atom/ccのP-型Si層（３）をエピタ
キシャル成長により形成する。
00）Si基板（１）に1017〜1018atom/ccのＮ型Si層
（２）と1015〜1017atom/ccのP-型Si層（３）をエピタ
キシャル成長により形成する。
次に第１図Ｂに示すように、SiO2層（４）又はホトレ
ジスト層等をマスクにしてＰ型不純物を拡散して1016〜
1018atom/ccのＰ領域（５）を形成し、次に連続してＮ
型不純物を拡散して1020atom/cc以上のN+領域（６）を
形成する。このようにP-層（３）とN+領域（６）の間に
Ｐ領域（５）を形成し、またＮ層（２）の下の基板
（１）をN+とすることにより空乏層の拡がりを抑えるこ
とができ、N+領域（６）（ソース領域）とN+基板（１）
（ドレイン領域）とが短い距離で高耐圧（30〜200V）に
することが可能になる。
ジスト層等をマスクにしてＰ型不純物を拡散して1016〜
1018atom/ccのＰ領域（５）を形成し、次に連続してＮ
型不純物を拡散して1020atom/cc以上のN+領域（６）を
形成する。このようにP-層（３）とN+領域（６）の間に
Ｐ領域（５）を形成し、またＮ層（２）の下の基板
（１）をN+とすることにより空乏層の拡がりを抑えるこ
とができ、N+領域（６）（ソース領域）とN+基板（１）
（ドレイン領域）とが短い距離で高耐圧（30〜200V）に
することが可能になる。
次に第１図Ｃに示すように、N+領域（６）を分離する
ように、そして高耐圧を得るためにN+基板（１）に達す
るようにSiO2層（７）をマスクしてRIEによりSiの穴掘
りを行ってトレンチ（８）を形成する。
ように、そして高耐圧を得るためにN+基板（１）に達す
るようにSiO2層（７）をマスクしてRIEによりSiの穴掘
りを行ってトレンチ（８）を形成する。
次に第１図Ｅに示すように、トレンチ（８）内壁のダ
メージ層を除去した後、ゲート酸化膜（９）（またはSi
O2/Si3N4/SiO2等でもよい）を形成する。次にこのトレ
ンチ（８）内に多結晶シリコンより成る第１のゲート電
極（10）をドレイン領域（11）に対応するように形成
し、またこの第１のゲート電極（10）の上にゲート酸化
膜（９）を介して同じく多結晶シリコンより成る第２の
ゲート電極（12）をチャネル領域（13）及びソース領域
（18）の一部分に対応するように形成する。この第１の
ゲート電極（10）は、数ボルトの正の電圧を印加し、MO
Sトランジスタのオン抵抗及び第２のゲート電極（12）
とドレイン領域（11）間の容量を小さくする機能を持
つ。即ち、第１のゲート電極（10）をドレイン領域（1
1）に対し正にバイアスすることによってドレイン領域
（11）のＮ層（２）の表面、つまりトレンチ（８）の側
壁側の表面がアキュミレーション状態となり、ドレイン
抵抗が低減し、MOSトランジスタのオン抵抗が下がる。
また、第１のゲート電極（10）があることによって、第
２のゲート電極（12）とドレイン領域（11）とのオーバ
ーラップ容量が小さくなる。そして、第２のゲート電極
（12）により、トランジスタのスイッチング動作をす
る。この後、PSG（リン・シリケート・ガラス）層（1
4）を形成し、窓明けを行った後、A1より成るソース電
極（15）を形成し、また裏面側にはドレイン電極（16）
を形成して、本実施例に係るデュアルゲートのMOSトラ
ンジスタ（17）を作製する。なお、第１図Ｄにおいて両
ソース領域（18）の間にP-層（３）の一部が表面に露出
してソース電極（15）と接続しているが、第１図Ｂに示
す工程でSiO2層（４）の幅とＰ型不純物の拡散を制御す
ることにより、Ｐ領域（５）のみを表面に露出させてソ
ース電極（15）と接続させることができる。
メージ層を除去した後、ゲート酸化膜（９）（またはSi
O2/Si3N4/SiO2等でもよい）を形成する。次にこのトレ
ンチ（８）内に多結晶シリコンより成る第１のゲート電
極（10）をドレイン領域（11）に対応するように形成
し、またこの第１のゲート電極（10）の上にゲート酸化
膜（９）を介して同じく多結晶シリコンより成る第２の
ゲート電極（12）をチャネル領域（13）及びソース領域
（18）の一部分に対応するように形成する。この第１の
ゲート電極（10）は、数ボルトの正の電圧を印加し、MO
Sトランジスタのオン抵抗及び第２のゲート電極（12）
とドレイン領域（11）間の容量を小さくする機能を持
つ。即ち、第１のゲート電極（10）をドレイン領域（1
1）に対し正にバイアスすることによってドレイン領域
（11）のＮ層（２）の表面、つまりトレンチ（８）の側
壁側の表面がアキュミレーション状態となり、ドレイン
抵抗が低減し、MOSトランジスタのオン抵抗が下がる。
また、第１のゲート電極（10）があることによって、第
２のゲート電極（12）とドレイン領域（11）とのオーバ
ーラップ容量が小さくなる。そして、第２のゲート電極
（12）により、トランジスタのスイッチング動作をす
る。この後、PSG（リン・シリケート・ガラス）層（1
4）を形成し、窓明けを行った後、A1より成るソース電
極（15）を形成し、また裏面側にはドレイン電極（16）
を形成して、本実施例に係るデュアルゲートのMOSトラ
ンジスタ（17）を作製する。なお、第１図Ｄにおいて両
ソース領域（18）の間にP-層（３）の一部が表面に露出
してソース電極（15）と接続しているが、第１図Ｂに示
す工程でSiO2層（４）の幅とＰ型不純物の拡散を制御す
ることにより、Ｐ領域（５）のみを表面に露出させてソ
ース電極（15）と接続させることができる。
第２図はこのトランジスタ（17）の平面図を示す。同
図で（19）は、第１のゲート電極（10）のコンタクト
部、（20）は第２のゲート電極（12）のコンタクト部で
ある。トレンチ（８）による縦型構造によって、高密度
化が図れ、且つ四面にチャネル領域（13）が形成される
ので、平面的にみて単位面積当りの出力が大きくでき
る。
図で（19）は、第１のゲート電極（10）のコンタクト
部、（20）は第２のゲート電極（12）のコンタクト部で
ある。トレンチ（８）による縦型構造によって、高密度
化が図れ、且つ四面にチャネル領域（13）が形成される
ので、平面的にみて単位面積当りの出力が大きくでき
る。
第３図は本発明に係るトランジスタの等価回路図を示
す。同図で、（31）はドレイン、（32）はソース、（3
3）は第１のゲート、（34）は第２のゲートである。
す。同図で、（31）はドレイン、（32）はソース、（3
3）は第１のゲート、（34）は第２のゲートである。
本発明によれば、２重拡散法によってN+ソース領域
（18）の周囲にＰ領域（５）を形成し、更にP-層（３）
に続くドレイン領域（11）をＮ層（２）及びN+基板
（１）として形成することにより、ソース領域（18）と
N+ドレイン領域（11）とを短い距離で高耐圧化すること
ができる。また、P-層（３）とＮ層（２）との接合面が
平面であり、曲面ではないので、高耐圧が得られる。ト
ランジスタの高密度化を図ることができるため、単位面
積当たりの出力を大きくすることが可能になる。Ｎドレ
イン領域（11）と第１のゲート電極（10）により、耐圧
を劣化させないでトランジスタのオン抵抗を改善するこ
とができる。gm∝W/L（W:チャネル幅、L:チャネル長）
の関係があるが、本発明によれば４面のチャネル領域が
形成されることになるので、gmが大きくなる。そして、
ｆ∝gm/Cdgの関係があることにより、第２のゲート電極
（12）とドレイン領域（11）間の容量が、第１のゲート
電極（10）の存在により、これがない場合と比べて小さ
くすることができるため、高周波特性が良くなる。
（18）の周囲にＰ領域（５）を形成し、更にP-層（３）
に続くドレイン領域（11）をＮ層（２）及びN+基板
（１）として形成することにより、ソース領域（18）と
N+ドレイン領域（11）とを短い距離で高耐圧化すること
ができる。また、P-層（３）とＮ層（２）との接合面が
平面であり、曲面ではないので、高耐圧が得られる。ト
ランジスタの高密度化を図ることができるため、単位面
積当たりの出力を大きくすることが可能になる。Ｎドレ
イン領域（11）と第１のゲート電極（10）により、耐圧
を劣化させないでトランジスタのオン抵抗を改善するこ
とができる。gm∝W/L（W:チャネル幅、L:チャネル長）
の関係があるが、本発明によれば４面のチャネル領域が
形成されることになるので、gmが大きくなる。そして、
ｆ∝gm/Cdgの関係があることにより、第２のゲート電極
（12）とドレイン領域（11）間の容量が、第１のゲート
電極（10）の存在により、これがない場合と比べて小さ
くすることができるため、高周波特性が良くなる。
第１図は実施例の工程図、第２図は実施例の平面図、第
３図は実施例の回路図である。 （１）はSi基板、（２）はＮ層、（３）はP-層、（５）
はＰ領域、（６）はN+領域、（８）はトレンチ、（９）
はゲート酸化膜、（10）は第１のゲート電極、（11）は
ドレイン領域、（12）は第２のゲート電極、（13）はチ
ャネル領域、（18）はソース領域である。
３図は実施例の回路図である。 （１）はSi基板、（２）はＮ層、（３）はP-層、（５）
はＰ領域、（６）はN+領域、（８）はトレンチ、（９）
はゲート酸化膜、（10）は第１のゲート電極、（11）は
ドレイン領域、（12）は第２のゲート電極、（13）はチ
ャネル領域、（18）はソース領域である。
Claims (1)
- 【請求項１】半導体基板に形成されたトレンチの側壁に
ソース領域、チャネル領域及びドレイン領域が形成さ
れ、 上記チャネル領域は上記トレンチの深さ方向において、
ソース領域と接する側を高濃度領域とし、 上記ドレイン領域は高濃度領域と低濃度領域を有し、該
低濃度領域が上記トレンチの側壁に対応して上記チャネ
ル領域に接してなり、 上記トレンチ内にはゲート絶縁膜を介して第１と第２の
ゲート電極が積層して形成され、 上記第１のゲート電極は、上記ドレイン領域の低濃度領
域に対応して形成され、該第１のゲート電極でドレイン
抵抗を制御し、 上記第２のゲート電極は、上記チャネル領域に対応して
形成され、該第２のゲート電極でスイッチング動作をす
る ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62130929A JP2570742B2 (ja) | 1987-05-27 | 1987-05-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62130929A JP2570742B2 (ja) | 1987-05-27 | 1987-05-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63296282A JPS63296282A (ja) | 1988-12-02 |
| JP2570742B2 true JP2570742B2 (ja) | 1997-01-16 |
Family
ID=15046018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62130929A Expired - Fee Related JP2570742B2 (ja) | 1987-05-27 | 1987-05-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570742B2 (ja) |
Families Citing this family (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2689606B2 (ja) * | 1989-05-24 | 1997-12-10 | 富士電機株式会社 | 絶縁ゲート電界効果型トランジスタの製造方法 |
| US5396085A (en) * | 1993-12-28 | 1995-03-07 | North Carolina State University | Silicon carbide switching device with rectifying-gate |
| US5488236A (en) * | 1994-05-26 | 1996-01-30 | North Carolina State University | Latch-up resistant bipolar transistor with trench IGFET and buried collector |
| WO2000005767A1 (en) * | 1998-07-23 | 2000-02-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for fabricating the same |
| US5998833A (en) * | 1998-10-26 | 1999-12-07 | North Carolina State University | Power semiconductor devices having improved high frequency switching and breakdown characteristics |
| US6545316B1 (en) | 2000-06-23 | 2003-04-08 | Silicon Wireless Corporation | MOSFET devices having linear transfer characteristics when operating in velocity saturation mode and methods of forming and operating same |
| US6621121B2 (en) | 1998-10-26 | 2003-09-16 | Silicon Semiconductor Corporation | Vertical MOSFETs having trench-based gate electrodes within deeper trench-based source electrodes |
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Family Cites Families (2)
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-
1987
- 1987-05-27 JP JP62130929A patent/JP2570742B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63296282A (ja) | 1988-12-02 |
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| JPH03793B2 (ja) |
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