JP3640945B2 - トレンチゲート型半導体装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、トレンチゲート型半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
低いオン抵抗と高速スイッチングを実現できるパワー素子として、トレンチゲート型のMOSトランジスタや絶縁ゲート型バイポーラトランジスタ(IGBT)が知られている。図14は、トレンチゲート型MOSトランジスタの一例を示している(特許文献1参照)。このMOSトランジスタは、n+型ソース層からその下のp型ベース層を貫通するようにストライプ状(又はメッシュ状)のトレンチが形成され、このトレンチにより複数領域に分割されている。各分割領域は、トレンチ側面に露出するベース層にゲート電極が形成されたユニットセルとなる。即ち各ユニットセルは、n+型ドレイン層を共有する縦型MOSトランジスタを構成している。
【0003】
トレンチに埋め込まれるゲート電極には、不純物がドープされた多結晶シリコンが用いられる。しかし多結晶シリコンゲートは、リン又は砒素を高濃度にドープしても、低抵抗化には限界がある。高速スイッチング動作を実現するためには、ゲート電極の一層の低抵抗化が必要である。そこで図14の素子では、ゲート電極の低抵抗化のために、埋め込み多結晶シリコンゲートの表面にシリサイド膜を形成している。
【0004】
多結晶シリコンゲートの低抵抗化のためのシリサイド膜は、多結晶シリコン膜の表面にTi,Co,Ni等の金属膜を形成し、熱処理して金属膜と多結晶シリコンを反応させることにより形成される。このシリサイドプロセスでは、ゲート配線をある程度以上細線化した場合にシート抵抗が上昇する現象が見られ、問題とされている。例えば、リンをドープした多結晶シリコンゲートにTiシリサイド(TiSi2)膜を形成すると、ゲート配線幅が1μm以下でシート抵抗が急激に上昇する、いわゆる細線効果が確認されている(非特許文献1参照)。
【特許文献1】
特開2000−183337公報
【非特許文献1】
ロジックLSI技術の革新 (株)サイエンスフォーラム発行
【0005】
【発明が解決しようとする課題】
上述した細線効果は、図14に示すトレンチゲート型半導体装置においても、トレンチゲートの微細化が進むと問題になり、シリサイドプロセスの有効性が減殺される。トレンチゲート幅を1μm以上確保すれば、細線効果は防止される。しかし、トレンチゲートは、ベース層に対向する側面のみが有効であり、トレンチ幅を大きくすることは、無用なゲート容量とゲート面積の増大をもたらす。これは、スイッチング性能の低下につながり、またチップ内の相対的なソース面積の減少によるオン抵抗の上昇をもたらす。
従ってトレンチゲート型半導体装置では、シリサイドプロセスの有効性を減殺することなく、トレンチゲートの微細化を行うことが望まれる。
【0006】
この発明は、トレンチゲートの微細化による高性能化を図ったトレンチゲート型半導体装置とその製造方法を提供することを目的としている。
【0007】
【課題を解決するための手段】
この発明に係るトレンチゲート型半導体装置は、第1及び第2の主面を有する第1半導体層と、前記第1半導体層の第1の主面上に形成された第1導電型の第2半導体層と、前記第2半導体層上に形成された第2導電型の第3半導体層と、前記第3半導体層の表面に形成された第1導電型の第4半導体層と、前記第4半導体層の表面から前記第2半導体層に達する深さで幅が1μm以下に形成されたトレンチにゲート絶縁膜を介して埋め込まれて上端部が前記トレンチ幅よりも広い幅をもってトレンチ上端開口より上方に突出する多結晶シリコン層及び、この多結晶シリコン層の前記上端部の上面及び側面に形成された金属シリサイド膜を有するゲート電極と、前記第4半導体層及び第3半導体層にコンタクトする第1の主電極と、前記第1半導体層の第2の主面に形成された第2の主電極とを有する。
【0008】
本発明に係るトレンチゲート型半導体装置の製造方法は、第1及び第2の主面を有する第1半導体層の第1の主面上に第1導電型の第2半導体層を形成する工程と、前記第2半導体層の表面に不純物をドープして第2導電型の第3半導体層を形成する工程と、前記第3半導体層の表面に不純物をドープして第1導電型の第4半導体層を形成する工程と、前記第4半導体層の表面から前記第3半導体層を貫通して前記第2半導体層に達する深さで幅が1μm以下のトレンチを形成する工程と、前記トレンチの内面にゲート絶縁膜を形成した後、前記第4半導体層上に、前記トレンチを完全に埋め込むように多結晶シリコン層を堆積する工程と、前記多結晶シリコン層をエッチングして、主要部が前記トレンチに埋め込まれ、上端部が前記トレンチの幅より広い幅をもってトレンチ上端開口より上方に突出するゲート電極を形成する工程と、前記ゲート電極の前記上端部の上面及び側面に金属シリサイド膜を形成する工程と、前記第4半導体層及び第3半導体層にコンタクトする第1の主電極、及び前記第1半導体層の第2の主面にコンタクトする第2の主電極をそれぞれ形成する工程とを有する。
【0009】
この発明によると、トレンチに埋め込まれるゲート電極は、トレンチ幅より広い幅を持つ上端部をトレンチ開口上方に突出させて形成され、その上端部の上面と側面に金属シリサイド膜が形成される。従って、トレンチゲートを細線化した場合にもトレンチゲートのシート抵抗の上昇がなく、高性能のトレンチゲート型半導体装置が得られる。
【0010】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図1A及び図1Bは、一実施の形態によるパワーMOSトランジスタ100の平面図とその一部Pの拡大平面図である。図2は、図1BのI−I’断面図を示している。ここでは、第1,第2導電型がそれぞれn型,p型の例として、p型ベース層を持つnチャネルMOSトランジスタを示している。n+型シリコン基板1は、低抵抗ドレイン層である。この基板1上に、高抵抗ドレイン層となるn-型層2と、ベース層となるp型層3が形成されている。p型ベース層3の表面部に、n+型ソース層4が拡散形成されている。
【0011】
ソース層4からp型ベース層3を貫通して、n−型ドレイン層2に達する深さのトレンチ5が形成され、このトレンチ5にゲート絶縁膜6を介してゲート電極7が埋め込み形成されている。ゲート電極7は、トレンチ5に埋め込まれた、リン又は砒素を高濃度にドープした多結晶シリコン層71と、この多結晶シリコン層71の表面に形成された金属シリサイド膜73とから構成される。多結晶シリコン層71の上端部72は、トレンチ5の幅D1より広い幅D3をもってソース層4より上方に突出している。この上端部72に金属シリサイド膜73が形成されている。金属シリサイド膜73は、この実施の形態の場合、TiSi2であるが、他のシリサイドも用い得る。
【0012】
図1Bに示すように、ゲート電極7は、一定ピッチD2で配列される複数本のストライプ部7aと、これらのストライプ部7aを連結する連結部7bを有する。図1Bでは、ストライプ部7aと連結部7bによってメッシュを構成しており、このメッシュにより閉じられた複数の分割領域がそれぞれユニットセルを構成しているが、ストライプ部7aの一端は、他とは連結されない開放端であってもよい。この場合も、隣接するストライプ部7aにより挟まれた領域がユニットセルとなる。即ちこのMOSトランジスタ100は、低抵抗ドレインである基板1を共有して、トレンチ5により区画された複数ユニットセルにより構成されている。
【0013】
具体的にこの実施の形態では、トレンチゲート形成に0.35μmルールが用いられ、トレンチ5の幅D1は1μm以下となる。トレンチ5の配列ピッチD2は、数μmである。一方、埋め込み多結晶シリコン層71は、その上端部72がソース層4より上方に1μm以上の幅D3をもって突出しており、この上端部72の上面及び側面に金属シリサイド膜73が形成されている。従って、金属シリサイド膜73がTiSi2であっても、細線効果によるシート抵抗の上昇はなく、低抵抗のゲート電極が得られる。
【0014】
ゲート電極7は、層間絶縁膜8により覆われ、この層間絶縁膜8上にソース電極11が形成されている。また基板1の裏面にドレイン電極12が形成されている。ソース電極11は、層間絶縁膜8の各ゲート電極7の間隙部に開けられた開口を介してソース層4にコンタクトする。ソース電極11は、ソース層4と同時にp型ベース層3にもコンタクトさせている。具体的に説明すれば、ゲート電極7に挟まれた各ユニットセル領域には、ソース層4からp型ベース層3に達する溝9が形成され、この溝9にp+型層10が形成されている。ソース電極11は、この溝9に埋め込まれることによって、ソース層4とp型ベース層3にコンタクトする。
【0015】
この様に、ソース電極11を、ソース層4の上面と側面にコンタクトさせることによって、低抵抗コンタクトが得られる。これは、低いオン電圧を得る上で好ましい構造である。また、ソース電極11をp型ベース層3にもコンタクトさせることによって、ターンオフ時、p型ベース層3の電荷はソース電極11に速やかに排出される。これにより、高速のスイッチングが可能になり、またオフ時のp型ベース層3の電位安定化が図られている。
【0016】
この実施の形態のMOSトランジスタ100の製造工程を、図2の断面を用いて、図3〜図12を参照して説明する。n+型シリコン基板1の主面に、図3に示すように、n-型層2をエピタキシャル成長させる。このn-型層2の表面にボロン等のp型不純物をイオン注入して熱拡散させて、p型ベース層3を形成する。更に、図4に示すように、p型ベース層3の表面に砒素等のn型不純物を高濃度にイオン注入して熱拡散させ、n+型ソース層4を形成する。
【0017】
次に、図5に示すように、ソース層4の表面にシリコン酸化膜101を形成し、この上にリソグラフィにより、トレンチ形成のためのレジストマスク102をパターン形成する。このレジストマスク102を用いて、RIE(Reactive Ion Etching)法によりシリコン酸化膜101をエッチングする。そして、パターン形成されたシリコン酸化膜101をマスクとして、RIE法によりシリコンエッチングを行って、図6に示すように、ソース層4からn-型層2に達する深さのトレンチ5を形成する。
【0018】
具体的にトレンチ5は、図1Bに示すゲート電極7の複数本のストライプ部7aとこれらを連結する連結部7bに対応するパターンをもって形成する。このとき、図6に示すように、ストライプ部7aの配列方向(短手方向)のトレンチ幅D1は1μm以下、ピッチD2は数μmとする。
【0019】
続いて、熱酸化を行って、図7に示すようにトレンチ5の底面から側面及び上面にゲート絶縁膜6を形成する。その後、ソース層4上に、トレンチ5を完全に埋め込み且つ表面が実質的に平坦になるように、多結晶シリコン層71を所定の厚み堆積する。多結晶シリコン層71は、リン又は砒素等の不純物が高濃度にドープされたものとする。この多結晶シリコン層71の上には好ましくは、アンドープの多結晶シリコン層75を薄く堆積する。このアンドープ多結晶シリコン層75は、この後のシリサイド工程で低抵抗のシリサイドを形成するために用いられるものである。
【0020】
次に、多結晶シリコン層71,75を、トレンチ幅D1より大きい幅D3のマスク部を持つエッチングマスクを用いてエッチングする。これにより、多結晶シリコン層71,75は、図8に示すように、1μmより小さい幅D1のトレンチ5に埋め込まれた主要部分と、1μmより大きい幅D3をもってトレンチ上端開口より突出する上端部72とを有するゲート電極7としてパターン形成される。
【0021】
この後、図9に示すように、Ti/TiN膜103をスパッタ法により堆積する。そして、RTA(Rapid Thermal Anneal)により熱処理することによって、Ti/TiN膜103のなかのTi膜と多結晶シリコンを反応させることにより、図10に示すように、ゲート電極7の上端部72の上面及び側面にTiシリサイド膜73を形成する。このとき、Tiと多結晶シリコンの反応は、アンドープ多結晶シリコン層75が完全にシリサイド化される熱処理条件下で行う。
【0022】
不純物を高濃度に含む多結晶シリコンをシリサイド化した場合には、不純物に起因して、シリサイドの低抵抗化が阻害される。これに対してこの実施の形態のように、不純物ドープの多結晶シリコン層71の表面にアンドープ多結晶シリコン層75を形成しておき、このアンドープ多結晶シリコン層75を完全にシリサイド化することによって、シリサイド膜73のより低抵抗化が図られる。シリサイド膜73の形成後、未反応のTi/TiN膜103はエッチング除去する。これにより、ゲート電極7が完成する。
【0023】
次に、図11に示すように、ゲート電極7を覆う層間絶縁膜8をCVD法により堆積する。続いて層間絶縁膜8には、ゲート電極7により挟まれたソース領域にコンタクト開口104を形成する。このコンタクト開口104には更に、図12に示すように、ソース層4を貫通してp型ベース層3に達する溝9を形成し、この溝9の底部に露出したp型ベース3にp+型層10を拡散形成する。
【0024】
最後に、図2に示すように、表裏面にそれぞれソース電極11とドレイン電極12を形成して、MOSトランジスタ100が完成する。ソース電極11は、ゲート電極7の開口を介して、各ユニットセルのソース層4とp型ベース層3にコンタクトする。
【0025】
以上のようにこの実施の形態によると、1μm以下の幅で形成されるトレンチに埋め込まれる多結晶シリコンゲート電極が、トレンチ開口上部に突出する上端部を有し且つ、この上端部の幅をトレンチ幅より大きく、1μm以上としている。従って、この多結晶シリコンゲート電極の表面をシリサイド化した場合、特にシリサイド膜がTiSi2膜である場合に、細線効果が防止され、低抵抗のトレンチゲートが得られる。これにより、高速スイッチングが可能なパワーMOSトランジスタが得られる。
【0026】
上記実施の形態では、nチャネルMOSトランジスタを示したが、各部の導電型を逆にしたpチャネルMOSトランジスタにも同様にこの発明を適用することができる。また、上記実施の形態のn+型シリコン基板1をp+型シリコン基板とすれば、その他の部分を同じ構造として、IGBTとなる。図13は、その様なIGBT200の構造を、図2に対応させて示している。p+型シリコン基板1aがコレクタ層となり、n-型層2、p型層3をそれぞれ、第1ベース、第2ベースとし、n+型層5をエミッタ層として、pnpn構造が形成される。エミッタ電極11は、n+型エミッタ層4とp型ベース層3に同時にコンタクトさせることにより、ラッチアップが防止される。上記実施の形態のMOSトランジスタと同様のトレンチゲートを形成することにより、低いオン電圧が得られる。またトレンチゲートの細線効果が防止されて、高速スイッチングが可能になる。
【0027】
【発明の効果】
以上述べたようにこの発明によれば、トレンチゲートの細線化による高性能化を図ったトレンチゲート型半導体装置が得られる。
【図面の簡単な説明】
【図1A】この発明の一実施の形態によるMOSトランジスタの平面図である。
【図1B】図1Aの一部Pを拡大した平面図である。
【図2】図1BのI−I’断面図である。
【図3】同MOSトランジスタのp型ベース層形成までの工程を示す断面図である。
【図4】同MOSトランジスタのn+型ソース層形成の工程を示す断面図である。
【図5】同MOSトランジスタのトレンチ形成のための酸化膜マスク形成工程を示す断面図である。
【図6】同MOSトランジスタのトレンチ形成工程を示す断面図である。
【図7】同MOSトランジスタのゲート多結晶シリコン堆積の工程を示す断面図である。
【図8】同MOSトランジスタの多結晶シリコンパターニング工程を示す断面図である。
【図9】同MOSトランジスタの多結晶シリコンゲートのサリサイド工程のための金属膜堆積工程を示す断面図である。
【図10】同MOSトランジスタの多結晶シリコンゲートのシリサイド膜形成工程を示す断面図である。
【図11】同MOSトランジスタの層間絶縁膜形成工程を示す断面図である。
【図12】 同MOSトランジスタの溝形成工程を示す断面図である。
【図13】この発明の他の実施の形態によるIGBTの断面図である。
【図14】従来のMOSトランジスタを示す断面図である。
【符号の説明】
1…n+型シリコン基板(低抵抗ドレイン層)、2…n−型層(高抵抗ドレイン層,n型ベース層)、3…p型層(p型ベース層)、4…n+型ソース層(エミッタ層)、5…トレンチ、6…ゲート絶縁膜、7…ゲート電極、71…多結晶シリコン、72…上端部(突出部)、73…Tiシリサイド膜、8…層間絶縁膜、9…溝、10…p+型層、11…ソース電極、12…ドレイン電極、1a…p+型シリコン基板(コレクタ層)、100…MOSトランジスタ、200…IGBT。
Claims (16)
- 第1及び第2の主面を有する第1半導体層と、
前記第1半導体層の第1の主面上に形成された第1導電型の第2半導体層と、
前記第2半導体層上に形成された第2導電型の第3半導体層と、
前記第3半導体層の表面に形成された第1導電型の第4半導体層と、
前記第4半導体層の表面から前記第2半導体層に達する深さで幅が1μm以下に形成されたトレンチにゲート絶縁膜を介して埋め込まれて上端部が前記トレンチ幅より広い幅をもってトレンチ上端開口より上方に突出する多結晶シリコン層及び、この多結晶シリコン層の前記上端部の上面及び側面に形成された金属シリサイド膜を有するゲート電極と、
前記第4半導体層及び第3半導体層にコンタクトする第1の主電極と、
前記第1半導体層の第2の主面に形成された第2の主電極と、
を有することを特徴とするトレンチゲート型半導体装置。 - 第1及び第2の主面を有する第1半導体層と、
前記第1半導体層の第1の主面上に形成された第1導電型の第2半導体層と、
前記第2半導体層上に形成された第2導電型の第3半導体層と、
前記第3半導体層の表面に形成された第1導電型の第4半導体層と、
前記第4半導体層の表面から前記第2半導体層に達する深さに形成されたトレンチにゲート絶縁膜を介して埋め込まれて上端部が前記トレンチ幅より広い幅をもってトレンチ上端開口より上方に突出する多結晶シリコン層及び、この多結晶シリコン層の前記上端部の上面及び側面に形成された金属シリサイド膜を有するゲート電極と、
前記第4半導体層及び第3半導体層にコンタクトする第1の主電極と、
前記第1半導体層の第2の主面に形成された第2の主電極と
を有し、
前記ゲート電極は、ある幅とピッチをもって配列された複数本のストライプ部とこれらのストライプ部を連結する連結部を有する
ことを特徴とするトレンチゲート型半導体装置。 - 第1及び第2の主面を有する第1半導体層と、
前記第1半導体層の第1の主面上に形成された第1導電型の第2半導体層と、
前記第2半導体層上に形成された第2導電型の第3半導体層と、
前記第3半導体層の表面に形成された第1導電型の第4半導体層と、
前記第4半導体層の表面から前記第2半導体層に達する深さに形成されたトレンチにゲート絶縁膜を介して埋め込まれて上端部が前記トレンチ幅より広い幅をもってトレンチ上端開口より上方に突出する多結晶シリコン層及び、この多結晶シリコン層の前記上端部の上面及び側面に形成された金属シリサイド膜を有するゲート電極と、
前記第4半導体層及び第3半導体層にコンタクトする第1の主電極と、
前記第1半導体層の第2の主面に形成された第2の主電極と
を有し、
前記多結晶シリコン層は、不純物ドープ層とアンドープ層の積層構造として堆積され、アンドープ層は完全シリサイド化されている
ことを特徴とするトレンチゲート型半導体装置。 - 前記ゲート電極が形成されるトレンチによって挟まれる領域に前記第4半導体層の表面から前記第3半導体層に達する溝が形成され、
前記第1の主電極は各溝で前記第3半導体層及び第4半導体層にコンタクトする
ことを特徴とする請求項1〜3のいずれか1項記載のトレンチゲート型半導体装置。 - 前記半導体装置は、前記第1半導体層を第1導電型の低抵抗ドレイン層、第2半導体層を高抵抗ドレイン層、第3半導体層をベース層、第4半導体層をソース層とするMOSトランジスタである
ことを特徴とする請求項1〜4のいずれか1項記載のトレンチゲート型半導体装置。 - 前記半導体装置は、前記第1半導体層を第2導電型のコレクタ層、第2半導体層を第1ベース層、第3半導体層を第2ベース層、第4半導体層をエミッタ層とする絶縁ゲート型バイポーラトランジスタである
ことを特徴とする請求項1〜4のいずれか1項記載のトレンチゲート型半導体装置。 - 前記トレンチ幅は1μm以下である
ことを特徴とする請求項2又は3記載のトレンチゲート型半導体装置。 - 前記金属シリサイド膜は、Tiシリサイドである
ことを特徴とする請求項1〜7のいずれか1項記載のトレンチゲート型半導体装置。 - 第1及び第2の主面を有する第1半導体層の第1の主面上に第1導電型の第2半導体層を形成する工程と、
前記第2半導体層の表面に不純物をドープして第2導電型の第3半導体層を形成する工程と、
前記第3半導体層の表面に不純物をドープして第1導電型の第4半導体層を形成する工程と、
前記第4半導体層の表面から前記第3半導体層を貫通して前記第2半導体層に達する深さで幅が1μm以下のトレンチを形成する工程と、
前記トレンチの内面にゲート絶縁膜を形成した後、前記第4半導体層上に、前記トレンチを完全に埋め込むように多結晶シリコン層を堆積する工程と、
前記多結晶シリコン層をエッチングして、主要部が前記トレンチに埋め込まれ、上端部が前記トレンチの幅よりも広い幅をもってトレンチ上端開口より上方に突出するゲート電極を形成する工程と、
前記ゲート電極の前記上端部の上面及び側面に金属シリサイド膜を形成する工程と、
前記第4半導体層及び第3半導体層にコンタクトする第1の主電極、及び前記第1半導体層の第2の主面にコンタクトする第2の主電極をそれぞれ形成する工程と、
を有することを特徴とするトレンチゲート型半導体装置の製造方法。 - 第1及び第2の主面を有する第1半導体層の第1の主面上に第1導電型の第2半導体層を形成する工程と、
前記第2半導体層の表面に不純物をドープして第2導電型の第3半導体層を形成する工程と、
前記第3半導体層の表面に不純物をドープして第1導電型の第4半導体層を形成する工程と、
前記第4半導体層の表面から前記第3半導体層を貫通して前記第2半導体層に達する深さのトレンチを形成する工程と、
前記トレンチの内面にゲート絶縁膜を形成した後、前記第4半導体層上に、前記トレンチを完全に埋め込むように多結晶シリコン層を堆積する工程と、
前記多結晶シリコン層をエッチングして、主要部が前記トレンチに埋め込まれ、上端部が前記トレンチの幅より広い幅をもってトレンチ上端開口より上方に突出するゲート電極を形成する工程と、
前記ゲート電極の前記上端部の上面及び側面に金属シリサイド膜を形成する工程と、
前記第4半導体層及び第3半導体層にコンタクトする第1の主電極、及び前記第1半導体層の第2の主面にコンタクトする第2の主電極をそれぞれ形成する工程と、
を有し、
前記ゲート電極は、ある幅とピッチをもって配列された複数本のストライプ部とこれらのストライプ部を連結する連結部をもつように形成される
ことを特徴とするトレンチゲート型半導体装置の製造方法。 - 第1及び第2の主面を有する第1半導体層の第1の主面上に第1導電型の第2半導体層を形成する工程と、
前記第2半導体層の表面に不純物をドープして第2導電型の第3半導体層を形成する工程と、
前記第3半導体層の表面に不純物をドープして第1導電型の第4半導体層を形成する工程と、
前記第4半導体層の表面から前記第3半導体層を貫通して前記第2半導体層に達する深 さのトレンチを形成する工程と、
前記トレンチの内面にゲート絶縁膜を形成した後、前記第4半導体層上に、前記トレンチを完全に埋め込むように多結晶シリコン層を堆積する工程と、
前記多結晶シリコン層をエッチングして、主要部が前記トレンチに埋め込まれ、上端部が前記トレンチの幅より広い幅をもってトレンチ上端開口より上方に突出するゲート電極を形成する工程と、
前記ゲート電極の前記上端部の上面及び側面に金属シリサイド膜を形成する工程と、
前記第4半導体層及び第3半導体層にコンタクトする第1の主電極、及び前記第1半導体層の第2の主面にコンタクトする第2の主電極をそれぞれ形成する工程と、
を有し、
前記多結晶シリコン層は、不純物ドープ層とアンドープ層の積層構造として堆積され、アンドープ層は完全シリサイド化される
ことを特徴とするトレンチゲート型半導体装置の製造方法。 - 前記第1の主電極の形成前に、前記ゲート電極が形成されるトレンチによって挟まれる領域に前記第4半導体層の表面から前記第3半導体層に達する溝を形成する工程を有する
ことを特徴とする請求項9〜11のいずれか1項記載のトレンチゲート型半導体装置の製造方法。 - 前記半導体装置は、前記第1半導体層を第1導電型の低抵抗ドレイン層、第2半導体層を高抵抗ドレイン層、第3半導体層をベース層、第4半導体層をソース層とするMOSトランジスタである
ことを特徴とする請求項9〜12のいずれか1項記載のトレンチゲート型半導体装置の製造方法。 - 前記半導体装置は、前記第1半導体層を第2導電型のコレクタ層、第2半導体層を第1ベース層、第3半導体層を第2ベース層、第4半導体層をエミッタ層とする絶縁ゲート型バイポーラトランジスタである
ことを特徴とする請求項9〜12のいずれか1項記載のトレンチゲート型半導体装置の製造方法。 - 前記トレンチ幅を1μm以下に形成する
ことを特徴とする請求項10又は11記載のトレンチゲート型半導体装置の製造方法。 - 前記金属シリサイド膜は、Tiシリサイドである
ことを特徴とする請求項9〜15のいずれか1項記載のトレンチゲート型半導体装置の製造方法。
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