JP4398719B2 - 半導体装置 - Google Patents
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Description
上記した目的を達成するための本発明の半導体装置の一態様は、第1面及び第2面を有する第1導電型の第1のベース層と、前記第1面上に形成された第2導電型の第2のベース層と、底部が前記第1のベース層に達するように形成された複数のトレンチ内に、ゲート絶縁膜を介して導電性材料を埋め込むことによって形成された第1及び第2のゲート電極と、前記第2のベース層の表面領域に形成され、前記第1のゲート電極が設けられた前記トレンチの両側の側壁及び前記第2のゲート電極が設けられた前記トレンチの片側の側壁に、それぞれ隣接するように形成された第1導電型のソース層と、前記第2面上に形成された第2導電型のエミッタ層と、前記第2のベース層及び前記ソース層上に形成されたエミッタ電極と、前記エミッタ層上に形成されたコレクタ電極と、前記第1及び第2のゲート電極にターンオン信号またはターンオフ信号を入力する制御を行う第1の制御部と、前記第2のゲート電極と前記エミッタ電極間に電気的に接続されたコンデンサと、を具備することを特徴とする。
前記第1面の表面領域に形成された第2導電型の第2のベース層と、
前記第2のベース層の表面領域に形成された第1導電型のソース層と、
前記第2面上に形成された第2導電型のエミッタ層と、
前記第2のベース層上にゲート絶縁膜を介して形成された第1のゲート電極と、
前記第1のベース層上にゲート絶縁膜を介して形成され、前記第1のゲート電極と離れて形成された形成された第2のゲート電極と、
前記第2のベース層及び前記ソース層上に形成されたエミッタ電極と、
前記エミッタ層上に形成されたコレクタ電極と、
を具備したことを特徴としている。
図1乃至図8を参照して本発明の第1の実施の形態に係る半導体装置を説明する。図1に、本実施の形態におけるトレンチゲート構造を有するIEGTの断面図を示す。このIEGTでは、図1に示すように、半導体基板からなるn型ベース層11の第1面上に、p型ベース層12が形成されている。p型ベース層12からn型ベース層11に及ぶ複数のトレンチ13が形成されている。トレンチ13の底部は、n型ベース層11の内部に達するように形成されている。
つまり、第1のゲート電極15と接続される第1のゲート配線25は、図中の第1及び第2のゲート電極15,16a,16bの図中上側に配置されている。第2のゲート電極16a,16bと接続される第2のゲート配線26は、図中の第1及び第2のゲート電極15,16a,16bの図中下側に配置されている。ゲート電極とゲート配線は、ゲート電極の端部またはゲート配線の端部を延在させて、相互に接続してもよいし、接続部材を用いて、相互に接続してもよい。また、第1及び第2のゲート配線25,26を並置させ、第1及び第2のゲート電極15,16a,16bが延びる長手方向の一端部側に、その長手方向に対して垂直方向に配置してもよい。
秒のときに、第1のゲート電極G1にターンオフ信号を入力する。第1のゲート電極G1にターンオフ信号を入力すると、第1のゲート電極のゲート電圧VG1は、ターンオン信号を入力したときと同様にやや低下し、ほぼ一定値を取った後、再び低下する。
ている。第1及び第2のゲート電極15,16a,16b間にはエミッタ用コンタクト18aが形成されている。第1のゲート電極15と接続される第1のゲート配線25及び第2のゲート電極16a,16bと接続される第2のゲート配線26は、絶縁膜19を介して積層されており、第1及び第2のゲート電極15,16a,16bの図中上側及び図中下側に配置されている。なお、図7では、第1のゲート配線25及び第2のゲート配線26が図中で重ならないように、記載してある。
図9乃至図11を参照して本発明の第2の実施の形態に係る半導体装置を説明する。図1乃至図8に示す第1の実施の形態と同一部分については同一符号を示す。図9に、本実施の形態におけるトレンチゲート構造を有するIEGTの断面図を示す。本実施の形態では、図9に示すように、複数の第2のゲート電極(G2)16a,16bが、第2のゲート電極16a,16b間に形成された第1のゲート電極(G1)に対して、反対側に引き出されている。つまり、第2のゲート電極16a,16bとエミッタ電極との間に、実質的に、第1のコンデンサC1が挿入された構成となっている。第1及び第2のゲート電極15,16a,16bに、第1及び第2の端子(図示しない)がそれぞれ電気的に接続されており、さらに第1及び第2の端子は、第1及び第2のゲート電圧を制御する制御部36に電気的に接続されている。IEGTの平面図は、前述した第1の実施の形態の平面図と同じである。
子よりも前にターンオフするように設定する。時間t=t4秒のとき、第2のゲート電極16a,16bにターンオフ信号を入力すると、第2のゲート電極16a,16bのゲート電圧VG2が下降し始める。時間t=t5秒で、ゲート電圧VG2が下降した後、時間t=t6秒のときに、第1のゲート電極15にターンオフ信号を入力する。第1のゲート電極15にターンオフ信号を入力すると、第1のゲート電極15のゲート電圧VG1は、第1のゲート電極15にターンオン信号を入力したときと同様にやや低下し、ほぼ一定値を取った後、再び低下する。
図12及び図13を参照して本発明の第2の実施の形態の変形例に係る半導体装置及びその制御方法を説明する。図1乃至図8に示す第1の実施の形態と同一部分については同一符号を示す。本変形例におけるトレンチゲート構造を有するIEGTの断面図は、図9と同じである。
に、第2のゲート電極16a,16b部分のIEGTのゲート−エミッタ間に、第2のコンデンサC2が挿入されている。第1のゲート電極15及び第2のゲート電極16a,16bに、第1のゲート抵抗(RG1)31及び第2のゲート抵抗(RG2)32がそれぞれ接続されている。第1のゲート抵抗31及び第2のゲート抵抗32は、第3の端子35に接続されている。本変形例では、第1のゲート電極G1及び第2のゲート電極G2は、第1及び第2のゲート抵抗31,32を介して、同じ端子に接続されている。第3の端子35は、第1及び第2のゲート電極15,16a,16bのゲート電圧を制御する制御部36に接続されている。制御部36には、G1,G2用の共用制御部36cが設けられており、第1及び第2のゲート電極15,16a,16bのゲート電圧を制御する。
図16乃至図23を参照して本発明の第4の実施の形態に係る半導体装置を説明する。図16に、本実施の形態におけるプレーナゲート構造を有するIEGTの断面図を示す。図16に示すように、半導体基板からなるn型ベース層51の第1面の表面領域に、p型ベース層52が形成されている。また、p型ベース層52の表面領域には、n型ソース層53が形成されている。p型ベース層52上に、ゲート絶縁膜54を介して、第1のゲート電極(G1)55が形成されている。また、n型ベース層53上に、ゲート絶縁膜54を介して、かつ第1のゲート電極55から離れて第2のゲート電極(G2)56が形成されている。p型ベース層52及びn型ソース層53上に、共通のエミッタ電極57が形成されている。エミッタ電極57は、絶縁膜58を介して、第2のゲート電極G256上にも形成されている。一方、n型ベース層53の第2面上に、p型エミッタ層59が形成さ
れている。p型エミッタ層59上に、コレクタ電極60が形成されている。図16では、IEGTの1/2単位セル構造を示しており、実際は、この単位セルが複数並列に接続される。
ことができ、オン電圧を低減することができる。
置の第2のゲート電極上に、絶縁膜を介して第1のゲート電極の端部が延在していてもよい。このように形成することによって、第1のゲート電極の抵抗を下げることができる。
図24及び図25を参照して本発明の第4の実施の形態に係る半導体装置を説明する。図16乃至図23に示す第3の実施の形態と同一部分については同一符号を示す。図24に、本実施の形態におけるプレーナゲート構造を有するIEGTの断面図を示す。本実施の形態では、第2のゲート電極(G2)56上の絶縁膜58の厚さL2が、第1のゲート電極(G1)55上の絶縁膜58の厚さL1よりも薄くなるように形成されている。つまり、第2のゲート電極56とエミッタ電極との間に、実質的に、第3のコンデンサC3が挿入された構成となっている。
あってもかまわない。
図26を参照して本発明の第7の実施の形態に係る半導体装置を説明する。図26に、本実施の形態におけるIGBTを含む半導体装置の回路図を示す。IGBTの断面図は、例えば、特開平10−321856号公報、特開2000−101076公報に記載してあるIGBTと同じである。図26に示すように、IGBTのエミッタ電極にインダクタLEを挿入して接続する。IGBTをターンオンさせると、負性容量CGC-によって電流IG-が流れ、第3のゲート抵抗(RG3)81による電圧降下RG3・IG-を生じる。一方、ターンオン時の電流変化によって、インダクタLEに誘電起電力LE・dI/dtを生じる。そこで、RG3・IG-<LE・dI/dtを満たすRG3,LEを選択することによって、負性容量による影響を打ち消すことができる。つまり、負性容量によって、ゲート電圧が上昇し、急激に素子がターンオンするなどの不安定なターンオン動作を抑制することができる。ここで、IG-は、任意のRG3を選択し、LE〜0でターンオンさせたときの、負性容量によるゲート電圧の上昇から、求めることができる。本実施の形態では、IGBTを例に説明したが、IEGT、その他のMOSゲート型バイポーラ半導体素子であってもかまわない。
12,52 p型ベース層
13,42 トレンチ
14,54 ゲート絶縁膜
15,55 第1のゲート電極(G1)
16a,16b,56 第2のゲート電極(G2)
17,53 n型ソース層
18,41,57 エミッタ電極
18a,57a エミッタ電極用コンタクト
19,58 絶縁膜
20,59 p型エミッタ層
21,60 コレクタ電極
24,64 半導体基板
25,65 第1のゲート配線
26,66 第2のゲート配線
27,28,67,68 ゲート電極取り出し部
31,71 第1のゲート抵抗
32,72 第2のゲート抵抗
33,73 第1の端子
34,74 第2の端子
35,75 第3の端子
36,76 制御部
36a,76a 第1のゲート電極(G1)用制御部
36b,76b 第2のゲート電極(G2)用制御部
36c,76c 共用制御部
36d,76d 遅延部
81 第3のゲート抵抗
Claims (13)
- 第1面及び第2面を有する第1導電型の第1のベース層と、
前記第1面上に形成された第2導電型の第2のベース層と、
底部が前記第1のベース層に達するように形成された複数のトレンチ内に、ゲート絶縁膜を介して導電性材料を埋め込むことによって形成された第1及び第2のゲート電極と、
前記第2のベース層の表面領域に形成され、前記第1のゲート電極が設けられた前記トレンチの両側の側壁及び前記第2のゲート電極が設けられた前記トレンチの片側の側壁に、それぞれ隣接するように形成された第1導電型のソース層と、
前記第2面上に形成された第2導電型のエミッタ層と、
前記第2のベース層及び前記ソース層上に形成されたエミッタ電極と、
前記エミッタ層上に形成されたコレクタ電極と、
前記第1のゲート電極にターンオン信号またはターンオフ信号を入力する制御を行う第1の制御部と、
前記第2のゲート電極にターンオン信号またはターンオフ信号を入力する制御を行う第2の制御部と、
を具備することを特徴とする半導体装置。 - 前記第1の制御部が前記第1のゲート電極に対して、ターンオン信号を出力した後に、前記第2の制御部が前記第2のゲート電極に対して、ターンオン信号を出力することを特徴とする請求項1に記載の半導体装置。
- 前記第1の制御部が前記第1のゲート電極に対して、ターンオフ信号を出力した後に、前記第2の制御部が前記第2のゲート電極に対して、ターンオフ信号を出力することを特徴とする請求項1または2に記載の半導体装置。
- 前記第2のゲート電極と前記エミッタ電極間に接続されたコンデンサをさらに具備することを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
- 前記第2のゲート電極は、前記トレンチの外にその端部が延在して形成されており、前記トレンチ外の前記第2のゲート電極上に絶縁膜を介してエミッタ電極が延在していることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
- 第1面及び第2面を有する第1導電型の第1のベース層と、
前記第1面上に形成された第2導電型の第2のベース層と、
底部が前記第1のベース層に達するように形成された複数のトレンチ内に、ゲート絶縁膜を介して導電性材料を埋め込むことによって形成された第1及び第2のゲート電極と、
前記第2のベース層の表面領域に形成され、前記第1のゲート電極が設けられた前記トレンチの両側の側壁及び前記第2のゲート電極が設けられた前記トレンチの片側の側壁に、それぞれ隣接するように形成された第1導電型のソース層と、
前記第2面上に形成された第2導電型のエミッタ層と、
前記第2のベース層及び前記ソース層上に形成されたエミッタ電極と、
前記エミッタ層上に形成されたコレクタ電極と、
前記第1及び第2のゲート電極にターンオン信号またはターンオフ信号を入力する制御を行う第1の制御部と、
前記第2のゲート電極と前記エミッタ電極間に電気的に接続されたコンデンサと、
を具備することを特徴とする半導体装置。 - 前記第1のゲート電極と前記第1の制御部間に電気的に接続された抵抗をさらに具備することを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置。
- 第1面及び第2面を有する第1導電型の第1のベース層と、
前記第1面の表面領域に形成された第2導電型の第2のベース層と、
前記第2のベース層の表面領域に形成された第1導電型のソース層と、
前記第2面上に形成された第2導電型のエミッタ層と、
前記第2のベース層上にゲート絶縁膜を介して形成された第1のゲート電極と、
前記第1のベース層上にゲート絶縁膜を介して形成され、前記第1のゲート電極と離れて形成された形成された第2のゲート電極と、
前記第2のベース層及び前記ソース層上に形成されたエミッタ電極と、
前記エミッタ層上に形成されたコレクタ電極と、
を具備したことを特徴とする半導体装置。 - 前記第1及び第2のゲート電極に、ターンオン信号またはターンオフ信号を入力する制御を行う制御部をさらに具備していることを特徴とする請求項8に記載の半導体装置。
- 前記制御部は、前記第1及び第2のゲート電極に対して、それぞれ同じタイミングでターンオン信号またはターンオフ信号を出力して制御を行うことを特徴とする請求項9に記載の半導体装置。
- 前記制御部は、前記第2のゲート電極に対して、ターンオフ信号を出力した後に、前記第1のゲート電極に対して、ターンオフ信号を出力することを特徴とする請求項9に記載の半導体装置。
- 前記第2のゲート電極と前記エミッタ電極間に接続されたコンデンサをさらに具備したことを特徴とする請求項8に記載の半導体装置。
- 前記第1及び第2のゲート電極上に形成された絶縁膜をさらに具備し、前記エミッタ電極は、前記絶縁膜を介して前記第1及び第2のゲート電極上に形成されるとともに、前記第2のゲート電極上の絶縁膜の厚さは、前記第1のゲート電極上の絶縁膜の厚さよりも薄くなるように形成されていることを特徴とする請求項8に記載の半導体装置。
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