JP2002373989A - 半導体装置 - Google Patents

半導体装置

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吉孝 鉾本
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Abstract

(57)【要約】 【課題】 ＭＯＳＦＥＴとＳＢＤを同一チップ上に搭載
し、並列接続した半導体装置において、ＳＢＤのリーク
電流を小さくし、順方向電圧降下を低減する。 【解決手段】Ｎ+ 10／Ｎ- 11基板のＮ- 層表層部に選択
的に形成されたＰベース層12およびその表層部に選択的
に形成されたＮ+ ソース領域13を有するＦＥＴ領域と、
Ｎ- 層表層部でＰベース層を囲むように配置されたＳＢ
Ｄ形成領域と、ＳＢＤ形成領域を取り囲むＰガードリン
グ領域17と、ＳＢＤ形成領域のＮ- 層上にコンタクトす
るバリアメタル21と、Ｎ- 層表面側でＦＥＴのソース電
極およびＳＢＤのアノード電極として共通に形成された
第１の主電極11と、絶縁膜により第１の主電極とは絶縁
分離されて形成された表面ゲート電極12と、Ｎ+ 基板裏
面側でＦＥＴのドレイン電極およびＳＢＤのカソード電
極として共通に形成された第２の主電極22とを具備す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特にＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジ
スタ）とショッキーバリアダイオード（ＳＢＤ）を同一
半導体チップ上に搭載した半導体装置に関するもので、
例えば同期整流回路に使用される。
【０００２】
【従来の技術】パワー半導体装置は、半導体基板の縦方
向に大電流を流す縦型構造を有するＭＯＳＦＥＴや、Ｍ
ＯＳゲートにより駆動されるＩＧＢＴが用いられてい
る。例えば３０〜４０Ｖ程度の耐圧を必要とする場合に
用いられるパワーＭＯＳＦＥＴのゲート構造として、ゲ
ート電極を平板状に設けたプレーナ構造と、微細化と低
損失化を両立させるためにゲート電極をトレンチ内に埋
め込み形成してトレンチの側壁をチャネル領域とするト
レンチ構造の２種類が広く知られている。
【０００３】トレンチ構造のパワーＭＯＳＦＥＴは、半
導体基板上にトレンチ構造のＭＯＳＦＥＴセルを多数並
設したものであり、チャネル抵抗の低減により性能を向
上（低損失化）させやすい点でプレーナ構造のＭＯＳＦ
ＥＴよりも有利とされている。
【０００４】ＭＯＳＦＥＴの用途の１つとして、例えば
携帯用電子機器において高い直流入力電圧から低い直流
出力電圧に高い効率で変換する降圧型同期整流直流−直
流変換回路が挙げられる。
【０００５】図６は、同期整流回路と負荷回路との接続
関係の一例を示している。
【０００６】ここでは、直流電源（図示せず）と出力端
子ＯＵＴとの間に"Ｈ"サイドトランジスタＱ１としてＮ
ＭＯＳＦＥＴが接続され、出力端子ＯＵＴと接地電位Ｇ
ＮＤとの間にＳＢＤ60が逆方向の向きで接続され、ＳＢ
Ｄ60に並列にスイッチ用の"Ｌ"サイドトランジスタＱ２
としてＮＭＯＳＦＥＴが接続されている。上記各トラン
ジスタＱ１、Ｑ２のソース・ドレイン間には、それぞれ
寄生ＰＮ接合ダイオードＤ１、Ｄ２が順方向の向きに存
在している。そして、出力端子ＯＵＴと接地電位ＧＮＤ
との間には、負荷回路としてコイルＬなどのインダクタ
および平滑用コンデンサＣが直列に接続されている。
【０００７】図６に示す同期整流回路の動作は、よく知
られているように、"Ｈ"サイドトランジスタＱ１は、所
望の出力電圧値に応じて制御されるデューティを有する
パルス信号により間欠的にオン駆動される動作を周期的
に繰り返し、平滑用コンデンサＣに所望の出力電圧が得
られる。
【０００８】負荷駆動用の"Ｈ"サイドトランジスタＱ１
がオン状態の間は、直流電源から"Ｈ"サイドトランジス
タＱ１を経由して負荷回路に駆動電流が供給され、コイ
ルＬにエネルギーが蓄積される。上記"Ｈ"サイドトラン
ジスタＱ１がオフ状態なってから"Ｌ"サイドトランジス
タＱ２がオン状態に制御されるまでの間に、前記コイル
Ｌの蓄積エネルギー（逆起電力）が接地電位ＧＮＤか
ら"Ｌ"サイドトランジスタＱ２の寄生ＰＮダイオードＤ
２およびＳＢＤ60をそれぞれ経由して放出される。この
ようトランジスタＱ２とＳＢＤ60を並列に接続すること
により、電力損失を低減させている。
【０００９】ところで、"Ｌ"サイドトランジスタＱ２と
ＳＢＤ60とを別チップに形成して別々のパッケージに収
納したものを組み立てると、コスト、実装面積（占有ス
ペース）などの点で開発設計の自由度が制約されるとい
う問題がある。
【００１０】また、"Ｌ"サイドトランジスタＱ２とＳＢ
Ｄ60とを別チップに形成して同一のリードフレーム上に
電気的に分離した状態で実装すると、トランジスタＱ２
のソースとＳＢＤ60のアノードとの間、また、トランジ
スタＱ２のドレインとＳＢＤ60のカソードとの間をそれ
ぞれ外部配線により接続する（例えばワイヤボンディン
グによりリードフレームに接続する）必要があり、回路
全体の抵抗成分やインダクタンス成分が増加するという
問題がある。
【００１１】そこで、外部配線によりトランジスタＱ２
とＳＢＤ60との相互に接続する必要をなくし、コスト、
実装面積、配線の抵抗成分やインダクタンス成分の減少
を図るために、トランジスタＱ２とＳＢＤ60を同一半導
体チップ上に搭載し、トランジスタＱ２のソース電極と
ＳＢＤ60のアノード電極を共通に設け、トランジスタＱ
２のドレイン電極とＳＢＤ60のカソード電極を共通に設
けるＮＭＯＳＦＥＴ・ＳＢＤ搭載半導体装置が提案され
ている。
【００１２】図７は、現在提案中のＮＭＯＳＦＥＴ・Ｓ
ＢＤ搭載半導体装置のチップ上のパターンレイアウトの
一例を一部透視して示す上面図である。
【００１３】この半導体チップ70では、ＮＭＯＳＦＥＴ
が形成されるＦＥＴ形成領域の一端側のＳＢＤ形成領域
（図中、破線による表示部）にＳＢＤが形成される。チ
ップ表面側には、ＮＭＯＳＦＥＴのソース電極およびＳ
ＢＤのアノード電極として共通に第１の主電極71が設け
られ、ＮＭＯＳＦＥＴの表面ゲート電極72が絶縁膜73に
より前記第１の主電極71とは絶縁分離された状態で設け
られている。そして、チップ裏面側には、ＮＭＯＳＦＥ
Ｔのドレイン電極およびＳＢＤのカソード電極として共
通に第２の主電極（図示せず）が設けられている。
【００１４】図８は、図７中のＡ−Ａ´線に沿って矢印
方向に見た断面構造の一例を概略的に示す。
【００１５】ここでは、Ｎ+ 半導体基板上にＮ- 層がエ
ピタキシャル成長されてなるＮ+ ／Ｎ- 基板上に形成さ
れたトレンチゲート構造のＮＭＯＳＦＥＴの数セル分と
ＳＢＤを示している。
【００１６】図８において、10は半導体基板、11はＮ-
層（エピタキシャル成長層）、12はＦＥＴ形成領域のＮ
- 層表層部に選択的に形成されたＰベース層、13はＰベ
ース層表層部に選択的に形成されたＮ+ ソース領域であ
り、このＮ+ ソース領域13の表面からＮ- 層11に達する
深さのゲートトレンチが形成されている。
【００１７】15はゲートトレンチの内壁に形成されたゲ
ート絶縁膜、16はゲートトレンチの内部に埋め込まれた
ドープト・ポリシリコンからなるトレンチゲート電極で
ある。このトレンチゲート電極16に連なって、ゲートト
レンチのアレイから外れた位置までポリシリコンゲート
配線（図示せず）が延びている。
【００１８】17はチップ上の周辺領域の全周（あるいは
一部）でＮ- 層の表層部に形成されたガードリング領域
であり、このガードリング領域17とＦＥＴ形成領域14と
の間に島状のＳＢＤ形成領域18が配置されている。
【００１９】19はＦＥＴ形成領域の基板上に堆積された
層間絶縁膜であり、所定の位置に複数のコンタクトホー
ルが開口されている。20はチップ周辺領域のガードリン
グ領域17の一部を含む基板上に形成された酸化膜であ
る。
【００２０】そして、前記ガードリング領域17の残部の
表面上、ＳＢＤ形成領域18のＮ- 層11の表面上、Ｎ+ ソ
ース領域13の一部の表面上、Ｐベース層12の一部の表面
上にバリアメタル21が連続的に形成されている。
【００２１】さらに、前記バリアメタル21上に、ＳＢＤ
のアノード電極およびＦＥＴのソース電極として共通に
メタル（例えばアルミニウム膜）からなる第１の主電極
71が形成されている。これと同時に、ＦＥＴ形成領域14
のポリシリコンゲート配線（図示せず）上にバリアメタ
ル21を介してコンタクトするように、メタルからなる表
面ゲート電極（図７中72）が形成されており、この表面
ゲート電極72と第１の主電極71とは層間絶縁膜（図７中
73）により絶縁分離されている。
【００２２】さらに、チップ裏面側には、ＦＥＴのドレ
イン電極およびＳＢＤのカソード電極として共通に第２
の主電極22が設けられている。
【００２３】上記したようにＮＭＯＳＦＥＴとＳＢＤが
搭載された半導体装置において、表面ゲート電極72に印
加される制御電圧によってＦＥＴのドレイン電極（第２
の主電極22）からソース電極（第１の主電極71）に流れ
るドレイン電流をオン／オフ制御することが可能にな
る。
【００２４】即ち、ＦＥＴのドレイン電極とソース電極
との間に所定の電圧を印加した状態で表面ゲート電極72
に所定の制御電圧を印加すると、Ｐベース層12のゲート
トレンチに接する表面部分（チャネル領域）に形成され
る反転層を通じてドレイン電流が流れる。この時、ＳＢ
Ｄ（図６中60）は逆バイアス電圧が印加されているの
で、オフ状態になる。
【００２５】一方、表面ゲート電極72への前記電圧印加
を解除すると、ＦＥＴはオフ状態になる。この状態にお
いて、ＦＥＴのソース電極71とドレイン電極22との間
（つまり、ＳＢＤ60のアノード電極71とカソード電極22
との間）に所定の順バイアス電圧が印加されると、ＦＥ
Ｔの寄生ＰＮダイオード（図６中Ｄ2 ）およびＳＢＤ60
は順方向電流が流れてオン状態になる。
【００２６】しかし、上記構成の半導体装置は、ＦＥＴ
のソース電極71とＳＢＤ60のアノード電極が同じメタル
の第１の主電極71により連なっているので、ＦＥＴのソ
ース電極71とドレイン電極22との間（つまり、ＳＢＤ60
のアノード電極71とカソード電極22との間）に逆バイア
ス電圧が印加されている時のリーク電流は、元来的にリ
ーク電流が比較的大きな特性を有するＳＢＤ60のリーク
電流により決定されてしまう。
【００２７】また、図７に示した半導体チップ70を、例
えばＳＯＰ(SMALL OUTLINE PACKAGE) タイプのパッケー
ジに搭載する場合には、以下に述べるような問題があ
る。
【００２８】図９（ａ）は、図７の半導体チップ70をＳ
ＯＰタイプのパッケージに搭載する際にリードフレーム
との配置関係および接続状態の一例を示す平面図であ
る。
【００２９】図９（ｂ）は、同図（ｂ）中のＢ−Ｂ´線
に沿って矢印方向に見た断面図である。
【００３０】図示するように、ＦＥＴの表面ゲート電極
72がＳＢＤ形成領域よりもリードフレームのインナーリ
ード部91に接近した配置で、チップ裏面の第２の主電極
がリードフレームのベッド91上にボンディング接合され
る。このように第２の主電極はリードフレームを介して
ドレイン・カソード端子（図示せず）に引き出される。
【００３１】また、表面ゲート電極72とインナーリード
部92との間がボンディングワイヤ93によりボンディング
接合され、第１の主電極71とインナーリード部92との間
がボンディングワイヤ93によりボンディング接合され
る。この際、第１の主電極71とリードフレームとの間の
ボンディングワイヤ93は、配線抵抗の低減および電流容
量の増大を図るために複数本使用される。このように表
面ゲート電極72はアウターリードを介してゲート端子
（図示せず）に引き出され、第１の主電極71はアウター
リードを介してソース・アノード端子（図示せず）に引
き出される。
【００３２】この後、半導体チップ70、リードフレーム
のベッド91、インナーリード部92およびボンディングワ
イヤ93がモールド樹脂（図示せず）で覆われ、個別の半
導体装置に分離切断される。
【００３３】しかし、図示するように、第１の主電極71
とリードフレームとの間の複数本のボンディングワイヤ
93は、第１の主電極71の領域のうちでインナーリード部
92に近い一端部付近に偏って接合される場合が多い。
【００３４】これにより、第１の主電極71のうちでＳＢ
Ｄ形成領域上のアノード電極部はインナーリード部92に
遠い他端部付近に存在するので、アノード電極部からイ
ンナーリード部92までの電気抵抗が大きくなる。結果と
して、ＳＢＤに順方向電流が流れた時の電圧降下が比較
的大きくなり、ＳＢＤから各ＦＥＴセルまでの電気抵抗
のバランスが偏ってしまい、各ＦＥＴセルの特性のバラ
ンスが悪くなるという問題がある。
【００３５】
【発明が解決しようとする課題】上記したように、現在
提案中のＭＯＳＦＥＴとＳＢＤを同一半導体チップ上に
搭載し、ＭＯＳＦＥＴのソース電極部とＳＢＤのアノー
ド電極部を一体的に設け、ＭＯＳＦＥＴのドレイン電極
部とＳＢＤのカソード電極部を一体的に設けた半導体装
置は、ＦＥＴのソース電極とドレイン電極との間に逆バ
イアス電圧が印加されている時のリーク電流がＳＢＤの
大きなリーク電流により決定されてしまうという問題が
あった。
【００３６】また、半導体チップをリードフレーム上に
搭載してパッケージングした場合に、ＳＢＤに順方向電
流が流れた時の電圧降下が比較的大きくなり、各ＦＥＴ
セルの特性のバランスが悪くなるという問題がある。
【００３７】本発明は上記の問題点を解決すべくなされ
たもので、ＳＢＤのリーク電流を小さくし、ＳＢＤの順
方向電圧降下を低減し、各ＦＥＴセルの特性のバランス
を改善し得る半導体装置を提供することを目的とする。
【００３８】
【課題を解決するための手段】本発明の半導体装置は、
第１導電型の半導体基板上にエピタキシャル成長された
不純物濃度が比較的低い第１導電型の第１の半導体層
と、前記第１の半導体層の表層部に選択的に形成され、
前記第１導電型とは逆の第２導電型のベース層および前
記ベース層の表層部に選択的に形成された第１導電型の
ソース領域を有するＭＯＳＦＥＴ領域と、前記ソース領
域と前記第１の半導体層との間で前記ベース層に対して
ゲート絶縁膜を介して対向するように設けられたゲート
電極と、前記第１の半導体層の表層部で前記ベース層の
周囲を囲むように配置されたＳＢＤ形成領域と、前記Ｓ
ＢＤ形成領域の周囲を取り囲むように形成された第２導
電型のガードリング領域と、前記第１の半導体層上に堆
積され、複数のコンタクトホールが開口された絶縁膜
と、少なくとも前記ＳＢＤ形成領域の第１の半導体層上
にコンタクトするように形成されたバリアメタルと、前
記第１の半導体層の表面側でＭＯＳＦＥＴのソース電極
およびＳＢＤのアノード電極として共通に形成された第
１の主電極と、前記第１の半導体層の表面側で前記絶縁
膜により第１の主電極とは絶縁分離されて形成され、前
記ゲート電極に電気的に接続された表面ゲート電極と、
前記ＭＯＳＦＥＴのドレイン電極および前記ＳＢＤのカ
ソード電極として共通に形成された第２の主電極とを具
備することを特徴とする。
【００３９】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
【００４０】＜第１の実施形態＞図１は、本発明の第１
の実施形態に係る半導体装置のチップ上のパターンレイ
アウトの一例を一部透視して示す上面図である。
【００４１】図１に示す半導体チップは、図７および図
８を参照して前述した現在提案中の半導体装置と比べ
て、ＮＭＯＳＦＥＴとＳＢＤを同一半導体チップ上に搭
載し、ＮＭＯＳＦＥＴのソース電極部とＳＢＤのアノー
ド電極部を一体的に設け、ＮＭＯＳＦＥＴのドレイン電
極部とＳＢＤのカソード電極部を一体的に設けた基本構
成を有する点は同じである。しかし、ＦＥＴ形成領域の
Ｐベース層の周囲を囲むようにＳＢＤ形成領域が配置さ
れている点が異なる。
【００４２】即ち、図１に示す半導体チップでは、ＦＥ
Ｔが形成されるＦＥＴ形成領域の周囲を連続的に囲むよ
うにＳＢＤ形成領域12が配置されている。そして、チッ
プ表面側には、ＮＭＯＳＦＥＴのソース電極およびＳＢ
Ｄ形成領域に形成されるＳＢＤのアノード電極として共
通に第１の主電極１が設けられている。また、チップ表
面側には、ＮＭＯＳＦＥＴの表面ゲート電極２が、絶縁
膜3 により前記第１の主電極１とは絶縁分離された状態
で設けられている。そして、チップ裏面側には、ＮＭＯ
ＳＦＥＴのドレイン電極およびＳＢＤのカソード電極と
して共通に第２の主電極（図示せず）が設けられてい
る。
【００４３】図２は、図１中のＢ−Ｂ´線に沿って矢印
方向に見た断面構造の一例を概略的に示す。ここでは、
Ｎ+ 基板10上にエピタキシャル成長されたＮ- 層11を有
するＮ+ ／Ｎ- 基板上に形成されたトレンチゲート構造
のＮＭＯＳＦＥＴの数セル分とＳＢＤの構造を示してい
る。
【００４４】図２において、Ｎ+ ／Ｎ- 基板のＮ- 層11
の表層部には、ＦＥＴ形成領域に選択的にＰベース層12
が形成され、このＰベース層12の表層部には選択的にＮ
+ ソース領域13が形成され、このＮ+ ソース領域13の表
面からＮ- 層11に達する深さのゲートトレンチが形成さ
れている。
【００４５】そして、このゲートトレンチの内壁にはゲ
ート絶縁膜15が形成され、ゲートトレンチの内部には、
不純物がドープされたポリシリコンからなるトレンチゲ
ート電極16が埋め込み形成されている。換言すれば、各
ゲートトレンチで挟まれた領域のＰベース層12の表面に
は、ゲートトレンチの側面に接するように選択的にＮ+
ソース領域13が形成されている、つまり、Ｐベース層12
中のＮ+ ソース領域13、ゲートトレンチおよびトレンチ
ゲート電極16は、例えば複数列のストライプ状の平面パ
ターンを有するように形成されている。前記トレンチゲ
ート電極16に連なって、ポリシリコンゲート配線（図示
せず）は、ゲートトレンチのアレイから外れた位置まで
延びている。
【００４６】そして、ＦＥＴ形成領域のＰベース層12の
周囲を例えば連続的に囲むようにＳＢＤ形成領域28が配
置されており、このＳＢＤ形成領域28の周囲を取り囲む
ようにチップ上の周辺領域の全周にわたって、Ｎ- 層11
の表層部に前記Ｐベース層12と同じ工程でガードリング
領域17が形成されている。
【００４７】前記ＦＥＴ形成領域の基板上に層間絶縁膜
19が堆積されており、この層間絶縁膜19の所定の位置に
複数のコンタクトホールが開口されている。また、チッ
プ周辺領域のガードリング領域17の一部を含む基板上に
酸化膜20が形成されている。
【００４８】そして、前記ガードリング領域17の残部の
表面上およびＳＢＤ形成領域28のＮ- 層11の表面上には
バリアメタル21が形成されている。このバリアメタル21
は、前記層間絶縁膜19に形成されたコンタクトホールを
通じてＮ+ ソース領域13の一部の表面上、Ｐベース層12
の一部の表面上にも連続的に形成されている。
【００４９】この場合、バリアメタル21は、ＳＢＤ形成
領域28のＮ- 層11の表面ではショットキー接合となり、
Ｎ+ ソース領域13の表面（高濃度領域）およびＰベース
層12の表面（高濃度領域）ではオーミック接合となって
いる。また、バリアメタル21は、後述するようにその上
面に電極形成用のメタル（例えばアルミニウム膜）が形
成された後にアニールが行われる時のバリアとしての役
割を有する。
【００５０】さらに、前記ＳＢＤ形成領域28のバリアメ
タル21およびこれに連なるバリアメタル21の上に、ＳＢ
Ｄのアノード電極およびＦＥＴのソース電極として共通
にメタルからなる第１の主電極1 が形成されている。
【００５１】また、同時に、ＦＥＴ形成領域のポリシリ
コンゲート配線（図示せず）上にバリアメタル21を介し
てコンタクトするように、メタルからなる表面ゲート電
極（図１中2 ）が形成されている。この表面ゲート電極
2 は、前記ガードリング領域17により囲まれた領域内の
基板表面側で選択的に形成されており、チップ表面側に
形成された層間絶縁膜（図１中３）により第１の主電極
１とは絶縁分離されている。さらに、チップ裏面側に
は、ＦＥＴのドレイン電極およびＳＢＤのカソード電極
として共通に第２の主電極22がほぼ全面的に設けられて
いる。
【００５２】図２に示したようにＮＭＯＳＦＥＴとＳＢ
Ｄが搭載された半導体チップは、図６中に示した"Ｌ"サ
イドトランジスタＱ２とＳＢＤ60が並列接続された回路
と等価な回路構成を有し、その動作は、以下の通りであ
る。
【００５３】表面ゲート電極２に印加される制御電圧に
よってＦＥＴのドレイン電極（第２の主電極22）からソ
ース電極（第１の主電極１）に流れるドレイン電流をオ
ン／オフ制御することが可能になる。
【００５４】即ち、"Ｌ"サイドトランジスタＱ２のドレ
イン電極22とソース電極１との間に所定電圧を印加した
状態で表面ゲート電極２に所定の制御電圧を印加する
と、Ｐベース層12のゲートトレンチに接する表面部分
（チャネル領域）に形成される反転層を通じてドレイン
電流が流れる。
【００５５】この時、ＳＢＤ60は逆バイアス電圧が印加
されているので、オフ状態になるが、Ｐベース層12から
外側（ＳＢＤ側）に広がる空乏層とガードリング領域17
から内側（ＳＢＤ側）に広がる空乏層とによってＳＢＤ
接合部の電界強度が緩和され、ＳＢＤのリーク電流の低
減化が可能になる。
【００５６】一方、表面ゲート電極2 への所定電圧の印
加を解除すると、"Ｌ"サイドトランジスタＱ２はオフ状
態になる。この状態で、"Ｌ"サイドトランジスタＱ２の
ソース電極１とドレイン電極22との間（つまり、ＳＢＤ
のアノード電極１とカソード電極22との間に所定の順バ
イアス電圧が印加されると、"Ｌ"サイドトランジスタＱ
２の寄生ＰＮダイオード（図６中、Ｄ１）およびＳＢＤ
60は順方向電流が流れてオン状態になる。
【００５７】なお、前記ＳＢＤ60は逆バイアス電圧が印
加された時に前記Ｐベース層12から外側（ＳＢＤ側）に
広がる空乏層の幅ＷＤは、次式で示される。
【００５８】ＷＤ∞｛（Ｖ＋Ｖｄ）／Ｎｄ｝1/2 ここで、Ｖは逆バイアス電圧、Ｖｄは零バイアス時の拡
散電位、Ｎｄは不純物濃度である。したがって、Ｐベー
ス層12の外周に配置されたＳＢＤ接合領域が空乏化し、
電界強度が緩和される。これにより、ＳＢＤ接合領域に
おけるリーク電流が減少し、逆方向損失の低減化が可能
になる。
【００５９】因みに、図３は、図２に示した半導体装置
と図７に示した半導体装置について、ドレイン電極とソ
ース電極との間に定格電圧（例えば３０Ｖ）を印加した
時のリーク電流の特性の一例を対比して示している。
【００６０】図２に示した半導体装置のリーク電流は、
図３中に実線で示すようにはほぼ５０μＡであり、図７
に示した半導体装置のリーク電流（図３中に破線で示す
ようにほぼ４５０μＡ）と比べて約１／９に減少した。
【００６１】また、図２に示した半導体チップを例えば
ＳＯＰタイプのパッケージに搭載する場合、図９
（ａ）、（ｂ）に示して前述したと同様に、ＦＥＴの表
面ゲート電極12がリードフレームのインナーリード部92
に接近した配置で、チップ裏面の第２の主電極（図２
中、22）がリードフレームのベッド91上にボンディング
接合される。このように第２の主電極22はリードフレー
ムを介してドレイン・カソード端子（図示せず）に引き
出される。
【００６２】また、表面ゲート電極２および第１の主電
極１とリードフレームのインナーリード部92との間がそ
れぞれボンディングワイヤ93によりボンディング接合さ
れる。この際、第１の主電極１とインナーリード部92と
の間のボンディングワイヤ93は、配線抵抗の低減および
電流容量の増大を図るために複数本使用される。このよ
うに表面ゲート電極２および第１の主電極１はゲート端
子（図示せず）およびソース・アノード端子（図示せ
ず）に引き出される。
【００６３】この後、半導体チップ10、リードフレーム
のベッド91、インナーリード部92およびボンディングワ
イヤ93がモールド樹脂（図示せず）で覆われ、個別の半
導体装置に分離される。
【００６４】上記したパッケージ構造において、第１の
主電極１とリードフレームとの間の複数本ボンディング
ワイヤ93は、第１の主電極１の領域のうちでインナーリ
ード部92に近い一端部付近に偏って接合される場合が多
い。つまり、ＦＥＴ形成領域上のソース電極におけるワ
イヤボンディング93の接合位置は、第１の主電極１の領
域の一端部付近に偏っている場合が多い。
【００６５】この場合、ＳＢＤ形成領域はＦＥＴ形成領
域のＰベース層12の周囲を囲むように配置されており、
ＳＢＤ形成領域上のアノード電極は第１の主電極１のう
ちでインナーリード部92に近い端部付近にも存在するの
で、アノード電極部からインナーリード部92までの電気
抵抗が大きくなることはなく、ＳＢＤに順方向電流が流
れた時の電圧降下が比較的大きくなるという問題は生じ
ない。また、ＳＢＤに順方向電流が流れる時には、ＦＥ
Ｔ形成領域を囲むＳＢＤ形成領域で均一に流れるので、
各ＦＥＴセルの特性のバランスの改善が期待される。
【００６６】上記第１の実施形態の半導体装置は、例え
ば図６を参照して前述したような同期整流回路に使用さ
れる。この半導体装置を使用した同期整流回路の動作
は、図６を参照して前述した現在提案中の半導体装置の
動作と基本的には同様である。
【００６７】図６に示した同期整流回路において、通
常、ＮＭＯＳトランジスタＱ２の定格電流の方がＳＢＤ
60の定格電流よりも大きく、ＳＢＤ60の面積は比較的少
なくて済む。例えばＮＭＯＳトランジスタＱ２の定格電
流として６Ａ程度必要な場合、ＳＢＤ60の定格電流とし
て１Ａ程度でよい。したがって、ＮＭＯＳトランジスタ
Ｑ２のＰベース層12の例えば方形パターンのサイズが２
ｍｍ×２ｍｍであるとすると、その外周に１５０μｍ幅
のＳＢＤ領域28を配置すれば、所望の定格電流が得られ
る。
【００６８】即ち、第１の実施形態の半導体装置によれ
ば、半導体チップをリードフレーム上に搭載してパッケ
ージングした場合に、ＳＢＤのアノード電極１からイン
ナーリード部92ひいてはソース・アノード端子までの電
気抵抗を小さくし、ＳＢＤに順方向電流が流れた時の電
圧降下を低減し、各ＦＥＴセルの特性のバランスの改善
することができる。
【００６９】＜第２の実施形態＞前述した第１の実施形
態の半導体装置において、ＳＢＤとして比較的大きな定
格電流が必要とされる場合、その有効面積を増加させる
ために、ショットキー接合幅を広くさせる必要がある。
この場合、Ｐベース層12から外側に広がる空乏層とガー
ドリング領域23から内側に広がる空乏層とによるＳＢＤ
接合部の電界強度の緩和効果が薄れるおそれがある。こ
の対策を施した半導体装置について、第２の実施形態で
説明する。
【００７０】第２の実施形態の半導体装置は、図１に示
したパターンレイアウトを有し、ＳＢＤの構造が異なる
ものである。
【００７１】図４は、図１中のＢ−Ｂ´線に沿うＮＭＯ
ＳＦＥＴの数セル分とＳＢＤの断面構造を概略的に示し
ている。
【００７２】この半導体装置は、図２を参照して前述し
た第１の実施形態の半導体装置と比べて、ＳＢＤ形成領
域28のＮ- 層11の表層部および、その近傍のＰベース層
12の表層部とガードリング領域17の表層部に選択的にＳ
ＢＤの終端ガードリング領域40が所定の一定間隔で複数
形成されている点が異なり、その他は同じであるので、
図２中と同一符号を付してその説明を省略する。
【００７３】上記終端ガードリング領域40は、適切（望
ましくは最適）な間隔で選択的に形成されたトレンチの
内部に、Ｐ型層（例えばＰ型不純物がドープされたポリ
シリコン41）が埋め込まれたものであり、その周辺部に
は高濃度層（Ｐ+ 層）42が形成されている。
【００７４】この終端ガードリング領域40を形成する工
程の一例としては、トレンチを形成し、ポリシリコン41
を埋め込み、例えばボロンイオンを注入してアニールを
行う。なお、ＳＢＤの半導体層中にガードリング領域40
を形成する手法は、本願出願人の出願に係る特願平8-19
3415号（特開平10-41517号）公報に開示されている。
【００７５】上記構成の半導体装置の動作は、前述した
第１の実施形態の半導体装置の動作と基本的に同じであ
るほか、ショットキー接合を最適な一定間隔の終端ガー
ドリング領域40により挟んでいるので、ＳＢＤに逆バイ
アス電圧が印加された場合、終端ガードリング領域40か
ら広がる空乏層によってＳＢＤ接合部の電界強度が緩和
され、ＳＢＤのリーク電流の一層の低減化が可能にな
る。
【００７６】なお、終端ガードリング領域40は、トレン
チ構造に限らず、例えば前記Ｐベース層12の形成と同じ
工程でＰ型拡散層を形成してもよい。
【００７７】＜パターンレイアウトの変形例＞図５
（ａ）、（ｂ）は、本発明の半導体装置のパターンレイ
アウトの変形例を示す上面図である。
【００７８】図５（ａ）に示すパターンレイアウトは、
図１に示したパターンレイアウトと比べて、ＳＢＤ形成
領域は、Ｎ- 層11上で、ＦＥＴ形成領域のＰベース層12
の周囲を間欠的に囲むように配置されている点が異な
り、その他は同じであるので、図１中と同一符号を付し
てその説明を省略する。
【００７９】図５（ｂ）に示すパターンレイアウトは、
図１に示したパターンレイアウトと比べて、表面ゲート
電極12は、ガードリング領域17により囲まれた領域の外
側の基板表面側まで引き出され、かつ、第１の主電極１
とは絶縁分離された状態で形成されている点が異なり、
その他は同じであるので、図１中と同一符号を付してそ
の説明を省略する。
【００８０】なお、本発明の半導体装置におけるＭＯＳ
ＦＥＴ部は、トレンチゲート構造に限らず、プレーナゲ
ート構造を採用してもよい。
【００８１】さらに、本発明の半導体装置では、チップ
裏面側に第２の主電極22を設けたが、Ｎ+ 層10からチッ
プ表面の例えば一端部まで導電部（図示せず）を形成
し、この導電部にコンタクトさせるようにチップ表面側
に第２の主電極を形成することにより、チップ裏面側の
第２の主電極22を省略するようにしてもよい。
【００８２】この場合、導電部の構造は、Ｎ- 層11を貫
通してＮ+ 層10に達する深さの電極引き出し用のトレン
チを形成し、このトレンチの内部に、低抵抗の電極材
（例えばメタルあるいは低抵抗ポリシリコン）を埋め込
み、あるいは、Ｎ+ 層10と同じ導電型の高不純物濃度の
シリコン層を形成することによって実現可能である。
【００８３】このようにチップ表面側に全ての電極を設
けた半導体装置によれば、パッケージングに際して外部
接続端子との配線が容易になるなどの効果が得られる。
【００８４】
【発明の効果】上述したように本発明によれば、ＭＯＳ
ＦＥＴとＳＢＤを同一半導体チップ上に搭載し、ＭＯＳ
ＦＥＴのソース電極部とＳＢＤのアノード電極部を一体
的に設け、ＭＯＳＦＥＴのドレイン電極部とＳＢＤのカ
ソード電極部を一体的に設けた半導体装置において、Ｓ
ＢＤのリーク電流を小さくし、ＳＢＤの順方向電圧降下
を低減し、各ＦＥＴセルの特性のバランスを改善するこ
とができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置のチ
ップ上のパターンレイアウトの一例を一部透視して示す
上面図。
【図２】図１中のＢ−Ｂ´線に沿ってＮ+ ／Ｎ- 基板上
に形成されたトレンチゲート構造のＮＭＯＳＦＥＴの数
セル分とＳＢＤの構造の一例を概略的に示す断面図。
【図３】図２に示した半導体装置と図７に示した半導体
装置について、ドレイン電極とソース電極との間に定格
電圧を印加した時のリーク電流の対比して一例を示す特
性図。
【図４】図１中のＢ−Ｂ´線に沿うＮＭＯＳＦＥＴの数
セル分とＳＢＤの構造を概略的に示す断面図。
【図５】図１のパターンレイアウトの変形例を示す上面
図。
【図６】同期整流回路と負荷回路との接続関係の一例を
示す回路図。
【図７】現在提案中のＮＭＯＳＦＥＴ・ＳＢＤ搭載半導
体装置のパターンレイアウトの一例を一部透視して示す
上面図。
【図８】図７中のＡ−Ａ´線に沿う構造の一例を概略的
に示す断面図。
【図９】図７の半導体チップをＳＯＰタイプのパッケー
ジに搭載する際にリードフレームとの配置関係および接
続状態の一例を示す平面図および断面図。
【符号の説明】
１…第１の主電極、 ２…表面ゲート電極、 ３ …絶縁膜、 10…Ｎ+ 基板、 11…Ｎ- 層、 12…Ｐベース層、 13…Ｎ+ ソース領域、 15…ゲート絶縁膜、 16…トレンチゲート電極、 17…ガードリング領域、 19…層間絶縁膜、 20…酸化膜、 21…バリアメタル、 22…第２の主電極、 28…ＳＢＤ形成領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鉾本 吉孝 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 4M104 BB01 BB40 CC03 CC05 FF16 FF35 GG03 GG09 GG18 HH20

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板上にエピタキシ
    ャル成長された不純物濃度が比較的低い第１導電型の第
    １の半導体層と、 前記第１の半導体層の表層部に選択的に形成され、前記
    第１導電型とは逆の第２導電型のベース層および前記ベ
    ース層の表層部に選択的に形成された第１導電型のソー
    ス領域を有するＭＯＳＦＥＴ領域と、 前記ソース領域と前記第１の半導体層との間で前記ベー
    ス層に対してゲート絶縁膜を介して対向するように設け
    られたゲート電極と、 前記第１の半導体層の表層部で前記ベース層の周囲を囲
    むように配置されたＳＢＤ形成領域と、 前記ＳＢＤ形成領域の周囲を取り囲むように形成された
    第２導電型のガードリング領域と、 前記第１の半導体層上に堆積され、複数のコンタクトホ
    ールが開口された絶縁膜と、 少なくとも前記ＳＢＤ形成領域の第１の半導体層上にコ
    ンタクトするように形成されたバリアメタルと、 前記第１の半導体層の表面側でＭＯＳＦＥＴのソース電
    極およびＳＢＤのアノード電極として共通に形成された
    第１の主電極と、 前記第１の半導体層の表面側で前記絶縁膜により第１の
    主電極とは絶縁分離されて形成され、前記ゲート電極に
    電気的に接続された表面ゲート電極と、 前記ＭＯＳＦＥＴのドレイン電極および前記ＳＢＤのカ
    ソード電極として共通に形成された第２の主電極とを具
    備することを特徴とする半導体装置。
  2. 【請求項２】 ＳＢＤ形成領域は、前記ＭＯＳＦＥＴ形
    成領域のベース層の周囲を連続的あるいは間欠的に囲む
    ように配置されており、 前記ガードリング領域は、前記ＳＢＤ形成領域の周囲を
    取り囲むように前記半導体基板上の周辺領域の全周にわ
    たって形成されており、 前記第１の主電極は、前記絶縁膜のコンタクトホールを
    通じて前記ＳＢＤ形成領域のバリアメタル上に堆積され
    るとともに前記ソース領域および前記ベース層に電気的
    に接続されたメタルからなり、 前記第２の主電極は、前記半導体基板の裏面側に形成さ
    れていることを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 前記バリアメタルは、前記ガードリング
    領域の一部の表面上、前記絶縁膜に形成されたコンタク
    トホールを通じて前記ソース領域の一部の表面上および
    前記ベース層の一部の表面上にコンタクトするように連
    続的に形成されており、 前記第１の主電極は、前記バリアメタル上に堆積された
    メタルからなることを特徴とする請求項１または２記載
    の半導体装置。
  4. 【請求項４】 前記ＳＢＤ形成領域の第１の半導体層の
    表層部に所定の一定間隔で複数形成された第２導電型の
    終端ガードリング領域をさらに具備することを特徴とす
    る請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 【請求項５】 前記終端ガードリング領域は、一定間隔
    で選択的に形成されたトレンチの内部に第２導電型の導
    電体が埋め込まれてなることを特徴とする請求項４記載
    の半導体装置。
  6. 【請求項６】 前記表面ゲート電極は、前記ガードリン
    グ領域により囲まれた領域内の前記半導体基板の表面側
    で選択的に形成されていることを特徴とする請求項１乃
    至５のいずれか１項に記載の半導体装置。
  7. 【請求項７】 前記ゲート電極は、前記ソース領域の表
    面から前記ベース層を貫通して前記第１の半導体層まで
    達するように形成されたゲートトレンチの内部に前記ゲ
    ート絶縁膜を介して埋め込まれているトレンチ構造を有
    するトレンチゲート電極であることを特徴とする請求項
    １乃至６のいずれか１項に記載の半導体装置。
  8. 【請求項８】 前記第１導電型はＮ型、第２導電型はＰ
    型であることを特徴とする請求項１乃至７のいずれか１
    項に記載の半導体装置。
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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005235913A (ja) * 2004-02-18 2005-09-02 Matsushita Electric Ind Co Ltd 半導体装置
WO2006112291A1 (ja) * 2005-04-14 2006-10-26 Rohm Co., Ltd. 半導体装置
WO2007013367A1 (ja) * 2005-07-25 2007-02-01 Matsushita Electric Industrial Co., Ltd. 半導体素子及び電気機器
JP2008124511A (ja) * 2008-02-12 2008-05-29 Renesas Technology Corp 半導体装置
WO2008153142A1 (ja) * 2007-06-15 2008-12-18 Rohm Co., Ltd. 半導体装置
JP2009535849A (ja) * 2006-04-29 2009-10-01 アルファ アンド オメガ セミコンダクター，リミテッド 集積化ｍｏｓｆｅｔ−ショットキーデバイスのレイアウトに影響を与えずにショットキーブレークダウン電圧（ｂｖ）を高める
US7751215B2 (en) 2005-07-08 2010-07-06 Panasonic Corporation Semiconductor device and electric apparatus having a semiconductor layer divided into a plurality of square subregions
JP2010225615A (ja) * 2009-03-19 2010-10-07 Denso Corp 炭化珪素半導体装置およびその製造方法
US7964911B2 (en) 2005-07-26 2011-06-21 Panasonic Corporation Semiconductor element and electrical apparatus
JP2012049562A (ja) * 2011-11-04 2012-03-08 Renesas Electronics Corp 半導体装置
JP2012124430A (ja) * 2010-12-10 2012-06-28 Rohm Co Ltd 半導体装置および半導体パッケージ
WO2013018760A1 (ja) * 2011-08-02 2013-02-07 ローム株式会社 半導体装置およびその製造方法
JP2015222830A (ja) * 2015-07-23 2015-12-10 ローム株式会社 半導体装置および半導体パッケージ
US9577086B2 (en) 2013-04-03 2017-02-21 Mitsubishi Electric Corporation Semiconductor device
JP2018064107A (ja) * 2011-08-02 2018-04-19 ローム株式会社 半導体装置およびその製造方法

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7135718B2 (en) * 2002-02-20 2006-11-14 Shindengen Electric Manufacturing Co., Ltd. Diode device and transistor device
US6838722B2 (en) 2002-03-22 2005-01-04 Siliconix Incorporated Structures of and methods of fabricating trench-gated MIS devices
JP4142922B2 (ja) * 2002-09-12 2008-09-03 株式会社ルネサステクノロジ ストロボ制御回路、ｉｇｂｔデバイス、半導体装置および電子機器
FR2850791B1 (fr) * 2003-01-30 2006-01-21 St Microelectronics Sa Composant unipolaire vertical
US7196397B2 (en) * 2004-03-04 2007-03-27 International Rectifier Corporation Termination design with multiple spiral trench rings
US7229866B2 (en) * 2004-03-15 2007-06-12 Velox Semiconductor Corporation Non-activated guard ring for semiconductor devices
JP2006140372A (ja) * 2004-11-15 2006-06-01 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP4955222B2 (ja) 2005-05-20 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2007299970A (ja) * 2006-05-01 2007-11-15 Toshiba Corp 半導体装置及びその製造方法
US8154073B2 (en) * 2006-07-14 2012-04-10 Denso Corporation Semiconductor device
US8008734B2 (en) * 2007-01-11 2011-08-30 Fuji Electric Co., Ltd. Power semiconductor device
JP4483918B2 (ja) * 2007-09-18 2010-06-16 株式会社デンソー 半導体装置
US8878292B2 (en) * 2008-03-02 2014-11-04 Alpha And Omega Semiconductor Incorporated Self-aligned slotted accumulation-mode field effect transistor (AccuFET) structure and method
DE102009028240A1 (de) * 2009-08-05 2011-02-10 Robert Bosch Gmbh Feldeffekttransistor mit integrierter TJBS-Diode
US9425305B2 (en) 2009-10-20 2016-08-23 Vishay-Siliconix Structures of and methods of fabricating split gate MIS devices
US9419129B2 (en) 2009-10-21 2016-08-16 Vishay-Siliconix Split gate semiconductor device with curved gate oxide profile
EP2317553B1 (en) * 2009-10-28 2012-12-26 STMicroelectronics Srl Double-sided semiconductor structure and method for manufacturing the same
WO2011109559A2 (en) 2010-03-02 2011-09-09 Kyle Terrill Structures and methods of fabricating dual gate devices
US8735968B2 (en) * 2010-12-28 2014-05-27 Monolithic Power Systems, Inc. Integrated MOSFET devices with Schottky diodes and associated methods of manufacturing
CN107482054B (zh) 2011-05-18 2021-07-20 威世硅尼克斯公司 半导体器件
JP2013098344A (ja) * 2011-10-31 2013-05-20 Toshiba Corp 半導体装置
CN107078161A (zh) 2014-08-19 2017-08-18 维西埃-硅化物公司 电子电路
JP6462367B2 (ja) * 2015-01-13 2019-01-30 ルネサスエレクトロニクス株式会社 半導体装置
US9583482B2 (en) 2015-02-11 2017-02-28 Monolith Semiconductor Inc. High voltage semiconductor devices and methods of making the devices
US9716057B1 (en) * 2016-08-24 2017-07-25 United Silicon Carbide, Inc. Offset leadframe cascode package
CN109148606B (zh) * 2017-06-28 2022-04-12 联华电子股份有限公司 高压元件
CN107658293A (zh) * 2017-08-29 2018-02-02 上海芯导电子科技有限公司 一种mosfet芯片的版图结构及mosfet芯片
JP7450330B2 (ja) * 2018-09-27 2024-03-15 富士電機株式会社 半導体素子及び半導体装置
US11217541B2 (en) 2019-05-08 2022-01-04 Vishay-Siliconix, LLC Transistors with electrically active chip seal ring and methods of manufacture
US11218144B2 (en) 2019-09-12 2022-01-04 Vishay-Siliconix, LLC Semiconductor device with multiple independent gates

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03180074A (ja) * 1989-12-08 1991-08-06 Fujitsu Ltd 半導体装置
US5164802A (en) 1991-03-20 1992-11-17 Harris Corporation Power vdmosfet with schottky on lightly doped drain of lateral driver fet
JP3357793B2 (ja) 1996-07-23 2002-12-16 株式会社東芝 半導体装置及びその製造方法
US5925910A (en) 1997-03-28 1999-07-20 Stmicroelectronics, Inc. DMOS transistors with schottky diode body structure
US6476456B1 (en) * 1999-06-10 2002-11-05 International Rectifier Corporation Integrated radiation hardened power mosgated device and schottky diode

Cited By (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4570370B2 (ja) * 2004-02-18 2010-10-27 パナソニック株式会社 半導体装置
JP2005235913A (ja) * 2004-02-18 2005-09-02 Matsushita Electric Ind Co Ltd 半導体装置
WO2006112291A1 (ja) * 2005-04-14 2006-10-26 Rohm Co., Ltd. 半導体装置
US7535075B2 (en) 2005-04-14 2009-05-19 Rohm Co., Ltd. Semiconductor device
US7751215B2 (en) 2005-07-08 2010-07-06 Panasonic Corporation Semiconductor device and electric apparatus having a semiconductor layer divided into a plurality of square subregions
WO2007013367A1 (ja) * 2005-07-25 2007-02-01 Matsushita Electric Industrial Co., Ltd. 半導体素子及び電気機器
EP1909325A4 (en) * 2005-07-25 2009-05-06 Panasonic Corp SEMICONDUCTOR ELEMENT AND ELECTRICAL DEVICE
US7964911B2 (en) 2005-07-26 2011-06-21 Panasonic Corporation Semiconductor element and electrical apparatus
KR101329997B1 (ko) 2006-04-29 2013-11-15 알파 앤드 오메가 세미컨덕터 리미티드 집적된 모스펫-쇼트키 소자 배치설계에 영향을 주지 않는 쇼트키 항복 전압 향상
JP2009535849A (ja) * 2006-04-29 2009-10-01 アルファ アンド オメガ セミコンダクター，リミテッド 集積化ｍｏｓｆｅｔ−ショットキーデバイスのレイアウトに影響を与えずにショットキーブレークダウン電圧（ｂｖ）を高める
US8217419B2 (en) 2007-06-15 2012-07-10 Rohm Co., Ltd. Semiconductor device
US8729605B2 (en) 2007-06-15 2014-05-20 Rohm Co., Ltd. Semiconductor switch device
WO2008153142A1 (ja) * 2007-06-15 2008-12-18 Rohm Co., Ltd. 半導体装置
US9419127B2 (en) 2007-06-15 2016-08-16 Rohm Co., Ltd. Semiconductor device including switching devices in an epitaxial layer
JP2008124511A (ja) * 2008-02-12 2008-05-29 Renesas Technology Corp 半導体装置
JP2010225615A (ja) * 2009-03-19 2010-10-07 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2012124430A (ja) * 2010-12-10 2012-06-28 Rohm Co Ltd 半導体装置および半導体パッケージ
US9490242B2 (en) 2010-12-10 2016-11-08 Rohm Co., Ltd. Semiconductor device and semiconductor package
WO2013018760A1 (ja) * 2011-08-02 2013-02-07 ローム株式会社 半導体装置およびその製造方法
US10692861B2 (en) 2011-08-02 2020-06-23 Rohm Co., Ltd. Method of manufacturing a semiconductor device
JP2013110373A (ja) * 2011-08-02 2013-06-06 Rohm Co Ltd 半導体装置およびその製造方法
US9419117B2 (en) 2011-08-02 2016-08-16 Rohm Co., Ltd. Semiconductor device, and manufacturing method for same
US10461077B2 (en) 2011-08-02 2019-10-29 Rohm Co., Ltd. Method of manufacturing a semiconductor device
US9620588B2 (en) 2011-08-02 2017-04-11 Rohm Co., Ltd. Semiconductor device
JP2018064107A (ja) * 2011-08-02 2018-04-19 ローム株式会社 半導体装置およびその製造方法
US10192865B2 (en) 2011-08-02 2019-01-29 Rohm Co., Ltd. Method of manufacturing a semiconductor device
JP2012049562A (ja) * 2011-11-04 2012-03-08 Renesas Electronics Corp 半導体装置
US9577086B2 (en) 2013-04-03 2017-02-21 Mitsubishi Electric Corporation Semiconductor device
JP2015222830A (ja) * 2015-07-23 2015-12-10 ローム株式会社 半導体装置および半導体パッケージ

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