JPH0685441B2 - 半導体装置 - Google Patents
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- JPH0685441B2 JPH0685441B2 JP61140320A JP14032086A JPH0685441B2 JP H0685441 B2 JPH0685441 B2 JP H0685441B2 JP 61140320 A JP61140320 A JP 61140320A JP 14032086 A JP14032086 A JP 14032086A JP H0685441 B2 JPH0685441 B2 JP H0685441B2
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【発明の詳細な説明】 ［発明の技術分野］ この発明は、電力用の縦形DMOSトランジスタ（以下VDMO
Sという）と、その周辺回路等を構成する他の半導体素
子とを１チップ上に集積した半導体装置に関し、比較的
低電圧、大電流用のパワーICを低コストで実現できるよ
うにしたものである。
Sという）と、その周辺回路等を構成する他の半導体素
子とを１チップ上に集積した半導体装置に関し、比較的
低電圧、大電流用のパワーICを低コストで実現できるよ
うにしたものである。
［発明の技術的背景とその問題点］ 近年、各種車載電力負荷等のスイッチング素子として用
いられる電力用のVDMOSと、その駆動回路等を構成する
他の半導体素子とを１チップ上に集積した半導体装置
（以下これをパワーICとも云う）が提案されている。
いられる電力用のVDMOSと、その駆動回路等を構成する
他の半導体素子とを１チップ上に集積した半導体装置
（以下これをパワーICとも云う）が提案されている。
いまこのような従来の半導体装置を、第９図を用いてこ
れに使用されるVDMOSの例から説明する。
れに使用されるVDMOSの例から説明する。
図のVDMOSはｎチャンネル形として構成されている。
第９図中、１はSiの半導体基板で、半導体基板１は、n+
基板（サブストレート）２上にｎ形表面領域３がエピタ
キシャル成長技術を用いて形成されたエピタキシャル基
板が用いられている。n+の＋記号は不純物濃度が高いこ
とを示す。
基板（サブストレート）２上にｎ形表面領域３がエピタ
キシャル成長技術を用いて形成されたエピタキシャル基
板が用いられている。n+の＋記号は不純物濃度が高いこ
とを示す。
４はｐ形のチャンネル領域、５はn+形のソース領域、６
はゲート酸化膜、７は多結晶シリコンのゲート電極で、
チャンネル領域４、およびソース領域５は、ゲート酸化
膜６の形成後、多結晶シリコンのゲート電極７を所定の
位置に形成し、これを不純物注入のマスクとして拡散す
ることにより形成される。
はゲート酸化膜、７は多結晶シリコンのゲート電極で、
チャンネル領域４、およびソース領域５は、ゲート酸化
膜６の形成後、多結晶シリコンのゲート電極７を所定の
位置に形成し、これを不純物注入のマスクとして拡散す
ることにより形成される。
なおｎ形を第１導電形とすると、これと反対導電形のｐ
形が第２導電形となる。
形が第２導電形となる。
８はp+形チャンネルコンタクト領域で、チャンネル領域
４、およびソース領域５がソース電極９に共通に接続さ
れている。p+形チャンネルコンタクト領域８は、必ずし
も不可欠のものではないが、ｐ形のチャンネル領域４の
電位をn+形のソース領域５の電位と確実に同一にするた
めに設けられている。
４、およびソース領域５がソース電極９に共通に接続さ
れている。p+形チャンネルコンタクト領域８は、必ずし
も不可欠のものではないが、ｐ形のチャンネル領域４の
電位をn+形のソース領域５の電位と確実に同一にするた
めに設けられている。
11は中間絶縁膜、12はドレイン電極で、第９図には図示
省略されているが、ソース電極９上にはPSG等の最終保
護膜が形成される。
省略されているが、ソース電極９上にはPSG等の最終保
護膜が形成される。
ｐ形のチャンネル領域４のうち、ゲート電極７直下の表
面付近の部分がチャンネル4aとなり、ｎ形表面領域３が
VDMOS41の実質的なドレイン領域となる。
面付近の部分がチャンネル4aとなり、ｎ形表面領域３が
VDMOS41の実質的なドレイン領域となる。
そしてゲート・ソース間に印加される電圧により、チャ
ンネル4aの導電率が制御されてソース・ドレイン間に流
れる電流が制御される。
ンネル4aの導電率が制御されてソース・ドレイン間に流
れる電流が制御される。
VDMOSは通常のMOSトランジスタの持つ長所に加え、オン
抵抗が低く、高耐圧化、大電流容量化が容易であり、製
造工程も特別なものを要しないことから近年、MOS形パ
ワートランジスタの主流となりつつあるものである。
抵抗が低く、高耐圧化、大電流容量化が容易であり、製
造工程も特別なものを要しないことから近年、MOS形パ
ワートランジスタの主流となりつつあるものである。
このようなVDMOSを用いて負荷を駆動する場合、負荷をV
DMOSのドレイン側に接続するオープンドレイン方式と、
ソース側に接続するソースフォロワ方式がある。
DMOSのドレイン側に接続するオープンドレイン方式と、
ソース側に接続するソースフォロワ方式がある。
これを第10図の（Ａ）、（Ｂ）により説明する。第10図
（Ａ）がオープンドレイン方式で負荷42がVDMOS41のド
レインＤ端子と電源電圧Vddの間に接続され、ソース端
子ＳはGNDに接続まされる。ゲート端子Ｇには制御回路4
3からの電圧が印加される。この場合、制御回路43の出
力電圧、すなわちゲート電圧はそのままゲート・ソース
間電圧であるため、制御回路43の出力電圧をGNDから電
源電圧Vddまで変えることにより負荷42を流れる電流が
制御されることになり制御回路43としては単純なもので
良い。
（Ａ）がオープンドレイン方式で負荷42がVDMOS41のド
レインＤ端子と電源電圧Vddの間に接続され、ソース端
子ＳはGNDに接続まされる。ゲート端子Ｇには制御回路4
3からの電圧が印加される。この場合、制御回路43の出
力電圧、すなわちゲート電圧はそのままゲート・ソース
間電圧であるため、制御回路43の出力電圧をGNDから電
源電圧Vddまで変えることにより負荷42を流れる電流が
制御されることになり制御回路43としては単純なもので
良い。
第10図（Ｂ）はソースフォロワ方式で、負荷42はVDMOS
のソース端子ＳとGNDの間に接続され、ドレイン端子Ｄ
は電源電圧Vddに接続される。この場合、VDMOS41がオン
状態となる時にはソース端子Ｓの電位はほとんど電源電
圧Vddに近づくので、ゲート・ソース間電圧を充分確保
するためにはゲート端子Ｇの電圧は電源電圧Vddよりも
高いことが必要である。
のソース端子ＳとGNDの間に接続され、ドレイン端子Ｄ
は電源電圧Vddに接続される。この場合、VDMOS41がオン
状態となる時にはソース端子Ｓの電位はほとんど電源電
圧Vddに近づくので、ゲート・ソース間電圧を充分確保
するためにはゲート端子Ｇの電圧は電源電圧Vddよりも
高いことが必要である。
一般に制御回路43の出力電圧は電源電圧Vdd以上になら
ないので、制御回路43とゲート端子Ｇの間にゲート電圧
昇圧回路44を必要とする。ゲート電圧昇圧回路44の回路
構成の詳細については省略するが、例えば発振器とコン
デンサとダイオードを組み合わせたチャージポンプ形の
昇圧回路が用いられる。
ないので、制御回路43とゲート端子Ｇの間にゲート電圧
昇圧回路44を必要とする。ゲート電圧昇圧回路44の回路
構成の詳細については省略するが、例えば発振器とコン
デンサとダイオードを組み合わせたチャージポンプ形の
昇圧回路が用いられる。
ソースフォロワ方式は、上記のように周辺回路が複雑に
なるが、車載用負荷を制御するために使用されるときは
車体がGNDとして使用されるので、配線が比較的容易に
なる等の利点を有している。
なるが、車載用負荷を制御するために使用されるときは
車体がGNDとして使用されるので、配線が比較的容易に
なる等の利点を有している。
オープンドレイン方式、またはソースフォロワ方式の何
れの方式をとるにせよ、制御回路43、および昇圧回路44
等の周辺回路をVDMOS41と同一半導体チップ中に形成し
てパワーICとすることが考えられる。このような集積化
により、素子寸法の縮小、素子実装コストの低減、中間
配線の省略によるコスト低減と性能向上、新たな機能の
実現等のメリットが予想される。一方、集積化に起因す
るデメリットも当然考えられるが、パワーIC実用化のた
めにはデメリットが小さく、メリットの大きい構造を実
現する必要がある。
れの方式をとるにせよ、制御回路43、および昇圧回路44
等の周辺回路をVDMOS41と同一半導体チップ中に形成し
てパワーICとすることが考えられる。このような集積化
により、素子寸法の縮小、素子実装コストの低減、中間
配線の省略によるコスト低減と性能向上、新たな機能の
実現等のメリットが予想される。一方、集積化に起因す
るデメリットも当然考えられるが、パワーIC実用化のた
めにはデメリットが小さく、メリットの大きい構造を実
現する必要がある。
次に、VDMOSと、特に構造の複雑なCMOSIC等を構成する
他の半導体素子とが１チップ上に集積された半導体装置
を説明する。
他の半導体素子とが１チップ上に集積された半導体装置
を説明する。
VDMOSをオープンドレイン方式で使用する場合の構造か
ら説明すると、前記第９図に示すように、VDMOS41は半
導体基板１の全体がドレインである。そして第10図
（Ａ）に示すように、オヘプンドレイン方式ではドレイ
ン電圧はGND近くから電源電圧Vddまで変化するので、IC
を構成する他の半導体素子の形成領域は、基板領域から
電気的に分離される必要がある。
ら説明すると、前記第９図に示すように、VDMOS41は半
導体基板１の全体がドレインである。そして第10図
（Ａ）に示すように、オヘプンドレイン方式ではドレイ
ン電圧はGND近くから電源電圧Vddまで変化するので、IC
を構成する他の半導体素子の形成領域は、基板領域から
電気的に分離される必要がある。
一方、ソースフォロワ方式では、基板領域の電位は、電
源電圧Vddに固定されるので、その必要はないが、この
場合であっても、ICを構成する他の半導体素子の形成領
域が、基板領域から分離されていることは別に差支えな
い。
源電圧Vddに固定されるので、その必要はないが、この
場合であっても、ICを構成する他の半導体素子の形成領
域が、基板領域から分離されていることは別に差支えな
い。
基板領域と他の半導体素子の形成領域の電気的分離には
一般的には逆バイアスしたpn接合分離が用いられる。例
えば第９図のｎ形表面領域３中にｐウェルを作りこれを
GNDに接続しておけば、ｐウェル/n形表面領域３のpn接
合は常に逆バイアスされるのでｐウェルは基板領域から
電気的に分離される。
一般的には逆バイアスしたpn接合分離が用いられる。例
えば第９図のｎ形表面領域３中にｐウェルを作りこれを
GNDに接続しておけば、ｐウェル/n形表面領域３のpn接
合は常に逆バイアスされるのでｐウェルは基板領域から
電気的に分離される。
したがってICを構成する他の半導体素子はｐウェル内に
構成すれば、基板領域から電気的に分離される。
構成すれば、基板領域から電気的に分離される。
しかしこのような単純な構造ではｐウェル内にnMOSは構
成できてもより複雑なCMOSやバイポーラトランジスタ等
の構成は無理で、他の半導体素子による回路構成に制約
がある。
成できてもより複雑なCMOSやバイポーラトランジスタ等
の構成は無理で、他の半導体素子による回路構成に制約
がある。
VDMOSをオープンドレイン方式で使用するもののうち、
上述の問題点を避けてICを構成する他の半導体素子を、
基板領域から分離した第１の従来例を第11図に示す（日
本モトローラ社、参考資料「スイッチングパワー」p17
6）。
上述の問題点を避けてICを構成する他の半導体素子を、
基板領域から分離した第１の従来例を第11図に示す（日
本モトローラ社、参考資料「スイッチングパワー」p17
6）。
この従来例では、半導体基板45として、ｎ形基板（サブ
ストレート）46上に、ｐ形領域47、およびｎ形領域48が
２回のエピタキシャル成長により形成されたｎ（48）/p
（47）/n（46）の３層のエピタキシャル基板が用いられ
ている。
ストレート）46上に、ｐ形領域47、およびｎ形領域48が
２回のエピタキシャル成長により形成されたｎ（48）/p
（47）/n（46）の３層のエピタキシャル基板が用いられ
ている。
VDMOS49の部分にｐ形分離拡散領域51がｐ形領域47に達
するように形成され、VDMOS49のｎ形ドレイン領域の下
方部にｎ形埋込層52が形成されて、ｎ形ドレイン領域が
ｎ形基板46に接続されている。
するように形成され、VDMOS49のｎ形ドレイン領域の下
方部にｎ形埋込層52が形成されて、ｎ形ドレイン領域が
ｎ形基板46に接続されている。
VDMOS49およびｎ形基板46と、nMOS53、pMOS54、および
バイポーラトランジスタ55等の他の半導体素子の形成領
域との間には、ｐ形の領域47、51が存在する構成となっ
ているので、このｐ形の領域47、51をGNDに接続するこ
とによりVDMOSの領域と、他の半導体素子の形成領域と
は電気的に分離される。
バイポーラトランジスタ55等の他の半導体素子の形成領
域との間には、ｐ形の領域47、51が存在する構成となっ
ているので、このｐ形の領域47、51をGNDに接続するこ
とによりVDMOSの領域と、他の半導体素子の形成領域と
は電気的に分離される。
そしてｎ形領域48はエピタキシャル成長により形成され
るのでｎ形基板46の不純物濃度とは無関係にその不純物
濃度を選ぶことができ、ｎ形領域48中に形成される各種
トランジスタ53〜55を設計する上で自由度が大きいとい
う利点を有している。
るのでｎ形基板46の不純物濃度とは無関係にその不純物
濃度を選ぶことができ、ｎ形領域48中に形成される各種
トランジスタ53〜55を設計する上で自由度が大きいとい
う利点を有している。
しかしながら上記の第１の従来例は、コスト高のエピタ
キシャル成長を２回必要とし、しかもエピタキシャル成
長の間にはｎ形埋込層52形成のための工程が必要であ
る。さらにｐ形分離拡散領域51は熱拡散工程により確実
にｐ形領域47に達している必要があり、長時間の熱処理
工程を必要とする。このため製作工程が複雑で比較的長
時間を要し、コスト高につくという問題点があった。
キシャル成長を２回必要とし、しかもエピタキシャル成
長の間にはｎ形埋込層52形成のための工程が必要であ
る。さらにｐ形分離拡散領域51は熱拡散工程により確実
にｐ形領域47に達している必要があり、長時間の熱処理
工程を必要とする。このため製作工程が複雑で比較的長
時間を要し、コスト高につくという問題点があった。
このように第１の従来例は、オープンドレイン方式の他
にソースフォロワ方式にも適用でき、構成される他の半
導体素子の特性上も有利であるという利点は有している
が、低コストの要求される用途には不適当なものであっ
た。
にソースフォロワ方式にも適用でき、構成される他の半
導体素子の特性上も有利であるという利点は有している
が、低コストの要求される用途には不適当なものであっ
た。
次にICを構成する他の半導体素子を、より容易な構造で
分離できる第２の従来例を第12図に示す。
分離できる第２の従来例を第12図に示す。
この従来例では、出力段トランジスタとして横形DMOSト
ランジスタ（これをLDMOSという）56が用いられてい
る。
ランジスタ（これをLDMOSという）56が用いられてい
る。
LDMOS56は、その基本的構成はVDMOSと同様であるが、ｎ
形ドレイン領域の表面にn+形ドレインコンタクト領域を
形成して表面側にドレイン電極を取り出したものであ
る。
形ドレイン領域の表面にn+形ドレインコンタクト領域を
形成して表面側にドレイン電極を取り出したものであ
る。
LDMOSは、耐圧はVDMOS同様に高くすることが容易である
が、オン抵抗に関してはVDMOSと比べて２倍以上高くな
る。
が、オン抵抗に関してはVDMOSと比べて２倍以上高くな
る。
この従来例の半導体装置は、基板をドレインとしないの
で前記第11図の従来例と比べると素子分離が楽になる。
即ちｐ形基板57を使用し、ｎ形表面領域58中にｐ形分離
拡散領域51を形成することにより、LDMOS56と、nMOS5
3、pMOS54、バイポーラトランジスタ55、59、接合形FET
60等の他の半導体素子の形成領域を分離することができ
る。
で前記第11図の従来例と比べると素子分離が楽になる。
即ちｐ形基板57を使用し、ｎ形表面領域58中にｐ形分離
拡散領域51を形成することにより、LDMOS56と、nMOS5
3、pMOS54、バイポーラトランジスタ55、59、接合形FET
60等の他の半導体素子の形成領域を分離することができ
る。
この従来例の構造は基本的にバイポーラICと同じもので
あり、比較的容易にLDMOS56とICを構成する他の半導体
素子とを集積でき、IC設計の自由度も大きい。
あり、比較的容易にLDMOS56とICを構成する他の半導体
素子とを集積でき、IC設計の自由度も大きい。
しかしながら上記の第２の従来例ではLDMOS56のオン抵
抗がVDMOSのそれと比べて高く、従って大電流用途を考
えた場合、素子面積の増大、すなわちコスト高を招いて
不利であるという問題点があった。
抗がVDMOSのそれと比べて高く、従って大電流用途を考
えた場合、素子面積の増大、すなわちコスト高を招いて
不利であるという問題点があった。
上記の第１、第２の２つの従来例は、オープンドレイン
方式での使用を考えてICを構成する他の半導体素子を基
板およびパワーMOSトランジスタから分離しているわけ
であるが、パワーMOSトランジスタをソースフォロワ方
式で使用することに限定すれば分離の必要はなくなる。
この場合、前記第10図（Ｂ）で説明したようにゲート電
圧昇圧回路44が必要となるが、制御回路43と合わせてVD
MOSと同一チップに集積したパワーICとすることができ
ればこの点は大きな欠点とはならない。
方式での使用を考えてICを構成する他の半導体素子を基
板およびパワーMOSトランジスタから分離しているわけ
であるが、パワーMOSトランジスタをソースフォロワ方
式で使用することに限定すれば分離の必要はなくなる。
この場合、前記第10図（Ｂ）で説明したようにゲート電
圧昇圧回路44が必要となるが、制御回路43と合わせてVD
MOSと同一チップに集積したパワーICとすることができ
ればこの点は大きな欠点とはならない。
ソースフォロワ方式での使用を前提としてVDMOSと、他
の半導体素子からなるCMOSとを同一基板上に集積したパ
ワーICの第３の従来例を第13図に示す（ISSCC′86,Dige
st of Technical Papers,p22〜23）。
の半導体素子からなるCMOSとを同一基板上に集積したパ
ワーICの第３の従来例を第13図に示す（ISSCC′86,Dige
st of Technical Papers,p22〜23）。
第13図中、右側がVDMOS41、左側がCMOS61である。CMOS6
1はｎ形表面領域３中にｐ形ウェル27を形成し、このｐ
形ウェル27中にnMOSを形成し、ｎ形表面領域３中の他の
部分にpMOSを形成することで実現している。
1はｎ形表面領域３中にｐ形ウェル27を形成し、このｐ
形ウェル27中にnMOSを形成し、ｎ形表面領域３中の他の
部分にpMOSを形成することで実現している。
nMOSは、n+形ソース領域28、n+形ドレイン領域29、およ
びゲート電極32等で構成され、pMOSは、p+形ソース領域
35、p+形ドレイン領域36、およびゲート電極37等で構成
されている。
びゲート電極32等で構成され、pMOSは、p+形ソース領域
35、p+形ドレイン領域36、およびゲート電極37等で構成
されている。
前記第10図（Ｂ）の説明でも述べたとおり、VDMOS41を
ソースフォロワ方式で使用する場合には基板１の電位は
電源電圧に固定されているため、VDMOS41とCMOS61とは
それぞれ独立して作動する。
ソースフォロワ方式で使用する場合には基板１の電位は
電源電圧に固定されているため、VDMOS41とCMOS61とは
それぞれ独立して作動する。
しかしながら、第13図の従来例のような単純な構成で
は、静的に考える限り確かにVDMOS41とCMOS61は独立し
て動作するが、動的な過渡特性を考えると両者が干渉し
合い、単体素子では考えられない誤動作を起すおそれが
ある。
は、静的に考える限り確かにVDMOS41とCMOS61は独立し
て動作するが、動的な過渡特性を考えると両者が干渉し
合い、単体素子では考えられない誤動作を起すおそれが
ある。
以下これを第14図〜第16図を用いて説明する。
この種のパワーICの用途例として、第14図に示すような
直流モータＭの駆動回路がある。いま、第14図において
パワーIC62およびMOSトランジスタ65がオン、パワーIC6
3およびMOSトランジスタ64がオフしている状態を考える
と、電流はI1、I2の方向に流れ、直流モータＭを駆動し
ている。
直流モータＭの駆動回路がある。いま、第14図において
パワーIC62およびMOSトランジスタ65がオン、パワーIC6
3およびMOSトランジスタ64がオフしている状態を考える
と、電流はI1、I2の方向に流れ、直流モータＭを駆動し
ている。
ここでMOSトランジスタ65をオフにする瞬間を考える
と、オフ後もしばらくの間、いわゆるフライホイール電
流がI3の方向に流れ続け、電流I3はパワーIC63のVDMOS4
1のソース電極に流入する。このときパワーICとして第1
3図の第３の従来例の構造のものを用いた場合に予想さ
れるパワーIC63の内部の状態を第15図に示す。ソース電
極９からp+形チャンネルコンタクト領域８を経てｐ形チ
ャンネル領域４よりｎ形表面領域３へ正孔66が注入され
る。
と、オフ後もしばらくの間、いわゆるフライホイール電
流がI3の方向に流れ続け、電流I3はパワーIC63のVDMOS4
1のソース電極に流入する。このときパワーICとして第1
3図の第３の従来例の構造のものを用いた場合に予想さ
れるパワーIC63の内部の状態を第15図に示す。ソース電
極９からp+形チャンネルコンタクト領域８を経てｐ形チ
ャンネル領域４よりｎ形表面領域３へ正孔66が注入され
る。
第15図のような形でVDMOS41と同一基板上にCMOS61が存
在する場合、この注入された正孔66が原因となってCMOS
61がいわゆるラッチアップ現象を引き起こす可能性が強
い。
在する場合、この注入された正孔66が原因となってCMOS
61がいわゆるラッチアップ現象を引き起こす可能性が強
い。
即ちｐ形チャンネル領域４からｎ形表面領域３に注入さ
れた正孔66の一部が拡散によりｐ形ウェル27に達する
と、これがp+形ウェルコンタクト領域67を通じてGND端
子へ流出する。ｐ形ウェル27中には寄生npnトランジス
タ68が存在するが、注入された正孔66が寄生npnトラン
ジスタ68のベース抵抗69を流れる際、寄生npnトランジ
スタ68のベース電位がGND電位より上昇する。n+形ソー
ス領域28の電位はGNDに固定されているため、この電位
上昇がある程度（0.6V）以上になるとと寄生npnトラン
ジスタ68がオンし、今度はGND端子よりn+形ソース領域2
8およびｐ形ウェル27を経てｎ形表面領域３中に電子が
注入される。注入された電子はn+形基板２およびn+形基
板コンタクト領域71よりVdd電源端子へと流出する。
れた正孔66の一部が拡散によりｐ形ウェル27に達する
と、これがp+形ウェルコンタクト領域67を通じてGND端
子へ流出する。ｐ形ウェル27中には寄生npnトランジス
タ68が存在するが、注入された正孔66が寄生npnトラン
ジスタ68のベース抵抗69を流れる際、寄生npnトランジ
スタ68のベース電位がGND電位より上昇する。n+形ソー
ス領域28の電位はGNDに固定されているため、この電位
上昇がある程度（0.6V）以上になるとと寄生npnトラン
ジスタ68がオンし、今度はGND端子よりn+形ソース領域2
8およびｐ形ウェル27を経てｎ形表面領域３中に電子が
注入される。注入された電子はn+形基板２およびn+形基
板コンタクト領域71よりVdd電源端子へと流出する。
ｎ形表面領域３中にも寄生pnpトランジスタ72が存在
し、電子の流れは寄生pnpトランジスタ72のベース抵抗7
3を流れてそのベース電位を電源電圧Vddより下降させる
ため、寄生pnpトランジスタ72がオンする。
し、電子の流れは寄生pnpトランジスタ72のベース抵抗7
3を流れてそのベース電位を電源電圧Vddより下降させる
ため、寄生pnpトランジスタ72がオンする。
寄生pnpトランジスタ72がオンすればVddの電源端子より
ｐ′形ソース領域35およびｎ形表面領域３を通してｐ形
ウェル27へ正孔が注入される。以後２つの寄生トランジ
スタ68、72が互いに正帰還をかけ合い、電流が増大して
Vddの電源端子とGND端子が短絡状態となる。これがいわ
ゆるCMOSのラッチアップ現象で、この状態は電源をいっ
たん切るまで続く。
ｐ′形ソース領域35およびｎ形表面領域３を通してｐ形
ウェル27へ正孔が注入される。以後２つの寄生トランジ
スタ68、72が互いに正帰還をかけ合い、電流が増大して
Vddの電源端子とGND端子が短絡状態となる。これがいわ
ゆるCMOSのラッチアップ現象で、この状態は電源をいっ
たん切るまで続く。
以上述べたラッチアップ現象は、単独のCMOSICでも発生
し得るものであるが、以下の理由により第13図の構造の
パワーICの場合は対策がむずかしいという問題点があ
る。
し得るものであるが、以下の理由により第13図の構造の
パワーICの場合は対策がむずかしいという問題点があ
る。
即ち、まず第１に通常のCMOSICの出力段トランジスタ
（横型MOSFET）と比べ、パワーICの出力段のVDMOS41は
数倍の電流密度がとれるため、p+形チャンネルコンタク
ト領域８へ流入する電流密度も高い。従ってｎ形表面領
域３へ注入される正孔66の密度が高いので単独のCMOSIC
よりラッチアップしやすい。
（横型MOSFET）と比べ、パワーICの出力段のVDMOS41は
数倍の電流密度がとれるため、p+形チャンネルコンタク
ト領域８へ流入する電流密度も高い。従ってｎ形表面領
域３へ注入される正孔66の密度が高いので単独のCMOSIC
よりラッチアップしやすい。
第２に通常のCMOSICでは、サージ電流を制限するために
出力に直列に抵抗を入れて出力インピーダンスを高くす
ることがあるが、パワーICではそのような対策はできな
い。出力のオン抵抗が増大して負荷駆動能力を落してし
まうからである。
出力に直列に抵抗を入れて出力インピーダンスを高くす
ることがあるが、パワーICではそのような対策はできな
い。出力のオン抵抗が増大して負荷駆動能力を落してし
まうからである。
以上述べた理由により、第13図に示す第３の従来例のよ
うな構造のパワーICは実際の使用状態を考えると、何ら
かのラッチアップ対策なしには使用に耐えないという問
題点がある。
うな構造のパワーICは実際の使用状態を考えると、何ら
かのラッチアップ対策なしには使用に耐えないという問
題点がある。
［発明の目的］ この発明は、以上述べてきたような従来の問題点に着目
してなされたもので、縦形DMOSトランジスタとその周辺
回路等を構成する他の半導体素子形成領域との分離に複
雑でコスト高につく工程を必要とせず、周辺回路として
は構成の比較的複雑なCMOSICを集積することができ、CM
OSと大電流容量の縦形MOSトランジスタを同一基板上に
集積したことに起因するラッチアップ現象の発生を防止
することができ、さらには縦形MOSトランジスタは低オ
ン抵抗とすることのできる半導体装置を提供することを
目的とする。
してなされたもので、縦形DMOSトランジスタとその周辺
回路等を構成する他の半導体素子形成領域との分離に複
雑でコスト高につく工程を必要とせず、周辺回路として
は構成の比較的複雑なCMOSICを集積することができ、CM
OSと大電流容量の縦形MOSトランジスタを同一基板上に
集積したことに起因するラッチアップ現象の発生を防止
することができ、さらには縦形MOSトランジスタは低オ
ン抵抗とすることのできる半導体装置を提供することを
目的とする。
［発明の概要］ この発明は上記目的を達成するために、第１導電形の半
導体基板に第２導電形のチャンネル領域を形成し、この
チャンネル領域内に第１導電形のソース領域を形成して
半導体基板をドレイン領域とする縦形MOSトランジスタ
を構成し、半導体基板における他の領域には縦形MOSト
ランジスタの周辺回路等を構成する他の半導体素子を形
成した半導体装置において、半導体基板は高不純物濃度
領域上に低不純物濃度領域を有するものを使用し、チャ
ンネル領域は当該高不純物領域に接合するように形成し
てその接合部に縦形MOSトランジスタのドレイン耐圧規
定用のツェナダイオードを構成し、半導体基板における
縦形MOSトランジスタの形成領域と他の半導体素子の形
成領域との間には高不純物濃度領域に達する第２導電形
のガードリングを形成し、前記ガードリングを接地する
とともに縦形MOSトランジスタはドレイン領域に電源電
圧を印加しソース領域に負荷を接続するソースフォロワ
方式とすることにより、縦形MOSトランジスタは低オン
抵抗とすることができ、さらに縦形MOSトランジスタと
他の半導体素子との素子分離を容易にして、他の半導体
素子による周辺回路はCMOSICとすることを容易とし、且
つCMOSICと大電流容量の縦形MOSトランジスタを同一基
板上に集積してもラッチアップ現象の発生が防止される
ようにしたものである。
導体基板に第２導電形のチャンネル領域を形成し、この
チャンネル領域内に第１導電形のソース領域を形成して
半導体基板をドレイン領域とする縦形MOSトランジスタ
を構成し、半導体基板における他の領域には縦形MOSト
ランジスタの周辺回路等を構成する他の半導体素子を形
成した半導体装置において、半導体基板は高不純物濃度
領域上に低不純物濃度領域を有するものを使用し、チャ
ンネル領域は当該高不純物領域に接合するように形成し
てその接合部に縦形MOSトランジスタのドレイン耐圧規
定用のツェナダイオードを構成し、半導体基板における
縦形MOSトランジスタの形成領域と他の半導体素子の形
成領域との間には高不純物濃度領域に達する第２導電形
のガードリングを形成し、前記ガードリングを接地する
とともに縦形MOSトランジスタはドレイン領域に電源電
圧を印加しソース領域に負荷を接続するソースフォロワ
方式とすることにより、縦形MOSトランジスタは低オン
抵抗とすることができ、さらに縦形MOSトランジスタと
他の半導体素子との素子分離を容易にして、他の半導体
素子による周辺回路はCMOSICとすることを容易とし、且
つCMOSICと大電流容量の縦形MOSトランジスタを同一基
板上に集積してもラッチアップ現象の発生が防止される
ようにしたものである。
［発明の実施例］ 以下この発明の実施例を図面に基づいて説明する。
第１図および第２図はこの発明の第１実施例を示す図で
ある。
ある。
なお第１図および第２図において前記第９図、第10図、
および第13図等における部材または部位等と同一ないし
均等のものは、前記と同一符号を以って示し重複した説
明を省略する。
および第13図等における部材または部位等と同一ないし
均等のものは、前記と同一符号を以って示し重複した説
明を省略する。
まず構成を説明すると、この実施例においては、ｎ形表
面領域３の厚さが、前記第９図のものと比べるとやや薄
く形成されてｐ形チャンネル領域４中にn+基板２に達す
るｐ形ツェナ領域13が形成されている。
面領域３の厚さが、前記第９図のものと比べるとやや薄
く形成されてｐ形チャンネル領域４中にn+基板２に達す
るｐ形ツェナ領域13が形成されている。
ｐ形ツェナ領域13とn+基板２とのpn接合によりVDMOS10
のドレイン・ソース間の耐圧規定用のツェナダイオード
14が形成される。
のドレイン・ソース間の耐圧規定用のツェナダイオード
14が形成される。
この実施例で、ｐ形チャンネル領域４中に、別途にｐ形
ツェナ領域13を形成したのは次の理由による。
ツェナ領域13を形成したのは次の理由による。
即ち、ｐ形チャンネル領域４の表面不純物濃度はVDMOS1
0の閾値電圧を決定する要素である。このためｐ形チャ
ンネル領域４で直接ツェナダイオード14も形成すると、
閾値電圧とツェナ電圧とを独立して制御することが難し
くなり設計の自由度が小さくなる。
0の閾値電圧を決定する要素である。このためｐ形チャ
ンネル領域４で直接ツェナダイオード14も形成すると、
閾値電圧とツェナ電圧とを独立して制御することが難し
くなり設計の自由度が小さくなる。
そこでこの実施例では、ｐ形チャンネル領域４にさらに
ｐ形ツェナ領域13を形成して閾値電圧と、ツェナ電圧と
を独立して制御できるようにしたものである。ツェナ電
圧は、VDMOS10本体のソース・ドレイン間耐圧よりも低
く設定されている。
ｐ形ツェナ領域13を形成して閾値電圧と、ツェナ電圧と
を独立して制御できるようにしたものである。ツェナ電
圧は、VDMOS10本体のソース・ドレイン間耐圧よりも低
く設定されている。
またVDMOS10と、CMOS30を構成するnMOS、およびpMOSの
形成領域との間にn+基板領域２に達するｐ形ガードリン
グ15がVDMOS10を囲むように形成されている。
形成領域との間にn+基板領域２に達するｐ形ガードリン
グ15がVDMOS10を囲むように形成されている。
ｐ形ガードリング15は、ｐ形ツェナ領域13の拡散工程で
同時に形成され、ｐ形ガードリングの15aの部分はｐ形
チャンネル領域４の拡散工程で同時に形成される。而し
てｐ形ガードリング15とn+基板２との接合部にも前記の
ツェナダイオード14と同じツェナ電圧を有するツェナダ
イオード16が形成される。
同時に形成され、ｐ形ガードリングの15aの部分はｐ形
チャンネル領域４の拡散工程で同時に形成される。而し
てｐ形ガードリング15とn+基板２との接合部にも前記の
ツェナダイオード14と同じツェナ電圧を有するツェナダ
イオード16が形成される。
CMOS30の部分における31はゲート酸化膜、33、34はそれ
ぞれnMOSのソース電極およびドレイン電極、38、39はそ
れぞれpMOSのソース電極およびドレイン電極である。
ぞれnMOSのソース電極およびドレイン電極、38、39はそ
れぞれpMOSのソース電極およびドレイン電極である。
第２図は、第１図の等価回路に負荷を接続した回路を示
すもので前記第10図（Ｂ）のソースフォロワ方式VDMOS
の回路に対応している。
すもので前記第10図（Ｂ）のソースフォロワ方式VDMOS
の回路に対応している。
次に第３図の（Ａ）、（Ｂ）、（Ｃ）を用いて作用を説
明する。
明する。
第３図（Ａ）は、前記第13図に示した第３の従来例に負
荷から電流が注入された時に、ｎ形表面領域３およびn+
基板２中に正孔66が注入される様子を示したものであ
る。前記第15図でも説明したように、ｐ形チャンネル領
域４からｎ形表面領域３に注入された正孔66がｎ形表面
領域３中を拡散してCMOS30に達すると、CMOS30がラッチ
アップを起す誘因となる。
荷から電流が注入された時に、ｎ形表面領域３およびn+
基板２中に正孔66が注入される様子を示したものであ
る。前記第15図でも説明したように、ｐ形チャンネル領
域４からｎ形表面領域３に注入された正孔66がｎ形表面
領域３中を拡散してCMOS30に達すると、CMOS30がラッチ
アップを起す誘因となる。
これに対し第３図（Ｂ）は、この発明の実施例を示すも
ので、VDMOS10の部分にn+基板２と接するｐ形ツェナ領
域13を設けてツェナダイオード14を形成した場合であ
る。
ので、VDMOS10の部分にn+基板２と接するｐ形ツェナ領
域13を設けてツェナダイオード14を形成した場合であ
る。
第３図（Ｂ）の場合、正孔66の大部分はｎ形表面領域３
ではなくn+基板２に注入される。なぜなら実際の素子で
はｐ形領域４、13は、その側面積よりも底面積の方がは
るかに広いことに加え、p+形チャンネルコンタクト領域
８からチャンネル領域４の側面までは距離が長く抵抗が
大きいからである。
ではなくn+基板２に注入される。なぜなら実際の素子で
はｐ形領域４、13は、その側面積よりも底面積の方がは
るかに広いことに加え、p+形チャンネルコンタクト領域
８からチャンネル領域４の側面までは距離が長く抵抗が
大きいからである。
そしてn+基板２は、ｎ形表面領域３と比べ、はるかに電
子濃度が高いため、注入された正孔66はすみやかに電子
と再結合し削減する。従って第３図（Ａ）の場合と比べ
て注入される正孔66の数が同じであっても、CMOS30に到
達する正孔66の数ははるかに少なくなり、ラッチアップ
を起しにくくなる。
子濃度が高いため、注入された正孔66はすみやかに電子
と再結合し削減する。従って第３図（Ａ）の場合と比べ
て注入される正孔66の数が同じであっても、CMOS30に到
達する正孔66の数ははるかに少なくなり、ラッチアップ
を起しにくくなる。
次いでｐ形ガードリング15の作用を説明する。
第３図（Ｂ）においては、前記したようにｎ形表面領域
３中に注入される正孔66の数は第10図（Ａ）の場合と比
べ少なくなっているのであるが、それでもｐ形チャンネ
ル領域４の側面からｎ形表面領域３中へ注入される正孔
66の一部は拡散してCMOS30へ向かう。
３中に注入される正孔66の数は第10図（Ａ）の場合と比
べ少なくなっているのであるが、それでもｐ形チャンネ
ル領域４の側面からｎ形表面領域３中へ注入される正孔
66の一部は拡散してCMOS30へ向かう。
これに対し、第３図（Ｃ）の場合は、VDMOS10とCMOS30
の間にｐ形ガードリング15が存在している。ｐ形ガード
リング15の表面部にはp+形ガードリングケコンタクト領
域17が形成され、ガードリング電極18を通じてGNDに接
続されている。ｎ形表面領域３中を拡散してきた正孔66
はこのｐ形ガードリング15に達すると直ちに吸収されGN
D端子に流れ出す。
の間にｐ形ガードリング15が存在している。ｐ形ガード
リング15の表面部にはp+形ガードリングケコンタクト領
域17が形成され、ガードリング電極18を通じてGNDに接
続されている。ｎ形表面領域３中を拡散してきた正孔66
はこのｐ形ガードリング15に達すると直ちに吸収されGN
D端子に流れ出す。
従って第３図（Ｃ）の場合は注入された正孔66のうち、
CMOS30に達するものを殆んど生じさせないようにするこ
とができる。
CMOS30に達するものを殆んど生じさせないようにするこ
とができる。
ここで上記の作用効果を確実に生じさせるためには、特
にｐ形ガードリング15がn+基板２に接していることが重
要である。これを、この実施例では、ｐ形ガードリング
15の拡散を、ｐ形ツェナ領域13の拡散と同時の工程で形
成することにより素子製作工程を増すことなく達成して
いる。
にｐ形ガードリング15がn+基板２に接していることが重
要である。これを、この実施例では、ｐ形ガードリング
15の拡散を、ｐ形ツェナ領域13の拡散と同時の工程で形
成することにより素子製作工程を増すことなく達成して
いる。
次にVDMOS10の中に形成されたツェナダイオード14のそ
の他の作用効果を、第４図および第５図を参照して説明
する。
の他の作用効果を、第４図および第５図を参照して説明
する。
第５図の等価回路に示すようにツェナダイオード14は、
ソース・ドレイン間に並列に接続されている。
ソース・ドレイン間に並列に接続されている。
このようにツェナダイオード14を内蔵したこの実施例に
おけるVDMOS10は、前記第９図の従来のVDMOS41と比べ
て、次のような格別の作用効果を有している。
おけるVDMOS10は、前記第９図の従来のVDMOS41と比べ
て、次のような格別の作用効果を有している。
VDMOSを誘導性の負荷のスイッチング用に用いる場合、
オフ時には高圧のサージ電流がドレイン・ソース間に加
わる。
オフ時には高圧のサージ電流がドレイン・ソース間に加
わる。
このとき、従来のVDMOS41の場合は、ソース・ドレイン
間の降状が第９図中、75の付近で発生し易く、この75の
付近に電流が集中する。この結果比較的短時間でVDMOS4
1が熱破壊され易い。
間の降状が第９図中、75の付近で発生し易く、この75の
付近に電流が集中する。この結果比較的短時間でVDMOS4
1が熱破壊され易い。
これに対しツェナダイオード14内蔵のVDMOS10は、ツェ
ナダイオード14のツェナ電圧がVDMOS本体のソース・ド
レイン間耐圧より低く設定されているのでサージ電流は
常にツェナダイオード14のみに流れる。
ナダイオード14のツェナ電圧がVDMOS本体のソース・ド
レイン間耐圧より低く設定されているのでサージ電流は
常にツェナダイオード14のみに流れる。
ｐ形ツェナ領域13およびn+基板２の間のpn接合は、広く
均一に形成されているのでツェナダイオード14は電流容
量が大きく、破壊しにくい。つまりサスティンエネルギ
ーが大きい。
均一に形成されているのでツェナダイオード14は電流容
量が大きく、破壊しにくい。つまりサスティンエネルギ
ーが大きい。
従来のVDMOS41の場合、高圧サージ印加時に素子が降伏
すると容易に破壊してしまうため、素子のソース・ドレ
イン間耐圧をサージ電圧（電源電圧Vddよりはるかに高
い）以上に設計する必要がある。
すると容易に破壊してしまうため、素子のソース・ドレ
イン間耐圧をサージ電圧（電源電圧Vddよりはるかに高
い）以上に設計する必要がある。
一般にMOSトランジスタでは耐圧とオン抵抗とはトレー
ドオフの関係にあるため、必要以上に素子の耐圧を高く
することはオン抵抗の増大を招いてしまう。これに対
し、ツェナダイオード14内蔵形のVDMOS10の場合、高圧
サージはツェナダイオード14に吸収される。このため素
子そのものの耐圧は電源電圧Vddに耐える程度で良い。
したがってツェナダイオード14内蔵形のVDMOS10ではオ
ン抵抗を従来のVDMOS41よりもはるかに低くすることが
できてコスト低減効果が大きいという利点を有してい
る。
ドオフの関係にあるため、必要以上に素子の耐圧を高く
することはオン抵抗の増大を招いてしまう。これに対
し、ツェナダイオード14内蔵形のVDMOS10の場合、高圧
サージはツェナダイオード14に吸収される。このため素
子そのものの耐圧は電源電圧Vddに耐える程度で良い。
したがってツェナダイオード14内蔵形のVDMOS10ではオ
ン抵抗を従来のVDMOS41よりもはるかに低くすることが
できてコスト低減効果が大きいという利点を有してい
る。
ここで以上述べた第１の実施例の作用、効果をまとめる
と次の通りである。
と次の通りである。
ｎ形表面領域３の層厚を薄くし、ｐ形ツェナ領域13、お
よびp+形チャンネルコンタクト領域８を形成し、ｐ形ツ
ェナ領域13がn+基板２と接するように形成することによ
り、 第１にVDMOS10のソース・ドレイン間に並列に大容量の
ツェナダイオード14を形成したことに相当し、負荷から
の高圧サージ電流が予想される場合（例えば誘導負荷の
スイッチング）においてもVDMOS10の耐圧を必要以上に
高く設定しないで済む。このため、低オン抵抗、小面
積、低コストのVDMOSとすることができる。
よびp+形チャンネルコンタクト領域８を形成し、ｐ形ツ
ェナ領域13がn+基板２と接するように形成することによ
り、 第１にVDMOS10のソース・ドレイン間に並列に大容量の
ツェナダイオード14を形成したことに相当し、負荷から
の高圧サージ電流が予想される場合（例えば誘導負荷の
スイッチング）においてもVDMOS10の耐圧を必要以上に
高く設定しないで済む。このため、低オン抵抗、小面
積、低コストのVDMOSとすることができる。
第２に負荷からソース領域５への電流注入があった場合
に、注入される正孔の多くをn+基板２内に導いて再結合
させ、消滅させることにより、ｎ形表面領域３中に注入
される正孔の数を著るしく減少させることができる。
に、注入される正孔の多くをn+基板２内に導いて再結合
させ、消滅させることにより、ｎ形表面領域３中に注入
される正孔の数を著るしく減少させることができる。
またVDMOS10部とCMOS30部との間にｐ形ガードリング15
を形成してGNDに接続することにより、 第３にｎ形表面領域３中に注入された正孔を吸収し、正
孔がｎ形表面領域３中を拡散してCMOS30に到達すること
を防ぐことができる。この結果、上記第２の効果と合わ
せて、VDMOS10とCMOS30を同一基板上に形成したことに
起因するCMOS30のラッチアップ現象をほぼ完全に防ぐこ
とができる。
を形成してGNDに接続することにより、 第３にｎ形表面領域３中に注入された正孔を吸収し、正
孔がｎ形表面領域３中を拡散してCMOS30に到達すること
を防ぐことができる。この結果、上記第２の効果と合わ
せて、VDMOS10とCMOS30を同一基板上に形成したことに
起因するCMOS30のラッチアップ現象をほぼ完全に防ぐこ
とができる。
即ち、第１の実施例によれば、同一基板上にCMOS30と低
オン抵抗のVDMOS10を集積し、しかもそれぞれが単体で
製作される場合に比べ特性的に劣ることなく、さらには
集積したことに起因するラッチアップなどの悪影響のな
いパワーICを、従来例に比べ低コストで提供することが
できる。
オン抵抗のVDMOS10を集積し、しかもそれぞれが単体で
製作される場合に比べ特性的に劣ることなく、さらには
集積したことに起因するラッチアップなどの悪影響のな
いパワーICを、従来例に比べ低コストで提供することが
できる。
次に第６図には、この発明の第２実施例を示す。
この実施例は、VDMOS10およびｐ形ガードリング15形成
領域の下方部におけるn+基板２とｎ形表面領域３との間
にn+形埋込層19を形成したものである。
領域の下方部におけるn+基板２とｎ形表面領域３との間
にn+形埋込層19を形成したものである。
n+基板２はアンチモン（Sb）不純物のドープにより形成
されるのに対し、n+形埋込層19は、リン（Ｐ）不純物の
ドープにより形成される。
されるのに対し、n+形埋込層19は、リン（Ｐ）不純物の
ドープにより形成される。
リン（Ｐ）不純物ドープのn+形埋込層19は、熱処理中に
上方に再拡散し、この上方に再拡散したn+形埋込層19
と、ｐ形ツェナ領域13およびｐ形ガードリング15の接合
によりツェナダイオード14、16がそれぞれ形成される。
上方に再拡散し、この上方に再拡散したn+形埋込層19
と、ｐ形ツェナ領域13およびｐ形ガードリング15の接合
によりツェナダイオード14、16がそれぞれ形成される。
この実施例は、前記第１実施例の作用効果に加えて、さ
らに以下のような作用効果を有する。
らに以下のような作用効果を有する。
即ち、ツェナダイオード14、16のツェナ電圧を実用上十
分な値まで下げるためには、ｐ形ツェナ領域13およびｐ
形ガードリング15の不純物濃度を十分高くすると同時に
ｎ形表面領域３の層厚を、かなり薄くすることが必要で
ある。このときCMOS30の形成領域の部分におけるｎ形表
面領域３の層厚も薄くなると、ｐ形ウェル27が浅くなっ
て、このｐ形ウェル27中に形成されるnMOSにパンチスル
ー降伏が生じ易くなり、耐圧特性が低下するおそれがあ
る。
分な値まで下げるためには、ｐ形ツェナ領域13およびｐ
形ガードリング15の不純物濃度を十分高くすると同時に
ｎ形表面領域３の層厚を、かなり薄くすることが必要で
ある。このときCMOS30の形成領域の部分におけるｎ形表
面領域３の層厚も薄くなると、ｐ形ウェル27が浅くなっ
て、このｐ形ウェル27中に形成されるnMOSにパンチスル
ー降伏が生じ易くなり、耐圧特性が低下するおそれがあ
る。
一方、VDMOS10は、ｐ形チャンネル領域４の不純物にｐ
形ツェナの領域13の不純物が加えられるので、その不純
物濃度はｐ形ウェル27のそれに比べて十分高くパンチス
ルーの問題は生じない。
形ツェナの領域13の不純物が加えられるので、その不純
物濃度はｐ形ウェル27のそれに比べて十分高くパンチス
ルーの問題は生じない。
そこでn+形埋込層19の形成により、VDMOS10およびｐ形
ガードリング15形成部のみのｎ形表面領域３の厚さを薄
くし、CMOS30等の形成部のｎ形表面領域３の層厚は十分
確保されるようにしたものである。
ガードリング15形成部のみのｎ形表面領域３の厚さを薄
くし、CMOS30等の形成部のｎ形表面領域３の層厚は十分
確保されるようにしたものである。
したがって、この実施例によれば、VDMOS10の特性、お
よびCMOSIC30の特性等を独立して設定することができて
パワーIC設計の自由度が増すという利点がある。
よびCMOSIC30の特性等を独立して設定することができて
パワーIC設計の自由度が増すという利点がある。
次いで第７図、および第８図の（ａ）〜（ｊ）には、こ
の発明の第３実施例を示す。
の発明の第３実施例を示す。
この実施例は、前記第２実施例のものと同様にn+形埋込
層19を設けるとともに、さらにVDMOS10、およびCMOS30
の両部分におけるｎ形の表面領域の不純物濃度を異なら
せたものである。
層19を設けるとともに、さらにVDMOS10、およびCMOS30
の両部分におけるｎ形の表面領域の不純物濃度を異なら
せたものである。
即ち、VDMOS10、およびｐ形ガードリング15の形成部分
の表面領域には、ｎ形ウェル21を形成し、またCMOS30の
形成部分の表面領域はn-形領域とし、このn-形領域22中
にｎ形ウェル23を形成して、この中にpMOSを形成するよ
うにしたものである。
の表面領域には、ｎ形ウェル21を形成し、またCMOS30の
形成部分の表面領域はn-形領域とし、このn-形領域22中
にｎ形ウェル23を形成して、この中にpMOSを形成するよ
うにしたものである。
この実施例によれば、前記第２実施例の作用効果に加え
て、さらに以下のような作用効果を有する。
て、さらに以下のような作用効果を有する。
VDMOS10とCMOS30とは閾値電圧等の要求される特性が異
なり、またCMOS30はプレーナ形MOSであって、VDMOS10と
は閾値電圧決定条件が異なる。このため表面ｎ形不純物
濃度の最適値は異なってくる。この実施例のように、そ
れぞれに専用のｎ形ウェル21、23を形成すればVDMOS1
0、CMOS30の双方に最適の不純物濃度とすることがで
き、設計の自由度がさらに増すという利点がある。
なり、またCMOS30はプレーナ形MOSであって、VDMOS10と
は閾値電圧決定条件が異なる。このため表面ｎ形不純物
濃度の最適値は異なってくる。この実施例のように、そ
れぞれに専用のｎ形ウェル21、23を形成すればVDMOS1
0、CMOS30の双方に最適の不純物濃度とすることがで
き、設計の自由度がさらに増すという利点がある。
次にこの実施例の製造工程の一例を、具体的数値例とと
もに第８図の（ａ）〜（ｊ）を用いて説明する。
もに第８図の（ａ）〜（ｊ）を用いて説明する。
（ａ）n+基板２（アンチモン濃度＝３×1018cmR-3）の
所定の部分にn+形埋込層19形成のためのリン（ドーズ量
＝１×1016cm-2をイオン注入する。
所定の部分にn+形埋込層19形成のためのリン（ドーズ量
＝１×1016cm-2をイオン注入する。
（ｂ）エピタキシャル成長により、n-形表面領域22を形
成する（リン濃度＝１×1015cm-3、層厚＝18μｍ）。
成する（リン濃度＝１×1015cm-3、層厚＝18μｍ）。
（ｃ）所定の位置に、ｐ形ウェル27を形成するためのボ
ロン（ドーズ量＝１×1013cm-2）、ｎ形ウェル23を形成
するためのリン（ドーズ量＝２×1012cm-2）、およびｎ
形ウェル21を形成するためのリン（ドーズ量＝６×1012
cm-2）をそれぞれイオン注入する。
ロン（ドーズ量＝１×1013cm-2）、ｎ形ウェル23を形成
するためのリン（ドーズ量＝２×1012cm-2）、およびｎ
形ウェル21を形成するためのリン（ドーズ量＝６×1012
cm-2）をそれぞれイオン注入する。
（ｄ）第１回の熱処理（1200℃12時間）を行ない、ｐ形
ウェル27、ｎ形ウェル23、ｎ形ウェル21およびn+形埋込
層19を形成する。
ウェル27、ｎ形ウェル23、ｎ形ウェル21およびn+形埋込
層19を形成する。
（ｅ）ゲート酸化膜６、31、および多結晶シリコンのゲ
ート電極７、32、37を形成する。
ート電極７、32、37を形成する。
（ｆ）所定の位置にフォトレジスト24を形成し、これと
ゲート電極７、32、37の一部をマスクとしてｐ形チャン
ネル領域４形成のためのボロン（ドーズ量＝７×1013cm
-3）をイオン注入する。
ゲート電極７、32、37の一部をマスクとしてｐ形チャン
ネル領域４形成のためのボロン（ドーズ量＝７×1013cm
-3）をイオン注入する。
（ｇ）所定の位置にフォトレジスト24を形成し、これを
マスクとしてｐ形ツェナ領域13、およびｐ形ガードリン
グ15形成のためのボロン（ドーズ量＝２×1014cm-2）を
イオン注入する。
マスクとしてｐ形ツェナ領域13、およびｐ形ガードリン
グ15形成のためのボロン（ドーズ量＝２×1014cm-2）を
イオン注入する。
（ｈ）２回目の熱処理（1120℃24時間）を行ない、ｐ形
チャンネル領域４、ｐ形ツェナ領域13、およびｐ形ガー
ドリング15を形成する。同時にn+形埋込層19が上方拡散
してきてｐ形ツェナ領域13およびｐ形ガードリング15と
接続される。同時に各ウェル21,23、27の拡散が進み完
成する。
チャンネル領域４、ｐ形ツェナ領域13、およびｐ形ガー
ドリング15を形成する。同時にn+形埋込層19が上方拡散
してきてｐ形ツェナ領域13およびｐ形ガードリング15と
接続される。同時に各ウェル21,23、27の拡散が進み完
成する。
（ｉ）所定の位置にリン（ドーズ量＝５×1015cm-2）、
およびボロン（ドーズ量＝５×1015cm-2）をイオン注入
し、３回目の熱処理（1080℃40分間）を行なってn+形、
p+形の領域５、８、17、28、29、35、36を形成する。
およびボロン（ドーズ量＝５×1015cm-2）をイオン注入
し、３回目の熱処理（1080℃40分間）を行なってn+形、
p+形の領域５、８、17、28、29、35、36を形成する。
（ｊ）中間絶縁膜11形成後、所定の位置にコンタクト孔
を開け、Alを真空蒸着の後パターニングして所定の位置
に電極および配線層９、18、33、34、38、39を形成す
る。裏面は全面にAlの電極12を形成する。最後に表面の
全面に図示省略の最終保護膜を形成し、所定の位置にパ
ッド孔を開ける。
を開け、Alを真空蒸着の後パターニングして所定の位置
に電極および配線層９、18、33、34、38、39を形成す
る。裏面は全面にAlの電極12を形成する。最後に表面の
全面に図示省略の最終保護膜を形成し、所定の位置にパ
ッド孔を開ける。
以上述べた製造工程例、および作製条件例に従って作製
したこの実施例の具体的特性例を掲げると次の通りであ
る。
したこの実施例の具体的特性例を掲げると次の通りであ
る。
VDMOS10 閾値電圧 約2.0V オン抵抗（Vgs＝8V）約0.3Ω・mm2 ツェナ電圧 約30V CMOS30 閾値電圧（ｎチャンネル形） 約1.2V 閾値電圧（ｐチャンネル形） 約1.2v ［発明の効果］ 以上説明したように、この発明の構成によれば、縦形MO
Sトランジスタはドレイン領域に電源電圧を印加しソー
ス領域に負荷を接続するソースフォロワ方式としたので
基板領域の電位が電源電圧に固定されて縦形MOSトラン
ジスタとその周辺回路等を構成する他の半導体素子形成
領域との分離が容易になり、複雑でコスト高につく分離
工程が不要となる。
Sトランジスタはドレイン領域に電源電圧を印加しソー
ス領域に負荷を接続するソースフォロワ方式としたので
基板領域の電位が電源電圧に固定されて縦形MOSトラン
ジスタとその周辺回路等を構成する他の半導体素子形成
領域との分離が容易になり、複雑でコスト高につく分離
工程が不要となる。
したがって周辺回路として構成の比較的複雑なCMOSICを
集積することができ、且つCMOSICと縦形MOSトランジス
タを同一基板上に集積しても、高不純物濃度領域に接す
るチャンネル領域およびガードリングの作用により注入
された不要なキャリヤが減少ないしは吸収されてラッチ
アップ現象の発生が防止される。
集積することができ、且つCMOSICと縦形MOSトランジス
タを同一基板上に集積しても、高不純物濃度領域に接す
るチャンネル領域およびガードリングの作用により注入
された不要なキャリヤが減少ないしは吸収されてラッチ
アップ現象の発生が防止される。
またツェナダイオードによりドレイン耐圧が規定されて
縦形MOSトランジスタの本体部は必要以上に高耐圧に構
成する必要がないので低オン抵抗とすることができ、さ
らには低価格のものとすることができるという利点があ
る。
縦形MOSトランジスタの本体部は必要以上に高耐圧に構
成する必要がないので低オン抵抗とすることができ、さ
らには低価格のものとすることができるという利点があ
る。
第１図はこの発明に係る半導体装置の第１実施例を示す
縦断面図、第２図は同上第１実施例で負荷を駆動する場
合の等価回路を示す回路図、第３図は第１実施例の作用
を説明するための要部断面図、第４図は第１実施例にお
けるツェナダイオードの作用を説明するための要部断面
図、第５図は第４図の等価回路を示す回路図、第６図は
この発明の第２実施例を示す縦断面図、第７図はこの発
明の第３実施例を示す縦断面図、第８図は同上第３実施
例の製造工程の一例を示す工程図、第９図は従来の半導
体装置に用いられる縦形MOSトランジスタを示す縦断面
図、第10図は同上の縦形MOSトランジスタによる負荷駆
動方式を説明するための回路図、第11図は半導体装置の
第１の従来例を示す縦断面図、第12図は第２の従来例を
示す縦断面図、第13図は第３の従来例を示す縦断面図、
第14図は同上第３の従来例による負荷駆動回路を示す回
路図、第15図は第３の従来例におけるラッチアップ現象
を説明するための図、第16図は同上第15図の等価回路を
示す回路図である。 1:半導体基板、 2:n+基板（高不純物濃度領域）、 3:n形表面領域（低不純物濃度領域）、 4:チャンネル、5:ソース領域 6:ゲート酸化膜、7:ゲート電極、 12:ドレイン電極、13:p形ツェナ領域、 15:p形ガードリング、 14、16:ツェナダイオード、 19:n+形埋込層（高不純物濃度領域）、 10:縦形MOSトランジスタ、 30:CMOS。
縦断面図、第２図は同上第１実施例で負荷を駆動する場
合の等価回路を示す回路図、第３図は第１実施例の作用
を説明するための要部断面図、第４図は第１実施例にお
けるツェナダイオードの作用を説明するための要部断面
図、第５図は第４図の等価回路を示す回路図、第６図は
この発明の第２実施例を示す縦断面図、第７図はこの発
明の第３実施例を示す縦断面図、第８図は同上第３実施
例の製造工程の一例を示す工程図、第９図は従来の半導
体装置に用いられる縦形MOSトランジスタを示す縦断面
図、第10図は同上の縦形MOSトランジスタによる負荷駆
動方式を説明するための回路図、第11図は半導体装置の
第１の従来例を示す縦断面図、第12図は第２の従来例を
示す縦断面図、第13図は第３の従来例を示す縦断面図、
第14図は同上第３の従来例による負荷駆動回路を示す回
路図、第15図は第３の従来例におけるラッチアップ現象
を説明するための図、第16図は同上第15図の等価回路を
示す回路図である。 1:半導体基板、 2:n+基板（高不純物濃度領域）、 3:n形表面領域（低不純物濃度領域）、 4:チャンネル、5:ソース領域 6:ゲート酸化膜、7:ゲート電極、 12:ドレイン電極、13:p形ツェナ領域、 15:p形ガードリング、 14、16:ツェナダイオード、 19:n+形埋込層（高不純物濃度領域）、 10:縦形MOSトランジスタ、 30:CMOS。
Claims (1)
- 【請求項１】第１導電形の半導体基板に第２導電形のチ
ャンネル領域を形成し、該チャンネル領域内に第１導電
形のソース領域を形成して前記半導体基板をドレイン領
域とする縦形MOSトランジスタを構成し、前記半導体基
板における他の領域には当該縦形MOSトランジスタの周
辺回路等を構成する他の半導体素子を形成した半導体装
置において、 半導体基板は高不純物濃度領域上に低不純物濃度領域を
有し、チャンネル領域は当該高不純物濃度領域に接合す
るように形成して該接合部に縦形MOSトランジスタのド
レイン耐圧規定用のツェナダイオードを構成し、半導体
基板における縦形MOSトランジスタの形成領域と他の半
導体素子の形成領域との間には前記高不純物濃度領域に
達する第２導電形のガードリングを形成し、前記ガード
リングを接地するとともに縦形MOSトランジスタはドレ
イン領域に電源電圧を印加しソース領域に負荷を接続す
ることを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140320A JPH0685441B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体装置 |
| DE19873720156 DE3720156A1 (de) | 1986-06-18 | 1987-06-16 | Integrierte schaltung mit einem vertikal-mos |
| US07/063,116 US4862233A (en) | 1986-06-18 | 1987-06-17 | Integrated circuit device having vertical MOS provided with Zener diode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61140320A JPH0685441B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62298152A JPS62298152A (ja) | 1987-12-25 |
| JPH0685441B2 true JPH0685441B2 (ja) | 1994-10-26 |
Family
ID=15266068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61140320A Expired - Fee Related JPH0685441B2 (ja) | 1986-06-18 | 1986-06-18 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4862233A (ja) |
| JP (1) | JPH0685441B2 (ja) |
| DE (1) | DE3720156A1 (ja) |
Families Citing this family (49)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5191402A (en) * | 1986-10-27 | 1993-03-02 | Seiko Epson Corporation | Semiconductor device having an inter-layer insulating film disposed between two wiring layers |
| US5612557A (en) * | 1986-10-27 | 1997-03-18 | Seiko Epson Corporation | Semiconductor device having an inter-layer insulating film disposed between two wiring layers |
| GB8713388D0 (en) * | 1987-06-08 | 1987-07-15 | Philips Electronic Associated | Semiconductor device |
| JPS6449273A (en) * | 1987-08-19 | 1989-02-23 | Mitsubishi Electric Corp | Semiconductor device and its manufacture |
| EP0314465B1 (en) * | 1987-10-27 | 1998-05-06 | Nec Corporation | Semiconductor device with an isolated vertical power MOSFET. |
| US5119162A (en) * | 1989-02-10 | 1992-06-02 | Texas Instruments Incorporated | Integrated power DMOS circuit with protection diode |
| FR2649828B1 (fr) * | 1989-07-17 | 1991-10-31 | Sgs Thomson Microelectronics | Circuit integre vdmos/logique comprenant un transistor vertical deplete et une diode zener |
| JP2692350B2 (ja) * | 1990-04-02 | 1997-12-17 | 富士電機株式会社 | Ｍｏｓ型半導体素子 |
| JPH04291767A (ja) * | 1991-03-20 | 1992-10-15 | Fuji Electric Co Ltd | 伝導度変調型ｍｏｓｆｅｔ |
| US5151767A (en) * | 1991-05-03 | 1992-09-29 | North American Philips Corp. | Power integrated circuit having reverse-voltage protection |
| FR2684240B1 (fr) * | 1991-11-21 | 1994-02-18 | Sgs Thomson Microelectronics Sa | Transistor mos a zener de protection integree. |
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| US5243214A (en) * | 1992-04-14 | 1993-09-07 | North American Philips Corp. | Power integrated circuit with latch-up prevention |
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| DE69431181D1 (de) * | 1994-05-19 | 2002-09-19 | Cons Ric Microelettronica | Integrierte Leistungsschaltung ("PIC") und Verfahren zur Herstellung derselben |
| FR2725307B1 (fr) * | 1994-09-30 | 1996-12-20 | Sgs Thomson Microelectronics | Composant semiconducteur d'alimentation, de recirculation et de demagnetisation d'une charge selfique |
| US5998837A (en) * | 1995-06-02 | 1999-12-07 | Siliconix Incorporated | Trench-gated power MOSFET with protective diode having adjustable breakdown voltage |
| EP0746030B1 (en) * | 1995-06-02 | 2001-11-21 | SILICONIX Incorporated | Trench-gated power MOSFET with protective diodes in a periodically repeating pattern |
| US6140678A (en) * | 1995-06-02 | 2000-10-31 | Siliconix Incorporated | Trench-gated power MOSFET with protective diode |
| US6049108A (en) * | 1995-06-02 | 2000-04-11 | Siliconix Incorporated | Trench-gated MOSFET with bidirectional voltage clamping |
| JP3036423B2 (ja) * | 1996-02-06 | 2000-04-24 | 日本電気株式会社 | 半導体装置 |
| JP3090081B2 (ja) * | 1997-03-12 | 2000-09-18 | 日本電気株式会社 | 半導体装置 |
| JP3255147B2 (ja) * | 1998-06-19 | 2002-02-12 | 株式会社デンソー | 絶縁ゲート型トランジスタのサージ保護回路 |
| DE69838453D1 (de) | 1998-12-09 | 2007-10-31 | St Microelectronics Srl | Leistungsbauelement mit MOS-Gate für hohe Spannungen und diesbezügliches Herstellungsverfahren |
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