JPH10173175A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法

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JPH10173175A
JPH10173175A JP8328339A JP32833996A JPH10173175A JP H10173175 A JPH10173175 A JP H10173175A JP 8328339 A JP8328339 A JP 8328339A JP 32833996 A JP32833996 A JP 32833996A JP H10173175 A JPH10173175 A JP H10173175A
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forming
gate
insulating film
conductivity type
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Masashi Kuwabara
正志 桑原
Shuji Kamata
周次 鎌田
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Toshiba Corp
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Publication date
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Abstract

(57)【要約】 【課題】 トレンチゲート型半導体装置において、オン
抵抗を低減しつつスイッチング特性を改善させることが
できる。 【解決手段】 第１導電型の半導体基板１上に形成され
た第２導電型のドリフト領域２と、ドリフト領域の一方
の主面に選択的に形成された第１導電型のベース領域３
と、ベース領域中に選択的に形成された第２導電型のソ
ース領域４と、ソース領域及びベース領域を貫通してド
リフト領域に達する深さで形成されたトレンチ５内に絶
縁膜６を介して形成されたゲート電極７と、ベース領域
及びソース領域を短絡して接続されたソース金属電極９
と、ゲート電極と接続されたゲート金属電極１０と、半
導体基板と接続されたドレイン電極とからなる半導体装
置において、ゲート電極におけるドリフト領域側へ突き
出した部分の抵抗値が、ドリフト領域側に突き出さない
部分の抵抗値よりも大きい７ａ，７ｂ半導体装置。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はトレンチゲート型の
半導体装置に係り、特にオン電流を低減させつつスイッ
チング特性の向上を図るのに適した半導体装置及び半導
体装置の製造方法に関するものである。
【０００２】
【従来の技術】パワーＭＯＳＦＥＴやＩＧＢＴ等パワー
デバイスは、電力用半導体素子やモータドライブ用のイ
ンバータ等，種々の用途に使用されるものであり、例え
ばインバータでは高周波数でオンオフが繰り返されるも
のである。
【０００３】したがって、パワーデバイスにおいてはオ
ン電圧を低減させるとともに、スイッチング特性を向上
させることが要求される。ところで、従来からパワーデ
バイスのオン電圧を低減させるべく、ゲード電極の形状
をトレンチ型にすることが行われている。
【０００４】図１７は従来のトレンチゲート型ＭＯＳＦ
ＥＴの断面構造図であり、図１８はトレンチゲート領域
内に埋め込まれたポリシリコンゲート電極のＡ−Ａ´間
の不純物プロファイルを示す図である。
【０００５】図１７に示すようにトレンチゲート型ＭＯ
ＳＦＥＴでは、トレンチゲート領域５がソース領域４か
らべース領域３にかけて形成され、このトレンチゲート
領域５は、さらにドリフト領域２にまで突き出してい
る。トレンチゲート領域５の突き出し深さを増加させる
ことで、多数キャリアの蓄積効果を増加させることがで
き、これによりオン電圧を低減できる。
【０００６】この効果はユニポーラデバイスであるＭＯ
ＳＦＥＴでも起こるが、バイポーラデバイスであるＩＧ
ＢＴ、ＩＥＧＴにおいてはさらに顕著に発揮される。そ
のためトレンチゲート領域は極力深く形成した方がオン
電圧低減のためにはよい。
【０００７】このようなトレンチゲートＭＯＳ型半導体
装置の製造においては、まずトレンチを形成した後、ゲ
ート絶縁膜６を形成し、次にリン・砒素等の不純物をド
ーピングしたポリシリコンをトレンチ内部が完全に埋め
込まれる厚さで形成することでトレンチ形状の埋め込み
ゲート電極５７が形成される。このように予め不純物を
ドーピングしておくことで、図１８に示すように、トレ
ンチ底部までほぼ均一な不純物濃度が得られる。
【０００８】
【発明が解決しようとする課題】ところが、上記した従
来のトレンチゲート型パワーデバイスでは、ゲート電極
を形成するトレンチ底部までほぼ均一に電極として機能
するため、トレンチ深さを深くするとそれに伴って、ゲ
ート−ドレイン間容量が増加してしまう。これはドリフ
ト層とゲート電極の対向面積が大きくなるためである。
【０００９】このようにゲート−ドレイン間容量が増加
すると、そのコンデンサが蓄積し得る電荷量も大きくな
る。したがって、スイッチング、すなわちゲートに対し
て電荷を充電しその電位を所定値以上にすることでなさ
れるスイッチオン、及び蓄積電荷を放電することでなさ
れるスイッチオフには当然時間がかかることになる。こ
のため、トレンチゲート型ではオン電圧を低減できても
スイッチング特性が悪化し、トータルロスの改善は困難
であった。
【００１０】また、ドレイン電圧（コレクタ電圧）が変
化するときには、（１）式に示すようなゲート電圧が発
生し、ゲート電極に印加される。 ゲート電圧＝（帰還容量／入力容量）×ドレイン電圧 …（１） ここで、ゲート−ソース間容量はゲート電極のドリフト
層への突き出し深さと無関係であり、トレンチゲートを
深くした場合、ゲート−ソース間容量は変化せずゲート
−ドレイン間容量のみが増加するため、入力容量と帰還
容量の比率が小さくなる。これにより、過渡的なコレク
タ電圧が入力容量と帰還容量の比率が分圧されて発生す
る（１）式のゲート電圧は、大きな値となり、スイッチ
ング時の誤動作が発生しやすくなってしまう。
【００１１】このように従来のあらかじめ不純物をドー
ピングして形成されたポリシリコンゲートからなるＭＯ
Ｓ型半導体装置では、オン抵抗の改善とスイッチング特
性の改善がトレードオフ関係にある。したがって、単純
にオン抵抗を改善するためにトレンチ深さを深くすると
容量特性が悪化してしまい、それによってスイッチング
特性が悪化してしまう困難があった。
【００１２】本発明は、このような実情を考慮してなさ
れたもので、トレンチゲート型半導体装置において、オ
ン抵抗を低減しつつスイッチング特性を改善させること
を可能とした半導体装置及びその半導体装置の製造方法
を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明はトレンチゲート
型半導体装置の埋め込みゲート電極構造および製造方法
に関するもので、本発明の骨子は、トレンチ内に埋め込
まれたゲート電極の抵抗値が表面から底部，すなわちド
レイン電極側に向かって大きくなるように形成されてい
ることにある。このような構造とすることでゲート電極
のべース領域からドリフト領域に突き出している部分は
抵抗値が大きくなっているため、ＣＲつまり時定数が大
きくなり、この突き出し部分のみが過渡的にはゲート電
極として機能しない。そのため、トレンチゲートを深く
形成しても、ゲート−ドレイン間容量の増加が抑えられ
る。これによって、スイッチング特性が向上し、低オン
電圧化とスイッチング損失の低減が可能となる。
【００１４】また、上記課題の解決は、より具体的に
は、以下のような解決手段により実現される。まず、請
求項１に対応する発明は、第１導電型の半導体基板上に
形成された第２導電型のドリフト領域と、ドリフト領域
の一方の主面に選択的に形成された第１導電型のベース
領域と、ベース領域中に選択的に形成された第２導電型
のソース領域と、ソース領域及びベース領域を貫通して
ドリフト領域に達する深さで形成されたトレンチ内に絶
縁膜を介して形成されたゲート電極と、ベース領域及び
ソース領域を短絡して接続されたソース金属電極と、ゲ
ート電極と接続されたゲート金属電極と、半導体基板と
接続されたドレイン電極とからなる半導体装置におい
て、ゲート電極におけるドリフト領域側へ突き出した部
分の抵抗値が、ドリフト領域側に突き出さない部分の抵
抗値よりも大きい半導体装置である。
【００１５】本発明はこのような手段を設けたことによ
り、この突き出し部分のみを過渡的にはゲート電極とし
て機能しないようにできるので、オン抵抗を低減しつつ
スイッチング特性を改善させることができる。
【００１６】次に、請求項２に対応する発明は、請求項
１に対応する発明において、ゲート電極が低抵抗層と高
抵抗層の２層で構成されており、低抵抗層がトレンチ領
域表面からベース領域を越える深さまで形成されている
半導体装置である。
【００１７】本発明はこのような手段を設けたことによ
り、請求項１に対応する発明と同様な作用効果を奏する
他、高抵抗層の抵抗値を調整することでスイッチング特
性に対する調整を図ることができる。
【００１８】また、請求項３に対応する発明は、請求項
１に対応する発明において、ゲート電極におけるドリフ
ト領域側の端部の不純物濃度が、ゲート金属電極側端部
の不純物濃度の３分の１以下である半導体装置である。
【００１９】本発明はこのような手段を設けたことによ
り、請求項１に対応する発明と同様な作用効果を奏す
る。さらに、請求項４に対応する発明は、請求項１に対
応する発明において、周波数１ＭＨｚのＬＣＲメーター
を用いてドレイン−ソース間０バイアスで測定したゲー
ト−ドレイン間容量が、下式によって算出される値の７
０％より小さい半導体装置である。
【００２０】Ｃgd＝εox×ε0 ×Ａgd／ｔox Ｃgd：ゲート−ドレイン間容量、εox：絶縁膜の誘電
率、ｔox：絶縁膜の厚さ、ε0 ：真空の誘電率、Ａgd：
トレンチゲート領域とドリフト領域の対向面積 本発明はこのような手段を設けたことにより、請求項１
に対応する発明と同様な作用効果を奏する。
【００２１】さらにまた、請求項５に対応する発明は、
請求項１〜４に対応する発明において、ゲート電極がポ
リシリコンからなる半導体装置である。本発明はこのよ
うな手段を設けたことにより、請求項１〜４に対応する
発明と同様な作用効果を奏する他、ポリシリコンに対す
る不純物添加量を調整することで、ゲート電極抵抗値の
調整を容易に図ることができる。
【００２２】一方、請求項６に対応する発明は、請求項
１〜４に対応する発明において、半導体基板が第２導電
型である半導体装置である。本発明はこのような手段を
設けたことにより、請求項１〜４に対応する発明と同様
な作用効果を奏する。
【００２３】次に、請求項７に対応する発明は、請求項
１〜４に対応する発明において、第１導電型の半導体基
板と第２導電型のドリフト領域の間に、さらに第２導電
型の高濃度バッファ層が設けられる半導体装置である。
【００２４】本発明はこのような手段を設けたことによ
り、請求項１〜４に対応する発明と同様な作用効果を奏
する。また、請求項８に対応する発明は、請求項１〜４
に対応する発明において、第１導電型の半導体基板に代
えて第２導電型の半導体基板が設けられ、この第２導電
型の半導体基板のドレイン電極側の主面に、選択的に第
１導電型のアノード領域が形成され、さらにアノード領
域の間に第２導電型のショート領域が形成された半導体
装置である。
【００２５】本発明はこのような手段を設けたことによ
り、請求項１〜４に対応する発明と同様な作用効果を奏
する。さらに、請求項９に対応する発明は、半導体ウェ
ーハの第２導電型のドリフト領域の表面領域に選択的に
第１導電型のベース領域を形成する工程と、ベース領域
の表面領域に選択的に第２導電型のソース領域を形成す
る工程と、ソース領域及びベース領域を貫通して、ドリ
フト領域に達する深さの溝を形成する工程と、溝の内壁
にゲート絶縁膜を形成する工程と、溝内を抵抗値の高い
ポリシリコン層で埋め込む工程と、ポリシリコン層に少
なくともベース領域を越える深さで不純物を拡散する工
程と、ドリフト領域の表面領域上に絶縁膜を形成する工
程と、絶縁膜に第１、第２の開口部を形成する工程と、
絶縁膜及び第１、第２の開口部内に金属層を形成する工
程と、金属層をパターニングし、絶縁膜に形成された第
１の開口部を介してベース領域と前記ソース領域を短絡
するソース金属電極を、及び絶縁膜に形成された第２の
開口部を介して溝内に埋め込まれたポリシリコン層と電
気的に接続されるゲート金属電極をそれぞれ形成する工
程と、半導体ウェーハの裏面側にドレイン金属電極を形
成する工程とを具備する半導体装置の製造方法である。
【００２６】本発明はこのような手段を設けたことによ
り、請求項１に対応する発明の半導体装置を製造するこ
とができる。さらに、請求項１０に対応する発明は、半
導体ウェーハの第２導電型のドリフト領域の表面領域に
選択的に第１導電型のベース領域を形成する工程と、ベ
ース領域の表面領域に選択的に第２導電型のソース領域
を形成する工程と、ソース領域及びベース領域を貫通し
て、ドリフト領域に達する深さの溝を形成する工程と、
溝の内壁にゲート絶縁膜を形成する工程と、溝内を抵抗
値の高いポリシリコン層で埋め込む工程と、ポリシリコ
ン層を所定の深さまで除去する工程と、ポリシリコン層
の除去された溝内の部分に導電層を埋め込む工程と、ド
リフト領域の表面領域上に絶縁膜を形成する工程と、絶
縁膜に第１、第２の開口部を形成する工程と、絶縁膜上
及び前記第１、第２の開口部内に金属層を形成する工程
と、金属層をパターニングし、絶縁膜に形成された第１
の開口部を介してベース領域とソース領域を短絡するソ
ース金属電極、及び絶縁膜に形成された第２の開口部を
介して溝内に埋め込まれた導電層と電気的に接続される
ゲート金属電極をそれぞれ形成する工程と、半導体ウェ
ーハの裏面側にドレイン金属電極を形成する工程とを具
備する半導体装置の製造方法である。
【００２７】本発明はこのような手段を設けたことによ
り、請求項１に対応する発明の半導体装置を製造するこ
とができる。さらに、請求項１１に対応する発明は、半
導体ウェーハの第２導電型のドリフト領域の表面領域に
選択的に第１導電型のベース領域を形成する工程と、ベ
ース領域を貫通して、ドリフト領域に達する深さの溝を
形成する工程と、溝の内壁にゲート絶縁膜を形成する工
程と、溝内を抵抗値の高いポリシリコン層で埋め込む工
程と、ポリシリコン層に少なくともベース領域を越える
深さで不純物を拡散する工程と、溝の側面に沿って、ベ
ース領域の表面領域に選択的に第２導電型のソース領域
を形成する工程と、ドリフト領域の表面領域上に絶縁膜
を形成する工程と、絶縁膜に第１、第２の開口部を形成
する工程と、絶縁膜上及び前記第１、第２の開口部内に
金属層を形成する工程と、金属層をパターニングし、絶
縁膜に形成された第１の開口部を介してベース領域とソ
ース領域を短絡するソース金属電極、及び絶縁膜に形成
された第２の開口部を介して溝内に埋め込まれたポリシ
リコン層と電気的に接続されるゲート金属電極をそれぞ
れ形成する工程と、半導体ウェーハの裏面側にドレイン
金属電極を形成する工程とを具備する半導体装置の製造
方法である。
【００２８】本発明はこのような手段を設けたことによ
り、請求項１に対応する発明の半導体装置を製造するこ
とができる。さらにまた、請求項１２に対応する発明
は、半導体ウェーハの第２導電型のドリフト領域の表面
領域に選択的に第１導電型のベース領域を形成する工程
と、ベース領域を貫通して、ドリフト領域に達する深さ
の溝を形成する工程と、溝の内壁にゲート絶縁膜を形成
する工程と、溝内を抵抗値の高いポリシリコン層で埋め
込む工程と、ポリシリコン層を所定の深さまで除去する
工程と、ポリシリコン層の除去された溝内の部分に導電
層を埋め込む工程と、溝の側面に沿って、ベース領域の
表面領域に選択的に第２導電型のソース領域を形成する
工程と、ドリフト領域の表面領域上に絶縁膜を形成する
工程と、絶縁膜に第１、第２の開口部を形成する工程
と、絶縁膜上及び前記第１、第２の開口部内に金属層を
形成する工程と、金属層をパターニングし、絶縁膜に形
成された第１の開口部を介してベース領域とソース領域
を短絡するソース金属電極、及び絶縁膜に形成された第
２の開口部を介して前記溝内に埋め込まれた導電層と電
気的に接続されるゲート金属電極をそれぞれ形成する工
程と、半導体ウェーハの裏面側にドレイン金属電極を形
成する工程とを具備する半導体装置の製造方法である。
本発明はこのような手段を設けたことにより、請求項１
に対応する発明の半導体装置を製造することができる。
【００２９】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。 （発明の第１の実施の形態）図１は本発明の第１の実施
の形態に係る半導体装置としてのトレンチゲート型ＩＧ
ＢＴの一例を示す構成図である。
【００３０】このトレンチゲート型ＩＧＢＴは、ドレイ
ン金属電極１１（コレクタ金属電極ともいう）に接続さ
れるＰ型の半導体基板１と、この半導体基板１の一方の
主面上に耐圧系に応じた不純物濃度と厚さで形成された
Ｎ型ドリフト領域２と、このドリフト領域２の表面に所
定の深さで選択的に形成されたＰ型べース領域３と、こ
のべース領域３中に所定の深さで選択的に形成されたＮ
型ソース領域４と、このソース領域４及びベース領域３
を貫通してドリフト領域２に達する深さで形成されたト
レンチゲート領域５と、上記ソース領域４及びべース領
域３と接続されるソース金属電極９（エミッタ，カソー
ド金属電極ともいう）と、トレンチゲート領域５と接続
されるゲート金属電極１０とからなっている。
【００３１】トレンチゲート領域５は、ゲート絶縁膜６
で囲まれたゲート電極７を具備し、ゲート電極７は、ポ
リシリコンからなり、低抵抗ゲート部７ａと高抵抗ゲー
ト部７ｂとから構成される。なお、ソース金属電極９が
ゲート電極７に接触することがないように絶縁膜８が設
けられている。ここで、高抵抗ゲート部７ｂの上端は、
べース領域３とドリフト領域２との境界付近であってド
リフト領域２側に位置する。これは低抵抗ゲート部７ａ
が確実にゲートとして機能するようにするためである。
ゲート電極７の不純物濃度は図２に示すようになってい
る。
【００３２】図２は図１に示すゲート電極のＣ−Ｃ´間
における不純物濃度分布を示す図である。同図に示すよ
うに、トレンチゲート領域５中に埋め込れたポリシリコ
ンのゲート電極７における低抵抗ゲート部７ａは、不純
物濃度が高く低抵抗な領域となっており、高抵抗ゲート
部７ｂは、不純物濃度が低く高抵抗な領域になってい
る。
【００３３】このようにゲート電極７は不純物濃度が低
い層と不純物濃度が高い層の２層で形成されており、図
２に示すようにトレンチゲート電極の途中から不純物濃
度に勾配を持たせて形成されている。したがって、トレ
ンチゲート領域５がドリフト領域２に突き出している部
分は主に高抵抗ゲート部７ｂが対応しており、ゲート電
極７の不純物濃度が低く高抵抗となっているので、過渡
的には電極として機能しない構造となっている。このこ
とを図３を用いて説明する。
【００３４】図３は本実施形態の半導体装置が過渡的に
は電極として機能しないこと説明する概念図である。こ
の半導体装置に、所定の周波数ｆで正負交互に変化する
電圧がゲート電圧としてかけられることで、スイッチン
グのオンオフが繰り返されている場合を考える。
【００３５】同図（ａ）は本実施形態の場合を説明して
おり、ゲート電極７は低抵抗ゲート部７ａと高抵抗ゲー
ト部７ｂとからなっている。ここで、まず正電圧を印加
すると正電荷がゲート内に注入され始める（Ｓ１）。さ
らに正電圧の印加が続くと、低抵抗ゲート部７ａ内が完
全に正電荷で満たされ、これにより、ソース領域４〜ド
リフト領域２間のチャネルが開き、スイッチがオン状態
となる。
【００３６】正電荷はさらに高抵抗ゲート部７ｂ内にも
侵入しようとするが、高抵抗ゲート部７ｂは抵抗が大き
いため、時定数ＣＲが大きく、この部分に電荷が注入さ
れるには低抵抗ゲート部７ａに対するよりも長い時間が
必要である。このため、印加電圧が正から負に切り換わ
る直前の時点でも正電荷はまだ低抵抗ゲート部７ｂまで
しか満たされていない（Ｓ２）。
【００３７】したがって、このときまで、高抵抗ゲート
部７ｂは現実にはコンデンサの電極として働くことがな
く、ゲート−ドレイン間容量つまり帰還容量の増加はほ
どんど起こらない。
【００３８】次に、ゲート電極には負電圧が印加され始
め（Ｓ３）、正電荷がゲート電極から抜き出され、スイ
ッチがオフ状態となる。また、上記場合と同様に、印加
電圧が負から正に切り換わる直前の時点でも負電荷の充
電は低抵抗ゲート部７ａまでに止どまる（Ｓ４）。
【００３９】一方、比較例として図３（ｂ）に示すよう
に、ゲート電極全体が低抵抗な電極を用いた従来の半導
体装置の場合、正電圧印加開始後（Ｓ１１）、正電荷は
すぐにゲート電極５７全体に充電される（Ｓ１２）。ま
た、負電圧を印加した場合も（Ｓ１３）、同様にすぐに
負電圧がゲート電極５７全体に充電される（Ｓ１４）。
このように、ゲート電極全体が低抵抗な場合は、トレン
チゲート領域５のドリフト領域２への突き出し部がコン
デンサとして働き、帰還容量が増加することになる。
【００４０】したがって、図３（ａ）で説明したよう
に、ゲート電極７のドリフト領域２への突き出し部を高
抵抗にすることによって、トレンチゲート領域５を深く
形成しても、帰還容量（ゲート−ドレイン間容量）が増
加しないため、スイッチング特性を悪化させることな
く、オン電圧が低減される。
【００４１】この様子を図４、図５及び図６に示す。図
４は本実施形態の半導体装置のオン電圧とスイッチング
時間との関係を示す図である。
【００４２】同図に示されるように本実施形態のトレン
チゲート型ＩＧＢＴでは、従来のもと比べ、スイッチン
グ時間抵抗負荷に対するオン電圧の大きさが大幅に低減
されていることがわかる。また、トレンチの深さを深く
したときには、同じスイッチング時間抵抗負荷に対する
オン電圧が低減することがわかる。
【００４３】図５は本実施形態の半導体装置の帰還容量
とコレクタ電圧との関係を示す図である。同図に示され
るように本実施形態のトレンチゲート型ＩＧＢＴでは、
コレクタ電圧に対する帰還容量を大幅に低減させること
ができる。なお、同図に示される各ＩＧＢＴは、ゲート
電極７の抵抗値分布を除けば同様に構成されている。
【００４４】一方、ゲート−ドレイン間容量Ｃgdつまり
帰還容量は、酸化絶縁膜の誘電率εox、絶縁膜の厚さｔ
ox、真空の誘電率ε0 、トレンチゲート領域５とドリフ
ト領域２の対向面積Ａgdにより以下の式により示され
る。
【００４５】 Ｃgd＝εox×ε0 ×Ａgd／ｔox …（２） ただし、この式は、ゲート電極が完全にコンデンサ電極
として働く場合に成り立つ式であり、現実のデバイスに
おいてはこの式で示される値よりも小さな値となる。
【００４６】また、ゲート−ドレイン間容量はＬＣＲメ
ーターを用いることで測定することができ、一般に、周
波数１ＭＨｚのＬＣＲメーターを用いてドレイン−ソー
ス間０バイアスでゲート−ドレイン間容量を測定するこ
とが行われている。
【００４７】図５に示すトレンチゲート型ＩＧＢＴの場
合、帰還容量Ｃgdについて（２）式が成り立つとした場
合、トレンチ深さ等のトレンチゲート形状から決まる容
量値はコレクタ電圧０．１Ｖの場合で２３５０ｐＦとな
る。この場合を１００％とする。
【００４８】従来品のトレンチゲート型ＩＧＢＴにおい
て上記方法で測定される帰還容量は、現実には（２）式
から算出される値の８５％つまり容量値２０００ｐＦ程
度である。一方、本実施形態のトレンチゲート型ＩＧＢ
Ｔでは、コレクタ電圧０．１Ｖの場合で容量値は９００
ｐＦ程度となる。このときは（２）式から算出される値
に対して３８％程度となっている。
【００４９】本実施形態による帰還容量の低減効果は、
上記したように、その抵抗値をいかに変化させるかによ
り決まる。ここで、図５に示す場合ほどに高抵抗ゲート
部７ｂでの高抵抗化を図らなくても、オン抵抗を低減し
つつスイッチング特性を改善させる効果は得られるもの
と考えられる。図５の結果を検討するに、周波数１ＭＨ
ｚのＬＣＲメーターを用いた測定値が（２）式に示され
る理論値の７０％程度以下となるようなゲート電極抵抗
値の変化で、オン抵抗低減かつスイッチング特性改善の
効果は得られるものと考えられる。さらに、理論値の５
０％程度以下となることが上記効果を十分に奏する上で
より望ましい。なお、高抵抗ゲート部７ｂが高抵抗化と
なるほどスイッチング特性の改善効果が顕著である。
【００５０】図６は本実施形態の半導体装置のゲート電
圧とコレクタ電圧との関係を示す図である。同図によ
り、本実施形態のトレンチゲート型ＩＧＢＴにおいて
は、（１）式で表されるゲート電圧の発生も十分に低減
できることがわかる。
【００５１】上述したように、本発明の実施の形態に係
る半導体装置は、ゲート電極７に低抵抗ゲート部７ａと
高抵抗ゲート部７ｂとの２層を設け、ドリフト層２に突
き出した部分は高抵抗な層となるようにゲート電極７の
抵抗値を調整したので、トレンチゲートを深く形成して
も、帰還容量の増加が少ないため、図４に示すようにス
イッチング特性の悪化がなく、オン電圧をすることが低
減できる。
【００５２】また、図５、図６に示すように本発明品で
は帰還容量が小さいためにゲートに発生する電圧がコレ
クタ電圧が定格まで上昇しても３Ｖ程度にしかならない
ため、誤動作が少なく、信頼性の高い半導体装置が得ら
れる。
【００５３】また、（１）式で表されるゲート電圧の発
生も低減できるため、スイッチング時の発振・誤動作も
少なくなり、ターンオフロスも低減できる。さらに、本
実施形態では、ＩＧＢＴに対して上記ゲート電極の構成
を適用したが、ＩＧＢＴはバイポーラデバイスであるた
めトレンチ構造によるキャリア蓄積の効果が顕著であ
り、オン電圧低減効果が特に著しい。したがって、本発
明によればＩＧＢＴにおいてトレンチゲート領域５の深
さを深くしたいという要請を満たしつつスイッチング特
性の悪化防止を図ることができる。
【００５４】なお、本実施形態ではＮチャネル型につい
て説明したが、本発明は、導電型を逆にすることでＰチ
ャネル型についても適用可能である。 （発明の第２の実施の形態）図７は本発明の第２の実施
の形態に係る半導体装置としてのトレンチゲート型ＩＧ
ＢＴの一例を示す構成図であり、図１と同一部分には同
一符号を付して説明を省略し、ここでは異なる部分につ
いてのみ述べる。
【００５５】このトレンチゲート型ＩＧＢＴは、図１で
説明したゲート電極７に代えて、ゲート電極７ｃが用い
られる他、第１の実施形態と同様に構成されている。ゲ
ート電極７ｃは、ポリシリコンからなり、その表面側か
ら底部側にかけて図４に示すように不純物濃度に勾配を
持たせて形成されている。
【００５６】図８は図７に示すゲート電極のＢ−Ｂ´間
における不純物濃度分布を示す図である。同図に示すよ
うに、トレンチゲート領域５がドリフト領域２に突き出
している部分ではポリシリコンゲート電極の不純物濃度
が低く、高抵抗となっており、過渡的には電極として機
能しない構造となっている。
【００５７】以上のように構成された本実施形態の半導
体装置においては、ゲート電極７ｃのドリフト領域２に
突き出している部分ではポリシリコンゲート電極が高抵
抗となっているため、第１の実施形態の場合と同様な効
果が働くことになる。
【００５８】上述したように、本発明の実施の形態に係
る半導体装置は、トレンチゲート領域５がドリフト領域
２に突き出している部分ではポリシリコンゲート電極の
不純物濃度が低く、高抵抗となるようにしたので、突き
出し部分が過渡的には電極として機能せず、トレンチゲ
ート領域を深く形成しても、帰還容量が増加しない。こ
れにより、スイッチング特性を悪化させることなく、オ
ン電圧を低減することができる。
【００５９】また、（１）式で表されるゲート電圧の発
生も低減できるため、スイッチング時の発振・誤動作も
少なくなり、ターンオフロスも低減できる。また、図８
から本実施形態では、ゲート電極７ｃにおけるドリフト
領域２側の端部の不純物濃度が、ゲート金属電極側部分
の不純物濃度の５分の１程度となっている。しがし、本
発明においては、ベース領域３からドリフト領域２に突
き出した底部部分の不純物濃度が、ゲート電極７ｃ表面
部分の不純物濃度の３分の１程度以下で十分にその効果
が発揮される。
【００６０】なお、本実施形態ではＮチャネル型につい
て説明したが、本発明は、導電型を逆にすることでＰチ
ャネル型についても適用可能である。さらに、本実施形
態では、本発明をトレンチゲート型ＩＧＢＴに適用させ
る場合について説明したが、本発明の適用範囲はＩＧＢ
Ｔに限られるものではない。例えばＰ型の半導体基板１
に代えてＮ型の半導体基板を用いるようにすれば、図７
に示した半導体装置はトレンチゲート型ＭＯＳＦＥＴと
なり、このようなトレンチゲート型ＭＯＳＦＥＴの場合
であっても上記した効果を奏することができる。なお、
トレンチゲート型ＭＯＳＦＥＴでもＮチャネル型、Ｐチ
ャネル型何れにも適用可能である。 （発明の第３の実施の形態）図９は本発明の第３の実施
の形態に係る半導体装置としてのトレンチゲート型ＩＧ
ＢＴの一例を示す構成図であり、図１と同一部分には同
一符号を付して説明を省略し、ここでは異なる部分につ
いてのみ述べる。
【００６１】このトレンチゲート型ＩＧＢＴは、図１で
説明したＰ型の半導体基板１とＮ型のドリフト領域２と
の間に、つまり半導体基板１の一方の主面上にＮ型バッ
ファ領域１２が形成される他、第１の実施形態と同様に
構成されている。
【００６２】なお、図２に示すように、トレンチゲート
領域５中に埋め込れたポリシリコンのゲート電極７にお
ける低抵抗ゲート部７ａは、不純物濃度が高く低抵抗な
領域となっており、高抵抗ゲート部７ｂは、不純物濃度
が低く高抵抗な領域になっている。この点は第１の実施
形態の場合と同様である。
【００６３】以上のように構成された本実施形態の半導
体装置は、第１の実施形態と同様に動作する。上述した
ように、本発明の実施の形態に係る半導体装置は、Ｎ型
バッファ領域１２を設けた他、第１の実施形態と同様に
構成されるので、第１の実施形態と同様な作用を奏する
ことができる。つまり、本実施形態はＩＧＢＴの他の形
態である。
【００６４】なお、本実施形態ではＮチャネル型につい
て説明したが、本発明は、導電型を逆にすることでＰチ
ャネル型についても適用可能である。 （発明の第４の実施の形態）図１０は本発明の第４の実
施の形態に係る半導体装置としてのトレンチゲート型Ｉ
ＧＢＴの一例を示す構成図であり、図１と同一部分には
同一符号を付して説明を省略し、ここでは異なる部分に
ついてのみ述べる。
【００６５】このトレンチゲート型ＩＧＢＴは、ドリフ
ト領域となるＮ型半導体基板（図示せず）の一方の主面
に形成されたＰ型アノード領域１３とこのＰ型アノード
領域１３の間に形成されたＮ型ショート領域１４とこの
アノード領域１３とショート領域１４と接続されるドレ
イン電極１１と、上記図示しない半導体基板の反対の主
面上に、耐圧系に応じた不純物濃度と厚さでＮ型のドリ
フト領域２が形成される他、図１で説明した第１の実施
形態と同様に構成されている。
【００６６】なお、図２に示すように、トレンチゲート
領域５中に埋め込れたポリシリコンのゲート電極７にお
ける低抵抗ゲート部７ａは、不純物濃度が高く低抵抗な
領域となっており、高抵抗ゲート部７ｂは、不純物濃度
が低く高抵抗な領域になっている。この点は第１の実施
形態の場合と同様である。
【００６７】以上のように構成された本実施形態の半導
体装置は、第１の実施形態と同様に動作する。上述した
ように、本発明の実施の形態に係る半導体装置は、アノ
ード領域１３とショート領域１４を設けるための構成と
した他、第１の実施形態と同様に構成されるので、第１
の実施形態と同様な作用を奏することができる。つま
り、本実施形態はＩＧＢＴの他の形態である。
【００６８】なお、本実施形態ではＮチャネル型につい
て説明したが、本発明は、導電型を逆にすることでＰチ
ャネル型についても適用可能である。 （発明の第５の実施の形態）図１１は本発明の第５の実
施の形態に係る半導体装置としてのトレンチゲート型Ｉ
ＥＧＴの一例を示す構成図であり、図１と同一部分には
同一符号を付して説明を省略し、ここでは異なる部分に
ついてのみ述べる。
【００６９】このトレンチゲート型ＩＥＧＴは、ドレイ
ン金属電極１１（コレクタ金属電極ともいう）に接続さ
れるＰ型の半導体基板１と、この半導体基板１の一方の
主面上に耐圧系に応じた不純物濃度と厚さで形成された
Ｎ型ドリフト領域２と、このドリフト領域２の表面に所
定の深さで選択的に形成されたＰ型べース領域３と、こ
のべース領域３中に所定の深さで選択的に形成されたＮ
型ソース領域４と、このソース領域４及びベース領域３
を貫通してドリフト領域２に達する深さで形成されたト
レンチゲート領域５と、複数のユニットセルとして配置
された上記ソース領域４及びべース領域３の一部のユニ
ットセルと接続されるソース金属電極９（エミッタ，カ
ソード金属電極ともいう）と、トレンチゲート領域５と
接続されるゲート金属電極１０とからなっている。
【００７０】具体的には絶縁膜８により、一部のソース
領域４及びベース領域３に対するソース金属電極９との
遮断を行っている。これにより、ソース領域４及びベー
ス領域３とソース金属電極９との接続が図１１に示すよ
うにトレンチゲート領域５の片側のみとなるようにす
る。このようにすることで、ＩＥＧＴでは実質的に幅の
広いトレンチを設けるのと同様な効果が得られることに
なる。図１１でいえば、トレンチゲート領域５ａと５ｂ
間の全体が溝となっているのと同様である。
【００７１】なお、図２に示すように、トレンチゲート
領域５中に埋め込れたポリシリコンのゲート電極７にお
ける低抵抗ゲート部７ａは、不純物濃度が高く低抵抗な
領域となっており、高抵抗ゲート部７ｂは、不純物濃度
が低く高抵抗な領域になっている。この点は第１の実施
形態の場合と同様である。
【００７２】以上のように構成された本実施形態の半導
体装置は、第１の実施形態と同様に動作する。上述した
ように、本発明の実施の形態に係る半導体装置は、ＩＥ
ＧＴが得られる構成とした他、第１の実施形態と同様に
構成されるので、第１の実施形態と同様な作用を奏する
ことができる。
【００７３】なお、本実施形態ではＮチャネル型につい
て説明したが、本発明は、導電型を逆にすることでＰチ
ャネル型についても適用可能である。また、アノード側
について第３又は第４の実施形態の構造を適用すること
も可能である。 （発明の第６の実施の形態）図１２は本発明の第６の実
施の形態に係る半導体装置としてのトレンチゲート型Ｍ
ＯＳＦＥＴの一例を示す構成図であり、図１と同一部分
には同一符号を付して説明を省略し、ここでは異なる部
分についてのみ述べる。
【００７４】このトレンチゲート型ＭＯＳＦＥＴは、ド
レイン金属電極１１に接続されるＮ型の半導体基板１ｂ
と、この半導体基板１ｂの一方の主面上に耐圧系に応じ
た不純物濃度と厚さで形成されたＮ型ドリフト領域２
と、このドリフト領域２の表面に所定の深さで選択的に
形成されたＰ型べース領域３と、このべース領域３中に
所定の深さで選択的に形成されたＮ型ソース領域４と、
このソース領域４及びベース領域３を貫通してドリフト
領域２に達する深さで形成されたトレンチゲート領域５
と、上記ソース領域４及びべース領域３と接続されるソ
ース金属電極９と、トレンチゲート領域５と接続される
ゲート金属電極１０とからなっている。なお、ソース金
属電極９がゲード電極７に接触することがないように絶
縁膜８が設けられている。
【００７５】なお、図２に示すように、トレンチゲート
領域５中に埋め込れたポリシリコンのゲート電極７にお
ける低抵抗ゲート部７ａは、不純物濃度が高く低抵抗な
領域となっており、高抵抗ゲート部７ｂは、不純物濃度
が低く高抵抗な領域になっている。この点は第１の実施
形態の場合と同様である。
【００７６】以上のように構成された本実施形態の半導
体装置は、第１の実施形態と同様に動作する。上述した
ように、本発明の実施の形態に係る半導体装置は、トレ
ンチゲート型ＭＯＳＦＥＴとなるように半導体基板１ｂ
をＮ型とした他、第１の実施形態と同様に構成されるの
で、第１の実施形態と同様な作用を奏することができ
る。
【００７７】なお、本実施形態ではＮチャネル型につい
て説明したが、本発明は、導電型を逆にすることでＰチ
ャネル型についても適用可能である。 （発明の第７の実施の形態）本実施形態は、上記実施形
態で説明した半導体装置の製造方法について、トレンチ
ゲート型ＭＯＳＦＥＴを例にとって説明するものであ
る。
【００７８】図１３は本発明の第７の実施の形態に係る
トレンチゲート型ＭＯＳＦＥＴの製造方法の一例を示す
図である。まず、高濃度の砒素、アンチモン等でドーピ
ングされたＮ型半導体基板１ｂの上に耐圧系に応じた濃
度のリン等でドーピングされたＮ型ドリフト領域２を所
定の厚さに気相成長によって形成し、半導体ウェーハを
形成する（ＳＴ１）。
【００７９】このように形成した半導体ウェーハのドリ
フト領域２の表面に選択的にイオン注入法等により、ボ
ロン等の不純物を拡散し、Ｐ型べース領域３を形成す
る。続いて、べース領域中に選択的にイオン注入法等に
より、砒素等の不純物を拡散し、Ｎ型ソース領域４を形
成する（ＳＴ２）。
【００８０】続いて、酸化膜等をマスク材にして選択的
にＲＩＥ等の等方性エッチングにより、ソース、べース
領域３，４を貫通して、ドリフト領域２に達するように
トレンチゲート領域５を形成する（ＳＴ３）。
【００８１】続いて、１０００オングストローム程度の
厚さのゲート酸化膜６を形成し、続いて、ゲート電極７
ｃとなる不純物がドーピングされてないポリシリコンで
トレンチゲート領域５内を埋め込む（ＳＴ４）。
【００８２】その後、リン・砒素等の不純物をデポし
て、ポリシリコン中にドーピングする（ＳＴ５）。な
お、このときポリシリコン中への不純物の拡散は少なく
ともベース領域３を越える深さになるようにする。
【００８３】その後、ポリシリコンをパターニングして
ゲート電極７ｃを形成する（ＳＴ６）。続いて、ＣＶＤ
等によって、層間絶縁膜８を形成する。続いて、金属電
極１０と接続される部分の絶縁膜を選択的に除去する
（ＳＴ７）。
【００８４】次に、スパッタリング法等によって、Ａｌ
等の金属をデポする。続いて、Ａｌの金属をパターニン
グし、ゲート・ソース配線９を形成する。続いて、Ｎ型
半導体基板の表面に金等の金属をスパッタリング法等に
よって形成し、ドレイン電極１１を形成する（ＳＴ
８）。
【００８５】こうして形成したウェーハを所定の大きさ
にカットしてＭＯＳＦＥＴチップが完成する。上述した
ように、本発明の実施の形態に係る半導体装置の製造方
法は、アンドープポリシリコンをトレンチ内に埋め込ん
だ後に表面から不純物拡散し電極化するようにしたの
で、トレンチゲートの深さ方向に濃度勾配ができ、トレ
ンチゲート底部での抵抗値が大きくなり、過渡的には電
極として機能しなくなるため、この方法で製造される半
導体装置ではトレンチゲートを深くしても、帰還容量が
増加しない。これにより、第２の実施形態の効果を奏す
る半導体装置を容易に製造できる他、本方法では、従来
品とほぼ同等の工程で製造でき、かつ、オン電圧が低減
できるため、チップサイズの縮小が可能になり、製造コ
ストの低減を図ることができる。
【００８６】なお、本実施形態では、Ｎチャネル型ＭＯ
ＳＦＥＴについて説明したが、本発明は、半導体ウェー
ハの構造に応じてＩＧＢＴ・ＩＥＧＴにも適用でき、ま
た、導電型を逆にすることで、Ｐチャネル型にも適用で
きるものである。 （発明の第８の実施の形態）本実施形態は、上記実施形
態で説明した半導体装置の製造方法について、トレンチ
ゲート型ＭＯＳＦＥＴを例にとって説明するものであ
る。
【００８７】図１４は本発明の第８の実施の形態に係る
トレンチゲート型ＭＯＳＦＥＴの製造方法の一例を示す
図であり、図１３と同一部分には同一符号を付して説明
を省略し、ここでは異なる部分についてのみ述べる。
【００８８】このトレンチゲート型ＭＯＳＦＥＴの製造
方法において、図１４のステップＳＴ１１〜ＳＴ１４ま
では、第７の実施形態におけるステップＳＴ１〜ＳＴ４
と同様である。
【００８９】次に、埋め込まれたトレンチゲート領域５
中のポリシリコン対し、リン・砒素等の不純物をイオン
注入法によって注入し、拡散して、ポリシリコン中にド
ーピングする（ＳＴ１５）。なお、このときポリシリコ
ン中への不純物の拡散は少なくともベース領域３を越え
る深さになるようにする。
【００９０】以下のステップＳＴ１６〜ＳＴ１８の工程
は、第７の実施形態におけるステップＳＴ６〜ＳＴ８と
同様であり、こうして形成したウェーハを所定の大きさ
にカットしてＭＯＳＦＥＴチップが完成する。
【００９１】上述したように、本発明の実施の形態に係
る半導体装置の製造方法は、アンドープポリシリコンを
トレンチ内に埋め込んだ後に表面から不純物をイオン注
入し拡散し、電極化するようにしたので、トレンチゲー
トの深さ方向に濃度勾配ができ、トレンチゲート底部で
の抵抗値が大きくなり、過渡的には電極として機能しな
くなるため、この方法で製造される半導体装置ではトレ
ンチゲートを深くしても、帰還容量が増加しない。これ
により、第２の実施形態の効果を奏する半導体装置を容
易に製造できる他、本方法では、従来品とほぼ同等の工
程で製造でき、かつ、オン電圧が低減できるため、チッ
プサイズの縮小が可能になり、製造コストの低減を図る
ことができる。
【００９２】なお、本実施形態では、Ｎチャネル型ＭＯ
ＳＦＥＴについて説明したが、本発明は、半導体ウェー
ハの構造に応じてＩＧＢＴ・ＩＥＧＴにも適用でき、ま
た、導電型を逆にすることで、Ｐチャネル型にも適用で
きるものである。 （発明の第９の実施の形態）本実施形態は、上記実施形
態で説明した半導体装置の製造方法について、トレンチ
ゲート型ＭＯＳＦＥＴを例にとって説明するものであ
る。
【００９３】図１５は本発明の第９の実施の形態に係る
トレンチゲート型ＭＯＳＦＥＴの製造方法の一例を示す
図である。まず、高濃度の砒素、アンチモン等でドーピ
ングされたＮ型半導体基板１ｂの上に耐圧系に応じた濃
度のリン等でドーピングされたＮ型ドリフト領域２を所
定の厚さに気相成長によって形成し、半導体ウェーハを
形成する（ＳＴ２１）。
【００９４】このように形成した半導体ウェーハのドリ
フト領域２の表面に選択的にイオン注入法等により、ボ
ロン等の不純物を拡散し、Ｐ型べース領域３を形成す
る。続いて、べース領域３中に選択的にイオン注入法等
により、砒素等の不純物を拡散し、Ｎ型ソース領域４を
形成する（ＳＴ２２）。
【００９５】続いて、酸化膜等をマスク材にして選択的
にＲＩＥ等の等方性エッチングにより、ソース、べース
領域３，４を貫通して、ドリフト領域２に達するように
トレンチゲート領域５を形成する（ＳＴ２３）。
【００９６】続いて、１０００オングストローム程度の
厚さのゲート酸化膜６を形成し、続いて、高抵抗ゲート
部７ｂとなる不純物がドーピングされてないポリシリコ
ンでトレンチゲート領域５内を埋め込む（ＳＴ２４）。
【００９７】その後、ＲＩＥ等により、べース領域３と
同等の深さまでポリシリコンを除去する。なお、このと
き、ポリシリコンを除去する深さはべース領域３よりは
若干深いものとする（ＳＴ２５）。
【００９８】続いて、リン・砒素等の不純物をドーピン
グした，低抵抗ゲート部７ａとなるべきポリシリコンで
再度トレンチゲート領域５を埋め込む（ＳＴ２６）。そ
の後、ポリシリコンをパターニングし、低抵抗ゲート部
７ａ及び高抵抗ゲート部７ｂからなるゲート電極７を形
成する（ＳＴ２７）。
【００９９】続いて、ＣＶＤ等によって、層間絶縁膜８
を形成する。続いて、金属電極１０と接続される部分の
絶縁膜を選択的に除去する（ＳＴ２８）。スパッタリン
グ法等によって、Ａｌ等の金属をデポする。続いて、Ａ
ｌ等の金属をパターニングと、ゲート・ソース配線９を
形成する。続いて、Ｎ型半導体基板の表面に金等の金属
をスパッタリング法等によって形成し、ドレイン電極１
１を形成する（ＳＴ２９）。
【０１００】こうして形成したウェーハを所定の大きさ
にカットしてＭＯＳＦＥＴチップが完成する。上述した
ように、本発明の実施の形態に係る半導体装置の製造方
法は、アンドープポリシリコンをトレンチゲート領域が
Ｎ型ドリフト領域に対向する部分に埋め込んだ後に不純
物をドーピングしたポリシリコンを埋め込み電極化する
ことで、トレンチゲート底部での抵抗値が大きくなり、
過渡的には電極として機能しなくなるため、この方法で
製造される半導体装置ではトレンチゲートを深くして
も、帰還容量が増加しない。これにより、第１、３〜６
の実施形態の効果を奏する半導体装置を容易に製造でき
る他、本方法では、従来品とほぼ同等の工程で製造で
き、かつ、オン電圧が低減できるため、チップサイズの
縮小が可能になり、製造コストの低減を図ることができ
る。
【０１０１】なお、本実施形態では、Ｎチャネル型ＭＯ
ＳＦＥＴについて説明したが、本発明は、半導体ウェー
ハの構造に応じてＩＧＢＴ・ＩＥＧＴにも適用でき、ま
た、導電型を逆にすることで、Ｐチャネル型にも適用で
きるものである。 （発明の第１０の実施の形態）本実施形態は、上記実施
形態で説明した半導体装置の製造方法について、トレン
チゲート型ＭＯＳＦＥＴを例にとって説明するものであ
る。
【０１０２】図１６は本発明の第１０の実施の形態に係
るトレンチゲート型ＭＯＳＦＥＴの製造方法の一例を示
す図である。まず、高濃度の砒素、アンチモン等でドー
ピングされたＮ型半導体基板１ｂの上に耐圧系に応じた
濃度のリン等でドーピングされたＮ型ドリフト領域２を
所定の厚さに気相成長によって形成し、半導体ウェーハ
を形成する（ＳＴ３１）。
【０１０３】このように形成した半導体ウェーハのドリ
フト領域の表面に選択的にイオン注入法等により、ボロ
ン等の不純物を拡散し、Ｐ型べース領域３を形成する
（ＳＴ３２）。
【０１０４】続いて、酸化膜等をマスク材にして選択的
にＲＩＥ等の等方性エッチングにより、べース領域３を
貫通して、ドリフト領域２に達するようにトレンチゲー
ト領域５を形成する（ＳＴ３３）。
【０１０５】続いて、１０００オングストローム程度の
厚さのゲート酸化膜６を形成し、続いて、高抵抗ゲート
部７ｂとなる不純物がドーピングされてないポリシリコ
ンでトレンチゲート領域５内を埋め込む（ＳＴ３４）。
【０１０６】その後、ＲＩＥ等により、ベース領域３と
同等の深さまでポリシリコンを除去する。なお、このと
き、ポリシリコンを除去する深さはべース領域３よりは
若干深いものとする（ＳＴ３５）。
【０１０７】続いて、リン・砒素等の不純物をドーピン
グした，低抵抗ゲート部７ａとなるべきポリシリコンで
再度トレンチゲート領域５を埋め込む（ＳＴ３６）。そ
の後、ポリシリコンをパターニングして低抵抗ゲート部
７ａ及び高抵抗ゲート部７ｂからなるゲート電極７を形
成する。続いて、イオン注入法等により、トレンチゲー
ト領域５の側面に沿って、Ｐ型ベース領域３の表面に選
択的にリン等の不純物を拡散し、Ｎ型ソース領域４を形
成する（ＳＴ３７）。
【０１０８】続いて、ＣＶＤ等によって、層間絶縁膜８
を形成する。続いて、金属電極１０と接続される部分の
絶縁膜を選択的に除去する（ＳＴ３８）。スパッタリン
グ法等によって、Ａｌ等の金属をデポする。続いて、Ａ
ｌ等の金属をパターニングし、ゲート・ソース配線９を
形成する。続いて、Ｎ型半導体基板の表面に金等の金属
をスパッタリング法等によって形成し、ドレイン電極１
１を形成する（ＳＴ３９）。
【０１０９】こうして形成したウェーハを所定の大きさ
にカットしてＭＯＳＦＥＴチップが完成する。上述した
ように、本発明の実施の形態に係る半導体装置の製造方
法は、ゲート電極を設けた後にソース領域４を形成する
ようにした他、第９の実施形態を同様な工程を有するの
で、第９の実施形態を同様な効果を奏することができ
る。
【０１１０】なお、本実施形態では、Ｎチャネル型ＭＯ
ＳＦＥＴについて説明したが、本発明は、半導体ウェー
ハの構造に応じてＩＧＢＴ・ＩＥＧＴにも適用でき、ま
た、導電型を逆にすることで、Ｐチャネル型にも適用で
きるものである。
【０１１１】さらに、本実施形態では、ポリシリコンを
２層で形成する第１、３〜６の実施形態に対応する半導
体装置製造方法に場合について、ソース領域４を後に形
成する場合を説明したが、この方法は第７又は第８の実
施形態にも適用できるものである。なお、本発明は、上
記各実施の形態に限定されるものでなく、その要旨を逸
脱しない範囲で種々に変形することが可能である。
【０１１２】
【発明の効果】以上詳記したように本発明によれば、ド
リフト領域へのゲート電極突き出し部分の抵抗値を高く
することで、トレンチゲート型半導体装置において、オ
ン抵抗を低減しつつスイッチング特性を改善させること
ができる半導体装置を提供することができる。
【０１１３】また、本発明によれば、ドリフト領域への
ゲート電極突き出し部分の抵抗値が高くなる工程を有す
ることにより、オン電圧が低減できるためチップサイズ
の縮小を可能とするとともに、従来品とほぼ同等の工程
で製造でき、製造コストの低減をも図れる半導体装置の
製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置と
してのトレンチゲート型ＩＧＢＴの一例を示す構成図。
【図２】図１に示すゲート電極のＣ−Ｃ´間における不
純物濃度分布を示す図。
【図３】同実施形態の半導体装置が過渡的には電極とし
て機能しないこと説明する概念図。
【図４】同実施形態の半導体装置のオン電圧とスイッチ
ング時間との関係を示す図。
【図５】同実施形態の半導体装置の帰還容量とコレクタ
電圧との関係を示す図。
【図６】同実施形態の半導体装置のゲート電圧とコレク
タ電圧との関係を示す図。
【図７】本発明の第２の実施の形態に係る半導体装置と
してのトレンチゲート型ＩＧＢＴの一例を示す構成図。
【図８】図７に示すゲート電極のＢ−Ｂ´間における不
純物濃度分布を示す図。
【図９】本発明の第３の実施の形態に係る半導体装置と
してのトレンチゲート型ＩＧＢＴの一例を示す構成図。
【図１０】本発明の第４の実施の形態に係る半導体装置
としてのトレンチゲート型ＩＧＢＴの一例を示す構成
図。
【図１１】本発明の第５の実施の形態に係る半導体装置
としてのトレンチゲート型ＩＥＧＴの一例を示す構成
図。
【図１２】本発明の第６の実施の形態に係る半導体装置
としてのトレンチゲート型ＭＯＳＦＥＴの一例を示す構
成図。
【図１３】本発明の第７の実施の形態に係るトレンチゲ
ート型ＭＯＳＦＥＴの製造方法の一例を示す図。
【図１４】本発明の第８の実施の形態に係るトレンチゲ
ート型ＭＯＳＦＥＴの製造方法の一例を示す図。
【図１５】本発明の第９の実施の形態に係るトレンチゲ
ート型ＭＯＳＦＥＴの製造方法の一例を示す図。
【図１６】本発明の第１０の実施の形態に係るトレンチ
ゲート型ＭＯＳＦＥＴの製造方法の一例を示す図。
【図１７】従来のトレンチゲート型ＭＯＳＦＥＴの断面
構造図。
【図１８】図１７のトレンチゲート領域内に埋め込まれ
たポリシリコンゲート電極のＡ−Ａ´間の不純物プロフ
ァイルを示す図。
【符号の説明】
１，１ｂ…半導体基板 ２…ドリフト領域 ３…ベース領域 ４…ソース領域 ５…トレンチゲート領域 ６…ゲート絶縁膜 ７，７ｃ…ゲート電極 ７ａ…低抵抗ゲート部 ７ｂ…高抵抗ゲート部 ８…絶縁膜 ９…ソース金属電極 １０…ゲート金属電極 １１…ドレイン金属電極 １２…バッファ層 １３…アノード領域 １４…ショート領域

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の半導体基板上に形成された
    第２導電型のドリフト領域と、前記ドリフト領域の一方
    の主面に選択的に形成された第１導電型のベース領域
    と、前記ベース領域中に選択的に形成された第２導電型
    のソース領域と、前記ソース領域及び前記ベース領域を
    貫通して前記ドリフト領域に達する深さで形成されたト
    レンチ内に絶縁膜を介して形成されたゲート電極と、前
    記ベース領域及び前記ソース領域を短絡して接続された
    ソース金属電極と、前記ゲート電極と接続されたゲート
    金属電極と、前記半導体基板と接続されたドレイン電極
    とからなる半導体装置において、 前記ゲート電極における前記ドリフト領域側へ突き出し
    た部分の抵抗値が、前記ドリフト領域側に突き出さない
    部分の抵抗値よりも大きいことを特徴とする半導体装
    置。
  2. 【請求項２】 前記ゲート電極が低抵抗層と高抵抗層の
    ２層で構成されており、前記低抵抗層がトレンチ領域表
    面からベース領域を越える深さまで形成されていること
    を特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 前記ゲート電極における前記ドリフト領
    域側の端部の不純物濃度が、ゲート金属電極側端部の不
    純物濃度の３分の１以下であることを特徴とする請求項
    １記載の半導体装置。
  4. 【請求項４】 周波数１ＭＨｚのＬＣＲメーターを用い
    てドレイン−ソース間０バイアスで測定したゲート−ド
    レイン間容量が、下式によって算出される値の７０％よ
    り小さいことを特徴とする請求項１記載の半導体装置。 Ｃgd＝εox×ε0 ×Ａgd／ｔox Ｃgd：ゲート−ドレイン間容量、εox：絶縁膜の誘電
    率、 ｔox：絶縁膜の厚さ、ε0 ：真空の誘電率、 Ａgd：トレンチゲート領域とドリフト領域の対向面積
  5. 【請求項５】 前記ゲート電極がポリシリコンからなる
    ことを特徴とする請求項１乃至４のうち何れか１項記載
    の半導体装置。
  6. 【請求項６】 前記半導体基板が第２導電型であること
    を特徴とする請求項１乃至４のうち何れか１項記載の半
    導体装置。
  7. 【請求項７】 前記第１導電型の半導体基板と前記第２
    導電型のドリフト領域の間に、さらに第２導電型の高濃
    度バッファ層が設けられることを特徴とする請求項１乃
    至４のうち何れか１項記載の半導体装置。
  8. 【請求項８】 前記第１導電型の半導体基板に代えて第
    ２導電型の半導体基板が設けられ、この第２導電型の半
    導体基板の前記ドレイン電極側の主面に、選択的に第１
    導電型のアノード領域が形成され、さらに前記アノード
    領域の間に第２導電型のショート領域が形成されたこと
    を特徴とする請求項１乃至４のうち何れか１項記載の半
    導体装置。
  9. 【請求項９】 半導体ウェーハの第２導電型のドリフト
    領域の表面領域に選択的に第１導電型のベース領域を形
    成する工程と、 前記ベース領域の表面領域に選択的に第２導電型のソー
    ス領域を形成する工程と、 前記ソース領域及び前記ベース領域を貫通して、前記ド
    リフト領域に達する深さの溝を形成する工程と、 前記溝の内壁にゲート絶縁膜を形成する工程と、 前記溝内を抵抗値の高いポリシリコン層で埋め込む工程
    と、 前記ポリシリコン層に少なくとも前記ベース領域を越え
    る深さで不純物を拡散する工程と、 前記ドリフト領域の表面領域上に絶縁膜を形成する工程
    と、 前記絶縁膜に第１、第２の開口部を形成する工程と、 前記絶縁膜及び前記第１、第２の開口部内に金属層を形
    成する工程と、 前記金属層をパターニングし、前記絶縁膜に形成された
    第１の開口部を介して前記ベース領域と前記ソース領域
    を短絡するソース金属電極を、及び前記絶縁膜に形成さ
    れた第２の開口部を介して前記溝内に埋め込まれたポリ
    シリコン層と電気的に接続されるゲート金属電極をそれ
    ぞれ形成する工程と、 前記半導体ウェーハの裏面側にドレイン金属電極を形成
    する工程とを具備することを特徴とする半導体装置の製
    造方法。
  10. 【請求項１０】 半導体ウェーハの第２導電型のドリフ
    ト領域の表面領域に選択的に第１導電型のベース領域を
    形成する工程と、 前記ベース領域の表面領域に選択的に第２導電型のソー
    ス領域を形成する工程と、 前記ソース領域及び前記ベース領域を貫通して、前記ド
    リフト領域に達する深さの溝を形成する工程と、 前記溝の内壁にゲート絶縁膜を形成する工程と、 前記溝内を抵抗値の高いポリシリコン層で埋め込む工程
    と、 前記ポリシリコン層を所定の深さまで除去する工程と、 前記ポリシリコン層の除去された前記溝内の部分に導電
    層を埋め込む工程と、 前記ドリフト領域の表面領域上に絶縁膜を形成する工程
    と、 前記絶縁膜に第１、第２の開口部を形成する工程と、 前記絶縁膜上及び前記第１、第２の開口部内に金属層を
    形成する工程と、 前記金属層をパターニングし、前記絶縁膜に形成された
    第１の開口部を介して前記ベース領域と前記ソース領域
    を短絡するソース金属電極、及び前記絶縁膜に形成され
    た第２の開口部を介して前記溝内に埋め込まれた導電層
    と電気的に接続されるゲート金属電極をそれぞれ形成す
    る工程と、 前記半導体ウェーハの裏面側にドレイン金属電極を形成
    する工程とを具備することを特徴とする半導体装置の製
    造方法。
  11. 【請求項１１】 半導体ウェーハの第２導電型のドリフ
    ト領域の表面領域に選択的に第１導電型のベース領域を
    形成する工程と、 前記ベース領域を貫通して、前記ドリフト領域に達する
    深さの溝を形成する工程と、 前記溝の内壁にゲート絶縁膜を形成する工程と、 前記溝内を抵抗値の高いポリシリコン層で埋め込む工程
    と、 前記ポリシリコン層に少なくとも前記ベース領域を越え
    る深さで不純物を拡散する工程と、 前記溝の側面に沿って、前記ベース領域の表面領域に選
    択的に第２導電型のソース領域を形成する工程と、 前記ドリフト領域の表面領域上に絶縁膜を形成する工程
    と、 前記絶縁膜に第１、第２の開口部を形成する工程と、 前記絶縁膜上及び前記第１、第２の開口部内に金属層を
    形成する工程と、 前記金属層をパターニングし、前記絶縁膜に形成された
    第１の開口部を介して前記ベース領域と前記ソース領域
    を短絡するソース金属電極、及び前記絶縁膜に形成され
    た第２の開口部を介して前記溝内に埋め込まれたポリシ
    リコン層と電気的に接続されるゲート金属電極をそれぞ
    れ形成する工程と、 前記半導体ウェーハの裏面側にドレイン金属電極を形成
    する工程とを具備することを特徴とする半導体装置の製
    造方法。
  12. 【請求項１２】 半導体ウェーハの第２導電型のドリフ
    ト領域の表面領域に選択的に第１導電型のベース領域を
    形成する工程と、 前記ベース領域を貫通して、前記ドリフト領域に達する
    深さの溝を形成する工程と、 前記溝の内壁にゲート絶縁膜を形成する工程と、 前記溝内を抵抗値の高いポリシリコン層で埋め込む工程
    と、 前記ポリシリコン層を所定の深さまで除去する工程と、 前記ポリシリコン層の除去された前記溝内の部分に導電
    層を埋め込む工程と、 前記溝の側面に沿って、前記ベース領域の表面領域に選
    択的に第２導電型のソース領域を形成する工程と、 前記ドリフト領域の表面領域上に絶縁膜を形成する工程
    と、 前記絶縁膜に第１、第２の開口部を形成する工程と、 前記絶縁膜上及び前記第１、第２の開口部内に金属層を
    形成する工程と、 前記金属層をパターニングし、前記絶縁膜に形成された
    第１の開口部を介して前記ベース領域と前記ソース領域
    を短絡するソース金属電極、及び前記絶縁膜に形成され
    た第２の開口部を介して前記溝内に埋め込まれた導電層
    と電気的に接続されるゲート金属電極をそれぞれ形成す
    る工程と、 前記半導体ウェーハの裏面側にドレイン金属電極を形成
    する工程とを具備することを特徴とする半導体装置の製
    造方法。
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