JP3949869B2 - 縦形ｍｏｓトランジスタ及びその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title description 30
- 230000015572 biosynthetic process Effects 0.000 claims description 55
- 239000004065 semiconductor Substances 0.000 claims description 54
- 239000000758 substrate Substances 0.000 claims description 54
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 28
- 238000000151 deposition Methods 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 10
- 230000008021 deposition Effects 0.000 claims description 9
- 238000005137 deposition process Methods 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 210000000746 body region Anatomy 0.000 description 44
- 238000000034 method Methods 0.000 description 38
- 238000010586 diagram Methods 0.000 description 22
- 238000009792 diffusion process Methods 0.000 description 14
- 230000003321 amplification Effects 0.000 description 6
- 238000003199 nucleic acid amplification method Methods 0.000 description 6
- 239000002184 metal Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 101100207343 Antirrhinum majus 1e20 gene Proteins 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/781—Inverted VDMOS transistors, i.e. Source-Down VDMOS transistors
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、帰還容量を低減することにより、従来よりも高周波特性を改善した縦形ＭＯＳトランジスタ及びその製造方法に関するものである。
【０００２】
【従来の技術】
図２は、従来の縦形ＭＯＳトランジスタの一例を示す概略の断面図である。
【０００３】
この縦形ＭＯＳトランジスタは、ｎ＋半導体基板１を有している。ｎ＋半導体基板１には、ドレーン電極1aが接続されている。ｎ＋半導体基板１上には、ｎ−エピタキシャル成長層２が形成されている。ｎ−エピタキシャル成長層２上には、ｐ−ボディ領域３が形成されている。更に、トレンチ４が、ｐ−ボディ領域３を貫通してｎ−エピタキシャル成長層２の内部に達するように形成され、該トレンチ４の壁面に沿ってゲート酸化膜５が形成されている。そして、多結晶シリコンのゲート６が、ゲート酸化膜５に囲まれるようにトレンチ４中に充填されている。ゲート６には、ゲート電極6aが接続されている。ｐ−ボディ領域３の表面で且つトレンチ４の周辺には、ｎ＋ソース層７が形成されている。ｎ＋ソース層７には、ソース電極7aが接続されている。ｐ−ボディ領域３の表面で且つｎ＋ソース層７から離れた領域には、ｐ＋拡散領域８が形成されている。ｐ＋拡散領域８には、ボディ電極8aが接続されている。
【０００４】
この縦形ＭＯＳトランジスタでは、ゲート電極6aからゲート電圧を印加すると、トレンチ４に沿ってｐ−ボディ領域３にチャネルが形成され、ｎ＋ソース層７からｎ−エピタキシャル成長層２に電子電流が流れる。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の図２の縦形ＭＯＳトランジスタでは、次のような課題があった。
【０００６】
図２の縦形ＭＯＳトランジスタでは、ゲート６とドレーンであるｎ＋半導体基板１とのゲート酸化膜５を介した重なり面積が大きく、ゲート６とｎ＋半導体基板１との間に大きな容量が形成される。そのため、この縦形ＭＯＳトランジスタを、例えばソース接地回路として用いた場合、入力されたゲート電圧に対して逆相の出力電圧が帰還容量を介して加わるので、電圧増幅度の高周波特性が阻害されるという問題があった。この問題を解決するために、ソース接地回路にゲート接地回路をカスコード接続することにより、帰還容量の影響を少なくする対策が一般的に行われている。ところが、ゲート接地回路を付加すると、部品点数が増加して回路が複雑になるという課題があった。
【０００７】
又、図２の縦形ＭＯＳトランジスタでは、図３に示すような課題があった。
【０００８】
図３（ａ），（ｂ）は、図２の縦形ＭＯＳトランジスタに金属のコンタクトパターンＭを設けた場合の構造図であり、同図（ａ）は平面図、及び同図（ｂ）が同図（ａ）のＡ−Ａ’線断面図である。
【０００９】
図３（ｂ）に示すように、ｎ＋ソース層７とｐ＋拡散領域８とを金属のコンタクトパターンＭを介して接続する場合、コンタクトパターンＭをｐ＋拡散領域８よりも大きく形成する必要があり、加えてパターニングにおける位置ずれも含めたマージンを見込んで形成する必要がある。そのため、図３（ａ）に示すように、必然的に格子パターンも大きくなり、小形化が困難であるという課題があった。
【００１０】
【課題を解決するための手段】
前記課題を解決するために、本発明は、縦形ＭＯＳトランジスタにおいて、第１の導電型の半導体基板と、前記半導体基板上に形成された第２の導電型の第１エピタキシャル成長層と、前記第１エピタキシャル成長層上に形成された第１の導電型の第２エピタキシャル成長層と、前記第２エピタキシャル成長層及び第１エピタキシャル成長層を貫通し、前記半導体基板の内部に達するように形成されたトレンチと、前記第２エピタキシャル成長層の表面及び前記トレンチの壁面に沿って形成されたゲート酸化膜と、前記ゲート酸化膜に囲まれるように前記トレンチ中に充填されたゲートと、前記第２エピタキシャル成長層の表面で且つ前記トレンチから所望の距離だけ離れた領域に形成された第１の導電型のドレーン層と、前記ゲートに接続されたゲート電極と、前記ドレーン層に接続されたドレーン電極と、前記半導体基板に接続されたソース電極とを、備えている。
【００１１】
これにより、ゲートに対するドレーン層とソース層の位置関係が従来に対して逆構造になり、ゲート酸化膜を介したゲートとドレーン層の重なり面積が小さくなり、かつ距離が大きくなる。そのため、ゲートとドレーン層との間に形成される容量が従来よりも小さくなり、帰還容量が従来よりも小さくなる。
【００１２】
縦形ＭＯＳトランジスタの製造方法において、第１の導電型の半導体基板上に第２の導電型の第１エピタキシャル成長層を形成する第１エピタキシャル成長層形成工程と、前記第１エピタキシャル成長層上に第１の導電型の第２エピタキシャル成長層を形成する第２エピタキシャル成長層形成工程と、前記第２エピタキシャル成長層上のトレンチ形成予定領域から該第２エピタキシャル成長層及び前記第１エピタキシャル成長層を貫通し、前記半導体基板の内部まで異方性エッチングを行い、トレンチを形成するトレンチ形成工程と、前記第２エピタキシャル成長層の表面及び前記トレンチの壁面に沿ってゲート酸化膜を形成するゲート酸化膜形成工程と、前記ゲート酸化膜上に多結晶シリコン層を堆積する多結晶シリコン層堆積工程と、前記多結晶シリコン層に対して任意量のエッチングを行い、前記トレンチ内にゲートを形成するゲート形成工程と、前記第２エピタキシャル成長層の表面で且つ前記トレンチから所望の距離だけ離れた領域に第１の導電型のドレーン層を形成するドレーン層形成工程とを、行うようにしている。
【００１３】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態を示す縦形ＭＯＳトランジスタの概略の断面図である。
【００１４】
この縦形ＭＯＳトランジスタは、第１の導電型のｎ＋半導体基板11を有している。ｎ＋半導体基板11には、ソース電極11aが接続されている。ｎ＋半導体基板11上には、第２の導電型の第１エピタキシャル成長層（例えば、ｐ−エピタキシャル成長層）12が形成されている。ｐ−エピタキシャル成長層12上には、第１の導電型の第２エピタキシャル成長層（例えば、ｎ−エピタキシャル成長層）13が形成されている。更に、トレンチ14が、ｎ−エピタキシャル成長層13及びｐ−エピタキシャル成長層12を貫通してｎ＋半導体基板11の内部に達するようにＵ形に形成され、該トレンチ14の壁面及びｎ−エピタキシャル成長層13の表面に沿ってゲート酸化膜15が形成されている。ゲート酸化膜15では、トレンチ14の底面に沿って形成された部分が、ｎ＋半導体基板11上における増速酸化により、側壁に沿って形成された部分よりも厚く形成されている。そして、多結晶シリコンのゲート16が、ゲート酸化膜15に囲まれるようにトレンチ14中に充填されている。ゲート16は、上部が任意量削除されている。ゲート16には、ゲート電極16aが接続されている。ｎ−エピタキシャル成長層13の表面で且つトレンチ14の周辺には、第１の導電型のドレーン層（例えば、ｎ＋ドレーン層）17が形成されている。ｎ＋ドレーン層17には、ドレーン電極17aが接続されている。
【００１５】
この縦形ＭＯＳトランジスタでは、ゲート電極16aからゲート電圧が印加されると、トレンチ14に沿ってｐ−エピタキシャル成長層12にチャネルが形成され、ｎ＋ドレーン層17からｐ−エピタキシャル成長層12に電子電流が流れる。この場合、ゲート16とドレーン層17とのゲート酸化膜15を介した重なり面積が従来よりも小さく、ゲート16とドレーン層17との間に形成される容量が従来よりも小さい。そのため、この縦形ＭＯＳトランジスタを、例えばソース接地回路として用いた場合、帰還容量が小さいので、電圧増幅度の高周波特性が従来に比較して改善される。更に、ゲート酸化膜15は、トレンチ14の底面に沿って形成された部分が側壁に沿って形成された部分よりも厚く形成されているので、ゲート16とｎ＋半導体基板11との距離が従来よりも大きく、ゲート16とｎ＋半導体基板11との間に形成される容量が従来よりも小さい。そのため、電圧増幅度の高周波特性が従来に比較して改善される。
【００１６】
図４（ａ）〜（ｅ）は、図１の縦形ＭＯＳトランジスタの製造方法を説明するための工程図である。
【００１７】
この図を参照しつつ、図１の縦形ＭＯＳトランジスタの製造方法（１）〜（５）を説明する。
【００１８】
（１） 図４（ａ）の工程（第１エピタキシャル成長層形成工程及び第２エピタキシャル成長層形成工程）
ｎ＋半導体基板11（例えば、Ａｓ又はＳｂ≧１ｅ19／cm3 ）の（１００）面上にｐ−エピタキシャル成長層12（例えば、Ｂ、３ｅ16〜５ｅ17／cm3 ）を０．５〜２．５μｍ程度の厚みに形成する。ｐ−エピタキシャル成長層12上にｎ−エピタキシャル成長層13（例えば、Ｂ＞５ｅ15〜２ｅ16／cm3 ）を１〜１０μｍ程度の厚みに形成する。
【００１９】
（２） 図４（ｂ）の工程（トレンチ形成工程及びゲート酸化膜形成工程）
ホトリソグラフィ技術により、ｎ−エピタキシャル成長層13上のトレンチ形成予定領域から該ｎ−エピタキシャル成長層13及びｐ−エピタキシャル成長層12を貫通し、半導体基板11の内部まで異方性のドライエッチングを行い、トレンチ14を形成する。ｎ−エピタキシャル成長層13の表面及びトレンチ14の壁面に沿ってゲート酸化膜15（例えば、ＳｉＯ2 ）を１００〜５００オングストロームの厚みに形成する。ゲート酸化膜15では、トレンチ14の底面に沿って形成された部分が、ｎ＋半導体基板11上における増速酸化により、側壁に沿って形成された部分よりも厚く形成される。
【００２０】
（３） 図４（ｃ）の多結晶シリコン層堆積工程
ゲート酸化膜15上に多結晶シリコン層16Aを堆積する。
【００２１】
（４） 図４（ｄ）のゲート形成工程
多結晶シリコン層16Aに対して任意量のエッチングを行い、トレンチ14内にゲート16を形成する。
【００２２】
（５） 図４（ｅ）のドレーン層形成工程
ｎ−エピタキシャル成長層13の表面で且つトレンチ14の周辺にｎ＋ドレーン層（例えば、Ａｓ＞１ｅ20／cm3 ）17を形成する。
【００２３】
以上のように、この第１の実施形態では、ゲート16とドレーン層17とのゲート酸化膜15を介した重なり面積を従来よりも小さくしたので、ゲート16とドレーン層17との間に形成される容量が従来よりも小さくなる。そのため、この縦形ＭＯＳトランジスタを、例えばソース接地回路として用いた場合、帰還容量が従来よりも小さくなり、電圧増幅度の高周波特性が改善できる。更に、ゲート酸化膜15は、トレンチ14の底面に沿って形成された部分が側壁に沿って形成された部分よりも厚く形成されているので、ゲート16とｎ＋半導体基板11との距離が従来よりも大きくなり、ゲート16とｎ＋半導体基板11との間に形成される容量が従来よりも小さい。そのため、電圧増幅度の高周波特性が従来に比較して改善できる。
【００２４】
第２の実施形態
図５は、本発明の第２の実施形態を示す縦形ＭＯＳトランジスタの概略の断面図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
【００２５】
この縦形ＭＯＳトランジスタでは、ゲート16の上部16xが任意量酸化されている。他は、図１と同様の構成である。この縦形ＭＯＳトランジスタにおいても、図１と同様に、ゲート16とｎ＋ドレーン層17とのゲート酸化膜15を介した重なり面積が従来よりも小さくなり、ゲート16とｎ＋ドレーン層17との間に形成される容量が従来よりも小さい。
【００２６】
図６（ｄ）〜（ｆ）は、図５の縦形ＭＯＳトランジスタの製造方法を説明するための工程図である。
【００２７】
この図を参照しつつ、図５の縦形ＭＯＳトランジスタの製造方法（１）〜（４）を説明する。
【００２８】
（１） 第１の実施形態を示す図４（ａ）〜（ｃ）と同様に、第１エピタキシャル成長層形成工程、第２エピタキシャル成長層形成工程、トレンチ形成工程、ゲート酸化膜形成工程及び多結晶シリコン層堆積工程を行う。
【００２９】
（２） 図６（ｄ）のゲート形成工程
多結晶シリコン層16Aに対してエッチングを行い、トレンチ14内にゲート16Bを形成する。
【００３０】
（３） 図６（ｅ）のゲート酸化工程
ゲート16Bの上部16xを任意量酸化する。
【００３１】
（４） 図６（ｆ）のドレーン層形成工程
図４（ｅ）と同様に、ｎ＋ドレーン層17を形成する。
【００３２】
以上のように、この第２の実施形態では、ゲート16とｎ＋ドレーン層17とのゲート酸化膜15を介した重なり面積が従来よりも小さくなるので、第１の実施形態と同様の利点がある。
【００３３】
第３の実施形態
図７は、本発明の第３の実施形態を示す縦形ＭＯＳトランジスタの断面図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
【００３４】
この縦形ＭＯＳトランジスタでは、図１中のｎ＋ドレーン層17に代えて、ゲート16から所望の距離だけ離れた領域にｎ＋ドレーン層17Aが形成されている。更に、ゲート酸化膜15及びゲート16上に中間絶縁膜18が堆積されている。中間絶縁膜18にはコンタクトホール18aが設けられ、該コンタクトホール18aを介してｎ＋ドレーン層17Aに接触するドレーン電極19が形成されている。他は、図１と同様の構成である。この縦形ＭＯＳトランジスタでは、ゲート16とｎ＋ドレーン層17Aとが離れているので、ゲート16とｎ＋ドレーン層17Aとの間に形成される容量が従来よりも小さい。
【００３５】
図８（ｅ）〜（ｆ）は、図７の縦形ＭＯＳトランジスタの製造方法を説明するための工程図である。
【００３６】
この図を参照しつつ、図７の縦形ＭＯＳトランジスタの製造方法（１）〜（３）を説明する。
【００３７】
（１） 第１の実施形態を示す図４（ａ）〜（ｃ）と同様に、第１エピタキシャル成長層形成工程、第２エピタキシャル成長層形成工程、トレンチ形成工程、ゲート酸化膜形成工程及び多結晶シリコン層堆積工程を行う。次に、第２の実施形態を示す図６（ｄ）と同様に、ゲート形成工程を行う。
【００３８】
（２） 図８（ｅ）のドレーン層形成工程
ｎ−エピタキシャル成長層13の表面で且つゲート16から所望の距離だけ離れた領域にｎ＋ドレーン層17Aを形成する。
【００３９】
（３） 図８（ｆ）の工程（中間絶縁膜堆積工程、コンタクトホール形成工程及びドレーン電極形成工程）
ゲート酸化膜15上に中間絶縁膜18を堆積し、ｎ＋ドレーン層17A上の中間絶縁膜18及びゲート酸化膜15の電極形成予定領域にコンタクトホール18aを形成する。コンタクトホール18aを介してｎ＋ドレーン層17Aに接触するドレーン電極19を形成する。
【００４０】
以上のように、この第３の実施形態では、ｎ＋ドレーン層17Aをゲート16から離れた領域に形成したので、ゲート16とｎ＋ドレーン層17Aとの間に形成される容量が従来よりも小さくなり、第１の実施形態と同様の利点がある。
【００４１】
第４の実施形態
図９は、本発明の第４の実施形態を示す縦形ＭＯＳトランジスタの概略の断面図であり、第１の実施形態を示す図１中の要素及び第３の実施形態を示す図７中の要素と共通の要素には共通の符号が付されている。
【００４２】
この縦形ＭＯＳトランジスタでは、図７中のｎ＋ドレーン層17Aに代えて、ゲート16から所望の距離だけ離れた領域にｎ＋ドレーン層17Bが形成されている。ｎ＋ドレーン層17Bの表面の形状は、コンタクトホール18aと同様になっている。他は、図１及び図７と同様の構成である。この縦形ＭＯＳトランジスタでは、ゲート16とｎ＋ドレーン層17Bとが離れているので、ゲート16とｎ＋ドレーン層17Bとの間に形成される容量が従来よりも小さい。
【００４３】
図１０（ｅ）〜（ｆ）は、図９の縦形ＭＯＳトランジスタの製造方法を説明するための工程図である。
【００４４】
この図を参照しつつ、図９の縦形ＭＯＳトランジスタの製造方法（１）〜（４）を説明する。
【００４５】
（１） 第１の実施形態を示す図４（ａ）〜（ｃ）と同様に、第１エピタキシャル成長層形成工程、第２エピタキシャル成長層形成工程、トレンチ形成工程、ゲート酸化膜形成工程及び多結晶シリコン層堆積工程を行う。次に、第２の実施形態を示す図６（ｄ）と同様に、ゲート形成工程を行う。
【００４６】
（２） 図１０（ｅ）の工程（中間絶縁膜堆積工程、コンタクトホール形成工程及びドレーン層形成工程）
ゲート酸化膜15上に中間絶縁膜18を堆積し、中間絶縁膜18及びゲート酸化膜15の電極形成予定領域にコンタクトホール18aを形成する。コンタクトホール18aが形成された中間絶縁膜18をマスクとしてｎ−エピタキシャル成長層13の表面にｎ＋ドレーン層17Bを形成する。
【００４７】
（３） 図１０（ｆ）の工程（ドレーン電極形成工程）
コンタクトホール18aを介してｎ＋ドレーン層17Bに接触するドレーン電極19を形成する。
【００４８】
以上のように、この第４の実施形態では、ｎ＋ドレーン層17Bをゲート16から離れた領域に形成したので、ゲート16とｎ＋ドレーン層17Bとの間に形成される容量が従来よりも小さくなり、第１の実施形態と同様の利点がある。
【００４９】
第５の実施形態
図１１は、本発明の第５の実施形態を示す縦形ＭＯＳトランジスタの概略の断面図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
【００５０】
この縦形ＭＯＳトランジスタでは、ｎ−エピタキシャル成長層13のｎ＋ドレーン層17から離れた領域を貫通し、ｐ−エピタキシャル成長層12の内部に達するように第２の導電型のボディ領域（例えば、ｐ＋ボディ領域）21が形成されている。ｐ＋ボディ領域21には、ボディ電極21aが接続されている。他は、図１と同様の構成である。
【００５１】
この縦形ＭＯＳトランジスタでは、ボディ電極21aがソース電極11aに接続されて第１の実施形態と同様の動作が行われる。
【００５２】
図１２（ａ）〜（ｃ）は、図１１の縦形ＭＯＳトランジスタの製造方法を説明するための工程図である。
【００５３】
この図を参照しつつ、図１１の縦形ＭＯＳトランジスタの製造方法（１）〜（３）を説明する。
【００５４】
（１） 図１２（ａ）の工程
第１の実施形態を示す図４（ａ）と同様に、第１エピタキシャル成長層形成工程、及び第２エピタキシャル成長層形成工程を行う。
【００５５】
（２） 図１２（ｂ）の工程
図４（ｂ）〜（ｄ）と同様に、トレンチ形成工程、ゲート酸化膜形成工程、多結晶シリコン層堆積工程、及びゲート形成工程を行う。
【００５６】
（３） 図１２（ｃ）の工程（ドレーン層形成工程及びボディ領域形成工程）ｎ−エピタキシャル成長層13を貫通し、ｐ−エピタキシャル成長層12の内部に達するようにｐ＋ボディ領域21（例えば、ボロンＢ、５ｅ18〜５ｅ19／cm3 ）を形成する。その後、図４（ｅ）と同様に、ドレーン層形成工程を行う。
【００５７】
以上のように、この第５の実施形態では、ｎ−エピタキシャル成長層13のｎ＋ドレーン層17から離れた領域にｐ＋ボディ領域21が形成されると共に、第１の実施形態と同様の利点がある。
【００５８】
第６の実施形態
図１３は、本発明の第６の実施形態を示す縦形ＭＯＳトランジスタの概略の断面図であり、第５の実施形態を示す図１１中の要素と共通の要素には共通の符号が付されている。
【００５９】
この縦形ＭＯＳトランジスタでは、ｐ−エピタキシャル成長層12とｎ−エピタキシャル成長層13との接合部に第２の導電型の第１ボディ領域（例えば、ｐ＋ボディ領域）22が形成されている。更に、ｎ−エピタキシャル成長層13の内部には、ｐ＋ボディ領域22に接触するように第２ボディ領域（例えば、ｐ＋ボディ領域）23が形成されている。ｐ＋ボディ領域23には、ボディ電極23aが接続されている。他は、図１１と同様の構成である。
【００６０】
この縦形ＭＯＳトランジスタでは、ボディ電極23aがソース電極11aに接続されて第１の実施形態と同様の動作が行われる。
【００６１】
図１４（ａ）〜（ｄ）は、図１３の縦形ＭＯＳトランジスタの製造方法を説明するための工程図である。
【００６２】
この図を参照しつつ、図１３の縦形ＭＯＳトランジスタの製造方法（１）〜（４）を説明する。
【００６３】
（１） 図１４（ａ）の工程（第１エピタキシャル成長層形成工程及び第１ボディ領域形成工程）
ｎ＋半導体基板11上にｐ−エピタキシャル成長層12を形成し、該ｐ−エピタキシャル成長層12の表面の所望の領域にｐ＋ボディ領域22（例えば、ボロンＢ、５ｅ18〜５ｅ19／cm3 ）を形成する。
【００６４】
（２） 図１４（ｂ）の工程（第２エピタキシャル成長層形成工程）
ｐ−エピタキシャル成長層12上にｎ−エピタキシャル成長層13を形成する。
【００６５】
（３） 図１４（ｃ）の工程（トレンチ形成工程、ゲート酸化膜形成工程、多結晶シリコン層堆積工程及びゲート形成工程）
図４（ｂ）〜（ｄ）と同様に、トレンチ形成工程、ゲート酸化膜形成工程、多結晶シリコン層堆積工程、ゲート形成工程を行う。
【００６６】
（４） 図１４（ｄ）の工程（ドレーン層形成工程及び第２ボディ領域形成工程）
ｎ−エピタキシャル成長層13の内部のｎ＋ドレーン層17から任意の距離だけ離れた領域にｐ＋ボディ領域22に接触するようにｐ＋ボディ領域23（例えば、ボロンＢ、５ｅ18〜１ｅ20／cm3 ）を形成する。その後、図４（ｅ）と同様に、ドレーン層形成工程を行う。
【００６７】
以上のように、この第６の実施形態では、ｎ−エピタキシャル成長層13のｎ＋ドレーン層17から離れた領域にｐ＋ボディ領域23が形成されると共に、第１の実施形態と同様の利点がある。
【００６８】
第７の実施形態
図１５は、本発明の第７の実施形態を示す縦形ＭＯＳトランジスタの概略の断面図であり、第５の実施形態を示す図１１中の要素と共通の要素には共通の符号が付されている。
【００６９】
この縦形ＭＯＳトランジスタでは、ｎ＋半導体基板11上にｐ−エピタキシャル成長層12が形成されている。そして、ｐ−エピタキシャル成長層12を貫通してｎ＋半導体基板11の内部に達するようにトレンチ14が形成されている。ゲート酸化膜15は、エピタキシャル成長層12の表面及びトレンチ14の壁面に沿って形成されている。ゲート16は、ゲート酸化膜15に囲まれるようにトレンチ14中に充填されている。ｐ−エピタキシャル成長層12の表面で且つトレンチ14の周辺の所望の領域には、第１の導電型の拡散層（例えば、ｎ−拡散層）13Aが形成されている。拡散層13Aの表面で且つトレンチ14の周辺には、ｎ＋ドレーン層17が形成されている。ｐ−エピタキシャル成長層12の表面の所望の領域には、第２の導電型のボディ領域（例えば、ｐ＋ボディ領域）24が形成されている。ｐ＋ボディ領域24には、ボディ電極24aが接続されている。
【００７０】
この縦形ＭＯＳトランジスタでは、ボディ電極24aがソース電極11aに接続されて第１の実施形態と同様の動作が行われる。
【００７１】
図１６（ａ）〜（ｃ）は、図１５の縦形ＭＯＳトランジスタの製造方法を説明するための工程図である。
【００７２】
この図を参照しつつ、図１５の縦形ＭＯＳトランジスタの製造方法（１）〜（３）を説明する。
【００７３】
（１） 図１６（ａ）の工程（エピタキシャル成長層形成工程、トレンチ形成工程、ゲート酸化膜形成工程、多結晶シリコン層堆積工程、ゲート形成工程）
ｎ＋半導体基板11上にｐ−エピタキシャル成長層12を形成する。ホトリソグラフィ技術により、ｐ−エピタキシャル成長層12上のトレンチ形成予定領域から該ｐ−エピタキシャル成長層12を貫通し、ｎ＋半導体基板11の内部まで異方性のドライエッチングを行い、トレンチ14を形成する。ｐ−エピタキシャル成長層12の表面及びトレンチ14の壁面に沿ってゲート酸化膜15を形成する。ゲート酸化膜15上に多結晶シリコン層を堆積する。前記多結晶シリコン層に対して任意量のエッチングを行い、トレンチ14内にゲート16を形成する。
【００７４】
（２） 図１６（ｂ）の工程（拡散層形成工程）
ｐ−エピタキシャル成長層12の表面で且つトレンチ14の周辺の所望の領域にｎ−拡散層13Aを形成する。
【００７５】
（３） 図１６（ｃ）の工程（ドレーン層形成工程及びボディ領域形成工程）
ｎ−拡散層13Aの表面で且つトレンチ14の周辺にｎ＋ドレーン層17を形成する。ｐ−エピタキシャル成長層12の表面の所望の領域にｐ＋ボディ領域24を形成する。
【００７６】
以上のように、この第７の実施形態では、ｐ−エピタキシャル成長層12のｎ＋ドレーン層17から離れた領域にｐ＋ボディ領域24が形成されると共に、第１の実施形態と同様の利点がある。
【００７７】
第８の実施形態
図１７は、本発明の第８の実施形態を示す縦形ＭＯＳトランジスタの概略の断面図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
【００７８】
この縦形ＭＯＳトランジスタでは、ｎ＋半導体基板11とｐ−エピタキシャル成長層12との接合部に、第２の導電型のボディ領域（例えば、ｐ＋ボディ領域）25が形成されている。更に、図１中のｎ＋ドレーン層17に代えて、ｎ−エピタキシャル成長層13上にｎ＋ドレーン層17Cが形成されている。他は、図１と同様の構成である。
【００７９】
この縦形ＭＯＳトランジスタでは、高濃度であるｐ＋ボディ領域25がｎ＋半導体基板11にオーミック接触で接続されて第１の実施形態と同様の動作が行われる。
【００８０】
図１８（ａ）〜（ｃ）は、図１７の縦形ＭＯＳトランジスタの製造方法を説明するための工程図である。
【００８１】
この図を参照しつつ、図１７の縦形ＭＯＳトランジスタの製造方法（１）〜（３）を説明する。
【００８２】
（１） 図１８（ａ）の工程（第１エピタキシャル成長層形成工程及びボディ領域形成工程）
ｎ＋半導体基板11上にｐ−エピタキシャル成長層12を形成する。
【００８３】
ｐ−エピタキシャル成長層12中にｎ+半導体基板11に接触するようにｐ＋ボディ領域25を形成する。
【００８４】
（２） 図１８（ｂ）の工程（第２エピタキシャル成長層形成工程、トレンチ形成工程、ゲート酸化膜形成工程、多結晶シリコン層堆積工程及びゲート形成工程）
ｐ−エピタキシャル成長層12上にｎ−エピタキシャル成長層13を形成する。ホトリソグラフィ技術により、ｎ−エピタキシャル成長層13上のトレンチ形成予定領域から該ｎ−エピタキシャル成長層13及びｐ−エピタキシャル成長層12を貫通し、ｎ＋半導体基板11の内部まで異方性のドライエッチングを行い、トレンチ14を形成する。ｎ−エピタキシャル成長層13の表面及びトレンチ14の壁面に沿ってゲート酸化膜15を形成する。ゲート酸化膜15上に多結晶シリコン層を堆積する。前記多結晶シリコン層に対して任意量のエッチングを行い、トレンチ14内にゲート16を形成する。
【００８５】
（３） 図１８（ｃ）の工程（ドレーン層形成工程）
ｎ−エピタキシャル成長層13の表面で且つトレンチ14の周辺にｎ＋ドレーン層17Cを形成する。
【００８６】
図１９（ａ），（ｂ）は、図１７の縦形ＭＯＳトランジスタに金属のコンタクトパターンＭを設けた場合の構造図であり、同図（ａ）は平面図、及び同図（ｂ）が同図（ａ）のＢ−Ｂ’線断面図である。
【００８７】
図１９（ｂ）に示すように、ドレーン電極としてコンタクトパターンＭをｎ＋ドレーン層17Cに接続する場合、コンタクトパターンＭは設計ルールに基づく最小の大きさで形成できる。そのため、図１９（ａ）に示すように、従来の図３に示す縦形ＭＯＳトランジスタよりも格子パターンが小さくなり、小形化が容易である。従って、格子密度が大きくなり、高電流を流すことができる。或いは、一定電流を得るための素子の面積が小さくなる。
【００８８】
以上のように、この第８の実施形態では、ｐ＋ボディ領域25がｎ＋半導体基板11に接続されると共に、第１の実施形態と同様の利点がある。更に、ｎ＋半導体基板11とｐ−エピタキシャル成長層12との接合部にｐ＋ボディ領域25を形成したので、コンタクトパターンＭを最小の大きさで形成でき、容易に小形化できる。そのため、従来の縦形ＭＯＳトランジスタよりも格子密度が大きくなり、素子の単位面積当たりの電流密度が大きくなる。
【００８９】
第９の実施形態
図２０は、本発明の第９の実施形態を示す縦形ＭＯＳトランジスタの概略の断面図であり、第１の実施形態を示す図１中の要素及び第８の実施形態を示す図１７中の要素と共通の要素には共通の符号が付されている。
【００９０】
この縦形ＭＯＳトランジスタでは、図１７中のｎ＋半導体基板11上にｎ＋拡散領域11Aが形成され、該ｎ＋拡散領域11A中のゲート16から離れた領域に第２の導電型のボディ領域（例えば、ｐ＋ボディ領域）26が形成されている。高濃度であるｐ＋ボディ領域26は、ｎ＋半導体基板11にオーミック接触している。他は、図１及び図１７と同様の構成である。
【００９１】
図２１（ａ）〜（ｅ）は、図２０の縦形ＭＯＳトランジスタの製造方法を説明するための工程図である。
【００９２】
この図を参照しつつ、図２０の縦形ＭＯＳトランジスタの製造方法（１）〜（５）を説明する。
【００９３】
（１） 図２１（ａ）の工程（第１エピタキシャル成長層形成工程）
ｎ＋半導体基板11上にｎ−エピタキシャル成長層11Aを形成する。
【００９４】
（２） 図２１（ｂ）の工程（ボディ領域形成工程）
ｎ−エピタキシャル成長層11A中の所望の領域にｐ＋不純物を導入して半導体基板11に接触するようにｐ＋ボディ領域26を形成すると共に、ｎ−エピタキシャル成長層11Aの他の領域にｎ＋不純物を導入してｎ＋拡散領域11Aを形成する。
【００９５】
（３） 図２１（ｃ）の工程（第２エピタキシャル成長層形成工程及び第３エピタキシャル成長層形成工程）
ｎ＋エピタキシャル成長層11A及びボディ領域26上にｐ−エピタキシャル成長層12を形成する。ｐ−エピタキシャル成長層12上にｎ−エピタキシャル成長層13を形成する。
【００９６】
（４） 図２１（ｄ）の工程（トレンチ形成工程、ゲート酸化膜形成工程、多結晶シリコン層堆積工程及びゲート形成工程）
ホトリソグラフィ技術により、ｎ−エピタキシャル成長層13上のトレンチ形成予定領域から該ｎ−エピタキシャル成長層13、ｐ−エピタキシャル成長層12及びｎ＋エピタキシャル成長層11Aを貫通し、ｎ＋半導体基板11の内部まで異方性のドライエッチングを行い、トレンチ14を形成する。ｎ−エピタキシャル成長層13の表面及びトレンチ14の壁面に沿ってゲート酸化膜15を形成する。ゲート酸化膜15上に多結晶シリコン層を堆積する。前記多結晶シリコン層に対して任意量のエッチングを行い、トレンチ14内にゲート16を形成する。
【００９７】
（５） 図２１（ｅ）の工程（ドレーン層形成工程）
ｎ−エピタキシャル成長層13の表面で且つトレンチ14の周辺にｎ＋ドレーン層17Cを形成する。
【００９８】
以上のように、この第９の実施形態では、ｎ＋半導体基板11とｐ−エピタキシャル成長層12との接合部にｐ＋ボディ領域26を形成し、ｐ＋ボディ領域26がｎ＋半導体基板11に接続されるようにしたので、第８の実施形態と同様の利点がある。
【００９９】
尚、本発明は上記実施形態に限定されず、種々の変形が可能である。その変形例としては、例えば次のようなものがある。
【０１００】
（ａ） 各実施形態では、ｎチャネル形の縦形ＭＯＳトランジスタについて説明したが、ｎ形領域とｐ形領域とを逆にしたｐチャネル形の縦形ＭＯＳトランジスタについても、上記実施形態とほぼ同様の作用、効果が得られる。
【０１０１】
（ｂ） 図１中のトレンチ14はＵ形に形成されているが、これを例えばＶ形にしても、上記実施形態とほぼ同様の作用、効果が得られる。この場合、ウェットエッチングを行うことによってＶ形のトレンチを形成する。
【０１０２】
（ｃ） 各実施形態では、ゲート16の数が１個になっているが、複数のゲートを設けてもよい。
【０１０３】
（ｄ） 図１、図１１、図１３、図１５、図１７及び図２０では、ゲート16の上部が削除されているが、削除されていなくても、上記実施形態とほぼ同様の作用、効果が得られる。又、ゲート16の上部は、図５と同様に酸化してもよい。
【０１０４】
（ｅ） 図７、図９では、ゲート16の上部が削除されていないが、削除されていても、同様の作用、効果が得られる。又、ゲート16の上部は、図５と同様に酸化してもよい。
【０１０５】
【発明の効果】
以上詳細に説明したように、本発明によれば、ゲートとドレーン層とのゲート酸化膜を介した重なり面積を従来よりも小さくしたので、ゲートとドレーン層との間に形成される容量が従来よりも小さくなる。そのため、この縦形ＭＯＳトランジスタを、例えばソース接地回路として用いた場合、帰還容量が従来よりも小さくなり、電圧増幅度の高周波特性を改善できる。更に、ゲート酸化膜は、トレンチの底面に沿って形成された部分が側壁に沿って形成された部分よりも厚く形成されているので、ゲートと半導体基板との距離が従来よりも大きくなり、ゲートと半導体基板との間に形成される容量が従来よりも小さい。そのため、電圧増幅度の高周波特性を従来よりも改善できる。
【０１０６】
更に、半導体基板と第１エピタキシャル成長層との接合部にボディ領域を形成したので、ドレーン電極としてコンタクトパターンをドレーン層に接続する場合、コンタクトパターンは設計ルールに基づく最小の大きさで形成できる。そのため、従来の縦形ＭＯＳトランジスタよりも格子パターンが小さくなり、素子を容易に小形化できる。従って、従来の縦形ＭＯＳトランジスタよりも格子密度が大きくなり、高電流を流すことができる。或いは、一定電流を得るための素子の面積を小さくできる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の縦形ＭＯＳトランジスタの断面図である。
【図２】従来の縦形ＭＯＳトランジスタの断面図である。
【図３】図２の縦形ＭＯＳトランジスタに金属のコンタクトパターンＭを設けた場合の構造図である。
【図４】図１の縦形ＭＯＳトランジスタの製造方法の工程図である。
【図５】本発明の第２の実施形態の縦形ＭＯＳトランジスタの断面図である。
【図６】図５の縦形ＭＯＳトランジスタの製造方法の工程図である。
【図７】本発明の第３の実施形態の縦形ＭＯＳトランジスタの断面図である。
【図８】図７の縦形ＭＯＳトランジスタの製造方法の工程図である。
【図９】本発明の第４の実施形態を示す縦形ＭＯＳトランジスタの断面図である。
【図１０】図９の縦形ＭＯＳトランジスタの製造方法の工程図である。
【図１１】本発明の第５の実施形態の縦形ＭＯＳトランジスタの断面図である。
【図１２】図１１の縦形ＭＯＳトランジスタの製造方法の工程図である。
【図１３】本発明の第６の実施形態の縦形ＭＯＳトランジスタの断面図である。
【図１４】図１３の縦形ＭＯＳトランジスタの製造方法の工程図である。
【図１５】本発明の第７の実施形態の縦形ＭＯＳトランジスタの断面図である。
【図１６】図１５の縦形ＭＯＳトランジスタの製造方法の工程図である。
【図１７】本発明の第８の実施形態の縦形ＭＯＳトランジスタの断面図である。
【図１８】図１７の縦形ＭＯＳトランジスタの製造方法の工程図である。
【図１９】図１７の縦形ＭＯＳトランジスタに金属のコンタクトパターンＭを設けた場合の構造図である。
【図２０】本発明の第９の実施形態の縦形ＭＯＳトランジスタの断面図である。
【図２１】図２０の縦形ＭＯＳトランジスタの製造方法の工程図である。
【符号の説明】
11 ｎ＋半導体基板
12 ｐ−エピタキシャル成長層
13 ｎ−エピタキシャル成長層
13A ｎ−拡散層
14 トレンチ
15 ゲート酸化膜
16 ゲート
17，17A，17B，17C ｎ＋ドレーン層
18 中間絶縁膜
18a コンタクトホール
21，22，23，24，25，26 ｐ＋ボディ領域
【発明の属する技術分野】
本発明は、帰還容量を低減することにより、従来よりも高周波特性を改善した縦形ＭＯＳトランジスタ及びその製造方法に関するものである。
【０００２】
【従来の技術】
図２は、従来の縦形ＭＯＳトランジスタの一例を示す概略の断面図である。
【０００３】
この縦形ＭＯＳトランジスタは、ｎ＋半導体基板１を有している。ｎ＋半導体基板１には、ドレーン電極1aが接続されている。ｎ＋半導体基板１上には、ｎ−エピタキシャル成長層２が形成されている。ｎ−エピタキシャル成長層２上には、ｐ−ボディ領域３が形成されている。更に、トレンチ４が、ｐ−ボディ領域３を貫通してｎ−エピタキシャル成長層２の内部に達するように形成され、該トレンチ４の壁面に沿ってゲート酸化膜５が形成されている。そして、多結晶シリコンのゲート６が、ゲート酸化膜５に囲まれるようにトレンチ４中に充填されている。ゲート６には、ゲート電極6aが接続されている。ｐ−ボディ領域３の表面で且つトレンチ４の周辺には、ｎ＋ソース層７が形成されている。ｎ＋ソース層７には、ソース電極7aが接続されている。ｐ−ボディ領域３の表面で且つｎ＋ソース層７から離れた領域には、ｐ＋拡散領域８が形成されている。ｐ＋拡散領域８には、ボディ電極8aが接続されている。
【０００４】
この縦形ＭＯＳトランジスタでは、ゲート電極6aからゲート電圧を印加すると、トレンチ４に沿ってｐ−ボディ領域３にチャネルが形成され、ｎ＋ソース層７からｎ−エピタキシャル成長層２に電子電流が流れる。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の図２の縦形ＭＯＳトランジスタでは、次のような課題があった。
【０００６】
図２の縦形ＭＯＳトランジスタでは、ゲート６とドレーンであるｎ＋半導体基板１とのゲート酸化膜５を介した重なり面積が大きく、ゲート６とｎ＋半導体基板１との間に大きな容量が形成される。そのため、この縦形ＭＯＳトランジスタを、例えばソース接地回路として用いた場合、入力されたゲート電圧に対して逆相の出力電圧が帰還容量を介して加わるので、電圧増幅度の高周波特性が阻害されるという問題があった。この問題を解決するために、ソース接地回路にゲート接地回路をカスコード接続することにより、帰還容量の影響を少なくする対策が一般的に行われている。ところが、ゲート接地回路を付加すると、部品点数が増加して回路が複雑になるという課題があった。
【０００７】
又、図２の縦形ＭＯＳトランジスタでは、図３に示すような課題があった。
【０００８】
図３（ａ），（ｂ）は、図２の縦形ＭＯＳトランジスタに金属のコンタクトパターンＭを設けた場合の構造図であり、同図（ａ）は平面図、及び同図（ｂ）が同図（ａ）のＡ−Ａ’線断面図である。
【０００９】
図３（ｂ）に示すように、ｎ＋ソース層７とｐ＋拡散領域８とを金属のコンタクトパターンＭを介して接続する場合、コンタクトパターンＭをｐ＋拡散領域８よりも大きく形成する必要があり、加えてパターニングにおける位置ずれも含めたマージンを見込んで形成する必要がある。そのため、図３（ａ）に示すように、必然的に格子パターンも大きくなり、小形化が困難であるという課題があった。
【００１０】
【課題を解決するための手段】
前記課題を解決するために、本発明は、縦形ＭＯＳトランジスタにおいて、第１の導電型の半導体基板と、前記半導体基板上に形成された第２の導電型の第１エピタキシャル成長層と、前記第１エピタキシャル成長層上に形成された第１の導電型の第２エピタキシャル成長層と、前記第２エピタキシャル成長層及び第１エピタキシャル成長層を貫通し、前記半導体基板の内部に達するように形成されたトレンチと、前記第２エピタキシャル成長層の表面及び前記トレンチの壁面に沿って形成されたゲート酸化膜と、前記ゲート酸化膜に囲まれるように前記トレンチ中に充填されたゲートと、前記第２エピタキシャル成長層の表面で且つ前記トレンチから所望の距離だけ離れた領域に形成された第１の導電型のドレーン層と、前記ゲートに接続されたゲート電極と、前記ドレーン層に接続されたドレーン電極と、前記半導体基板に接続されたソース電極とを、備えている。
【００１１】
これにより、ゲートに対するドレーン層とソース層の位置関係が従来に対して逆構造になり、ゲート酸化膜を介したゲートとドレーン層の重なり面積が小さくなり、かつ距離が大きくなる。そのため、ゲートとドレーン層との間に形成される容量が従来よりも小さくなり、帰還容量が従来よりも小さくなる。
【００１２】
縦形ＭＯＳトランジスタの製造方法において、第１の導電型の半導体基板上に第２の導電型の第１エピタキシャル成長層を形成する第１エピタキシャル成長層形成工程と、前記第１エピタキシャル成長層上に第１の導電型の第２エピタキシャル成長層を形成する第２エピタキシャル成長層形成工程と、前記第２エピタキシャル成長層上のトレンチ形成予定領域から該第２エピタキシャル成長層及び前記第１エピタキシャル成長層を貫通し、前記半導体基板の内部まで異方性エッチングを行い、トレンチを形成するトレンチ形成工程と、前記第２エピタキシャル成長層の表面及び前記トレンチの壁面に沿ってゲート酸化膜を形成するゲート酸化膜形成工程と、前記ゲート酸化膜上に多結晶シリコン層を堆積する多結晶シリコン層堆積工程と、前記多結晶シリコン層に対して任意量のエッチングを行い、前記トレンチ内にゲートを形成するゲート形成工程と、前記第２エピタキシャル成長層の表面で且つ前記トレンチから所望の距離だけ離れた領域に第１の導電型のドレーン層を形成するドレーン層形成工程とを、行うようにしている。
【００１３】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態を示す縦形ＭＯＳトランジスタの概略の断面図である。
【００１４】
この縦形ＭＯＳトランジスタは、第１の導電型のｎ＋半導体基板11を有している。ｎ＋半導体基板11には、ソース電極11aが接続されている。ｎ＋半導体基板11上には、第２の導電型の第１エピタキシャル成長層（例えば、ｐ−エピタキシャル成長層）12が形成されている。ｐ−エピタキシャル成長層12上には、第１の導電型の第２エピタキシャル成長層（例えば、ｎ−エピタキシャル成長層）13が形成されている。更に、トレンチ14が、ｎ−エピタキシャル成長層13及びｐ−エピタキシャル成長層12を貫通してｎ＋半導体基板11の内部に達するようにＵ形に形成され、該トレンチ14の壁面及びｎ−エピタキシャル成長層13の表面に沿ってゲート酸化膜15が形成されている。ゲート酸化膜15では、トレンチ14の底面に沿って形成された部分が、ｎ＋半導体基板11上における増速酸化により、側壁に沿って形成された部分よりも厚く形成されている。そして、多結晶シリコンのゲート16が、ゲート酸化膜15に囲まれるようにトレンチ14中に充填されている。ゲート16は、上部が任意量削除されている。ゲート16には、ゲート電極16aが接続されている。ｎ−エピタキシャル成長層13の表面で且つトレンチ14の周辺には、第１の導電型のドレーン層（例えば、ｎ＋ドレーン層）17が形成されている。ｎ＋ドレーン層17には、ドレーン電極17aが接続されている。
【００１５】
この縦形ＭＯＳトランジスタでは、ゲート電極16aからゲート電圧が印加されると、トレンチ14に沿ってｐ−エピタキシャル成長層12にチャネルが形成され、ｎ＋ドレーン層17からｐ−エピタキシャル成長層12に電子電流が流れる。この場合、ゲート16とドレーン層17とのゲート酸化膜15を介した重なり面積が従来よりも小さく、ゲート16とドレーン層17との間に形成される容量が従来よりも小さい。そのため、この縦形ＭＯＳトランジスタを、例えばソース接地回路として用いた場合、帰還容量が小さいので、電圧増幅度の高周波特性が従来に比較して改善される。更に、ゲート酸化膜15は、トレンチ14の底面に沿って形成された部分が側壁に沿って形成された部分よりも厚く形成されているので、ゲート16とｎ＋半導体基板11との距離が従来よりも大きく、ゲート16とｎ＋半導体基板11との間に形成される容量が従来よりも小さい。そのため、電圧増幅度の高周波特性が従来に比較して改善される。
【００１６】
図４（ａ）〜（ｅ）は、図１の縦形ＭＯＳトランジスタの製造方法を説明するための工程図である。
【００１７】
この図を参照しつつ、図１の縦形ＭＯＳトランジスタの製造方法（１）〜（５）を説明する。
【００１８】
（１） 図４（ａ）の工程（第１エピタキシャル成長層形成工程及び第２エピタキシャル成長層形成工程）
ｎ＋半導体基板11（例えば、Ａｓ又はＳｂ≧１ｅ19／cm3 ）の（１００）面上にｐ−エピタキシャル成長層12（例えば、Ｂ、３ｅ16〜５ｅ17／cm3 ）を０．５〜２．５μｍ程度の厚みに形成する。ｐ−エピタキシャル成長層12上にｎ−エピタキシャル成長層13（例えば、Ｂ＞５ｅ15〜２ｅ16／cm3 ）を１〜１０μｍ程度の厚みに形成する。
【００１９】
（２） 図４（ｂ）の工程（トレンチ形成工程及びゲート酸化膜形成工程）
ホトリソグラフィ技術により、ｎ−エピタキシャル成長層13上のトレンチ形成予定領域から該ｎ−エピタキシャル成長層13及びｐ−エピタキシャル成長層12を貫通し、半導体基板11の内部まで異方性のドライエッチングを行い、トレンチ14を形成する。ｎ−エピタキシャル成長層13の表面及びトレンチ14の壁面に沿ってゲート酸化膜15（例えば、ＳｉＯ2 ）を１００〜５００オングストロームの厚みに形成する。ゲート酸化膜15では、トレンチ14の底面に沿って形成された部分が、ｎ＋半導体基板11上における増速酸化により、側壁に沿って形成された部分よりも厚く形成される。
【００２０】
（３） 図４（ｃ）の多結晶シリコン層堆積工程
ゲート酸化膜15上に多結晶シリコン層16Aを堆積する。
【００２１】
（４） 図４（ｄ）のゲート形成工程
多結晶シリコン層16Aに対して任意量のエッチングを行い、トレンチ14内にゲート16を形成する。
【００２２】
（５） 図４（ｅ）のドレーン層形成工程
ｎ−エピタキシャル成長層13の表面で且つトレンチ14の周辺にｎ＋ドレーン層（例えば、Ａｓ＞１ｅ20／cm3 ）17を形成する。
【００２３】
以上のように、この第１の実施形態では、ゲート16とドレーン層17とのゲート酸化膜15を介した重なり面積を従来よりも小さくしたので、ゲート16とドレーン層17との間に形成される容量が従来よりも小さくなる。そのため、この縦形ＭＯＳトランジスタを、例えばソース接地回路として用いた場合、帰還容量が従来よりも小さくなり、電圧増幅度の高周波特性が改善できる。更に、ゲート酸化膜15は、トレンチ14の底面に沿って形成された部分が側壁に沿って形成された部分よりも厚く形成されているので、ゲート16とｎ＋半導体基板11との距離が従来よりも大きくなり、ゲート16とｎ＋半導体基板11との間に形成される容量が従来よりも小さい。そのため、電圧増幅度の高周波特性が従来に比較して改善できる。
【００２４】
第２の実施形態
図５は、本発明の第２の実施形態を示す縦形ＭＯＳトランジスタの概略の断面図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
【００２５】
この縦形ＭＯＳトランジスタでは、ゲート16の上部16xが任意量酸化されている。他は、図１と同様の構成である。この縦形ＭＯＳトランジスタにおいても、図１と同様に、ゲート16とｎ＋ドレーン層17とのゲート酸化膜15を介した重なり面積が従来よりも小さくなり、ゲート16とｎ＋ドレーン層17との間に形成される容量が従来よりも小さい。
【００２６】
図６（ｄ）〜（ｆ）は、図５の縦形ＭＯＳトランジスタの製造方法を説明するための工程図である。
【００２７】
この図を参照しつつ、図５の縦形ＭＯＳトランジスタの製造方法（１）〜（４）を説明する。
【００２８】
（１） 第１の実施形態を示す図４（ａ）〜（ｃ）と同様に、第１エピタキシャル成長層形成工程、第２エピタキシャル成長層形成工程、トレンチ形成工程、ゲート酸化膜形成工程及び多結晶シリコン層堆積工程を行う。
【００２９】
（２） 図６（ｄ）のゲート形成工程
多結晶シリコン層16Aに対してエッチングを行い、トレンチ14内にゲート16Bを形成する。
【００３０】
（３） 図６（ｅ）のゲート酸化工程
ゲート16Bの上部16xを任意量酸化する。
【００３１】
（４） 図６（ｆ）のドレーン層形成工程
図４（ｅ）と同様に、ｎ＋ドレーン層17を形成する。
【００３２】
以上のように、この第２の実施形態では、ゲート16とｎ＋ドレーン層17とのゲート酸化膜15を介した重なり面積が従来よりも小さくなるので、第１の実施形態と同様の利点がある。
【００３３】
第３の実施形態
図７は、本発明の第３の実施形態を示す縦形ＭＯＳトランジスタの断面図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
【００３４】
この縦形ＭＯＳトランジスタでは、図１中のｎ＋ドレーン層17に代えて、ゲート16から所望の距離だけ離れた領域にｎ＋ドレーン層17Aが形成されている。更に、ゲート酸化膜15及びゲート16上に中間絶縁膜18が堆積されている。中間絶縁膜18にはコンタクトホール18aが設けられ、該コンタクトホール18aを介してｎ＋ドレーン層17Aに接触するドレーン電極19が形成されている。他は、図１と同様の構成である。この縦形ＭＯＳトランジスタでは、ゲート16とｎ＋ドレーン層17Aとが離れているので、ゲート16とｎ＋ドレーン層17Aとの間に形成される容量が従来よりも小さい。
【００３５】
図８（ｅ）〜（ｆ）は、図７の縦形ＭＯＳトランジスタの製造方法を説明するための工程図である。
【００３６】
この図を参照しつつ、図７の縦形ＭＯＳトランジスタの製造方法（１）〜（３）を説明する。
【００３７】
（１） 第１の実施形態を示す図４（ａ）〜（ｃ）と同様に、第１エピタキシャル成長層形成工程、第２エピタキシャル成長層形成工程、トレンチ形成工程、ゲート酸化膜形成工程及び多結晶シリコン層堆積工程を行う。次に、第２の実施形態を示す図６（ｄ）と同様に、ゲート形成工程を行う。
【００３８】
（２） 図８（ｅ）のドレーン層形成工程
ｎ−エピタキシャル成長層13の表面で且つゲート16から所望の距離だけ離れた領域にｎ＋ドレーン層17Aを形成する。
【００３９】
（３） 図８（ｆ）の工程（中間絶縁膜堆積工程、コンタクトホール形成工程及びドレーン電極形成工程）
ゲート酸化膜15上に中間絶縁膜18を堆積し、ｎ＋ドレーン層17A上の中間絶縁膜18及びゲート酸化膜15の電極形成予定領域にコンタクトホール18aを形成する。コンタクトホール18aを介してｎ＋ドレーン層17Aに接触するドレーン電極19を形成する。
【００４０】
以上のように、この第３の実施形態では、ｎ＋ドレーン層17Aをゲート16から離れた領域に形成したので、ゲート16とｎ＋ドレーン層17Aとの間に形成される容量が従来よりも小さくなり、第１の実施形態と同様の利点がある。
【００４１】
第４の実施形態
図９は、本発明の第４の実施形態を示す縦形ＭＯＳトランジスタの概略の断面図であり、第１の実施形態を示す図１中の要素及び第３の実施形態を示す図７中の要素と共通の要素には共通の符号が付されている。
【００４２】
この縦形ＭＯＳトランジスタでは、図７中のｎ＋ドレーン層17Aに代えて、ゲート16から所望の距離だけ離れた領域にｎ＋ドレーン層17Bが形成されている。ｎ＋ドレーン層17Bの表面の形状は、コンタクトホール18aと同様になっている。他は、図１及び図７と同様の構成である。この縦形ＭＯＳトランジスタでは、ゲート16とｎ＋ドレーン層17Bとが離れているので、ゲート16とｎ＋ドレーン層17Bとの間に形成される容量が従来よりも小さい。
【００４３】
図１０（ｅ）〜（ｆ）は、図９の縦形ＭＯＳトランジスタの製造方法を説明するための工程図である。
【００４４】
この図を参照しつつ、図９の縦形ＭＯＳトランジスタの製造方法（１）〜（４）を説明する。
【００４５】
（１） 第１の実施形態を示す図４（ａ）〜（ｃ）と同様に、第１エピタキシャル成長層形成工程、第２エピタキシャル成長層形成工程、トレンチ形成工程、ゲート酸化膜形成工程及び多結晶シリコン層堆積工程を行う。次に、第２の実施形態を示す図６（ｄ）と同様に、ゲート形成工程を行う。
【００４６】
（２） 図１０（ｅ）の工程（中間絶縁膜堆積工程、コンタクトホール形成工程及びドレーン層形成工程）
ゲート酸化膜15上に中間絶縁膜18を堆積し、中間絶縁膜18及びゲート酸化膜15の電極形成予定領域にコンタクトホール18aを形成する。コンタクトホール18aが形成された中間絶縁膜18をマスクとしてｎ−エピタキシャル成長層13の表面にｎ＋ドレーン層17Bを形成する。
【００４７】
（３） 図１０（ｆ）の工程（ドレーン電極形成工程）
コンタクトホール18aを介してｎ＋ドレーン層17Bに接触するドレーン電極19を形成する。
【００４８】
以上のように、この第４の実施形態では、ｎ＋ドレーン層17Bをゲート16から離れた領域に形成したので、ゲート16とｎ＋ドレーン層17Bとの間に形成される容量が従来よりも小さくなり、第１の実施形態と同様の利点がある。
【００４９】
第５の実施形態
図１１は、本発明の第５の実施形態を示す縦形ＭＯＳトランジスタの概略の断面図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
【００５０】
この縦形ＭＯＳトランジスタでは、ｎ−エピタキシャル成長層13のｎ＋ドレーン層17から離れた領域を貫通し、ｐ−エピタキシャル成長層12の内部に達するように第２の導電型のボディ領域（例えば、ｐ＋ボディ領域）21が形成されている。ｐ＋ボディ領域21には、ボディ電極21aが接続されている。他は、図１と同様の構成である。
【００５１】
この縦形ＭＯＳトランジスタでは、ボディ電極21aがソース電極11aに接続されて第１の実施形態と同様の動作が行われる。
【００５２】
図１２（ａ）〜（ｃ）は、図１１の縦形ＭＯＳトランジスタの製造方法を説明するための工程図である。
【００５３】
この図を参照しつつ、図１１の縦形ＭＯＳトランジスタの製造方法（１）〜（３）を説明する。
【００５４】
（１） 図１２（ａ）の工程
第１の実施形態を示す図４（ａ）と同様に、第１エピタキシャル成長層形成工程、及び第２エピタキシャル成長層形成工程を行う。
【００５５】
（２） 図１２（ｂ）の工程
図４（ｂ）〜（ｄ）と同様に、トレンチ形成工程、ゲート酸化膜形成工程、多結晶シリコン層堆積工程、及びゲート形成工程を行う。
【００５６】
（３） 図１２（ｃ）の工程（ドレーン層形成工程及びボディ領域形成工程）ｎ−エピタキシャル成長層13を貫通し、ｐ−エピタキシャル成長層12の内部に達するようにｐ＋ボディ領域21（例えば、ボロンＢ、５ｅ18〜５ｅ19／cm3 ）を形成する。その後、図４（ｅ）と同様に、ドレーン層形成工程を行う。
【００５７】
以上のように、この第５の実施形態では、ｎ−エピタキシャル成長層13のｎ＋ドレーン層17から離れた領域にｐ＋ボディ領域21が形成されると共に、第１の実施形態と同様の利点がある。
【００５８】
第６の実施形態
図１３は、本発明の第６の実施形態を示す縦形ＭＯＳトランジスタの概略の断面図であり、第５の実施形態を示す図１１中の要素と共通の要素には共通の符号が付されている。
【００５９】
この縦形ＭＯＳトランジスタでは、ｐ−エピタキシャル成長層12とｎ−エピタキシャル成長層13との接合部に第２の導電型の第１ボディ領域（例えば、ｐ＋ボディ領域）22が形成されている。更に、ｎ−エピタキシャル成長層13の内部には、ｐ＋ボディ領域22に接触するように第２ボディ領域（例えば、ｐ＋ボディ領域）23が形成されている。ｐ＋ボディ領域23には、ボディ電極23aが接続されている。他は、図１１と同様の構成である。
【００６０】
この縦形ＭＯＳトランジスタでは、ボディ電極23aがソース電極11aに接続されて第１の実施形態と同様の動作が行われる。
【００６１】
図１４（ａ）〜（ｄ）は、図１３の縦形ＭＯＳトランジスタの製造方法を説明するための工程図である。
【００６２】
この図を参照しつつ、図１３の縦形ＭＯＳトランジスタの製造方法（１）〜（４）を説明する。
【００６３】
（１） 図１４（ａ）の工程（第１エピタキシャル成長層形成工程及び第１ボディ領域形成工程）
ｎ＋半導体基板11上にｐ−エピタキシャル成長層12を形成し、該ｐ−エピタキシャル成長層12の表面の所望の領域にｐ＋ボディ領域22（例えば、ボロンＢ、５ｅ18〜５ｅ19／cm3 ）を形成する。
【００６４】
（２） 図１４（ｂ）の工程（第２エピタキシャル成長層形成工程）
ｐ−エピタキシャル成長層12上にｎ−エピタキシャル成長層13を形成する。
【００６５】
（３） 図１４（ｃ）の工程（トレンチ形成工程、ゲート酸化膜形成工程、多結晶シリコン層堆積工程及びゲート形成工程）
図４（ｂ）〜（ｄ）と同様に、トレンチ形成工程、ゲート酸化膜形成工程、多結晶シリコン層堆積工程、ゲート形成工程を行う。
【００６６】
（４） 図１４（ｄ）の工程（ドレーン層形成工程及び第２ボディ領域形成工程）
ｎ−エピタキシャル成長層13の内部のｎ＋ドレーン層17から任意の距離だけ離れた領域にｐ＋ボディ領域22に接触するようにｐ＋ボディ領域23（例えば、ボロンＢ、５ｅ18〜１ｅ20／cm3 ）を形成する。その後、図４（ｅ）と同様に、ドレーン層形成工程を行う。
【００６７】
以上のように、この第６の実施形態では、ｎ−エピタキシャル成長層13のｎ＋ドレーン層17から離れた領域にｐ＋ボディ領域23が形成されると共に、第１の実施形態と同様の利点がある。
【００６８】
第７の実施形態
図１５は、本発明の第７の実施形態を示す縦形ＭＯＳトランジスタの概略の断面図であり、第５の実施形態を示す図１１中の要素と共通の要素には共通の符号が付されている。
【００６９】
この縦形ＭＯＳトランジスタでは、ｎ＋半導体基板11上にｐ−エピタキシャル成長層12が形成されている。そして、ｐ−エピタキシャル成長層12を貫通してｎ＋半導体基板11の内部に達するようにトレンチ14が形成されている。ゲート酸化膜15は、エピタキシャル成長層12の表面及びトレンチ14の壁面に沿って形成されている。ゲート16は、ゲート酸化膜15に囲まれるようにトレンチ14中に充填されている。ｐ−エピタキシャル成長層12の表面で且つトレンチ14の周辺の所望の領域には、第１の導電型の拡散層（例えば、ｎ−拡散層）13Aが形成されている。拡散層13Aの表面で且つトレンチ14の周辺には、ｎ＋ドレーン層17が形成されている。ｐ−エピタキシャル成長層12の表面の所望の領域には、第２の導電型のボディ領域（例えば、ｐ＋ボディ領域）24が形成されている。ｐ＋ボディ領域24には、ボディ電極24aが接続されている。
【００７０】
この縦形ＭＯＳトランジスタでは、ボディ電極24aがソース電極11aに接続されて第１の実施形態と同様の動作が行われる。
【００７１】
図１６（ａ）〜（ｃ）は、図１５の縦形ＭＯＳトランジスタの製造方法を説明するための工程図である。
【００７２】
この図を参照しつつ、図１５の縦形ＭＯＳトランジスタの製造方法（１）〜（３）を説明する。
【００７３】
（１） 図１６（ａ）の工程（エピタキシャル成長層形成工程、トレンチ形成工程、ゲート酸化膜形成工程、多結晶シリコン層堆積工程、ゲート形成工程）
ｎ＋半導体基板11上にｐ−エピタキシャル成長層12を形成する。ホトリソグラフィ技術により、ｐ−エピタキシャル成長層12上のトレンチ形成予定領域から該ｐ−エピタキシャル成長層12を貫通し、ｎ＋半導体基板11の内部まで異方性のドライエッチングを行い、トレンチ14を形成する。ｐ−エピタキシャル成長層12の表面及びトレンチ14の壁面に沿ってゲート酸化膜15を形成する。ゲート酸化膜15上に多結晶シリコン層を堆積する。前記多結晶シリコン層に対して任意量のエッチングを行い、トレンチ14内にゲート16を形成する。
【００７４】
（２） 図１６（ｂ）の工程（拡散層形成工程）
ｐ−エピタキシャル成長層12の表面で且つトレンチ14の周辺の所望の領域にｎ−拡散層13Aを形成する。
【００７５】
（３） 図１６（ｃ）の工程（ドレーン層形成工程及びボディ領域形成工程）
ｎ−拡散層13Aの表面で且つトレンチ14の周辺にｎ＋ドレーン層17を形成する。ｐ−エピタキシャル成長層12の表面の所望の領域にｐ＋ボディ領域24を形成する。
【００７６】
以上のように、この第７の実施形態では、ｐ−エピタキシャル成長層12のｎ＋ドレーン層17から離れた領域にｐ＋ボディ領域24が形成されると共に、第１の実施形態と同様の利点がある。
【００７７】
第８の実施形態
図１７は、本発明の第８の実施形態を示す縦形ＭＯＳトランジスタの概略の断面図であり、第１の実施形態を示す図１中の要素と共通の要素には共通の符号が付されている。
【００７８】
この縦形ＭＯＳトランジスタでは、ｎ＋半導体基板11とｐ−エピタキシャル成長層12との接合部に、第２の導電型のボディ領域（例えば、ｐ＋ボディ領域）25が形成されている。更に、図１中のｎ＋ドレーン層17に代えて、ｎ−エピタキシャル成長層13上にｎ＋ドレーン層17Cが形成されている。他は、図１と同様の構成である。
【００７９】
この縦形ＭＯＳトランジスタでは、高濃度であるｐ＋ボディ領域25がｎ＋半導体基板11にオーミック接触で接続されて第１の実施形態と同様の動作が行われる。
【００８０】
図１８（ａ）〜（ｃ）は、図１７の縦形ＭＯＳトランジスタの製造方法を説明するための工程図である。
【００８１】
この図を参照しつつ、図１７の縦形ＭＯＳトランジスタの製造方法（１）〜（３）を説明する。
【００８２】
（１） 図１８（ａ）の工程（第１エピタキシャル成長層形成工程及びボディ領域形成工程）
ｎ＋半導体基板11上にｐ−エピタキシャル成長層12を形成する。
【００８３】
ｐ−エピタキシャル成長層12中にｎ+半導体基板11に接触するようにｐ＋ボディ領域25を形成する。
【００８４】
（２） 図１８（ｂ）の工程（第２エピタキシャル成長層形成工程、トレンチ形成工程、ゲート酸化膜形成工程、多結晶シリコン層堆積工程及びゲート形成工程）
ｐ−エピタキシャル成長層12上にｎ−エピタキシャル成長層13を形成する。ホトリソグラフィ技術により、ｎ−エピタキシャル成長層13上のトレンチ形成予定領域から該ｎ−エピタキシャル成長層13及びｐ−エピタキシャル成長層12を貫通し、ｎ＋半導体基板11の内部まで異方性のドライエッチングを行い、トレンチ14を形成する。ｎ−エピタキシャル成長層13の表面及びトレンチ14の壁面に沿ってゲート酸化膜15を形成する。ゲート酸化膜15上に多結晶シリコン層を堆積する。前記多結晶シリコン層に対して任意量のエッチングを行い、トレンチ14内にゲート16を形成する。
【００８５】
（３） 図１８（ｃ）の工程（ドレーン層形成工程）
ｎ−エピタキシャル成長層13の表面で且つトレンチ14の周辺にｎ＋ドレーン層17Cを形成する。
【００８６】
図１９（ａ），（ｂ）は、図１７の縦形ＭＯＳトランジスタに金属のコンタクトパターンＭを設けた場合の構造図であり、同図（ａ）は平面図、及び同図（ｂ）が同図（ａ）のＢ−Ｂ’線断面図である。
【００８７】
図１９（ｂ）に示すように、ドレーン電極としてコンタクトパターンＭをｎ＋ドレーン層17Cに接続する場合、コンタクトパターンＭは設計ルールに基づく最小の大きさで形成できる。そのため、図１９（ａ）に示すように、従来の図３に示す縦形ＭＯＳトランジスタよりも格子パターンが小さくなり、小形化が容易である。従って、格子密度が大きくなり、高電流を流すことができる。或いは、一定電流を得るための素子の面積が小さくなる。
【００８８】
以上のように、この第８の実施形態では、ｐ＋ボディ領域25がｎ＋半導体基板11に接続されると共に、第１の実施形態と同様の利点がある。更に、ｎ＋半導体基板11とｐ−エピタキシャル成長層12との接合部にｐ＋ボディ領域25を形成したので、コンタクトパターンＭを最小の大きさで形成でき、容易に小形化できる。そのため、従来の縦形ＭＯＳトランジスタよりも格子密度が大きくなり、素子の単位面積当たりの電流密度が大きくなる。
【００８９】
第９の実施形態
図２０は、本発明の第９の実施形態を示す縦形ＭＯＳトランジスタの概略の断面図であり、第１の実施形態を示す図１中の要素及び第８の実施形態を示す図１７中の要素と共通の要素には共通の符号が付されている。
【００９０】
この縦形ＭＯＳトランジスタでは、図１７中のｎ＋半導体基板11上にｎ＋拡散領域11Aが形成され、該ｎ＋拡散領域11A中のゲート16から離れた領域に第２の導電型のボディ領域（例えば、ｐ＋ボディ領域）26が形成されている。高濃度であるｐ＋ボディ領域26は、ｎ＋半導体基板11にオーミック接触している。他は、図１及び図１７と同様の構成である。
【００９１】
図２１（ａ）〜（ｅ）は、図２０の縦形ＭＯＳトランジスタの製造方法を説明するための工程図である。
【００９２】
この図を参照しつつ、図２０の縦形ＭＯＳトランジスタの製造方法（１）〜（５）を説明する。
【００９３】
（１） 図２１（ａ）の工程（第１エピタキシャル成長層形成工程）
ｎ＋半導体基板11上にｎ−エピタキシャル成長層11Aを形成する。
【００９４】
（２） 図２１（ｂ）の工程（ボディ領域形成工程）
ｎ−エピタキシャル成長層11A中の所望の領域にｐ＋不純物を導入して半導体基板11に接触するようにｐ＋ボディ領域26を形成すると共に、ｎ−エピタキシャル成長層11Aの他の領域にｎ＋不純物を導入してｎ＋拡散領域11Aを形成する。
【００９５】
（３） 図２１（ｃ）の工程（第２エピタキシャル成長層形成工程及び第３エピタキシャル成長層形成工程）
ｎ＋エピタキシャル成長層11A及びボディ領域26上にｐ−エピタキシャル成長層12を形成する。ｐ−エピタキシャル成長層12上にｎ−エピタキシャル成長層13を形成する。
【００９６】
（４） 図２１（ｄ）の工程（トレンチ形成工程、ゲート酸化膜形成工程、多結晶シリコン層堆積工程及びゲート形成工程）
ホトリソグラフィ技術により、ｎ−エピタキシャル成長層13上のトレンチ形成予定領域から該ｎ−エピタキシャル成長層13、ｐ−エピタキシャル成長層12及びｎ＋エピタキシャル成長層11Aを貫通し、ｎ＋半導体基板11の内部まで異方性のドライエッチングを行い、トレンチ14を形成する。ｎ−エピタキシャル成長層13の表面及びトレンチ14の壁面に沿ってゲート酸化膜15を形成する。ゲート酸化膜15上に多結晶シリコン層を堆積する。前記多結晶シリコン層に対して任意量のエッチングを行い、トレンチ14内にゲート16を形成する。
【００９７】
（５） 図２１（ｅ）の工程（ドレーン層形成工程）
ｎ−エピタキシャル成長層13の表面で且つトレンチ14の周辺にｎ＋ドレーン層17Cを形成する。
【００９８】
以上のように、この第９の実施形態では、ｎ＋半導体基板11とｐ−エピタキシャル成長層12との接合部にｐ＋ボディ領域26を形成し、ｐ＋ボディ領域26がｎ＋半導体基板11に接続されるようにしたので、第８の実施形態と同様の利点がある。
【００９９】
尚、本発明は上記実施形態に限定されず、種々の変形が可能である。その変形例としては、例えば次のようなものがある。
【０１００】
（ａ） 各実施形態では、ｎチャネル形の縦形ＭＯＳトランジスタについて説明したが、ｎ形領域とｐ形領域とを逆にしたｐチャネル形の縦形ＭＯＳトランジスタについても、上記実施形態とほぼ同様の作用、効果が得られる。
【０１０１】
（ｂ） 図１中のトレンチ14はＵ形に形成されているが、これを例えばＶ形にしても、上記実施形態とほぼ同様の作用、効果が得られる。この場合、ウェットエッチングを行うことによってＶ形のトレンチを形成する。
【０１０２】
（ｃ） 各実施形態では、ゲート16の数が１個になっているが、複数のゲートを設けてもよい。
【０１０３】
（ｄ） 図１、図１１、図１３、図１５、図１７及び図２０では、ゲート16の上部が削除されているが、削除されていなくても、上記実施形態とほぼ同様の作用、効果が得られる。又、ゲート16の上部は、図５と同様に酸化してもよい。
【０１０４】
（ｅ） 図７、図９では、ゲート16の上部が削除されていないが、削除されていても、同様の作用、効果が得られる。又、ゲート16の上部は、図５と同様に酸化してもよい。
【０１０５】
【発明の効果】
以上詳細に説明したように、本発明によれば、ゲートとドレーン層とのゲート酸化膜を介した重なり面積を従来よりも小さくしたので、ゲートとドレーン層との間に形成される容量が従来よりも小さくなる。そのため、この縦形ＭＯＳトランジスタを、例えばソース接地回路として用いた場合、帰還容量が従来よりも小さくなり、電圧増幅度の高周波特性を改善できる。更に、ゲート酸化膜は、トレンチの底面に沿って形成された部分が側壁に沿って形成された部分よりも厚く形成されているので、ゲートと半導体基板との距離が従来よりも大きくなり、ゲートと半導体基板との間に形成される容量が従来よりも小さい。そのため、電圧増幅度の高周波特性を従来よりも改善できる。
【０１０６】
更に、半導体基板と第１エピタキシャル成長層との接合部にボディ領域を形成したので、ドレーン電極としてコンタクトパターンをドレーン層に接続する場合、コンタクトパターンは設計ルールに基づく最小の大きさで形成できる。そのため、従来の縦形ＭＯＳトランジスタよりも格子パターンが小さくなり、素子を容易に小形化できる。従って、従来の縦形ＭＯＳトランジスタよりも格子密度が大きくなり、高電流を流すことができる。或いは、一定電流を得るための素子の面積を小さくできる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の縦形ＭＯＳトランジスタの断面図である。
【図２】従来の縦形ＭＯＳトランジスタの断面図である。
【図３】図２の縦形ＭＯＳトランジスタに金属のコンタクトパターンＭを設けた場合の構造図である。
【図４】図１の縦形ＭＯＳトランジスタの製造方法の工程図である。
【図５】本発明の第２の実施形態の縦形ＭＯＳトランジスタの断面図である。
【図６】図５の縦形ＭＯＳトランジスタの製造方法の工程図である。
【図７】本発明の第３の実施形態の縦形ＭＯＳトランジスタの断面図である。
【図８】図７の縦形ＭＯＳトランジスタの製造方法の工程図である。
【図９】本発明の第４の実施形態を示す縦形ＭＯＳトランジスタの断面図である。
【図１０】図９の縦形ＭＯＳトランジスタの製造方法の工程図である。
【図１１】本発明の第５の実施形態の縦形ＭＯＳトランジスタの断面図である。
【図１２】図１１の縦形ＭＯＳトランジスタの製造方法の工程図である。
【図１３】本発明の第６の実施形態の縦形ＭＯＳトランジスタの断面図である。
【図１４】図１３の縦形ＭＯＳトランジスタの製造方法の工程図である。
【図１５】本発明の第７の実施形態の縦形ＭＯＳトランジスタの断面図である。
【図１６】図１５の縦形ＭＯＳトランジスタの製造方法の工程図である。
【図１７】本発明の第８の実施形態の縦形ＭＯＳトランジスタの断面図である。
【図１８】図１７の縦形ＭＯＳトランジスタの製造方法の工程図である。
【図１９】図１７の縦形ＭＯＳトランジスタに金属のコンタクトパターンＭを設けた場合の構造図である。
【図２０】本発明の第９の実施形態の縦形ＭＯＳトランジスタの断面図である。
【図２１】図２０の縦形ＭＯＳトランジスタの製造方法の工程図である。
【符号の説明】
11 ｎ＋半導体基板
12 ｐ−エピタキシャル成長層
13 ｎ−エピタキシャル成長層
13A ｎ−拡散層
14 トレンチ
15 ゲート酸化膜
16 ゲート
17，17A，17B，17C ｎ＋ドレーン層
18 中間絶縁膜
18a コンタクトホール
21，22，23，24，25，26 ｐ＋ボディ領域
Claims (5)
- 第１の導電型の半導体基板と、
前記半導体基板上に形成された第２の導電型の第１エピタキシャル成長層と、
前記第１エピタキシャル成長層上に形成された第１の導電型の第２エピタキシャル成長層と、
前記第２エピタキシャル成長層及び第１エピタキシャル成長層を貫通し、前記半導体基板の内部に達するように形成されたトレンチと、
前記第２エピタキシャル成長層の表面及び前記トレンチの壁面に沿って形成されたゲート酸化膜と、
前記ゲート酸化膜に囲まれるように前記トレンチ中に充填されたゲートと、
前記第２エピタキシャル成長層の表面に、前記ゲートとの間に前記第２エピタキシャル成長層をはさんで形成された第１の導電型のドレーン層と、
前記ゲートに接続されたゲート電極と、
前記ドレーン層に接続されたドレーン電極と、
前記半導体基板に接続されたソース電極とを、備えた縦形ＭＯＳトランジスタ。 - 前記ドレーン層は、前記ドレーン電極が前記ドレーン層に接続される面と同じ面積を有する請求項１に記載の縦形ＭＯＳトランジスタ。
- 前記トレンチはＵ形に形成され、
前記ゲート酸化膜は、前記トレンチの底面に沿って形成された部分が側壁に沿って形成された部分よりも厚く形成されていることを特徴とする請求項１あるいは２に記載の縦形ＭＯＳトランジスタ。 - 第１の導電型の半導体基板上に第２の導電型の第１エピタキシャル成長層を形成する第１エピタキシャル成長層形成工程と、
前記第１エピタキシャル成長層上に第１の導電型の第２エピタキシャル成長層を形成する第２エピタキシャル成長層形成工程と、
前記第２エピタキシャル成長層上のトレンチ形成予定領域から該第２エピタキシャル成長層及び前記第１エピタキシャル成長層を貫通し、前記半導体基板の内部まで異方性エッチングを行い、トレンチを形成するトレンチ形成工程と、
前記第２エピタキシャル成長層の表面及び前記トレンチの壁面に沿ってゲート酸化膜を形成するゲート酸化膜形成工程と、
前記ゲート酸化膜上に多結晶シリコン層を堆積する多結晶シリコン層堆積工程と、
前記多結晶シリコン層に対してエッチングを行い、前記トレンチ内にゲートを形成するゲート形成工程と、
前記第２エピタキシャル成長層の表面に、前記ゲートとの間に前記第２エピタキシャル成長層をはさんで第１の導電型のドレーン層を形成するドレーン層形成工程と、
前記ゲート酸化膜上に中間絶縁膜を堆積する中間絶縁膜堆積工程と、
前記ドレーン層上の前記中間絶縁膜及びゲート酸化膜の電極形成予定領域にコンタクトホールを形成するコンタクトホール形成工程と、
前記コンタクトホールを介して前記ドレーン層に接触するドレーン電極を形成するドレーン電極形成工程とを有する縦形ＭＯＳトランジスタの製造方法。 - 請求項４記載の第１エピタキシャル成長層形成工程、第２エピタキシャル成長層形成工程、トレンチ形成工程、ゲート酸化膜形成工程、多結晶シリコン層堆積工程、ゲート形成工程及び中間絶縁膜堆積工程と、
前記中間絶縁膜及びゲート酸化膜の電極形成予定領域にコンタクトホールを形成するコンタクトホール形成工程と、
前記コンタクトホールが形成された前記中間絶縁膜をマスクとして前記第２エピタキシャル成長層の表面に第１の導電型のドレーン層を形成するドレーン層形成工程と、
前記コンタクトホールを介して前記ドレーン層に接触するドレーン電極を形成するドレーン電極形成工程とを有する縦形ＭＯＳトランジスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000080756A JP3949869B2 (ja) | 2000-03-22 | 2000-03-22 | 縦形ｍｏｓトランジスタ及びその製造方法 |
| US09/767,502 US6495884B2 (en) | 2000-03-22 | 2001-01-23 | Vertical MOS transistor |
| CNB011116919A CN1286185C (zh) | 2000-03-22 | 2001-03-22 | 垂直金属－氧化物－半导体晶体管 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000080756A JP3949869B2 (ja) | 2000-03-22 | 2000-03-22 | 縦形ｍｏｓトランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001267572A JP2001267572A (ja) | 2001-09-28 |
| JP3949869B2 true JP3949869B2 (ja) | 2007-07-25 |
Family
ID=18597816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000080756A Expired - Lifetime JP3949869B2 (ja) | 2000-03-22 | 2000-03-22 | 縦形ｍｏｓトランジスタ及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6495884B2 (ja) |
| JP (1) | JP3949869B2 (ja) |
| CN (1) | CN1286185C (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6576516B1 (en) * | 2001-12-31 | 2003-06-10 | General Semiconductor, Inc. | High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching and diffusion from regions of oppositely doped polysilicon |
| US6838722B2 (en) | 2002-03-22 | 2005-01-04 | Siliconix Incorporated | Structures of and methods of fabricating trench-gated MIS devices |
| JP4572541B2 (ja) * | 2004-01-26 | 2010-11-04 | 富士電機システムズ株式会社 | 半導体装置の製造方法 |
| CN101208803B (zh) * | 2005-05-24 | 2012-05-30 | 维税-希力康克斯公司 | 沟槽金属氧化物半导体场效应晶体管 |
| US8426275B2 (en) | 2009-01-09 | 2013-04-23 | Niko Semiconductor Co., Ltd. | Fabrication method of trenched power MOSFET |
| TWI435447B (zh) * | 2009-01-09 | 2014-04-21 | Niko Semiconductor Co Ltd | 功率金氧半導體場效電晶體及其製造方法 |
| US9425305B2 (en) | 2009-10-20 | 2016-08-23 | Vishay-Siliconix | Structures of and methods of fabricating split gate MIS devices |
| US9419129B2 (en) | 2009-10-21 | 2016-08-16 | Vishay-Siliconix | Split gate semiconductor device with curved gate oxide profile |
| EP2543072B1 (en) | 2010-03-02 | 2021-10-06 | Vishay-Siliconix | Structures and methods of fabricating dual gate devices |
| WO2012158977A2 (en) | 2011-05-18 | 2012-11-22 | Vishay-Siliconix | Semiconductor device |
| CN103094117B (zh) * | 2011-11-01 | 2015-06-03 | 上海华虹宏力半导体制造有限公司 | 制作底部厚栅氧化层沟槽mos的工艺方法 |
| WO2016028943A1 (en) | 2014-08-19 | 2016-02-25 | Vishay-Siliconix | Electronic circuit |
| US11217541B2 (en) | 2019-05-08 | 2022-01-04 | Vishay-Siliconix, LLC | Transistors with electrically active chip seal ring and methods of manufacture |
| US11218144B2 (en) | 2019-09-12 | 2022-01-04 | Vishay-Siliconix, LLC | Semiconductor device with multiple independent gates |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5164325A (en) * | 1987-10-08 | 1992-11-17 | Siliconix Incorporated | Method of making a vertical current flow field effect transistor |
-
2000
- 2000-03-22 JP JP2000080756A patent/JP3949869B2/ja not_active Expired - Lifetime
-
2001
- 2001-01-23 US US09/767,502 patent/US6495884B2/en not_active Expired - Lifetime
- 2001-03-22 CN CNB011116919A patent/CN1286185C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001267572A (ja) | 2001-09-28 |
| CN1286185C (zh) | 2006-11-22 |
| CN1314714A (zh) | 2001-09-26 |
| US6495884B2 (en) | 2002-12-17 |
| US20010025986A1 (en) | 2001-10-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
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| RD01 | Notification of change of attorney |
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| A977 | Report on retrieval |
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| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| RD01 | Notification of change of attorney |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100427 Year of fee payment: 3 |
|
| RD03 | Notification of appointment of power of attorney |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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| R250 | Receipt of annual fees |
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
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| R250 | Receipt of annual fees |
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