JP5604029B2 - 半導体装置およびその製造方法 - Google Patents
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Description
図5は、従来のトレンチゲート型VDMOSFETを備える半導体装置の模式的な断面図である。
第1トレンチ106は、P−型ボディ領域105を貫通し、その最深部がN−型領域104に達している。第1トレンチ106内には、その内面を覆うように、SiO2(酸化シリコン)からなるゲート絶縁膜108が形成されている。そして、ゲート絶縁膜108の内側には、N型不純物が高濃度にドーピングされたポリシリコン(ドープドポリシリコン)からなるゲート電極109が埋設されている。
P−型ボディ領域105の表層部には、N+型ソース領域112が形成されている。また、P−型ボディ領域105の表層部には、P+型のボディコンタクト領域113がN+型ソース領域112を貫通して形成されている。
図示しないが、N−型エピタキシャル層103上には、層間絶縁膜が積層される。層間絶縁膜上には、たとえばAL(アルミニウム)合金配線からなるゲート配線が形成される。層間絶縁膜には、ゲート配線と相対的に幅広のゲート電極109とが対向する部分に、コンタクト孔が貫通して形成されており、このコンタクト孔を介して、ゲート電極109とゲート配線とがコンタクト(電気接続)される。一方、相対的に幅狭のゲート電極111とゲート配線とはコンタクトされていない。すなわち、ゲート配線とコンタクトされるゲート電極109は、ゲート配線とコンタクトされないゲート電極111よりも幅広に形成されている。
この問題を回避するため、不純物の注入時間を、ゲート電極109,111の底部まで不純物が十分に注入される時間に設定することも考えられるが、その場合、不純物の注入に非常に長い時間を要してしまう。
また、ゲート電極109の表面に大きな凹みが形成されていると、N−型エピタキシャル層103に積層される層間絶縁膜の表面からゲート電極109の表面までの距離が大きくなるので、N−型エピタキシャル層103の表面を基準にコンタクト孔を形成するためのエッチング時間を設定すると、コンタクト孔が層間絶縁膜を貫通せず、ゲート電極109とゲート配線とのコンタクト不良を生じるおそれがある。一方、ゲート電極109の表面を基準にコンタクト孔を形成するための時間を設定すると、そのコンタクト孔とともに、N+型ソース領域112およびボディコンタクト領域113とのコンタクトのためのコンタクト孔が形成される場合に、N−型エピタキシャル層103(N+型ソース領域112およびボディコンタクト領域113)が掘れ下がり、いわゆるジャンクションリークを生じるおそれがある。
また、第1ゲート電極は、第1高導電率部分の内側に、第1高導電率部分よりも導電率の低い第1低導電率部分を有している。このような第1ゲート電極は、たとえば、ゲート絶縁膜上に第1高導電率部分を形成した後、第1低導電率部分の材料を第1トレンチを埋め尽くす厚さに堆積させ、その堆積層をエッチバックすることにより形成することができる。よって、第1低導電率部分の材料としてノンドープポリシリコンのような不純物濃度の低い材料を用いれば、第1低導電率部分の表面に大きな凹みが形成されることを防止することができる。その結果、第1ゲート電極の表面に大きな凹みが形成されるのを防止することができる。
また、第2ゲート電極は、第1ゲート電極の第1高導電率部分と同一の導電率を有する第2高導電率部分を有している。そのため、第2ゲート電極においても、第2トレンチの深さ方向の全域で高い導電性を発揮することができる。これにより、第2ゲート電極の低抵抗化を図ることができる。
また、請求項3に記載のように、前記第1高導電率部分は、その不純物濃度が前記第1トレンチの深さ方向において均一であることが好ましい。この場合、第1ゲート電極は、第1トレンチ深さ方向の全域で均一な高導電性を発揮することができる。その結果、第1ゲート電極の低抵抗化を図ることができ、良好なトランジスタ性能を発揮させることができる。
請求項4に記載の発明は、前記第2高導電率部分は、前記第2トレンチ内を埋め尽くすように形成されており、前記第2ゲート電極は、前記第2高導電率部分からなる、請求項1〜3のいずれか一項に記載の半導体装置である。
請求項5に記載の発明は、前記第2高導電率部分は、その内側に領域が形成されるように形成されており、前記第2ゲート電極は、前記第2高導電率部分の内側に埋め込まれた前記第2高導電率部分よりも低い導電率を有する第2低導電率部分をさらに含む、請求項1〜3のいずれか一項に記載の半導体装置。
である。
ノンドープポリシリコンは、トレンチの中央部の膜表面同士の接触部に不純物の偏折がないため、シリコンエッチバック時のレート差がない。そのため、比較的幅広の第1トレンチの上方においても、ノンドープポリシリコン層の表面に凹みが生じないか、生じたとしても、その凹みは小さい。したがって、エッチバック後のゲート電極の表面には、凹みが生じないか、生じたとしても、その凹みは小さい。
また、第2トレンチ内に埋設されるゲート電極は、第2トレンチ内に不純物濃度が均一なドープドポリシリコン層を埋め尽くすことにより形成されているため、その不純物濃度が第2トレンチの深さ方向において均一になる。
請求項7記載の発明は、半導体層に、第1トレンチおよびこの第1トレンチよりも幅狭の第2トレンチを形成する工程と、前記第1トレンチおよび前記第2トレンチの内面を含む前記半導体層の表面上に、酸化膜を形成する工程と、前記酸化膜上に、不純物がドーピングされていないノンドープポリシリコンからなり、前記第1トレンチおよび前記第2トレンチ内にそれぞれ空間が残るような厚さの第1ノンドープポリシリコン層を形成する工程と、前記第1ノンドープポリシリコン層に不純物を注入し、前記第1ノンドープポリシリコン層をドープドポリシリコン層に変化させる工程と、前記ドープドポリシリコン層上に、不純物がドーピングされていないノンドープポリシリコンからなり、前記第1トレンチおよび前記第2トレンチ内の各空間を埋め尽くすような厚さの第2ノンドープポリシリコン層を形成する工程と、エッチバックにより、前記第1トレンチおよび前記第2トレンチ外における前記酸化膜上から前記ドープドポリシリコン層および前記第2ノンドープポリシリコン層を除去し、前記第1トレンチおよび前記第2トレンチ内に、前記ドープドポリシリコン層および前記第2ノンドープポリシリコン層を残留させる工程とを含む、半導体装置の製造方法である。
図1は、本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
半導体装置1の基体をなすN+型基板2上には、N+型基板2よりもN型不純物が低濃度(たとえば、1016/cm3)にドーピングされたシリコンからなる、半導体層としてのN−型のエピタキシャル層3が積層されている。エピタキシャル層3の基層部は、エピタキシャル成長後のままの状態を維持し、N−型領域4をなしている。また、エピタキシャル層3には、N−型領域4上に、P−型のボディ領域5がN−型領域4に接して形成されている。
第1トレンチ6は、ボディ領域5を貫通し、その最深部がN−型領域4に達している。第1トレンチ6内には、その内面全域を覆うように、SiO2からなるゲート絶縁膜8が形成されている。そして、第1トレンチ6内には、ゲート絶縁膜8の内側に第1ゲート電極9が埋設されている。第1ゲート電極9は、N型不純物が高濃度(たとえば、1020/cm3)にドーピングされたドープドポリシリコンからなる高濃度部分(高導電率部分)9Aと、高濃度部分9AのN型不純物濃度よりも低いN型不純物濃度(たとえば、1017/cm3)のドープドポリシリコンからなる低濃度部分(低濃度部分)9Bとを備えている。高濃度部分9Aは、ゲート絶縁膜8上に形成された薄膜状のものであり、その厚みT1がたとえば0.2μmに設定されている。低濃度部分9Bは、高濃度部分9Aの内側の領域に形成されている。高濃度部分9Aおよび低濃度部分9BにドーピングされているN型不純物としては、たとえば、P(リン)やAs(ヒ素)を例示することができる。
ドレイン電極17に適当な大きさの正電圧を印加しつつ、各ゲート電極9,11の電位を制御することにより、ボディ領域5におけるゲート絶縁膜7との界面近傍にチャネルを形成して、ソース領域12とドレイン電極17との間に電流を流すことができる。
図2A〜図2Iは、半導体装置1の製造方法を工程順に示す模式的な断面図である。
その後、図2Bに示すように、熱酸化処理によって、エピタキシャル層3の表面および第1トレンチ6および第2トレンチ7の内面に、SiO2からなる酸化膜20が形成される。
次いで、熱酸化処理により、エピタキシャル層3、ドープドポリシリコン部分30およびノンドープポリシリコン部分26の表面に、犠牲酸化膜が形成される。その後、エッチングにより、エピタキシャル層3、ドープドポリシリコン部分25,30およびノンドープポリシリコン部分26の表面に形成された犠牲酸化膜が除去されることにより、エピタキシャル層3の表面が洗浄される。
その後、アニール処理が行われる。このアニール処理により、エピタキシャル層3の表層部に注入されたN型不純物およびP型不純物のイオンが活性化され、図2Iに示すように、エピタキシャル層3の表層部に、ソース領域12およびボディコンタクト領域13が形成される。また、ノンドープポリシリコン部分26に注入されたN型不純物のイオンが活性化され、図2Iに示すように、ノンドープポリシリコン部分26がドープドポリシリコンに変化し、低濃度部分9Bとなる。これにより、第1トレンチ6内に、高濃度部分9Aおよび低濃度部分9Bからなる第1ゲート電極9が得られる。また、第2トレンチ7内に、高濃度部分からなる第2ゲート電極11が得られる。
この実施形態によれば、第1ゲート電極9は、コンタクトを介してゲート配線15に裏打ちされているので低抵抗であり、高い導電性を発揮する。そのため、第1ゲート電極9は、第1トレンチ6の深さ方向の全域で高い導電性を発揮することができる。
その結果、第1ゲート電極9および第2ゲート電極11の低抵抗化を図ることができる。
ノンドープポリシリコンは、トレンチ6,7の中央部の膜表面同士の接触部に不純物の偏折がないため、シリコンエッチバック時のレート差がない。そのため、比較的幅広の第1トレンチ6の上方においても、ノンドープポリシリコン層23の表面に凹みが生じない。したがって、エッチバック後の第1ゲート電極9の表面には、凹みが生じない。
図3では、図1に示す実施形態における各部に相当する部分には、それら各部と同一の参照符号が付されている。また、以下では、その同一の参照符号を付した各部についての詳細な説明を省略する。
この実施形態にかかる半導体装置51には、図1に示す第1ゲート電極9に代えて、第1ゲート電極59が採用されている。また、図1に示す第2ゲート電極11に代えて、第2ゲート電極61が採用されている。
まず、N+型基板2上に形成されたエピタキシャル層3に、フォトリソグラフィ技術およびエッチング技術により、第1トレンチ6および第2トレンチ7が形成される。その後、図4Aに示すように、熱酸化処理によって、エピタキシャル層3の表面および第1トレンチ6および第2トレンチ7の内面に、SiO2からなる酸化膜20が形成される。
次いで、熱酸化処理により、エピタキシャル層3、ドープドポリシリコン部分37,39およびノンドープポリシリコン部分38,40の表面に、犠牲酸化膜が形成される。その後、エッチングにより、エピタキシャル層3、ドープドポリシリコン部分37,39およびノンドープポリシリコン部分38,40の表面に形成された犠牲酸化膜が除去されることにより、エピタキシャル層3の表面が洗浄される。
その後、アニール処理が行われる。このアニール処理により、エピタキシャル層3の表層部に注入されたN型不純物およびP型不純物のイオンが活性化され、図4Iに示すように、エピタキシャル層3の表層部に、ソース領域12およびボディコンタクト領域13が形成される。また、第1トレンチ6のノンドープポリシリコン部分38および第2トレンチ7のノンドープポリシリコン部分40に注入されたN型不純物のイオンが活性化され、図4Iに示すように、ノンドープポリシリコン部分38が低濃度部分59Bとなり、ノンドープポリシリコン部分40が低濃度部分61Bとなる。これにより、第1トレンチ6内に、高濃度部分59Aおよび低濃度部分59Bからなる第1ゲート電極59が得られる。また、第2トレンチ7内に、高濃度部分61Aおよび低濃度部分61Bからなる第2ゲート電極61が得られる。
この図3に示す実施形態によれば、第1ゲート電極59は、ゲート絶縁膜8を覆う高濃度部分59Aを有している。そのため、第1ゲート電極59は、第1トレンチ6の深さ方向の全域で高い導電性を発揮することができる。また、第2ゲート電極61も、第2トレンチ7の深さ方向の全域で高い導電性を発揮することができる。
以上、本発明の2つの実施形態を説明したが、この発明は、さらに他の形態で実施することもできる。
たとえば、前述の各実施形態では、ゲート電極9,59,61の内側部分を、N型不純物が低濃度にドーピングされたポリシリコンからなる低濃度部分9B,59B,61Bとしたが、不純物を含まないノンドープポリシリコンにより形成されていてもよい。かかる構成は、エピタキシャル層3の表面にN型不純物を注入する際に、ノンドープポリシリコン部分26,38,40の表面をマスク28で被覆しておくことにより実現される。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
この明細書および図面の記載から、特許請求の範囲に記載した発明以外にも、以下のような特徴が抽出され得る。
項1.半導体層と、前記半導体層を、その表面から掘り下げて形成されたトレンチと、前記トレンチの内面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチに埋設された、シリコンからなるゲート電極とを備え、前記ゲート電極は、前記ゲート絶縁膜上を覆うように形成されて、相対的に高い導電率を有する高導電率部分と、その高導電率部分の内側の領域に形成されて、相対的に低い導電率を有する低導電率部分とを有している、半導体装置。
この構成によれば、ゲート電極は、ゲート絶縁膜を覆う高導電率部分を有している。そのため、ゲート電極は、トレンチの深さ方向の全域で高い導電性を発揮することができる。これにより、ゲート電極の低抵抗化を図ることができる。
また、ゲート電極は、高導電率部分の内側に、高導電率部分よりも導電率の低い低導電率部分を有している。このようなゲート電極は、たとえば、ゲート絶縁膜上に高導電率部分を形成した後、低導電率部分の材料をトレンチを埋め尽くす厚さに堆積させ、その堆積層をエッチバックすることにより形成することができる。よって、低導電率部分の材料としてノンドープポリシリコンのような不純物濃度の低い材料を用いれば、低導電率部分の表面に大きな凹みが形成されることを防止することができる。その結果、ゲート電極の表面に大きな凹みが形成されるのを防止することができる。
項2.前記高導電率部分は、不純物がドーピングされたドープドポリシリコンからなり、前記低導電率部分は、前記ドープドポリシリコンよりも低い不純物濃度を有するポリシリコンからなる、項1記載の半導体装置。
この構成によれば、前述したように、ゲート電極の表面に大きな凹みが形成されるのを防止することができる。
項3.前記高導電率部分は、その不純物濃度が前記トレンチの深さ方向において均一である、項2記載の半導体装置。
この構成によれば、ゲート電極は、トレンチの深さ方向の全域で均一な高導電性を発揮することができる。その結果、ゲート電極の低抵抗化を図ることができ、良好なトランジスタ性能を発揮させることができる。
項4.半導体層に、第1トレンチおよびこの第1トレンチよりも幅狭の第2トレンチを形成する工程と、前記第1トレンチおよび前記第2トレンチの内面を含む前記半導体層の表面上に、酸化膜を形成する工程と、前記酸化膜上に、不純物がドーピングされたドープドポリシリコンからなり、前記第1トレンチ内に空間が残り、かつ、前記第2トレンチを埋め尽くすような厚さのドープドポリシリコン層を形成する工程と、前記ドープドポリシリコン層上に、不純物がドーピングされていないノンドープポリシリコンからなり、前記第1トレンチ内の前記空間を埋め尽くすような厚さのノンドープポリシリコン層を形成する工程と、エッチバックにより、前記第1トレンチおよび前記第2トレンチ外における前記酸化膜上から前記ドープドポリシリコン層および前記ノンドープポリシリコン層を除去し、前記第1トレンチ内に、前記ドープドポリシリコン層および前記ノンドープポリシリコン層を残留させるとともに、前記第2トレンチ内に、前記ドープドポリシリコン層を残留させる工程とを含む、半導体装置の製造方法。
この製造方法によれば、第1トレンチ内に空間が残る厚さのドープドポリシリコン層が形成され、そのドープドポリシリコン層上に、第1トレンチ内の空間を埋め尽くす厚さのノンドープポリシリコン層が形成された後に、そのドープドポリシリコン層およびノンドープポリシリコン層がエッチバックされる。
ノンドープポリシリコンは、トレンチの中央部の膜表面同士の接触部に不純物の偏折がないため、シリコンエッチバック時のレート差がない。そのため、比較的幅広の第1トレンチの上方においても、ノンドープポリシリコン層の表面に凹みが生じないか、生じたとしても、その凹みは小さい。したがって、エッチバック後のゲート電極の表面には、凹みが生じないか、生じたとしても、その凹みは小さい。
その結果、第1トレンチ内に埋設されるゲート電極の表面に、大きな凹みが形成されるのを防止することができる。これにより、そのゲート電極に結晶欠陥が生じるのを防止することができる。また、そのゲート電極の表面をほぼ平坦に形成することができるので、そのゲート電極とゲート配線とのコンタクト不良の発生を防止することができるとともに、半導体層が掘り下がることによるジャンクションリークの発生を防止することができる。
こうして形成される第1トレンチ内のゲート電極は、請求項1記載の半導体装置のように、ゲート絶縁膜を覆う高導電率部分を有している。そのため、第2トレンチよりもトレンチ自身の導電性は低くなるが、コンタクトをとってゲート配線と接続しているので影響がなく、全域で高い導電性を発揮することができる。
また、第2トレンチ内に埋設されるゲート電極は、第2トレンチ内に不純物濃度が均一なドープドポリシリコン層を埋め尽くすことにより形成されているため、その不純物濃度が第2トレンチの深さ方向において均一になる。
その結果、第1トレンチおよび第2トレンチ内に埋設されるゲート電極の低抵抗化を図ることができる。
項5.半導体層に、第1トレンチおよびこの第1トレンチよりも幅狭の第2トレンチを形成する工程と、前記第1トレンチおよび前記第2トレンチの内面を含む前記半導体層の表面上に、酸化膜を形成する工程と、前記酸化膜上に、不純物がドーピングされていないノンドープポリシリコンからなり、前記第1トレンチおよび前記第2トレンチ内にそれぞれ空間が残るような厚さの第1ノンドープポリシリコン層を形成する工程と、前記第1ノンドープポリシリコン層に不純物を注入し、前記第1ノンドープポリシリコン層をドープドポリシリコン層に変化させる工程と、前記ドープドポリシリコン層上に、不純物がドーピングされていないノンドープポリシリコンからなり、前記第1トレンチおよび前記第2トレンチ内の各空間を埋め尽くすような厚さの第2ノンドープポリシリコン層を形成する工程と、エッチバックにより、前記第1トレンチおよび前記第2トレンチ外における前記酸化膜上から前記ドープドポリシリコン層および前記第2ノンドープポリシリコン層を除去し、前記第1トレンチおよび前記第2トレンチ内に、前記ドープドポリシリコン層および前記第2ノンドープポリシリコン層を残留させる工程とを含む、半導体装置の製造方法。
この製造方法によれば、第1トレンチおよび第2トレンチ内に空間が残る厚さの第1ノンドープポリシリコン層が形成され、その第1ノンドープポリシリコン層に不純物が注入されることにより、第1トレンチおよび第2トレンチ内にドープドポリシリコン層が形成される。そして、そのドープドポリシリコン層上に、第1トレンチおよび第2トレンチ内の空間を埋め尽くす厚さの第2ノンドープポリシリコン層が形成された後に、そのドープドポリシリコン層および第2ノンドープポリシリコン層がエッチバックされる。
ノンドープポリシリコンは、トレンチ中央部の膜表面同士の接触部に不純物の偏折がないため、シリコンエッチバック時のレート差がない。そのため、比較的幅広の第1トレンチの上方においても、第2ノンドープポリシリコン層の表面に凹みが生じないか、生じたとしても、その凹みは小さい。したがって、エッチバック後のゲート電極の表面には、凹みが生じないか、生じたとしても、その凹みは小さい。
その結果、第1トレンチ内に埋設されるゲート電極の表面に、大きな凹みが形成されるのを防止することができる。これにより、そのゲート電極に結晶欠陥が生じるのを防止することができる。また、そのゲート電極の表面をほぼ平坦に形成することができるので、そのゲート電極とゲート配線とのコンタクト不良の発生を防止することができるとともに、半導体層が掘り下がることによるジャンクションリークの発生を防止することができる。
こうして形成される第1トレンチおよび第2トレンチ内のゲート電極は、請求項1記載の半導体装置のように、ゲート絶縁膜を覆う高導電率部分を有している。そのため、第1トレンチ内のゲート電極は、トレンチの深さ方向の全域で高い導電性を発揮することができる。また、第2トレンチ内のゲート電極も、トレンチの深さ方向の全域で高い導電性を発揮することができる。
その結果、第1トレンチおよび第2トレンチ内に埋設されるゲート電極の低抵抗化を図ることができる。
3 エピタキシャル層(半導体層)
4 N−型領域
5 ボディ領域
6 第1トレンチ
7 第2トレンチ
8 ゲート絶縁膜
9,59 第1ゲート電極
9A,59A,61A 高濃度部分(高導電率部分)
9B,59B,61B 低濃度部分(低導電率部分)
10 ゲート絶縁膜
11,61 第2ゲート電極
12 ソース領域
13 ボディコンタクト領域
20 酸化膜
21 ドープドポリシリコン層
22 空間
23 ノンドープポリシリコン層
31 第1ノンドープポリシリコン層
32 空間
33 空間
34 第2ノンドープポリシリコン層
35 ドープドポリシリコン層
Claims (7)
- 半導体層と、
前記半導体層を、その表面から掘り下げて形成された第1トレンチおよび前記第1トレンチよりも幅狭の第2トレンチと、
前記第1トレンチおよび前記第2トレンチのそれぞれの内面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記第1トレンチに埋設された、シリコンからなる第1ゲート電極と、
前記ゲート絶縁膜を介して前記第2トレンチに埋設された、シリコンからなる第2ゲート電極と、
前記第1ゲート電極に電気的に接続され、かつ前記第2ゲート電極には接続されていないゲート配線とを備え、
前記第1ゲート電極は、前記ゲート絶縁膜上を覆うように形成されて、相対的に高い導電率を有する第1高導電率部分と、その第1高導電率部分の内側の領域に形成されて、相対的に低い導電率を有する第1低導電率部分とを有し、
前記第2ゲート電極は、前記第1トレンチに占める前記第1高導電率部分の割合よりも大きい割合で、前記ゲート絶縁膜上を覆うように前記第1高導電率部分と同一材料で形成された第2高導電率部分を含む、半導体装置。 - 前記第1高導電率部分は、不純物がドーピングされたドープドポリシリコンからなり、
前記第1低導電率部分は、前記ドープドポリシリコンよりも低い不純物濃度を有するポリシリコンからなる、請求項1記載の半導体装置。 - 前記第1高導電率部分は、その不純物濃度が前記第1トレンチの深さ方向において均一である、請求項2記載の半導体装置。
- 前記第2高導電率部分は、前記第2トレンチ内を埋め尽くすように形成されており、
前記第2ゲート電極は、前記第2高導電率部分からなる、請求項1〜3のいずれか一項に記載の半導体装置。 - 前記第2高導電率部分は、その内側に領域が形成されるように形成されており、
前記第2ゲート電極は、前記第2高導電率部分の内側に埋め込まれた前記第2高導電率部分よりも低い導電率を有する第2低導電率部分をさらに含む、請求項1〜3のいずれか一項に記載の半導体装置。 - 半導体層に、第1トレンチおよびこの第1トレンチよりも幅狭の第2トレンチを形成する工程と、
前記第1トレンチおよび前記第2トレンチの内面を含む前記半導体層の表面上に、酸化膜を形成する工程と、
前記酸化膜上に、不純物がドーピングされたドープドポリシリコンからなり、前記第1トレンチ内に空間が残り、かつ、前記第2トレンチを埋め尽くすような厚さのドープドポリシリコン層を形成する工程と、
前記ドープドポリシリコン層上に、不純物がドーピングされていないノンドープポリシリコンからなり、前記第1トレンチ内の前記空間を埋め尽くすような厚さのノンドープポリシリコン層を形成する工程と、
エッチバックにより、前記第1トレンチおよび前記第2トレンチ外における前記酸化膜上から前記ドープドポリシリコン層および前記ノンドープポリシリコン層を除去し、前記第1トレンチ内に、前記ドープドポリシリコン層および前記ノンドープポリシリコン層を残留させるとともに、前記第2トレンチ内に、前記ドープドポリシリコン層を残留させる工程とを含む、半導体装置の製造方法。 - 半導体層に、第1トレンチおよびこの第1トレンチよりも幅狭の第2トレンチを形成する工程と、
前記第1トレンチおよび前記第2トレンチの内面を含む前記半導体層の表面上に、酸化膜を形成する工程と、
前記酸化膜上に、不純物がドーピングされていないノンドープポリシリコンからなり、前記第1トレンチおよび前記第2トレンチ内にそれぞれ空間が残るような厚さの第1ノンドープポリシリコン層を形成する工程と、
前記第1ノンドープポリシリコン層に不純物を注入し、前記第1ノンドープポリシリコン層をドープドポリシリコン層に変化させる工程と、
前記ドープドポリシリコン層上に、不純物がドーピングされていないノンドープポリシリコンからなり、前記第1トレンチおよび前記第2トレンチ内の各空間を埋め尽くすような厚さの第2ノンドープポリシリコン層を形成する工程と、
エッチバックにより、前記第1トレンチおよび前記第2トレンチ外における前記酸化膜上から前記ドープドポリシリコン層および前記第2ノンドープポリシリコン層を除去し、前記第1トレンチおよび前記第2トレンチ内に、前記ドープドポリシリコン層および前記第2ノンドープポリシリコン層を残留させる工程とを含む、半導体装置の製造方法。
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