JPH09191103A - 電流検出手段を有する半導体装置 - Google Patents
電流検出手段を有する半導体装置Info
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- JPH09191103A JPH09191103A JP8001146A JP114696A JPH09191103A JP H09191103 A JPH09191103 A JP H09191103A JP 8001146 A JP8001146 A JP 8001146A JP 114696 A JP114696 A JP 114696A JP H09191103 A JPH09191103 A JP H09191103A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7815—Vertical DMOS transistors, i.e. VDMOS transistors with voltage or current sensing structure, e.g. emulator section, overcurrent sensing cell
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Abstract
(57)【要約】
【目的】 電流検出を高精度で行いうるようにする。検
出電流値を任意の値に設定しうるようにする。 【構成】 高位側電源ＶDDと接地電位との間に、負荷抵
抗Ｒ１と主ＭＯＳＦＥＴＱ１と接続し、Ｑ１に並列に、
センス用ＭＯＳＦＥＴＱ２とこのＱ２に流れる分流電流
Ｉ２を電圧信号に変換するコンバータ用ＭＯＳＦＥＴＱ
３との直列回路を接続する。Ｑ１のゲートとＱ２のゲー
トとをゲート駆動回路１の出力端子に共通に接続する。
Ｑ３の検出電圧は演算増幅器２の一方の入力端子に入力
され、他方の入力端子に入力される参照電圧Ｖref と比
較される。演算増幅器２の出力はゲート駆動回路１に帰
還され、これにより過電流が防止される。
出電流値を任意の値に設定しうるようにする。 【構成】 高位側電源ＶDDと接地電位との間に、負荷抵
抗Ｒ１と主ＭＯＳＦＥＴＱ１と接続し、Ｑ１に並列に、
センス用ＭＯＳＦＥＴＱ２とこのＱ２に流れる分流電流
Ｉ２を電圧信号に変換するコンバータ用ＭＯＳＦＥＴＱ
３との直列回路を接続する。Ｑ１のゲートとＱ２のゲー
トとをゲート駆動回路１の出力端子に共通に接続する。
Ｑ３の検出電圧は演算増幅器２の一方の入力端子に入力
され、他方の入力端子に入力される参照電圧Ｖref と比
較される。演算増幅器２の出力はゲート駆動回路１に帰
還され、これにより過電流が防止される。
Description
【０００１】
【発明の属する技術分野】本発明は、電流検出手段を有
する半導体装置に関し、特にパワーＭＯＳＦＥＴの電流
を検出するＭＯＳＦＥＴを備えた半導体装置に関するも
のである。
する半導体装置に関し、特にパワーＭＯＳＦＥＴの電流
を検出するＭＯＳＦＥＴを備えた半導体装置に関するも
のである。
【０００２】
【従来の技術】パワーＭＯＳＦＥＴでは、過電流による
トランジスタの破壊を防止するために電流を監視しコン
トロールすることが行われている。ここで、パワーＭＯ
ＳＦＥＴは、セルと呼ばれる縦型構成の基本ＭＯＳＦＥ
Ｔが多数並列に接続されて構成されているが、電流の監
視は、基本ＭＯＳＦＥＴの一部を電流監視用セル（セン
ス用ＦＥＴセル）としこれに分流される負荷電流の一部
を検出することによって行っている。
トランジスタの破壊を防止するために電流を監視しコン
トロールすることが行われている。ここで、パワーＭＯ
ＳＦＥＴは、セルと呼ばれる縦型構成の基本ＭＯＳＦＥ
Ｔが多数並列に接続されて構成されているが、電流の監
視は、基本ＭＯＳＦＥＴの一部を電流監視用セル（セン
ス用ＦＥＴセル）としこれに分流される負荷電流の一部
を検出することによって行っている。
【０００３】図５は、従来のパワーＭＯＳＦＥＴの構造
を示す断面図であって、同図には、負荷電流の大部分を
担う主ＭＯＳＦＥＴを構成する主ＦＥＴセルＱ１１′
と、電流を監視するセンス用ＭＯＳＦＥＴを構成するセ
ンス用ＦＥＴセルＱ１２′とが示されている。ここで、
主ＭＯＳＦＥＴは、同様の構造を有する主ＦＥＴセルを
多数（１００〜数１０００）の並列接続体によって構成
され、センス用ＭＯＳＦＥＴは１乃至数個のセンス用Ｆ
ＥＴセルによって構成されている。
を示す断面図であって、同図には、負荷電流の大部分を
担う主ＭＯＳＦＥＴを構成する主ＦＥＴセルＱ１１′
と、電流を監視するセンス用ＭＯＳＦＥＴを構成するセ
ンス用ＦＥＴセルＱ１２′とが示されている。ここで、
主ＭＯＳＦＥＴは、同様の構造を有する主ＦＥＴセルを
多数（１００〜数１０００）の並列接続体によって構成
され、センス用ＭＯＳＦＥＴは１乃至数個のセンス用Ｆ
ＥＴセルによって構成されている。
【０００４】図５に示されるように、基板を構成するｎ
+ 型ドレイン領域１１上には、ｎ-型ドレイン領域１２
が形成されており、ｎ- 型ドレイン領域１２の表面領域
内には、チャネル領域を形成する、ｐ導電型のベース領
域１３、１３′が形成されている。ベース領域１３、１
３′の表面領域内には、それぞれ環状のｎ導電型のソー
ス領域１４、１４′が形成されている。基板上には、絶
縁膜１６に囲まれたゲート電極１５が、隣接するベース
領域内に形成されたソース領域間を差し渡すように形成
されている。基板上にはまたベース領域１３、１３′お
よびソース領域１４、１４′に接触するソース電極１
７、１８が形成され、基板裏面には全セルに共通のドレ
イン電極１９が形成されている。
+ 型ドレイン領域１１上には、ｎ-型ドレイン領域１２
が形成されており、ｎ- 型ドレイン領域１２の表面領域
内には、チャネル領域を形成する、ｐ導電型のベース領
域１３、１３′が形成されている。ベース領域１３、１
３′の表面領域内には、それぞれ環状のｎ導電型のソー
ス領域１４、１４′が形成されている。基板上には、絶
縁膜１６に囲まれたゲート電極１５が、隣接するベース
領域内に形成されたソース領域間を差し渡すように形成
されている。基板上にはまたベース領域１３、１３′お
よびソース領域１４、１４′に接触するソース電極１
７、１８が形成され、基板裏面には全セルに共通のドレ
イン電極１９が形成されている。
【０００５】図６は、従来の電流検出回路を有する半導
体装置の等価回路図であって、同図に示されるように、
主ＭＯＳＦＥＴＱ１１に並列にセンス用ＭＯＳＦＥＴ１
２と電流検出用抵抗Ｒ４との直列回路が接続されてお
り、負荷抵抗Ｒ１に流れる負荷電流ＩL の一部がセンス
用ＭＯＳＦＥＴＱ１２に分流されるようにようになって
いる。主ＭＯＳＦＥＴＱ１１のゲートおよびセンス用Ｍ
ＯＳＦＥＴＱ１２のゲートは、ゲート駆動回路１の出力
端子に共通に接続されている。
体装置の等価回路図であって、同図に示されるように、
主ＭＯＳＦＥＴＱ１１に並列にセンス用ＭＯＳＦＥＴ１
２と電流検出用抵抗Ｒ４との直列回路が接続されてお
り、負荷抵抗Ｒ１に流れる負荷電流ＩL の一部がセンス
用ＭＯＳＦＥＴＱ１２に分流されるようにようになって
いる。主ＭＯＳＦＥＴＱ１１のゲートおよびセンス用Ｍ
ＯＳＦＥＴＱ１２のゲートは、ゲート駆動回路１の出力
端子に共通に接続されている。
【０００６】センス用ＭＯＳＦＥＴＱ１２に流れる電流
は電流検出用抵抗Ｒ４によって電圧に変換され、その電
圧は演算増幅器２の一方の入力端子に入力され、その他
方の入力端子に入力される基準電圧Ｖref と比較され
る。演算増幅器２の出力はゲート駆動回路１に帰還さ
れ、これにより、主ＭＯＳＦＥＴＱ１や負荷抵抗Ｒ１に
過大電流が流れるのを防止できるように構成されてい
る。
は電流検出用抵抗Ｒ４によって電圧に変換され、その電
圧は演算増幅器２の一方の入力端子に入力され、その他
方の入力端子に入力される基準電圧Ｖref と比較され
る。演算増幅器２の出力はゲート駆動回路１に帰還さ
れ、これにより、主ＭＯＳＦＥＴＱ１や負荷抵抗Ｒ１に
過大電流が流れるのを防止できるように構成されてい
る。
【０００７】このように構成されたパワー半導体装置
（以下、第１の従来例という）では、検出電圧値が電流
に比例しているため、大きな検出電圧値を得ることがで
きず、演算増幅器のオフセットとの関係で２桁目以降の
検出値が無効となるいわゆる“桁落ち”の現象起こるた
め、高精度の電流検出ができなかった。この点に対処し
たものとして、特開平２−２０８９７７号公報により、
抵抗に代え、接合型ＦＥＴ（ＪＦＥＴ）等からなる電流
源を用いることが提案されている。
（以下、第１の従来例という）では、検出電圧値が電流
に比例しているため、大きな検出電圧値を得ることがで
きず、演算増幅器のオフセットとの関係で２桁目以降の
検出値が無効となるいわゆる“桁落ち”の現象起こるた
め、高精度の電流検出ができなかった。この点に対処し
たものとして、特開平２−２０８９７７号公報により、
抵抗に代え、接合型ＦＥＴ（ＪＦＥＴ）等からなる電流
源を用いることが提案されている。
【０００８】図７は、同公報に記載されたパワー半導体
装置（以下、第２の従来例という）の等価回路図であ
る。同図において、図６に示された第１の従来例と共通
の部分には同一の符号が付せられているので重複する説
明は省略するが、この第２の従来例では、図６の回路で
の電流検出用抵抗Ｒ４に代えて、定電流源ＣＳが用いら
れている。そして、この定電流源ＣＳは、ドレインがセ
ンス用ＭＯＳＦＥＴＱ１２のソースに接続され、ソース
およびゲートが低位側電源に接続された接合型ＦＥＴに
より構成されている。このように構成された半導体装置
では、定電流源であるＪＦＥＴのピンチオフ開始電流を
過電流検出値に設定しておくことにより、図８に示され
るように、過電流検出時に大きな電流検出信号Ｖｃを得
ることができる。
装置（以下、第２の従来例という）の等価回路図であ
る。同図において、図６に示された第１の従来例と共通
の部分には同一の符号が付せられているので重複する説
明は省略するが、この第２の従来例では、図６の回路で
の電流検出用抵抗Ｒ４に代えて、定電流源ＣＳが用いら
れている。そして、この定電流源ＣＳは、ドレインがセ
ンス用ＭＯＳＦＥＴＱ１２のソースに接続され、ソース
およびゲートが低位側電源に接続された接合型ＦＥＴに
より構成されている。このように構成された半導体装置
では、定電流源であるＪＦＥＴのピンチオフ開始電流を
過電流検出値に設定しておくことにより、図８に示され
るように、過電流検出時に大きな電流検出信号Ｖｃを得
ることができる。
【０００９】
【発明が解決しようとする課題】上述した第１の従来例
では、電流／電圧変換手段として抵抗を用いていたため
大きな電流検出値を得ることができず、高精度の電流検
出ができなかった。これに対し、第２の従来例では、電
流／電圧変換手段にＪＦＥＴを用いているため、高感度
の電流検出が可能である。反面、第２の従来例には以下
のような問題点があった。
では、電流／電圧変換手段として抵抗を用いていたため
大きな電流検出値を得ることができず、高精度の電流検
出ができなかった。これに対し、第２の従来例では、電
流／電圧変換手段にＪＦＥＴを用いているため、高感度
の電流検出が可能である。反面、第２の従来例には以下
のような問題点があった。
【００１０】まず、ＭＯＳ型の半導体装置にＪＦＥＴを
作り込まなくてはならないため、製造工程が複雑にな
る。また、一般にＪＦＥＴはＭＯＳＦＥＴに比較して特
性のバラツキが大きくなりやすいところ、集積化された
半導体装置においてはバルクを使ってＪＦＥＴを形成す
ることは困難でポリシリコンを用いて素子を形成しなけ
ればならないため、ＪＦＥＴを使った場合の電流／電圧
変換素子の特性のバラツキは相当に大きくなる。前述し
たように、第２の従来例では、過電流検出のための電流
設定値がＪＦＥＴのピンチオフ開始電流に設定されるた
め、高精度に電流検出を行うにはＪＦＥＴのピンチオフ
開始電流の絶対的な精度が必要となるが、上述したよう
に、ＪＦＥＴを用いた場合には特性のバラツキを小さく
抑えることが困難であるため、結果的に高精度の電流検
出が不可能になる。また、第２の従来例では、電流−電
圧特性において電圧の立ち上がりが急峻であるため（図
８参照）、演算増幅器に入力される参照電圧Ｖref によ
って、検出電流値を設定し直すことができず、汎用性が
低く使い勝手の悪い回路となっていた。
作り込まなくてはならないため、製造工程が複雑にな
る。また、一般にＪＦＥＴはＭＯＳＦＥＴに比較して特
性のバラツキが大きくなりやすいところ、集積化された
半導体装置においてはバルクを使ってＪＦＥＴを形成す
ることは困難でポリシリコンを用いて素子を形成しなけ
ればならないため、ＪＦＥＴを使った場合の電流／電圧
変換素子の特性のバラツキは相当に大きくなる。前述し
たように、第２の従来例では、過電流検出のための電流
設定値がＪＦＥＴのピンチオフ開始電流に設定されるた
め、高精度に電流検出を行うにはＪＦＥＴのピンチオフ
開始電流の絶対的な精度が必要となるが、上述したよう
に、ＪＦＥＴを用いた場合には特性のバラツキを小さく
抑えることが困難であるため、結果的に高精度の電流検
出が不可能になる。また、第２の従来例では、電流−電
圧特性において電圧の立ち上がりが急峻であるため（図
８参照）、演算増幅器に入力される参照電圧Ｖref によ
って、検出電流値を設定し直すことができず、汎用性が
低く使い勝手の悪い回路となっていた。
【００１１】従って、本発明の解決すべき課題は、第１
に、ＭＯＳＦＥＴの負荷電流を高感度かつ高精度に検出
しうるようにすることであり、製造が容易でしかも過電
流値の設定値の変更を容易に行うことのできるＭＯＳ型
半導体装置を提供することである。
に、ＭＯＳＦＥＴの負荷電流を高感度かつ高精度に検出
しうるようにすることであり、製造が容易でしかも過電
流値の設定値の変更を容易に行うことのできるＭＯＳ型
半導体装置を提供することである。
【００１２】
【課題を解決するための手段】上述した課題は、電流値
を検出するための電流／電圧コンバータ手段に、ＭＯＳ
ＦＥＴを使用することによって解決することができる。
を検出するための電流／電圧コンバータ手段に、ＭＯＳ
ＦＥＴを使用することによって解決することができる。
【００１３】
【発明の実施の形態】本発明による電流検出手段を有す
る半導体装置は、高位側電源と低位側電源との間に主Ｍ
ＯＳＦＥＴが接続され、該主ＭＯＳＦＥＴと並列に、ゲ
ートが前記主ＭＯＳＦＥＴのゲートに接続されたセンス
用ＭＯＳＦＥＴと電流／電圧コンバータ手段との直列回
路が接続されているものであって、前記電流／電圧コン
バータ手段がＭＯＳＦＥＴによって構成されていること
を特徴とする。そして、好ましくは、電流／電圧コンバ
ータ手段を構成するＭＯＳＦＥＴは、ゲートがドレイン
に接続される。さらに、好ましくは、前記電流／電圧コ
ンバータ手段の出力電圧が比較される基準電圧が、ゲー
トがドレインに接続された基準電圧発生用ＭＯＳＦＥＴ
のゲートから与えられる。
る半導体装置は、高位側電源と低位側電源との間に主Ｍ
ＯＳＦＥＴが接続され、該主ＭＯＳＦＥＴと並列に、ゲ
ートが前記主ＭＯＳＦＥＴのゲートに接続されたセンス
用ＭＯＳＦＥＴと電流／電圧コンバータ手段との直列回
路が接続されているものであって、前記電流／電圧コン
バータ手段がＭＯＳＦＥＴによって構成されていること
を特徴とする。そして、好ましくは、電流／電圧コンバ
ータ手段を構成するＭＯＳＦＥＴは、ゲートがドレイン
に接続される。さらに、好ましくは、前記電流／電圧コ
ンバータ手段の出力電圧が比較される基準電圧が、ゲー
トがドレインに接続された基準電圧発生用ＭＯＳＦＥＴ
のゲートから与えられる。
【００１４】このように構成された半導体装置において
は、検出電圧値としてＭＯＳＦＥＴのしきい値電圧以上
の電圧を利用することができるため、すなわち演算増幅
器のオフセットより十分に大きい電圧を検出電圧値とし
て利用できるため、高い精度で電流検出を行うことが可
能になる。さらに、電流／電圧コンバータ手段のＭＯＳ
ＦＥＴの電流−電圧特性はＪＦＥＴの場合のように急峻
ではないため、入力される基準電圧の値を変更すること
により、検出する過電流値を適宜に変更することが可能
になる。また、電流／電圧コンバータ手段の出力電圧と
比較される基準電圧の発生回路を電流／電圧コンバータ
手段のＭＯＳＦＥＴと同様の構成のＭＯＳＦＥＴにより
形成する場合には、電流／電圧コンバータ手段の特性の
バラツキを補償して一層精度の高い検出が可能になる。
は、検出電圧値としてＭＯＳＦＥＴのしきい値電圧以上
の電圧を利用することができるため、すなわち演算増幅
器のオフセットより十分に大きい電圧を検出電圧値とし
て利用できるため、高い精度で電流検出を行うことが可
能になる。さらに、電流／電圧コンバータ手段のＭＯＳ
ＦＥＴの電流−電圧特性はＪＦＥＴの場合のように急峻
ではないため、入力される基準電圧の値を変更すること
により、検出する過電流値を適宜に変更することが可能
になる。また、電流／電圧コンバータ手段の出力電圧と
比較される基準電圧の発生回路を電流／電圧コンバータ
手段のＭＯＳＦＥＴと同様の構成のＭＯＳＦＥＴにより
形成する場合には、電流／電圧コンバータ手段の特性の
バラツキを補償して一層精度の高い検出が可能になる。
【００１５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例の等価
回路図である。同図に示されるように、高位側電源ＶDD
と低位側電源（接地電源）との間には、負荷抵抗Ｒ１と
主電流Ｉ１を流す主ＭＯＳＦＥＴＱ１が接続され、そし
て主ＭＯＳＦＥＴＱ１に並列に、主電流Ｉ１の１／ｎ
（ｎは１００〜数１０００）の分流電流Ｉ２を流すセン
ス用ＭＯＳＦＥＴＱ２とこの分流電流Ｉ２を電圧信号に
変換するコンバータ用ＭＯＳＦＥＴＱ３との直列回路が
接続されている。
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例の等価
回路図である。同図に示されるように、高位側電源ＶDD
と低位側電源（接地電源）との間には、負荷抵抗Ｒ１と
主電流Ｉ１を流す主ＭＯＳＦＥＴＱ１が接続され、そし
て主ＭＯＳＦＥＴＱ１に並列に、主電流Ｉ１の１／ｎ
（ｎは１００〜数１０００）の分流電流Ｉ２を流すセン
ス用ＭＯＳＦＥＴＱ２とこの分流電流Ｉ２を電圧信号に
変換するコンバータ用ＭＯＳＦＥＴＱ３との直列回路が
接続されている。
【００１６】主ＭＯＳＦＥＴＱ１のゲートとセンス用Ｍ
ＯＳＦＥＴＱ２のゲートとは、共通にゲート駆動回路１
の出力端子に接続されている。主ＭＯＳＦＥＴＱ１のバ
ックゲート（図５におけるベース領域１３に相当する領
域により構成される）およびセンス用ＭＯＳＦＥＴＱ１
のバックゲートは共通に低位側電源に接続されている
（センス用ＭＯＳＦＥＴＱ２のこのバックゲートの接続
方式は、米国特許第４，９０８，６８２号明細書に開示
されているように、分流電流の検出精度の向上に効果が
ある）。
ＯＳＦＥＴＱ２のゲートとは、共通にゲート駆動回路１
の出力端子に接続されている。主ＭＯＳＦＥＴＱ１のバ
ックゲート（図５におけるベース領域１３に相当する領
域により構成される）およびセンス用ＭＯＳＦＥＴＱ１
のバックゲートは共通に低位側電源に接続されている
（センス用ＭＯＳＦＥＴＱ２のこのバックゲートの接続
方式は、米国特許第４，９０８，６８２号明細書に開示
されているように、分流電流の検出精度の向上に効果が
ある）。
【００１７】コンバータ用ＭＯＳＦＥＴＱ３のゲート
は、この電流検出回路の出力点であるセンス用ＭＯＳＦ
ＥＴのソースとコンバータ用ＭＯＳＦＥＴＱ３のドレイ
ンとの接続点に接続され、またコンバータ用ＭＯＳＦＥ
ＴＱ３のバックゲートはそのソースとともに低位側電源
に接続されている。この電流検出回路の出力電圧は、演
算増幅器２の一方の入力端子に入力され、他方の入力端
子に入力される参照電圧Ｖref と比較される。演算増幅
器２は、過電流状態にあるかあるいは通常状態にあるか
に応じた出力電圧をゲート駆動回路１に出力する。過電
流状態にあれば、ゲート駆動回路１は、ゲート電圧ＶG
を下げ、主電流Ｉ１および分流電流Ｉ２を減少させ、主
ＭＯＳＦＥＴＱ１およびセンス用ＭＯＳＦＥＴＱ２を過
電流による破損から保護する。
は、この電流検出回路の出力点であるセンス用ＭＯＳＦ
ＥＴのソースとコンバータ用ＭＯＳＦＥＴＱ３のドレイ
ンとの接続点に接続され、またコンバータ用ＭＯＳＦＥ
ＴＱ３のバックゲートはそのソースとともに低位側電源
に接続されている。この電流検出回路の出力電圧は、演
算増幅器２の一方の入力端子に入力され、他方の入力端
子に入力される参照電圧Ｖref と比較される。演算増幅
器２は、過電流状態にあるかあるいは通常状態にあるか
に応じた出力電圧をゲート駆動回路１に出力する。過電
流状態にあれば、ゲート駆動回路１は、ゲート電圧ＶG
を下げ、主電流Ｉ１および分流電流Ｉ２を減少させ、主
ＭＯＳＦＥＴＱ１およびセンス用ＭＯＳＦＥＴＱ２を過
電流による破損から保護する。
【００１８】図２は、本実施例において用いられる、演
算増幅器２に入力される参照電圧Ｖref を形成する基準
電圧発生回路の回路図である。同図に示されるように、
ゲート駆動回路１の出力するゲート電圧ＶG から、抵抗
Ｒ２と定電圧ダイオードＺＤにより定電圧を作り、この
定電圧を、抵抗Ｒ３と、ゲートをドレインに接続しソー
スおよびバックゲートを低位側電源に接続した基準電圧
用ＭＯＳＦＥＴＱ４との直列回路に供給し、基準電圧用
ＭＯＳＦＥＴＱ４の分圧電圧を参照電圧Ｖrefとして利
用している。図３は、図２において用いられる基準電圧
用ＭＯＳＦＥＴＱ４の電圧−電流特性を示すグラフであ
る（コンバータ用ＭＯＳＦＥＴＱ３の特性もほぼこれと
同様である）。この基準電圧用ＭＯＳＦＥＴＱ４は、動
作点（Ｖref ，Ｉref ）において、温度による特性変化
が最少になるように設計されている。
算増幅器２に入力される参照電圧Ｖref を形成する基準
電圧発生回路の回路図である。同図に示されるように、
ゲート駆動回路１の出力するゲート電圧ＶG から、抵抗
Ｒ２と定電圧ダイオードＺＤにより定電圧を作り、この
定電圧を、抵抗Ｒ３と、ゲートをドレインに接続しソー
スおよびバックゲートを低位側電源に接続した基準電圧
用ＭＯＳＦＥＴＱ４との直列回路に供給し、基準電圧用
ＭＯＳＦＥＴＱ４の分圧電圧を参照電圧Ｖrefとして利
用している。図３は、図２において用いられる基準電圧
用ＭＯＳＦＥＴＱ４の電圧−電流特性を示すグラフであ
る（コンバータ用ＭＯＳＦＥＴＱ３の特性もほぼこれと
同様である）。この基準電圧用ＭＯＳＦＥＴＱ４は、動
作点（Ｖref ，Ｉref ）において、温度による特性変化
が最少になるように設計されている。
【００１９】現状の半導体装置製造技術では、コンバー
タ用ＭＯＳＦＥＴの製造バラツキのためにこのトランジ
スタに流れる電流Ｉ２が一定であってもその変換出力に
バラツキが生じることは避けることができない。そこ
で、本実施例においては、コンバータ用ＭＯＳＦＥＴと
同様の構成の基準電圧用ＭＯＳＦＥＴＱ４を用いて参照
電圧Ｖref を形成することにより、このトランジスタに
コンバータ用ＭＯＳＦＥＴと同様の特性のバラツキが生
じることを利用して、コンバータ用ＭＯＳＦＥＴの特性
のバラツキを補償している。
タ用ＭＯＳＦＥＴの製造バラツキのためにこのトランジ
スタに流れる電流Ｉ２が一定であってもその変換出力に
バラツキが生じることは避けることができない。そこ
で、本実施例においては、コンバータ用ＭＯＳＦＥＴと
同様の構成の基準電圧用ＭＯＳＦＥＴＱ４を用いて参照
電圧Ｖref を形成することにより、このトランジスタに
コンバータ用ＭＯＳＦＥＴと同様の特性のバラツキが生
じることを利用して、コンバータ用ＭＯＳＦＥＴの特性
のバラツキを補償している。
【００２０】［第２の実施例］図４は、本発明の第２の
実施例の半導体装置の等価回路図である。同図におい
て、図１に示した第１の実施例の部分と同等の部分には
同一の符号が付せられているので重複する説明は省略す
るが、第２の実施例においては、コンバータ用ＭＯＳＦ
ＥＴＱ５として、ｐチャネル型トランジスタを用いてい
る。同図に示されるように、Ｑ５のドレインを低位側電
源に接続し、ソース、ゲートおよびバックゲートを共通
にセンス用ＭＯＳＦＥＴＱ２のソースに接続している。
動作は、第１の実施例と同様である。
実施例の半導体装置の等価回路図である。同図におい
て、図１に示した第１の実施例の部分と同等の部分には
同一の符号が付せられているので重複する説明は省略す
るが、第２の実施例においては、コンバータ用ＭＯＳＦ
ＥＴＱ５として、ｐチャネル型トランジスタを用いてい
る。同図に示されるように、Ｑ５のドレインを低位側電
源に接続し、ソース、ゲートおよびバックゲートを共通
にセンス用ＭＯＳＦＥＴＱ２のソースに接続している。
動作は、第１の実施例と同様である。
【００２１】
【発明の効果】以上説明したように、本発明による半導
体装置は、センス用ＭＯＳＦＥＴに分流された電流をコ
ンバータ用ＭＯＳＦＥＴにより電圧信号に変換するもの
であるので、微小電流であってもコンバータ用ＭＯＳＦ
ＥＴのしきい値電圧（１Ｖ以上に設定が可能）以上の電
圧に変換して取り出すことができ、数１０ｍＶの検出電
圧しか取り出すことのできない電流検出用抵抗を用いた
場合のように、“桁落ち”を招くことがなく、検出精度
を飛躍的に向上させることができる。
体装置は、センス用ＭＯＳＦＥＴに分流された電流をコ
ンバータ用ＭＯＳＦＥＴにより電圧信号に変換するもの
であるので、微小電流であってもコンバータ用ＭＯＳＦ
ＥＴのしきい値電圧（１Ｖ以上に設定が可能）以上の電
圧に変換して取り出すことができ、数１０ｍＶの検出電
圧しか取り出すことのできない電流検出用抵抗を用いた
場合のように、“桁落ち”を招くことがなく、検出精度
を飛躍的に向上させることができる。
【００２２】また、電流／電圧変換にＭＯＳＦＥＴを用
いているため、ＪＦＥＴを用いる場合よりも高い精度の
電流検出が可能になる。さらに、コンバータ用ＭＯＳＦ
ＥＴの電流−電圧特性は、図３に示された基準電圧用Ｍ
ＯＳＦＥＴのそれと同様であって、ＪＦＥＴの場合のよ
うに急峻ではないため、過電流検出値を参照電圧Ｖref
の電圧を変更することにより任意に設定することが可能
になり、製品に汎用性をもたせることができるようにな
る。
いているため、ＪＦＥＴを用いる場合よりも高い精度の
電流検出が可能になる。さらに、コンバータ用ＭＯＳＦ
ＥＴの電流−電圧特性は、図３に示された基準電圧用Ｍ
ＯＳＦＥＴのそれと同様であって、ＪＦＥＴの場合のよ
うに急峻ではないため、過電流検出値を参照電圧Ｖref
の電圧を変更することにより任意に設定することが可能
になり、製品に汎用性をもたせることができるようにな
る。
【００２３】さらに、参照電圧Ｖref を、コンバータ用
ＭＯＳＦＥＴと同様に構成された基準電圧用ＭＯＳＦＥ
Ｔを用いて形成する場合には、コンバータ用ＭＯＳＦＥ
Ｔの特性のバラツキを基準電圧用ＭＯＳＦＥＴによって
補償することができるようになり、検出精度を一層向上
させることができる。
ＭＯＳＦＥＴと同様に構成された基準電圧用ＭＯＳＦＥ
Ｔを用いて形成する場合には、コンバータ用ＭＯＳＦＥ
Ｔの特性のバラツキを基準電圧用ＭＯＳＦＥＴによって
補償することができるようになり、検出精度を一層向上
させることができる。
【図１】本発明の第１の実施例の等価回路図。
【図２】本発明の第１の実施例において用いられる基準
電圧発生回路の等価回路図。
電圧発生回路の等価回路図。
【図３】図２に示された基準電圧発生回路の動作を説明
するための、基準電圧用ＭＯＳＦＥＴのＶG −ＩD 特性
図。
するための、基準電圧用ＭＯＳＦＥＴのＶG −ＩD 特性
図。
【図４】本発明の第２の実施例の等価回路図。
【図５】主ＦＥＴセルとセンス用ＦＥＴセルの構造を示
す断面図。
す断面図。
【図６】第１の従来例の等価回路図。
【図７】第２の従来例の等価回路図。
【図８】第２の従来例の動作を説明するための、接合型
ＦＥＴの特性図。
ＦＥＴの特性図。
１ ゲート駆動回路 ２ 演算増幅器 １１ ｎ+ 型ドレイン領域 １２ ｎ- 型ドレイン領域 １３ ベース領域 １４、１４′ ソース領域 １５ ゲート電極 １６ 絶縁膜 １７、１８ ソース電極 １９ ドレイン電極 ＣＳ 定電流源（ＪＦＥＴ） Ｉ１ 主電流 Ｉ２ 分流電流 ＩL 負荷電流 Ｑ１、Ｑ１１ 主ＭＯＳＦＥＴ Ｑ１１′ 主ＦＥＴセル Ｑ２、Ｑ１２ センス用ＭＯＳＦＥＴ Ｑ１２′ センス用ＦＥＴセル Ｑ３、Ｑ５ コンバータ用ＭＯＳＦＥＴ Ｑ４ 基準電圧用ＭＯＳＦＥＴ Ｒ１ 負荷抵抗 Ｒ２、Ｒ３ 抵抗 Ｒ４ 電流検出用抵抗
Claims (4)
- 【請求項１】 高位側電源と低位側電源との間に主ＭＯ
ＳＦＥＴが接続され、該主ＭＯＳＦＥＴと並列に、ゲー
トが前記主ＭＯＳＦＥＴのゲートに接続されたセンス用
ＭＯＳＦＥＴと電流／電圧コンバータ手段との直列回路
が接続されている半導体装置において、前記電流／電圧
コンバータ手段がＭＯＳＦＥＴによって構成されている
ことを特徴とする電流検出手段を有する半導体装置。 - 【請求項２】 電流／電圧コンバータ手段を構成する前
記ＭＯＳＦＥＴは、ゲートがドレインに接続されている
ことを特徴とする請求項１記載の電流検出手段を有する
半導体装置。 - 【請求項３】 前記電流／電圧コンバータ手段の出力電
圧が比較される基準電圧が、ゲートがドレインに接続さ
れた基準電圧発生用ＭＯＳＦＥＴのゲートから与えられ
ることを特徴とする請求項１または２記載の電流検出手
段を有する半導体装置。 - 【請求項４】 前記センス用ＭＯＳＦＥＴは、バックゲ
ートが前記低位側電源に接続されていることを特徴とす
る請求項１記載の電流検出手段を有する半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8001146A JPH09191103A (ja) | 1996-01-09 | 1996-01-09 | 電流検出手段を有する半導体装置 |
| US08/781,813 US5767545A (en) | 1996-01-09 | 1997-01-09 | Power mosfet having current detection means |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8001146A JPH09191103A (ja) | 1996-01-09 | 1996-01-09 | 電流検出手段を有する半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09191103A true JPH09191103A (ja) | 1997-07-22 |
Family
ID=11493309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8001146A Pending JPH09191103A (ja) | 1996-01-09 | 1996-01-09 | 電流検出手段を有する半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5767545A (ja) |
| JP (1) | JPH09191103A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016028943A1 (en) * | 2014-08-19 | 2016-02-25 | Vishay-Siliconix | Electronic circuit |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3746604B2 (ja) | 1997-12-09 | 2006-02-15 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| JP3219019B2 (ja) * | 1997-05-30 | 2001-10-15 | 関西日本電気株式会社 | 異常電流検出回路およびそれを用いた負荷駆動回路 |
| JP3514111B2 (ja) * | 1997-07-09 | 2004-03-31 | 株式会社デンソー | オフセット電圧補正回路 |
| JP3805543B2 (ja) * | 1998-11-19 | 2006-08-02 | 三菱電機株式会社 | 半導体集積回路 |
| US6185082B1 (en) | 1999-06-01 | 2001-02-06 | System General Corporation | Protection circuit for a boost power converter |
| US6160387A (en) * | 1999-12-08 | 2000-12-12 | Motorola, Inc. | Power transistor current sensing and limiting apparatus |
| JP4057212B2 (ja) * | 2000-02-15 | 2008-03-05 | 三菱電機株式会社 | マイクロフォン装置 |
| US6304108B1 (en) * | 2000-07-14 | 2001-10-16 | Micrel, Incorporated | Reference-corrected ratiometric MOS current sensing circuit |
| JP2002043916A (ja) * | 2000-07-28 | 2002-02-08 | Matsushita Electric Ind Co Ltd | 電圧検出回路および半導体装置 |
| US6531898B2 (en) * | 2000-11-30 | 2003-03-11 | Agilent Technologies, Inc. | Device using a detection circuit to determine whether an output current thereof is source-induced or load-induced, and method therefor |
| US6677802B2 (en) * | 2001-09-05 | 2004-01-13 | International Business Machines Corporation | Method and apparatus for biasing body voltages |
| CA2385434C (en) * | 2002-04-01 | 2012-11-27 | S&C Electric Company | Control arrangement for power electronic system |
| DE102004013599A1 (de) * | 2004-03-19 | 2005-10-06 | Robert Bosch Gmbh | Ansteuerschaltung zum Ansteuern einer leistungselektronischen Schaltung sowie Verfahren hierzu |
| US7157959B2 (en) * | 2004-03-31 | 2007-01-02 | Semiconductor Components Industries, L.L.C. | Method of forming a self-gated transistor and structure therefor |
| DE102006036349B4 (de) * | 2006-08-03 | 2015-04-02 | Infineon Technologies Ag | Schaltungsvorrichtung und Verfahren zum Erkennen eines Betriebszustandes |
| JP2010226788A (ja) * | 2009-03-19 | 2010-10-07 | Oki Semiconductor Co Ltd | 過電流検出回路および電源装置 |
| JP5367651B2 (ja) * | 2010-06-28 | 2013-12-11 | 日立オートモティブシステムズ株式会社 | 電流制御用半導体素子、およびそれを用いた制御装置 |
| JP5372257B2 (ja) * | 2010-09-03 | 2013-12-18 | 三菱電機株式会社 | 半導体装置 |
| KR20120115863A (ko) * | 2011-04-11 | 2012-10-19 | 에스케이하이닉스 주식회사 | 온도센서 |
| US8723178B2 (en) * | 2012-01-20 | 2014-05-13 | Monolithic Power Systems, Inc. | Integrated field effect transistors with high voltage drain sensing |
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| US4962411A (en) * | 1986-03-21 | 1990-10-09 | Nippondenso Co., Ltd. | Semiconductor device with current detecting function |
| JPH0777262B2 (ja) * | 1988-04-19 | 1995-08-16 | 日本電気株式会社 | 縦型電界効果トランジスタ |
| JP2771574B2 (ja) * | 1989-02-09 | 1998-07-02 | 日産自動車株式会社 | 半導体装置 |
| US5153696A (en) * | 1989-12-29 | 1992-10-06 | Nec Corporation | MOS FET with current sensing terminal |
| JPH05315852A (ja) * | 1992-05-12 | 1993-11-26 | Fuji Electric Co Ltd | 電流制限回路および電流制限回路用定電圧源 |
-
1996
- 1996-01-09 JP JP8001146A patent/JPH09191103A/ja active Pending
-
1997
- 1997-01-09 US US08/781,813 patent/US5767545A/en not_active Expired - Fee Related
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|---|---|---|---|---|
| WO2016028943A1 (en) * | 2014-08-19 | 2016-02-25 | Vishay-Siliconix | Electronic circuit |
| US10234486B2 (en) | 2014-08-19 | 2019-03-19 | Vishay/Siliconix | Vertical sense devices in vertical trench MOSFET |
| US10444262B2 (en) | 2014-08-19 | 2019-10-15 | Vishay-Siliconix | Vertical sense devices in vertical trench MOSFET |
| US10527654B2 (en) | 2014-08-19 | 2020-01-07 | Vishay SIliconix, LLC | Vertical sense devices in vertical trench MOSFET |
Also Published As
| Publication number | Publication date |
|---|---|
| US5767545A (en) | 1998-06-16 |
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