CN113539833B - 一种分离栅功率mosfet器件的制造方法 - Google Patents

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Abstract

本发明提供一种分离栅功率MOSFET器件的制造方法，控制栅制备包括：控制栅与分离栅之间的介质层形成后，热生长牺牲氧并淀积氮化硅，其中氮化硅与硅层通过上述牺牲氧隔离开；淀积氧化层并回刻至低于MESA区氮化硅上表面，使用MASK刻蚀氧化层及氮化硅后槽内保留一定垂直高度的氮化硅；淀积氧化层并采用CMP与湿刻结合的方式去除部分氧化层，至其界面与分离栅上界面保持一定距离后刻蚀剩余氮化硅；淀积多晶并回刻形成控制栅。本发明所述方法采用氮化硅层屏蔽氧化层刻蚀的方式，形成下部分较窄的控制栅，所述控制栅工艺上易实现，同时减小控制栅与分离栅交叠从而降低栅源电容。分离栅上部分较大横截面积降低栅源电容及栅电荷的同时保证栅电阻基本不退化。

Description

一种分离栅功率MOSFET器件的制造方法
技术领域
本发明属于半导体技术领域，更具体地，涉及一种分离栅功率MOSFET器件的制造方法。
背景技术
功率MOSFET器件具有开关速度快、输入阻抗高、热稳定性好等优点，在电源管理、电机驱动等智能功率集成电路方面备受关注，现如今，新能源汽车、物联网、人工智能等新兴领域的快速发展对功率MOSFET器件的功耗和效率的要求也更严苛，因此中低压领域内分离栅功率MOSFET器件的优势逐渐体现出来。该器件结构利用分离栅电极屏蔽控制栅电极与外延层之间的电容耦合作用来减小栅漏寄生电容Cgd，同时分离栅电极起到体内场板的作用，对漂移区的载流子辅助耗尽，从而优化漂移区的电场分布，兼具了低比导通电阻和低栅电荷的优点。然而，分离栅功率MOSFET器件引入了与分离栅电极相关的寄生电容：漏极与分离栅电极之间的电容Cds和栅极与分离栅电极之间的电容Cgs，增加的寄生电容在一定程度上抵消了分离栅MOSFET器件降低栅漏电容Cgd的优势。且而Cgs和Cds不利的增加了器件的输入输出电容，一定程度上会影响到整个***的工作效率，尤其是在高频高效的工作状态下，减小上述漏极和栅极到分离栅电极的寄生电容越来越重要。
因此，针对以上问题，有必要降低传统分离栅功率MOSFET器件中与分离栅电极相关的寄生电容，本发明的实施例就是在这种背景下出现的。
发明内容
本发明提供的一种分离栅功率MOSFET器件制造方法，其中控制栅电极的制备过程包括：控制栅与分离栅之间的介质层形成后，淀积或热生长一层牺牲氧化层，淀积薄层氮化硅覆盖整个有源区及终端区，上述牺牲氧化层作为氮化硅与MESA区的硅层之间的隔离层；淀积氧化层后回刻至略低于MESA区氮化硅层的上表面，使用一道掩模版刻蚀氧化层及氮化硅使得槽内仅保留垂直部分的氮化硅；淀积氧化层后采用化学机械抛光与湿法刻蚀相结合的方式刻蚀一定厚度的氧化层，随后刻蚀掉剩余的氮化硅；淀积多晶硅并回刻后形成控制栅电极。此制造方法是基于B.J.Baliga提出的传统分离栅功率MOSFET器件的制备改善而来，其采用薄层氮化硅屏蔽氧化层刻蚀的方式，形成下半部分较窄的控制栅，所述控制栅形貌在工艺上易于实现，同时还能起到减小控制栅与分离栅电极的交叠面积从而降低栅源寄生电容Cgs的作用。分离栅电极的上半部分保留着类似于传统分离栅结构的较大的横截面积，一定程度上降低了栅源电容Cgs以及栅电荷Qg同时保证栅极电阻值基本不发生退化。达到了兼备高开关速度与低开关损耗的预期目标。
为实现上述发明目的，本发明的技术方案如下：
一种分离栅功率MOSFET器件的制造方法，包括如下步骤：
1)使用第一道掩模版在外延层上形成一系列的槽结构，包括有源区的控制栅槽和终端区的分离栅槽，其中控制栅槽和与之垂直的第一道终端区槽结构通过MESA区隔开，随后在槽结构的内壁上形成第一介质层；
2)在槽结构内淀积多晶硅，使多晶硅填满整个槽；
3)使用第二道掩模版刻蚀步骤2)中所淀积的多晶硅，在有源区的控制栅槽的下半部分形成分离栅电极，在终端区的分离栅槽中形成完整的分离栅电极；
4)淀积介质层填满所有的槽结构，使用第三道掩模版回刻，有源区的槽内、分离栅的上部形成的第二介质层，作为控制栅与分离栅电极之间的介质层；
5)热生长或淀积一定厚度的牺牲氧化层，随后在槽结构内淀积氮化硅覆盖有源区及终端区；
6)在槽结构内淀积氧化层，使氧化层填满整个槽，随后湿法刻蚀氧化层，使得刻蚀后氧化层的上表面低于MESA区氮化硅层的上表面；
7)使用第四道掩模版湿法刻蚀掉有源区槽内的氧化层，随后干法刻蚀步骤5)中所淀积的氮化硅，使得槽内保留一定高度的垂直部分的氮化硅，且氮化硅的上表面低于MESA区硅层的上表面；
8)在槽结构内淀积氧化层，使氧化层填满整个槽，随后先采用化学机械抛光的方式，再通过湿法刻蚀一定厚度的氧化层，至其上表面与分离栅多晶硅上表面之间保持一定的距离；再湿法刻蚀掉槽内剩余的氮化硅及步骤7)中热生长或淀积的牺牲氧化层；
9)在有源区中控制栅槽的上半部分，热生长形成覆盖侧壁的栅介质层；随后在有源区中淀积多晶硅填满整个槽；
10)刻蚀步骤9)所淀积的多晶硅，在有源区的控制栅槽内的上半部分形成控制栅电极；
11)在外延层上表面形成第二导电类型阱区，使用第五道掩模版在第二导电类型阱区中形成第一导电类型源区；
12)淀积氧化层，使用第六道掩模版在源区与分离栅引出区刻蚀接触孔；
13)淀积金属，使用第七道掩模版在终端区，在部分有源区形成源极金属，在部分有源区形成栅极金属。
作为优选方式，步骤1)中使用第一道掩模版在外延层上形成槽结构的过程中，使有源区的槽结构及与之垂直的第一道终端区槽结构相连接。
作为优选方式，步骤1)中形成的第一介质层采用k小于3.9的低k材料。
作为优选方式，步骤4)中形成的第二介质层采用k小于3.9的低k材料。
作为优选方式，步骤5)中不采取热生长或淀积牺牲氧化层的方式，而直接在槽结构内淀积氮化硅覆盖有源区及终端区。
作为优选方式，步骤5)至步骤8)采用多晶硅代替氮化硅，如下：
5)热生长或淀积一定厚度的牺牲氧化层，随后在槽结构内淀积多晶硅覆盖有源区及终端区；
6)在槽结构内淀积氧化层，使氧化层填满整个槽，随后湿法刻蚀氧化层，使得刻蚀后氧化层的上表面略低于MESA区多晶硅层的上表面；
7)使用第四道掩模版湿法刻蚀掉有源区槽内的氧化层，随后干法刻蚀步骤5)中所淀积的多晶硅，使得槽内保留一定高度的垂直部分的多晶硅，且多晶硅的上表面低于MESA区硅层的上表面；
8)在槽结构内淀积氧化层，使氧化层填满整个槽，随后先采用化学机械抛光的方式，再通过湿法刻蚀一定厚度的氧化层，至其上表面与分离栅多晶硅上表面之间保持一定的距离；再湿法刻蚀掉槽内剩余的多晶硅及步骤7)中热生长或淀积的牺牲氧化层。
作为优选方式，步骤5)中通过控制淀积的氮化硅层厚度，最终得到满足要求的控制栅电极垂直部分的宽度，氮化硅层厚度最小为20-30nm。
作为优选方式，步骤7)中控制氮化硅的刻蚀厚度，且步骤8)中控制氧化层的湿法刻蚀厚度，保证刻蚀后氧化层的上表面低于槽内保留的氮化硅的上表面。
作为优选方式，步骤7)中使用第四道掩模版刻蚀有源区槽内的氧化层和氮化硅后，保证有源区与终端区的氮化硅层相连接，降低后续刻蚀过程中氮化硅层漂移的风险。
本发明的有益效果为：在控制栅电极的制备过程中，步骤5)至步骤8)中在槽内淀积薄层氮化硅后回刻，使其仅保留垂直部分，淀积氧化层后采用化学机械抛光与湿法刻蚀相结合的方式刻蚀一定厚度的氧化层，刻蚀掉槽内垂直部分的氮化硅及牺牲氧后淀积多晶硅并回刻，形成的控制栅电极下半部分较窄，与分离栅电极的交叠面积更小，可使栅源电容Cgs极大降低。同时控制栅电极的上半部分明显更宽，这在一定程度上增加了栅极电流流动的横截面积，有效降低栅电阻。本发明所述制造方法工艺上易于实施，同时还能得到兼具低栅电荷和低栅电阻特性的分离栅器件结构。
附图说明
图1为传统的分离栅功率MOSFET器件结构示意图。
图2为本发明采用实施例1所提出的制造方法，得到的一种分离栅功率MOSFET器件结构示意图。
图3为本发明实施例1所提出的一种分离栅功率MOSFET器件的制造方法流程图，顺序为从左至右，从上至下。
图4为本发明采用实施例2所提出的制造方法，得到的一种分离栅功率MOSFET器件结构示意图。
图5为本发明实施例3所提出的制造方法的部分步骤图，用来替代图3中的(e)-(l)过程；与本发明实施例1所述制造方法的区别为：步骤5)直接在槽结构内淀积薄层氮化硅覆盖有源区及终端区。
图6为本发明采用实施例4所提出的制造方法，得到的一种分离栅功率MOSFET器件结构示意图。
图7为本发明采用实施例5所提出的制造方法，得到的一种分离栅功率MOSFET器件结构示意图。
其中，10为第一导电类型衬底，11为第一导电类型外延层，121为有源区槽结构，122为第一道终端区槽结构，131为第一介质层，132为第二介质层，133为栅介质层，134为第三介质层，14为牺牲氧化层；15为屏蔽层，可为氮化硅或多晶硅；16为分离栅电极，17为控制栅电极，18为第二导电类型阱区，19为第二导电类型重掺杂区，20为第一导电类型重掺杂源区，21为金属。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
如图3所示，一种分离栅功率MOSFET器件，其制造方法包括如下步骤：
1)使用第一道掩模版在外延层上形成一系列的槽结构，包括有源区的控制栅槽和终端区的分离栅槽，其中控制栅槽和与之垂直的第一道终端区槽结构通过MESA区隔开，随后在槽结构的内壁上形成第一介质层；
2)在槽结构内淀积多晶硅，使多晶硅填满整个槽；
3)使用第二道掩模版刻蚀步骤2)中所淀积的多晶硅，在有源区的控制栅槽的下半部分形成分离栅电极，在终端区的分离栅槽中形成完整的分离栅电极；
4)淀积介质层填满所有的槽结构，使用第三道掩模版回刻，有源区的槽内、分离栅的上部形成的第二介质层，作为控制栅与分离栅电极之间的介质层；
5)热生长或淀积一定厚度的牺牲氧化层，随后在槽结构内淀积氮化硅覆盖有源区及终端区；
6)在槽结构内淀积氧化层，使氧化层填满整个槽，随后湿法刻蚀氧化层，使得刻蚀后氧化层的上表面低于MESA区氮化硅层的上表面；
7)使用第四道掩模版湿法刻蚀掉有源区槽内的氧化层，随后干法刻蚀步骤5)中所淀积的氮化硅，使得槽内保留一定高度的垂直部分的氮化硅，且氮化硅的上表面低于MESA区硅层的上表面；
8)在槽结构内淀积氧化层，使氧化层填满整个槽，随后先采用化学机械抛光的方式，再通过湿法刻蚀一定厚度的氧化层，至其上表面与分离栅多晶硅上表面之间保持一定的距离；再湿法刻蚀掉槽内剩余的氮化硅及步骤7)中热生长或淀积的牺牲氧化层；
9)在有源区中控制栅槽的上半部分，热生长形成覆盖侧壁的栅介质层；随后在有源区中淀积多晶硅填满整个槽；
10)刻蚀步骤9)所淀积的多晶硅，在有源区的控制栅槽内的上半部分形成控制栅电极；
11)在外延层上表面形成第二导电类型阱区，使用第五道掩模版在第二导电类型阱区中形成第一导电类型源区；
12)淀积氧化层，使用第六道掩模版在源区与分离栅引出区刻蚀接触孔；
13)淀积金属，使用第七道掩模版在终端区，在部分有源区形成源极金属，在部分有源区形成栅极金属。
优选的，所述制造方法中的步骤5)至步骤8)可采用多晶硅代替氮化硅：
5)热生长或淀积一定厚度的牺牲氧化层，随后在槽结构内淀积薄层多晶硅覆盖有源区及终端区；
6)在槽结构内淀积氧化层，使氧化层填满整个槽，随后湿法刻蚀氧化层，使得刻蚀后氧化层的上表面略低于MESA区多晶硅层的上表面；
7)使用第四道掩模版湿法刻蚀掉有源区槽内的氧化层，随后干法刻蚀步骤5)中所淀积的多晶硅，使得槽内保留一定高度的垂直部分的多晶硅，且多晶硅的上表面低于MESA区硅层的上表面；
8)在槽结构内淀积氧化层，使氧化层填满整个槽，随后先采用化学机械抛光的方式，再通过湿法刻蚀一定厚度的氧化层，至其上表面与分离栅多晶硅上表面之间保持一定的距离；再湿法刻蚀掉槽内剩余的多晶硅及步骤7)中热生长或淀积的牺牲氧化层；
优选的，所述制造方法中的步骤5)可以通过控制淀积的氮化硅层厚度(最小厚度可为20-30nm)，最终得到满足要求的控制栅电极垂直部分的宽度。
优选的，所述制造方法中的步骤7)需要控制氮化硅的刻蚀厚度，且步骤8)需要精确控制氧化层的湿刻厚度，保证刻蚀后氧化层的上表面略低于槽内保留的氮化硅的上表面。
优选的，所述制造方法中的步骤7)使用第四道掩模版刻蚀有源区槽内的氧化层和氮化硅后，保证有源区与终端区的氮化硅层相连接，降低后续刻蚀过程中氮化硅层漂移的风险。
实施例2
如图4所示，本实施例与实施例1所述制造方法的不同之处在于：步骤1)中使用第一道掩模版在外延层上形成槽结构的过程中，使有源区的槽结构及与之垂直的第一道终端区槽结构122相连接。
实施例3
如图5所示，一种分离栅功率MOSFET器件，其制造方法的部分步骤图，用来代替图3中的(e)-(j)过程，本实施例与实施例1所述制造方法的区别为：步骤5)不采取热生长或淀积牺牲氧化层的方式，直接在槽结构内淀积薄层氮化硅覆盖有源区及终端区。
实施例4
如图6所示，本实施例与实施例1所述制造方法的不同之处在于：步骤1)形成的包围分离栅电极的第一介质层采用k小于3.9的低k材料代替二氧化硅，可以进一步降低源漏电容。
实施例5
如图7所示，本实施例与实施例1所述制造方法的不同之处在于：步骤4)形成的第二介质层采用k小于3.9的低k材料代替二氧化硅，可以进一步降低栅源电容。
以上结合附图对本发明的实施例进行了详细阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，不脱离本发明宗旨和权利要求所保护范围的情况下还可以做出很多变形，这些均属于本发明的保护。

Claims (9)

1.一种分离栅功率MOSFET器件的制造方法，其特征在于包括如下步骤：
1)使用第一道掩模版在外延层上形成一系列的槽结构，包括有源区的控制栅槽和终端区的分离栅槽，其中控制栅槽和与之垂直的第一道终端区槽结构(122)通过MESA区隔开，随后在槽结构的内壁上形成第一介质层；
2)在槽结构内淀积多晶硅，使多晶硅填满整个槽；
3)使用第二道掩模版刻蚀步骤2)中所淀积的多晶硅，在有源区的控制栅槽的下半部分形成分离栅电极，在终端区的分离栅槽中形成完整的分离栅电极；
4)淀积介质层填满所有的槽结构，使用第三道掩模版回刻，有源区的槽内、分离栅的上部形成的第二介质层，作为控制栅与分离栅电极之间的介质层；
5)热生长或淀积一定厚度的牺牲氧化层，随后在槽结构内淀积氮化硅覆盖有源区及终端区；
6)在槽结构内淀积氧化层，使氧化层填满整个槽，随后湿法刻蚀氧化层，使得刻蚀后氧化层的上表面低于MESA区氮化硅层的上表面；
7)使用第四道掩模版湿法刻蚀掉有源区槽内的氧化层，随后干法刻蚀步骤5)中所淀积的氮化硅，使得槽内保留一定高度的垂直部分的氮化硅，且氮化硅的上表面低于MESA区硅层的上表面；
8)在槽结构内淀积氧化层，使氧化层填满整个槽，随后先采用化学机械抛光的方式，再通过湿法刻蚀一定厚度的氧化层，至其上表面与分离栅多晶硅上表面之间保持一定的距离；再湿法刻蚀掉槽内剩余的氮化硅及步骤7)中热生长或淀积的牺牲氧化层；
9)在有源区中控制栅槽的上半部分，热生长形成覆盖侧壁的栅介质层；随后在有源区中淀积多晶硅填满整个槽；
10)刻蚀步骤9)所淀积的多晶硅，在有源区的控制栅槽内的上半部分形成控制栅电极；
11)在外延层上表面形成第二导电类型阱区，使用第五道掩模版在第二导电类型阱区中形成第一导电类型源区；
12)淀积氧化层，使用第六道掩模版在源区与分离栅引出区刻蚀接触孔；
13)淀积金属，使用第七道掩模版在终端区，在部分有源区形成源极金属，在部分有源区形成栅极金属。
2.根据权利要求1所述的一种分离栅功率MOSFET器件的制造方法，其特征在于：步骤1)中使用第一道掩模版在外延层上形成槽结构的过程中，使有源区的槽结构及与之垂直的第一道终端区槽结构(122)相连接。
3.根据权利要求1所述的一种分离栅功率MOSFET器件的制造方法，其特征在于：步骤1)中形成的第一介质层采用k小于3.9的低k材料。
4.根据权利要求1所述的一种分离栅功率MOSFET器件的制造方法，其特征在于：步骤4)中形成的第二介质层采用k小于3.9的低k材料。
5.根据权利要求1所述的一种分离栅功率MOSFET器件的制造方法，其特征在于：步骤5)中不采取热生长或淀积牺牲氧化层的方式，而直接在槽结构内淀积氮化硅覆盖有源区及终端区。
6.根据权利要求1所述的一种分离栅功率MOSFET器件的制造方法，其特征在于：步骤5)至步骤8)采用多晶硅代替氮化硅，如下：
5)热生长或淀积一定厚度的牺牲氧化层，随后在槽结构内淀积多晶硅覆盖有源区及终端区；
6)在槽结构内淀积氧化层，使氧化层填满整个槽，随后湿法刻蚀氧化层，使得刻蚀后氧化层的上表面略低于MESA区多晶硅层的上表面；
7)使用第四道掩模版湿法刻蚀掉有源区槽内的氧化层，随后干法刻蚀步骤5)中所淀积的多晶硅，使得槽内保留一定高度的垂直部分的多晶硅，且多晶硅的上表面低于MESA区硅层的上表面；
8)在槽结构内淀积氧化层，使氧化层填满整个槽，随后先采用化学机械抛光的方式，再通过湿法刻蚀一定厚度的氧化层，至其上表面与分离栅多晶硅上表面之间保持一定的距离；再湿法刻蚀掉槽内剩余的多晶硅及步骤7)中热生长或淀积的牺牲氧化层。
7.根据权利要求1所述的一种分离栅功率MOSFET器件的制造方法，其特征在于：步骤5)中通过控制淀积的氮化硅层厚度，最终得到满足要求的控制栅电极垂直部分的宽度，氮化硅层厚度最小为20-30nm。
8.根据权利要求1所述的一种分离栅功率MOSFET器件的制造方法，其特征在于：步骤7)中控制氮化硅的刻蚀厚度，且步骤8)中控制氧化层的湿法刻蚀厚度，保证刻蚀后氧化层的上表面低于槽内保留的氮化硅的上表面。
9.根据权利要求1所述的一种分离栅功率MOSFET器件的制造方法，其特征在于：步骤7)中使用第四道掩模版刻蚀有源区槽内的氧化层和氮化硅后，保证有源区与终端区的氮化硅层相连接，降低后续刻蚀过程中氮化硅层漂移的风险。
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