JP2007189192A - 半導体装置 - Google Patents

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Abstract

【課題】高耐圧かつ低オン抵抗な半導体装置を提供すること。
【解決手段】第１導電型の半導体層４の主面上に設けられた第２導電型の第１の半導体領域６を貫通して半導体層４に至るトレンチＴが設けられ、トレンチＴの内壁面に第１の絶縁膜８、１６が設けられ、半導体層４と第１の半導体領域６との界面よりも下方でトレンチＴ内を充填する第２導電型の半導体ピラー領域１３が設けられ、半導体ピラー領域１３の上に第２の絶縁膜１５が設けられ、第２の絶縁膜１５よりも上方でトレンチＴ内を充填するゲート電極１８が設けられ、半導体層４に接する第１の絶縁膜８の一部が開口され、この開口された部分を介して半導体層４と半導体ピラー領域１３とが接している。
【選択図】図１

Description

本発明は、半導体装置に関し、特にトレンチゲート構造を有する半導体装置に関する。
高耐圧かつ低オン抵抗が要求される例えばパワーエレクトロニクス用途に適した半導体装置として、トレンチゲート型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）が知られている。例えば、特許文献１参照。
特許文献１によれば、表面にｎ型のソース層が形成されたｐ型のウェル層及びｎ型のドリフト層を貫いてｎ型の基板に至るまでトレンチが形成され、そのトレンチ内においてドリフト層から基板に至る部分には絶縁膜を介してポリシリコンからなる埋め込み電極が設けられ、トレンチ内においてソース層からウェル層を通りドリフト層に至る部分には絶縁膜を介してポリシリコンからなるゲート電極が設けられたＭＯＳＦＥＴが開示されている。埋め込み電極とゲート電極とは、電気的に絶縁されている。
特許文献１に開示された構造では、埋め込み電極は完全に絶縁膜に覆われ、ドリフト層との間でＰＮ接合を形成する構成とはなっていないため、オン抵抗の低減を図るべくドリフト層の不純物濃度を高くした場合に、ドリフト層を完全空乏化しにくく、高耐圧が得にくい。
特開２００２−８３９６３号公報
本発明は、高耐圧かつ低オン抵抗な半導体装置を提供する。
本発明の一態様によれば、第１導電型の半導体層と、前記半導体層の主面上に設けられた第２導電型の第１の半導体領域と、前記第１の半導体領域の表層部に設けられた第１導電型の第２の半導体領域と、前記第１の半導体領域を貫通して前記半導体層に至るトレンチと、前記トレンチの内壁面に設けられた第１の絶縁膜と、前記半導体層と前記第１の半導体領域との界面よりも下方で前記トレンチ内を充填する第２導電型の半導体ピラー領域と、前記半導体ピラー領域の上に設けられた第２の絶縁膜と、前記第２の絶縁膜よりも上方で前記トレンチ内を充填するゲート電極と、前記第２の半導体領域に接続された第１の主電極と、前記半導体層の前記主面の反対側に設けられた第２の主電極と、を備え、前記半導体層に接する前記第１の絶縁膜の一部が開口され、この開口された部分を介して前記半導体層と前記半導体ピラー領域とが接していることを特徴とする半導体装置が提供される。
また、本発明の他の一態様によれば、第１導電型の半導体層と、前記半導体層の主面上に設けられた第２導電型の第１の半導体領域と、前記第１の半導体領域の表層部に設けられた第１導電型の第２の半導体領域と、前記第１の半導体領域を貫通して前記半導体層に至るトレンチと、前記トレンチの内壁面に設けられると共に、前記半導体層に接する一部が開口された第１の絶縁膜と、前記半導体層と前記第１の半導体領域との界面よりも下方で前記トレンチ内を充填すると共に、前記第１の絶縁膜の一部に形成された開口を介して前記半導体層に接する第２導電型の半導体ピラー領域と、前記半導体ピラー領域の上に設けられた第２の絶縁膜と、前記第２の絶縁膜よりも上方で前記トレンチ内を充填するゲート電極と、前記第２の半導体領域に接続された第１の主電極と、前記半導体層の前記主面の反対側に設けられた第２の主電極と、前記ゲート電極、前記第１の半導体領域及び前記第２の半導体領域が形成された素子部よりも外側の終端部における前記半導体層に形成された終端トレンチ内を充填し、間に前記半導体層を介在させて並設された複数の第２導電型の終端ピラー領域と、前記複数の終端ピラー領域のうちの最外ピラー領域に隣接して、前記半導体層の主面側に埋め込まれた層間絶縁膜と、を備えたことを特徴とする半導体装置が提供される。
また、本発明のさらに他の一態様によれば、第１導電型の半導体層と、前記半導体層の主面上に設けられた第２導電型の第１の半導体領域と、前記第１の半導体領域の表層部に設けられた第１導電型の第２の半導体領域と、前記第１の半導体領域を貫通して前記半導体層に至るトレンチと、前記トレンチの内壁面に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチ内を充填するゲート電極と、前記第２の半導体領域に接続された第１の主電極と、前記半導体層の前記主面の反対側に設けられた第２の主電極と、前記ゲート電極、前記第１の半導体領域及び前記第２の半導体領域が形成された素子部よりも外側の終端部における前記半導体層に形成された終端トレンチ内を充填し、間に前記半導体層を介在させて並設された複数の第２導電型の終端ピラー領域と、前記複数の終端ピラー領域のうちの最外ピラー領域に隣接して、前記半導体層の主面側に埋め込まれた層間絶縁膜と、を備えたことを特徴とする半導体装置が提供される。
本発明によれば、高耐圧かつ低オン抵抗な半導体装置が提供される。
以下に、図面を参照しつつ、本発明の実施形態について説明する。
［第１の具体例］
図１は、本発明の第１の具体例に係る半導体装置１の要部断面構造を例示する模式図である。
図２は、同半導体装置１の要部平面構造を例示する模式図である。
図３は、図２におけるＡ１−Ａ１線断面図である。
なお、図１は、図３におけるＢ−Ｂ線断面を表す。
図４は、図２におけるＡ２−Ａ２線断面図である。
本具体例では、第１導電型をＰ型、第２導電型をＮ型として説明する。
Ｐ＋＋型のシリコン基板２の主面上には、Ｐ型シリコンの半導体層（ドリフト層またはドレイン層）４と、Ｎ−型シリコンの第１の半導体領域（ベース領域）６と、が順に設けられている。半導体層４と第１の半導体領域６との間には、ＰＮ接合が形成されている。
第１の半導体領域６を貫通して半導体層４に至るトレンチＴが設けられている。トレンチＴは、図１において紙面を貫く方向に延在すると共に、基板２の主面に対して略垂直に設けられている。トレンチＴの底部は基板２には達していない。トレンチＴの側壁面には、絶縁膜８、１６が形成されている。
半導体層４と第１の半導体領域６との界面よりも下のトレンチＴ内には、Ｎ型単結晶シリコンまたはＮ型ポリシリコン（多結晶シリコン）のピラー領域１３が充填されている。ピラー領域１３の不純物濃度は、例えば１０１８／ｃｍ３以下である。半導体層４に接する絶縁膜８の一部は開口され、この開口された部分を介して半導体層４とピラー領域１３とが接している。ここで、ピラー領域１３の不純物濃度を１０１８／ｃｍ３以下にすることは、ピラー領域１３を完全空乏化する上で望ましい。
本具体例では、トレンチＴの底部には絶縁膜８が設けられておらず開口されている。したがって、トレンチＴの底部で、Ｎ型のピラー領域１３と、Ｐ型の半導体層４とがＰＮ接合している。トレンチＴの底部は平面状に形成され、よって、ピラー領域１３と半導体層４とのＰＮ接合面も平面状となっている。ピラー領域１３の側面と、半導体層４との間には、絶縁膜８が介在されている。ピラー領域１３が半導体層４に接している面積よりも、ピラー領域１３が絶縁膜８で覆われている面積の方が大きい。なお、トレンチＴの底部において絶縁膜８に開口を設ける場合、図１に表したように、トレンチＴの底部の全体を開口してもよいが、底部の一部のみを開口してもよい。例えば、絶縁膜８をトレンチＴの底部にまで延在させ、底部の中央付近のみを開口してもよい。
ピラー領域１３の上には絶縁膜１５が設けられ、この絶縁膜１５より上のトレンチＴには、ゲート電極１８が充填されている。ここで絶縁膜１５の上端は、半導体層４と第１の半導体領域６との界面よりも少し下に位置している。ゲート電極１８と、ピラー領域１３とは、絶縁膜１５によって電気的に絶縁されている。ゲート電極１８と、第１の半導体領域６との間には、絶縁膜１６が介在されている。ゲート電極１８は、例えばＰ＋型ポリシリコンからなるが、これに限らず、その他半導体、金属などを用いてもよい。
第１の半導体領域６の表層部には、Ｐ＋型シリコンの第２の半導体領域７が設けられている。第１の半導体領域６と第２の半導体領域７との界面は、ゲート電極１８の上端よりも少し下に位置している。ゲート電極１８と、第２の半導体領域７との間には、絶縁膜１６が介在されている。
第２の半導体領域７は、第１の主電極（ソース電極）２１と接続されている。第１の主電極２１とゲート電極１８は、層間絶縁膜２５によって電気的に絶縁されている。基板２の主面の反対側の面には、第２の主電極（ドレイン電極）２２が設けられている。
図３に表されるように、ゲート電極１８とピラー領域１３は、それぞれ同じ方向に引き出された引出し部１８ｂ、１３ｂを有する。ゲート電極１８の引出し部１８ｂと、ピラー領域１３の引出し部１３ｂとの間には絶縁膜３３が介在されている。ピラー領域１３の引出し部１３ｂと、第１の半導体領域６との間には絶縁膜３４が介在されている。
ゲート電極１８の引出し部１８ｂは、層間絶縁膜２５に形成された接続孔ｈ１を介して、ゲート引出し配線２７と接続されている。ピラー領域１３の引出し部１３ｂは、ゲート電極１８の引出し部１８ｂ及び層間絶縁膜２５を貫通する接続孔ｈ２を介して、第１の主電極２１に接続されている。接続孔ｈ２を充填する第１の主電極２１と、ゲート電極１８の引出し部１８ｂとの間には層間絶縁膜２５が介在され、第１の主電極２１とゲート電極１８は電気的に絶縁されている。
以上のように構成される半導体装置１において、ゲート電極１８に所定のバイアス電圧が印加されると、絶縁膜１６を介してゲート電極１８に対向する第１の半導体領域６にチャネルが形成され、第１の主電極２１と第２の主電極２２との間がオン状態とされる。
そして、本具体例の半導体装置１は、トレンチＴの底部側の部分で、Ｐ型の領域とＮ型の領域とが繰り返して並列され、かつトレンチＴの底部を介してそれらがＰＮ接合している、いわゆるスーパージャンクション構造を有する。ＰＮ接合部であるトレンチＴの底部を介して半導体層４とピラー領域１３の空乏化を促進することができる。したがって、オン抵抗を低減すべく、電流の経路となるドリフト層として機能する半導体層４の不純物濃度を高くしても、半導体層４とピラー領域１３を完全に空乏化させることができ、ドレイン−ソース間電圧印加時の耐圧低下を抑えることができる。すなわち、高耐圧かつ低オン抵抗の半導体装置１が提供される。
また、ピラー領域１３の側面と、半導体層４との間には絶縁膜８が介在しているため、ピラー領域１３と半導体層４それぞれの不純物が互いに他方へ拡散して、電流経路の不純物濃度が変動してオン抵抗が上昇してしまうのを防ぐことができる。
また、トレンチＴ底部のＰＮ接合部は、同じシリコン材料どうしの接合となるためリーク電流が生じにくい。
例えば、半導体層４の不純物濃度を２．８×１０１７／ｃｍ３、トレンチＴのピッチを０．５マイクロメータ、トレンチＴの並列方向に沿った幅を０．３マイクロメータ、トレンチＴにおけるピラー領域１３充填部分の深さ方向寸法を１マイクロメータ、ピラー領域１３の上端から第２の半導体領域７の上端にかけての長さを１．２マイクロメータとした本具体例の半導体装置では、３６［Ｖ］の耐圧が得られた。この本具体例の構造に対して、トレンチＴ底部にも絶縁膜を形成し、半導体層４とピラー領域１３とを接合させなかった構造のものでは、７［Ｖ］の耐圧しか得られなかった。
また、本具体例では、図２及び図２におけるＡ２−Ａ２断面を表す図４に表されるように、ソース領域７を分断するようにしてＮ＋型のバックゲート領域６５が設けられ、このバックゲート領域６５がソース電極２１に接続されることで、バックゲート領域６５を介してのソース電極２１へのキャリア抜けを促進でき、素子破壊を防ぐことができる。
なお、バックゲート領域６５はソース領域７を分断するように設けることに限らず、ベース領域６からソース電極２１へのキャリア抜き経路が確保できればよいため、ベース領域６をバックゲート領域６５を通じてソース電極２１に電気的に接続させるようにバックゲート領域６５が設けられればよい。
次に、半導体装置１の製造方法の一例について説明する。
図５〜図１２は、半導体装置１の製造工程の要部を例示する工程断面図である。
まず、図５に表されるように、高不純物濃度のＰ＋＋型シリコン基板２の上に、Ｐ型シリコンの半導体層４と、Ｎ−型シリコンの第１の半導体領域６と、を順に形成する。
次に、図６に表されるように、第１の半導体領域６表面上に選択的に形成した酸化膜１４１をマスクとして、例えば、ＲＩＥ（Reactive Ion Etching）などの異方性エッチングにより、第１の半導体領域６を貫通して半導体層４に至るトレンチＴを形成する。トレンチＴの底部１１は、基板２にまでは至らない。
次に、図７に表されるように、トレンチＴの内壁面（側壁面及び底面）に絶縁膜８を形成する。絶縁膜８は、例えば熱酸化法により形成されるシリコン酸化膜である。
次に、図８に表されるように、例えばＲＩＥなどの異方性エッチングにより、トレンチＴの底部１１の絶縁膜８のみを除去する。これにより、絶縁膜８が除去されたトレンチＴの底部１１からは、半導体層４がトレンチＴ内に露出する。
このとき、トレンチＴの底部１１が平面になるようにエッチングすれば、トレンチＴの底部側に充填されるピラー領域１３と、半導体層４とのＰＮ接合面が平面になり、完全空乏化がしやすくなる。
次に、例えば、シリコンの原料ガスとＮ型不純物の原料ガスとを用いたＣＶＤ（Chemical Vapor Deposition）法により、トレンチＴ内をＮ型のポリシリコンで完全に埋め込む。この後、そのポリシリコンを、半導体層４と第１の半導体領域６との界面よりも下までエッチバックする。
これにより、図９に表されるように、半導体層４と第１の半導体領域６との界面よりも下方で、トレンチＴ内を充填するＮ型ポリシリコンの半導体ピラー領域１３が形成される。
なお、トレンチＴ内にポリシリコンを埋め込んだ後、そのポリシリコンにＮ型不純物の注入を行い、この後、熱処理により、注入されたＮ型不純物を拡散させてＮ型ポリシリコンとし、さらにこの後、半導体層４と第１の半導体領域６との界面よりも下までエッチバックさせる、という方法によって半導体ピラー領域１３の形成を行ってもよい。トレンチＴが微細であっても（アスペクト比が大きくても）、ポリシリコンはトレンチＴ内に容易に埋め込むことができる。
ピラー領域１３の形成に際して、ピラー領域１３の側面と半導体層４との間には、すでに絶縁膜８が設けられているため、ピラー領域１３と半導体層４間の不純物の拡散が抑制される。このため、電流経路の不純物濃度が変動してオン抵抗が上昇してしまうのを防ぐことができ、また、トレンチＴのピッチが微細化しても、ピラー領域１３の不純物濃度を所望に制御しやすい。
次に、図１０に表されるように、半導体ピラー領域１３よりも上であって半導体ピラー領域１３が充填されていない部分のトレンチＴの側壁面に形成された絶縁膜８を、エッチングにより除去する。
次に、図１１に表されるように、半導体ピラー領域１３の上に絶縁膜１５を形成すると共に、半導体ピラー領域１３よりも上のトレンチＴの側壁面に絶縁膜１６を形成する。絶縁膜１５、１６は、例えば熱酸化法により形成されるシリコン酸化膜である。
次に、絶縁膜１５より上のトレンチＴ内にポリシリコンを埋め込んだ後、そのポリシリコンにＰ型不純物の注入を行い、この後、熱処理により、注入されたＰ型不純物を拡散させてＰ＋型ポリシリコンとし、さらにこの後、そのＰ＋型ポリシリコンをトレンチＴの上端開口よりも下までエッチバックする。
これにより、図１２に表されるように、絶縁膜１６を介して第１の半導体領域６に向き合うＰ＋型ポリシリコンのゲート電極１８が形成される。なお、ゲート電極１８は、Ｎ型でもよく、またシリコン以外の半導体でもよく、さらには半導体に限らず金属でもよい。
次に、図１に表されるようにゲート電極１８の上のトレンチＴ内を充填し、かつ図３に表されるようにゲート電極１８の引出し部１８ｂの上を覆う層間絶縁膜２５を形成する。層間絶縁膜２５は、例えばシリコン酸化膜である。
次に、トレンチＴ周囲の第１の半導体領域６の表面に、Ｐ型不純物のイオン注入および熱拡散処理を行い、トレンチＴ周囲の第１の半導体領域６の表層部にＰ＋型シリコンの第２の半導体領域７を形成する。
次に、第２の半導体領域７及び層間絶縁膜２５の上に、例えば、スパッタ法により、アルミニウムからなる第１の主電極２１を形成する。これにより、第１の主電極２１と第２の半導体領域７とが電気的に接続される。また、図３に表されるように、第１の主電極２１は、層間絶縁膜２５に形成された接続孔を介して半導体ピラー領域１３と電気的に接続される。
ゲート電極１８は、図３に表されるように、層間絶縁膜２５に形成された接続孔を介して、ゲート引出し配線２７と電気的に接続される。基板２の裏面側には、第２の主電極２２が形成される。以上のようにして、図１〜４に表される半導体装置１が得られる。
以下、本発明の他の具体例について説明する。なお、前述したものと同様の要素については、同一の符号を付して詳細な説明は省略する。
［第２の具体例］
第２の具体例では、ピラー領域１３の形成方法が、第１の具体例と異なる。
本具体例でも、第１の具体例と同様、トレンチＴの底部には絶縁膜を形成しない。そして、そのトレンチＴ底部からトレンチＴ内に露出している半導体層４を下地結晶として、Ｎ型シリコンをエピタキシャル成長させ、半導体層４と第１の半導体領域６との界面に到達する前に成長をとめる。これにより、半導体層４と第１の半導体領域６との界面よりも下でトレンチＴ内を充填し、トレンチＴの底部で半導体層４に接合するピラー領域１３が形成される。
ピラー領域１３のエピタキシャル成長は、トレンチＴ底部から露出している半導体層４上のみへの選択的なエピタキシャル成長となるため、結晶面（結晶方位）が揃い、ピラー領域１３の結晶性を良くすることができ、リーク電流を抑えることができる。特に、ピラー領域１３を大結晶化する場合に有効である。
［第３の具体例］
図１３は、本発明の第３の具体例に係る半導体装置３１の要部断面構造を例示する模式図である。
本具体例では、各要素の導電型を第１の具体例と逆にしている。すなわち、第１導電型をＮ型、第２導電型をＰ型とし、基板１０２をＮ＋＋型シリコン、半導体層（ドリフト層）１０４をＮ型シリコン、第１の半導体領域（ベース領域）１０６をＰ−型シリコン、第２の半導体領域（ソース領域）１０７をＮ＋型シリコン、ピラー領域１１３をＰ型のシリコンまたはポリシリコン、ゲート電極１８をＮ＋型ポリシリコンから構成している。
本具体例においても、ＰＮ接合部であるトレンチＴの底部を介して半導体層１０４とピラー領域１１３の空乏化を促進することができる。したがって、オン抵抗を低減すべく、半導体層１０４の不純物濃度を高くしても、半導体層１０４とピラー領域１１３を完全に空乏化させることができ、ドレイン−ソース間電圧印加時の耐圧低下を抑えることができる。
［第４の具体例］
図１４は、本発明の第４の具体例に係る半導体装置４１の要部断面構造を例示する模式図である。
本具体例においても、第１の具体例と同様、半導体層４と第１の半導体領域６との界面よりも下のトレンチＴ内には、Ｎ型シリコンまたはＮ型ポリシリコンのピラー領域１３が充填され、半導体層４に接する絶縁膜の一部は開口され、この開口された部分を介して半導体層４とピラー領域１３とが接している。
本具体例では、トレンチＴの側面の絶縁膜が開口され、トレンチＴの側面で、Ｎ型のピラー領域１３と、Ｐ型の半導体層４とがＰＮ接合している。ピラー領域１３と半導体層４とのＰＮ接合部の面積は、それら両者間相互の不純物拡散を抑制する観点から、ピラー領域１３が絶縁膜８ａ、８ｂで覆われている部分の面積より小さいことが望ましい。
そして、本具体例においても、トレンチＴの側面のＰＮ接合部を介して半導体層４とピラー領域１３の空乏化を促進することができる。したがって、オン抵抗を低減すべく、半導体層４の不純物濃度を高くしても、半導体層４とピラー領域１３を完全に空乏化させることができ、ドレイン−ソース間電圧印加時の耐圧低下を抑えることができる。
次に、半導体装置４１の製造方法の一例について説明する。
図１５〜図１８は、半導体装置４１の製造工程の要部を例示する工程断面図である。
第１の半導体領域６を貫通して半導体層４に至るトレンチＴを形成し、そのトレンチＴの内壁面（側壁面及び底面）に絶縁膜８ａを形成するまでは、第１の具体例と同様に行われる。
この後、図１５に表されるように、絶縁膜８ａを、トレンチＴの底部およびその底部より少し上の部分のみが残るようにエッチングする。
次に、絶縁膜８ａで覆われていないトレンチＴの側面側から、Ｎ型シリコンをラテラル成長させ、図１５に表されるように、絶縁膜８ａを完全に覆うようにトレンチＴの底部側を充填するピラー領域１３を形成する。
次に、図１７に表されるように、ピラー領域１３の上に絶縁膜５を形成すると共に、ピラー領域１３よりも上のトレンチＴの側壁面に絶縁膜８ｂを形成する。
次に、図１８に表されるように、ピラー領域１３の上の絶縁膜５を異方性エッチングにより除去し、この後、ピラー領域１３を、図１４に表されるように、半導体層４と第１の半導体領域６との界面より少し下の位置までエピタキシャル成長させる。後は、第１の具体例と同様に、前述した図１１以降の工程が続けられる。
［第５の具体例］
図１９は、本発明の第５の具体例に係る半導体装置５１の要部断面構造を例示する模式図である。
本具体例では、第１の半導体領域６の表面に、トレンチＴの周囲を囲むように第２の半導体領域５７を選択的に設けている。トレンチＴ間の第１の半導体領域６表面で、第２の半導体領域５７は横方向につながっていない。
［第６の具体例］
図２０は、本発明の第６の具体例に係る半導体装置における要部構成の平面パターンを例示する模式図である。
図２１は、図２０におけるＤ−Ｄ線断面図である。
図２２は、図２０におけるＥ−Ｅ線断面図である。
図２３は、図２０におけるＦ−Ｆ線断面図である。
なお、図２０におけるＣ−Ｃ線断面は、前述した図１に表される断面構造と同じである。
本具体例では、トレンチＴの延在方向（図２０、２２におけるＸ方向）の途中に、ピラー領域１３をソース電極（第１の主電極）２１に接続させるためのコンタクト部を設けている。例えば、前述した図８に表す工程の後、トレンチＴ内をポリシリコンで埋め込み、さらにそのポリシリコンをドリフト層４とベース領域６との界面よりも下までエッチバックする際に、一部のポリシリコンは、ドリフト層４とベース領域６との界面より下までエッチバックせずにトレンチＴ内に残す。
すなわち、ピラー領域１３の一部は、トレンチＴの底部からソース領域７に至る高さまでトレンチＴ内を充填しており、そのトレンチＴ内を充填するピラー領域１３の表層部１３ａは、ピラー領域１３における他の部分より高不純物濃度（Ｎ＋型）にされ、この表層部１３ａは、ソース領域７上に設けられたソース電極２１に接している。高不純物濃度（Ｎ＋型）の表層部１３ａを介して、ピラー領域１３とソース電極２１とを接続させることで、ピラー領域１３とソース電極２１との接触抵抗を低減できる。
ピラー領域１３がソース電極２１に接続されることで、さらに、そのピラー領域１３の表層部１３ａに対して酸化膜８を介して隣接する部分に、ソース領域７を分断してＮ＋型のバックゲート領域６６を設け、このバックゲート領域６６もソース電極２１に接続されることで、アバランシェブレークダウン時に、ソース電極２１へのキャリア抜けを促進でき、素子破壊を防ぐことができる。
なお、バックゲート領域６６はソース領域７を分断するように設けることに限らず、ベース領域６からソース電極２１へのキャリア抜き経路が確保できればよいため、ベース領域６をバックゲート領域６６を通じてソース電極２１に電気的に接続させるようにバックゲート領域６６が設けられればよい。
また、本具体例では、主電流経路が形成される素子部におけるトレンチＴの真上で、ピラー領域１３とソース電極２１とを接触させており、この構造は、前述した図３に表すように素子部の外側にピラー領域１３を引き出してソース電極２１と接続させる場合に比べて、キャリアの排出経路を短くでき、その分、アバランシェブレークダウン時にキャリアの排出効率を高めることができ、素子破壊の防止に有効である。
トレンチＴの延在方向（Ｘ方向）の途中に、トレンチ底部から上部までピラー領域１３が充填された部分が設けられることで、図２０、２２に表すように、ゲート電極１８が、Ｘ方向に分断される。そこで、本具体例では、ピラー領域１３によって分断されたゲート電極１８のグループごとにゲート配線３０ａ、３０ｂを設けている。各ゲート電極１８において、ピラー領域１３によって分断された一方は、これに接して交差するゲート配線３０ａに接続され、他方は、これに接して交差するゲート配線３０ｂに接続され、これらゲート配線３０ａ及びゲート配線３０ｂが、図示しないゲートパッドに接続されることで、各ゲート電極１８は互いに電気的に接続される。
なお、ピラー領域１３がトレンチＴの底部から上部まで充填されてソース電極２１に接続される部分は、複数箇所設けてもよく、この場合も、ピラー領域１３によって分断されたゲート電極のグループごとに、ゲート配線を設ければよい。
［第７の具体例］
図２４は、本発明の第７の具体例に係る半導体装置における要部構成の平面パターンを例示する模式図である。
図２５は、図２４におけるＧ−Ｇ線断面図である。
本具体例に係る半導体装置において、ゲート電極１８、ベース領域６、ソース領域７、ピラー領域１３などが形成された素子部の構造は、前述した具体例と同じである。この素子部の構造によれば、前述したように、トレンチＴの底部に、ドリフト層４とピラー領域１３とのＰＮ接合部が形成され、このＰＮ接合部を介して空乏化を促進させることがきるため、オン抵抗を低減すべくドリフト層４の不純物濃度を高くしても（例えば１０１７／ｃｍ３程の不純物濃度）、所望の耐圧を確保することができる。しかし、素子部よりも耐圧が維持しにくい終端部に、そのような高不純物濃度層が存在すると、終端部の耐圧が維持し難くなる。
そこで、本具体例では、素子部よりも外側の終端部におけるドリフト層４に、複数本（例えば本具体例では２本）の終端トレンチＴ１、Ｔ２を形成し、その終端トレンチＴ１、Ｔ２内に、ドリフト層４と逆導電型の半導体を充填して終端ピラー領域１３ｂ、１３ｃを設けると共に、これら終端ピラー領域１３ｂ、１３ｃのうちの最外ピラー領域１３ｃに隣接してドリフト層４の主面側に埋め込まれた層間絶縁膜４０を設けている。
終端トレンチＴ１、Ｔ２及びその側壁内面に形成された絶縁膜８は、素子部のトレンチＴ及び絶縁膜８と同工程にて同時に形成されて図８に表す状態とされ、この後、トレンチＴ、Ｔ１、Ｔ２内を例えばＮ型ポリシリコンで埋め込む。そして、素子部のトレンチＴについては、埋め込まれたポリシリコンをドリフト層４とベース領域６との界面よりも下までエッチバックするが、このとき、終端トレンチＴ１、Ｔ２内のポリシリコンについては、ドリフト層４とベース領域６との界面より下までエッチバックせずにトレンチＴ１、Ｔ２内に残す。
終端ピラー領域１３ｂ、１３ｃの表層部１３ａは、終端ピラー領域１３ｂ、１３ｃにおける他の部分より高不純物濃度（Ｎ＋型）にされ、この表層部１３ａは、ソース領域７上に設けられるソース電極に接する。また、終端トレンチＴ１、Ｔ２間に介在されたドリフト層４の表層部にも、高不純物濃度（Ｎ＋型）のコンタクト領域３５が設けられ、このコンタクト領域３５もソース電極に接する。
素子部と同様に、終端トレンチＴ１、Ｔ２の底部には絶縁膜は形成されず、ドリフト層４と終端ピラー領域１３ｂ、１３ｃとがＰＮ接合している。また、終端トレンチＴ１、Ｔ２（終端ピラー領域１３ｂ、１３ｃ）の間には、ベース領域６は形成されずにドリフト層４が介在され、すなわち、Ｎ型の終端ピラー領域１３ｂ、１３ｃと、Ｐ型のドリフト層４とが、絶縁膜８を介在させて、交互に並設されている。したがって、ドレイン・ソース間に電圧が印加されたとき、それら終端ピラー領域１３ｂ、１３ｃとドリフト層４との並設部分で空乏層を伸ばすことができ、終端における耐圧を確保できる。
図２６は、最外ピラー領域１３ｃに隣接してドリフト層４の主面側に埋め込まれた層間絶縁膜４０の形成方法を例示する模式図である。
終端トレンチＴ１、Ｔ２及びこの内部を充填する終端ピラー領域１３ｂ、１３ｃを形成した後、図２６（ａ）に表すように、終端トレンチＴ１、Ｔ２（終端ピラー領域１３ｂ、１３ｃ）上にエッチングマスク８０を形成し、これをマスクとして、最外ピラー領域１３ｃより外側のドリフト層４を、ＣＤＥ（Chemical Dry Etching）法によりエッチングする。このエッチングにより、図２６（ｂ）に表すように、ドリフト層４の表面側にトレンチｔが形成され、この後、そのトレンチｔを層間絶縁膜（例えばシリコン酸化膜）４０で埋め込む。この層間絶縁膜４０の深さ分、ドレイン電位部分・ソース電位部分間の距離を大きくでき、終端部表層における電界集中を緩和して、高耐圧が得られる。
また、本具体例では、層間絶縁膜４０を埋め込むトレンチｔを形成するにあたって、ＣＤＥ法を用いているので、ドリフト層４を等方的にエッチングでき、エッチングマスク８０のエッジを、最外ピラー領域１３ｃの終端側の側面に設けられた絶縁膜８と、ドリフト層４との境界に精度良く位置合わせしなくても、その絶縁膜８より外側のドリフト層４を残さず除去することができる。
なお、終端トレンチＴ１、Ｔ２及びこの内部を充填する終端ピラー領域１３ｂ、１３ｃの数は、２つに限らず、３つ以上であってもよい。
［第８の具体例］
図２７は、本発明の第８の具体例に係る半導体装置の要部断面構造を例示する模式図である。
本具体例では、先に、最外の終端トレンチＴ２の横に、トレンチｔ及びこれを埋め込む層間絶縁膜４０を形成してから、終端トレンチＴ１、Ｔ２の内部を例えばＮ型のポリシリコンで埋め込んで、間にＰ型のドリフト層４を介在させたＮ型の終端ピラー領域１３ｂ、１３ｃを形成する。終端トレンチＴ１、Ｔ２内のポリシリコンは終端部の表面上に引き出され、図示しないソース電極と接続される。
本具体例においても、ドレイン・ソース間に電圧が印加されたとき、終端ピラー領域１３ｂ、１３ｃとドリフト層４との並設部分で空乏層を伸ばすことができ、また、層間絶縁膜４０の深さ分、ドレイン電位部分・ソース電位部分間の距離を大きくでき、終端部表層における電界集中を緩和して、高耐圧が得られる。
［第９の具体例］
図２８は、本発明の第９の具体例に係る半導体装置における要部構成の平面パターンを例示する模式図である。
前述した第７、第８の具体例において、本発明者らは、終端部における特に最外ピラー領域１３ｃ近傍に電界が集中しやすい傾向があるとの知見を得た。したがって、最外ピラー領域１３ｃ近傍の電界集中を緩和する観点から、最外ピラー領域１３ｃの不純物濃度よりも素子部側の終端ピラー領域１３ｂの不純物濃度を高くすることが望ましい。最外ピラー領域１３ｃの不純物濃度よりも素子部側の終端ピラー領域１３ｂの不純物濃度を高くすることで、電界集中ポイントを最外ピラー領域１３ｃ側から素子部側の終端ピラー領域１３ｂ側にシフトさせることができ、最外ピラー領域１３ｃ近傍の電界集中を緩和できる。
ただし、ピラー領域１３ｂ、１３ｃの不純物量の制御性は優れない。そこで、図２８に表す本具体例では、最外ピラー領域１３ｃよりも素子部側の終端ピラー領域１３ｅのパターン幅を大きくすることで、素子部側の終端ピラー領域１３ｂの不純物濃度を、最外ピラー領域１３ｃの不純物濃度よりも高くしている。
［第１０の具体例］
図２９は、本発明の第１０の具体例に係る半導体装置の要部断面構造を例示する模式図である。
本具体例では、前述した第７〜第９の具体例に対して、終端部の構造は同じであり、素子部の構造が異なる。すなわち、素子部におけるトレンチＴは、終端トレンチＴ１、Ｔ２よりも浅く形成され、ゲート電極１８の下に、ドリフト層４とＰＮ接合を形成するピラー領域１３を設けていない。
本具体例においても、ドレイン・ソース間に電圧が印加されたとき、終端ピラー領域１３ｂ、１３ｃとドリフト層４との並設部分で空乏層を伸ばすことができ、また、層間絶縁膜４０の深さ分、ドレイン電位部分・ソース電位部分間の距離を大きくでき、終端部表層における電界集中を緩和して、高耐圧が得られる。
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
半導体ピラー領域を第１の主電極（ソース電極）に接続せずに、フローティング構造としてもよい。ただし、半導体ピラー領域を第１の主電極に接続した方が、半導体ピラー領域と半導体層（ドリフト層）との完全空乏化をより促進しやすい。
また、半導体ピラー領域とゲート電極とを、図３に表されるように同じ方向に引き出すことに限らず、それぞれ反対方向に引き出すようにしてもよい。
絶縁膜や層間絶縁膜は、シリコン酸化膜以外にもシリコン窒化膜などを用いてもよい。また、各要素の半導体はシリコン以外の半導体（例えば、ＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＧａＮ等）を用いてもよい。
本発明の第１の具体例に係る半導体装置の要部断面構造を例示する模式図である。 同第１の具体例に係る半導体装置の要部平面構造を例示する模式図である。 図２におけるＡ１−Ａ１線断面図である。 図２におけるＡ２−Ａ２線断面図である。 同第１の具体例に係る半導体装置の製造工程の要部を例示する工程断面図である。 図５に続く工程断面図である。 図６に続く工程断面図である。 図７に続く工程断面図である。 図８に続く工程断面図である。 図９に続く工程断面図である。 図１０に続く工程断面図である。 図１１に続く工程断面図である。 本発明の第３の具体例に係る半導体装置の要部断面構造を例示する模式図である。 本発明の第４の具体例に係る半導体装置の要部断面構造を例示する模式図である。 同第４の具体例に係る半導体装置の製造工程の要部を例示する工程断面図である。 図１５に続く工程断面図である。 図１６に続く工程断面図である。 図１７に続く工程断面図である。 本発明の第５の具体例に係る半導体装置の要部断面構造を例示する模式図である。 本発明の第６の具体例に係る半導体装置における要部構成の平面パターンを例示する模式図である。 図２０におけるＤ−Ｄ線断面図である。 図２０におけるＥ−Ｅ線断面図である。 図２０におけるＦ−Ｆ線断面図である。 本発明の第７の具体例に係る半導体装置における要部構成の平面パターンを例示する模式図である。 図２４におけるＧ−Ｇ線断面図である。 同第７の具体例に係る半導体装置の製造工程の要部を例示する工程断面図である。 本発明の第８の具体例に係る半導体装置の要部断面構造を例示する模式図である。 本発明の第９の具体例に係る半導体装置における要部構成の平面パターンを例示する模式図である。 本発明の第１０の具体例に係る半導体装置の要部断面構造を例示する模式図である。
符号の説明
１…半導体装置、２…基板、４…半導体層（ドリフト層またはドレイン層）、６…第１の半導体領域（ベース領域）、７…第２の半導体領域（ソース領域）、８，８ａ，８ｂ…絶縁膜、１３…半導体ピラー領域、１５…絶縁膜、１６…絶縁膜、１８…ゲート電極、２１…第１の主電極（ソース電極）、２２…第２の主電極（ドレイン電極）、２５…層間絶縁膜、３０ａ，３０ｂ…ゲート配線、３１…半導体装置、４０…層間絶縁膜、４１…半導体装置、５１…半導体装置、５７…第２の半導体領域（ソース領域）、１０２…基板、１０４…半導体層、１０６…第１の半導体領域（ベース領域）、１０７…第２の半導体領域（ソース領域）、１１３…半導体ピラー領域、Ｔ…トレンチ、Ｔ１，Ｔ２…終端トレンチ

Claims (5)

  1. 第１導電型の半導体層と、
    前記半導体層の主面上に設けられた第２導電型の第１の半導体領域と、
    前記第１の半導体領域の表層部に設けられた第１導電型の第２の半導体領域と、
    前記第１の半導体領域を貫通して前記半導体層に至るトレンチと、
    前記トレンチの内壁面に設けられた第１の絶縁膜と、
    前記半導体層と前記第１の半導体領域との界面よりも下方で前記トレンチ内を充填する第２導電型の半導体ピラー領域と、
    前記半導体ピラー領域の上に設けられた第２の絶縁膜と、
    前記第２の絶縁膜よりも上方で前記トレンチ内を充填するゲート電極と、
    前記第２の半導体領域に接続された第１の主電極と、
    前記半導体層の前記主面の反対側に設けられた第２の主電極と、
    を備え、
    前記半導体層に接する前記第１の絶縁膜の一部が開口され、この開口された部分を介して前記半導体層と前記半導体ピラー領域とが接していることを特徴とする半導体装置。
  2. 前記半導体ピラー領域は、前記第１の主電極に接続されていることを特徴とする請求項１記載の半導体装置。
  3. 前記半導体ピラー領域の一部は、前記トレンチの底部から前記第２の半導体領域に至る高さまで前記トレンチ内を充填され、その半導体ピラー領域の表層部が前記第１の主電極に接していることを特徴とする請求項２記載の半導体装置。
  4. 第１導電型の半導体層と、
    前記半導体層の主面上に設けられた第２導電型の第１の半導体領域と、
    前記第１の半導体領域の表層部に設けられた第１導電型の第２の半導体領域と、
    前記第１の半導体領域を貫通して前記半導体層に至るトレンチと、
    前記トレンチの内壁面に設けられると共に、前記半導体層に接する一部が開口された第１の絶縁膜と、
    前記半導体層と前記第１の半導体領域との界面よりも下方で前記トレンチ内を充填すると共に、前記第１の絶縁膜の一部に形成された開口を介して前記半導体層に接する第２導電型の半導体ピラー領域と、
    前記半導体ピラー領域の上に設けられた第２の絶縁膜と、
    前記第２の絶縁膜よりも上方で前記トレンチ内を充填するゲート電極と、
    前記第２の半導体領域に接続された第１の主電極と、
    前記半導体層の前記主面の反対側に設けられた第２の主電極と、
    前記ゲート電極、前記第１の半導体領域及び前記第２の半導体領域が形成された素子部よりも外側の終端部における前記半導体層に形成された終端トレンチ内を充填し、間に前記半導体層を介在させて並設された複数の第２導電型の終端ピラー領域と、
    前記複数の終端ピラー領域のうちの最外ピラー領域に隣接して、前記半導体層の主面側に埋め込まれた層間絶縁膜と、
    を備えたことを特徴とする半導体装置。
  5. 第１導電型の半導体層と、
    前記半導体層の主面上に設けられた第２導電型の第１の半導体領域と、
    前記第１の半導体領域の表層部に設けられた第１導電型の第２の半導体領域と、
    前記第１の半導体領域を貫通して前記半導体層に至るトレンチと、
    前記トレンチの内壁面に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記トレンチ内を充填するゲート電極と、
    前記第２の半導体領域に接続された第１の主電極と、
    前記半導体層の前記主面の反対側に設けられた第２の主電極と、
    前記ゲート電極、前記第１の半導体領域及び前記第２の半導体領域が形成された素子部よりも外側の終端部における前記半導体層に形成された終端トレンチ内を充填し、間に前記半導体層を介在させて並設された複数の第２導電型の終端ピラー領域と、
    前記複数の終端ピラー領域のうちの最外ピラー領域に隣接して、前記半導体層の主面側に埋め込まれた層間絶縁膜と、
    を備えたことを特徴とする半導体装置。
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