JP5553652B2 - 半導体基板および半導体装置 - Google Patents

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Description

本発明は、スイッチング電源装置のスイッチング回路に関し、より詳細には、スイッチング回路に使用される半導体基板および半導体装置に関する。
従来から、主スイッチング素子のハイサイドＭＯＳＦＥＴをオフした還流期間における同期整流用素子のローサイドＭＯＳＦＥＴに寄生するボディダイオードの導通期間を短縮し、導通損失を低減する技術が知られている［例えば、特開２００４−３１２９１３号公報（特許文献１）］。
特許文献１では、主スイッチング素子のハイサイドＭＯＳＦＥＴと同期整流用素子のローサイドＭＯＳＦＥＴが同時にオンして大きな貫通電流が流れないようにするため、ゲート電圧信号にデッドタイムを設けながらハイサイドＭＯＳＦＥＴとローサイドＭＯＳＦＥＴを交互にオンオフさせている。
特許文献１は、これらのデッドタイムが短くなるよう制御することによって、ハイサイドＭＯＳＦＥＴをオフした還流期間におけるローサイドＭＯＳＦＥＴに寄生するボディダイオードの導通期間を短縮し、導通損失を低減している。
ハイサイドＭＯＳＦＥＴがオンする際にローサイドＭＯＳＦＥＴのボディダイオードに印加される電圧が順電圧から逆電圧に切り替わることによって、カソードからアノードへの逆電流、すなわちリカバリー電流がボディダイオードに一瞬流れ、リカバリー損失が生じる。
このリカバリー損失を低減するために、ハイサイドＭＯＳＦＥＴとローサイドＭＯＳＦＥＴのスイッチタイミングをクロスすることが有効であることはよく知られている［例えば、特開２００７−１４０５９号公報（特許文献２）］。しかしながら、スイッチタイミングをクロスしすぎると貫通電流が大きく流れてしまうという問題が生じる。
特許文献１では、貫通電流を一切流さないように制限しているため、リカバリー損失を低減するためにスイッチングをクロスすることができない。特許文献２では、貫通電流が大きく流れるのを防ぎつつ、ハイサイドＭＯＳＦＥＴとローサイドＭＯＳＦＥＴのスイッチングをクロスさせ、リカバリー損失を低減させている。
特許文献２は、ローサイドＭＯＳＦＥＴに流れる電流を検出する第１の電流検出手段と、ローサイドＭＯＳＦＥＴのボディダイオードに流れる電流を検出する第２の電流検出手段とを備え、第１の電流検出手段により検出される貫通電流と第２の電流検出手段により検出されるボディダイオードのリカバリー電流がいずれも小さくなるようにデッドタイムを設定して、ハイサイドＭＯＳＦＥＴとローサイドＭＯＳＦＥＴに対するゲート信号を出力する。これにより、貫通電流を流してリカバリー損失を低減させるとともに、貫通電流が大きく流れるのを防ぐことができる。
しかしながら、一般的なＭＯＳＦＥＴでは、ソース電極がｐ型ボディ領域とｎ＋型ソース領域の両方に接触しているため、ＭＯＳＦＥＴの動作電流とボディダイオードに流れる電流をそれぞれ独立して検出することは困難である。
特開平５−７５１３１号公報（特許文献３）では、ボディダイオードに流れる電流を独立して検出することは可能であるが、ＭＯＳＦＥＴの動作電流を独立して検出することができないという問題があった。
これを解決するため、特開２００６−３１０４７３号公報（特許文献４）では、ＭＯＳＦＥＴの動作電流と寄生ダイオードに流れる電流を独立して検出できるセンス用ＭＯＳＦＥＴおよびセンス用ダイオードの構造が提案されている。
特開２００４−３１２９１３号公報 特開２００７−１４０５９号公報 特開平５−７５１３１号公報 特開２００６−３１０４７３号公報
しかしながら、特許文献４に記載のセンス用ＭＯＳＦＥＴおよびセンス用ダイオードは、半導体基板表面の電極を２つに分離し、一方（センス用ＭＯＳＦＥＴの電極）をｎ＋型ソース領域に接続し、他方（センス用ダイオード）をｐ型ボディ領域に接続しているため、プレーナ型のＭＯＳＦＥＴには適用可能であるが、トレンチゲート型などの微細なＭＯＳＦＥＴに適用することは難しいという課題があった。
そこで、本発明の目的は、上記従来技術の課題を解決するためになされたものであり、トレンチゲート型などの微細ＭＯＳＦＥＴにおいて、ＭＯＳＦＥＴの動作電流とダイオード電流を検出することができる半導体基板、半導体チップおよび半導体装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
すなわち、代表的なものの概要は、基板の主面の第１半導体領域と、第１半導体領域上に形成され、第１半導体領域と逆の導電型を持つ第２半導体領域と、第２半導体領域内に形成され、第１半導体領域と同一の導電型を持つ第３半導体領域とを備えた半導体基板であって、半導体基板は、主電流領域と主電流領域に流れる主電流より小さい電流が流れる電流検出領域を有し、主電流領域は、主面に第２導電体が配置され、第２導電体は第２半導体領域と第３半導体領域に接触し、電流検出領域は、主面に第３導電体および第４導電体が配置され、第３導電体は第２半導体領域と第３半導体領域に接触し、第４導電体は第２導電体に接触するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
すなわち、代表的なものによって得られる効果は、トレンチゲート型などの微細ＭＯＳＦＥＴにおいて、ＭＯＳＦＥＴの動作電流とダイオード電流を検出することができ、電源などのスイッチング回路の低損失化と低ノイズ化を実現できる。
本発明の実施の形態１に係る半導体基板の構成を示す断面図である。 本発明の実施の形態１に係る半導体基板によりＭＯＳＦＥＴの動作電流とダイオード電流を検出することによる効果について説明するためのデッドタイムと電流の関係を示す図である。 本発明の実施の形態１に係る半導体基板によりＭＯＳＦＥＴの動作電流とダイオード電流を検出することによる効果について説明するためのデッドタイムと電源損失の関係を示す図である。 本発明の実施の形態１に係る半導体基板によりＭＯＳＦＥＴの動作電流とダイオード電流を検出することによる効果について説明するためのデッドタイムとスパイク電圧の関係を示す図である。 本発明の実施の形態２に係る半導体基板の構成を示す断面図である。 本発明の実施の形態３に係る半導体基板を使用したスイッチング電源装置の構成を示す回路図である。 本発明の実施の形態４に係る半導体基板を搭載した半導体装置の構成を示す平面図である。 本発明の実施の形態５に係る半導体基板を搭載した半導体装置の構成を示す平面図である。 本発明の実施の形態６に係る半導体基板を使用したスイッチング電源装置の構成を示す回路図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１により、本発明の実施の形態１に係る半導体基板の構成について説明する。図１は本発明の実施の形態１に係る半導体基板の構成を示す断面図であり、トレンチゲート型ＭＯＳＦＥＴの断面図を示している。
図１において、半導体基板（半導体チップ又は半導体装置）１は、主電流領域２と電流検出領域である電流センス領域３からなり、主電流領域２はｎ＋型半導体領域４（ドレイン）、第１半導体領域であるｎ−型半導体領域５、第２半導体領域であるｐ型半導体領域６（ボディ）、第３半導体領域であるｎ＋型半導体領域７（ソース）、第２導電体であるソース電極８、ドレイン電極９からなる。
電流センス領域３はｎ＋型半導体領域４（ドレイン）、ｎ−型半導体領域５、ｐ型半導体領域６（ボディ）、ｎ＋型半導体領域７（ソース）、第３導電体であるＭＯＳＦＥＴ電流検出用電極１０、第４導電体であるダイオード電流検出用電極１１からなる。
また、ｎ−型半導体領域５、ｐ型半導体領域６（ボディ）、およびｎ＋型半導体領域７（ソース）に溝が形成され、その溝に形成されたゲート絶縁膜（図示せず）上に、図１に示すように第１導電体であるゲート電極１２が形成されている。
また、ゲート電極１２と、ソース電極８、ＭＯＳＦＥＴ電流検出用電極１０、およびダイオード電流検出用電極１１との間には、絶縁膜１３が形成されている。
主電流領域２は従来のトレンチゲート型ＭＯＳＦＥＴと同様であるが、電流センス領域３は表面電極がＭＯＳＦＥＴ電流検出用電極１０とダイオード電流検出用電極１１に分離され、ＭＯＳＦＥＴ電流検出用電極１０が接触する部分には、ｐ型半導体領域６（ボディ）とｎ＋型半導体領域７（ソース）が設けられ、ダイオード電流検出用電極１１が接触する部分にはｐ型半導体領域６（ボディ）のみが設けられている。
ダイオード電流検出用電極１１はｐ型半導体領域６（ボディ）と接触しているため、ダイオード電流のみを検出するのに対して、ＭＯＳＦＥＴ電流検出用電極１０はｐ型半導体領域６（ボディ）およびｎ＋型半導体領域７（ソース）と接触しているため、ＭＯＳＦＥＴ電流とダイオード電流の合計値を検出することになる。
しかし、ＭＯＳＦＥＴ電流検出用電極１０の目的はＭＯＳＦＥＴの貫通電流を検出することなので、検出量がＭＯＳＦＥＴ電流とダイオード電流の合計値であっても問題ない。
次に、図２〜図４により、本発明の実施の形態１に係る半導体基板によりＭＯＳＦＥＴの動作電流とダイオード電流を検出することによる効果について説明する。図２〜図４は本発明の実施の形態１に係る半導体基板によりＭＯＳＦＥＴの動作電流とダイオード電流を検出することによる効果について説明するための説明図であり、図２はデッドタイムと電流の関係を示す図、図３はデッドタイムと電源損失の関係を示す図、図４はデッドタイムとスパイク電圧の関係を示す図である。
図２において、横軸がデッドタイム、縦軸が本実施の形態の半導体基板で検出されるＭＯＳＦＥＴ電流とダイオード電流で、ＭＯＳＦＥＴ電流はドレインからソースの向きに流れる貫通電流で、ダイオード電流はカソードからアノードの向きに流れるリカバリー電流を表している。
ここで、横軸のデッドタイムは半導体基板により構成されるスイッチング電源装置におけるハイサイドとローサイドのＭＯＳＦＥＴのゲート電圧がともにオフの期間としている。図２に示すように、デッドタイムが短くなるに従い、ダイオード電流は減少するが、０ｎｓ以下においてはダイオード電流の減少が飽和していることが分かる。デッドタイムが１０ｎｓから０ｎｓまでダイオードのリカバリー電流が減少する理由は、デッドタイムが短くなると少数キャリアであるホールの注入が減少するためである。
ダイオードのリカバリー電流は少数キャリアに起因した成分とｐ型半導体領域６（ボディ）とｎ−型半導体領域５のｐｎ接合の接合容量に起因した成分がある。少数キャリアに起因した成分はデッドタイムを短くすることで低減することができるが、接合容量に起因した成分は低減することはできない。デッドタイム０ｎｓ以下でダイオードのリカバリー電流の減少が飽和する理由は、接合容量に起因した成分が支配的となるためである。
また、ＭＯＳＦＥＴの貫通電流はデッドタイムが０ｎｓから２５ｎｓまでは３Ａ程度に抑制されているが、デッドタイムが−５ｎｓになると急峻に増加する。これは、ハイサイドとローサイドのＭＯＳＦＥＴが同時にオンし、大きな貫通電流が流れるためである。
デッドタイムを十分長く設定した場合であっても、ＭＯＳＦＥＴの貫通電流（３Ａ程度）が流れる理由は、ハイサイドＭＯＳＦＥＴがオンした際に、ローサイドＭＯＳＦＥＴのドレイン電圧が上昇し、ゲートとドレインの容量カップリングでゲート電圧が上昇し、ローサイドＭＯＳＦＥＴがオンするためである。
この現象は「Ｓｅｌｆ ｔｕｒｎ−ｏｎ」や「Ｆａｕｌｓｅ ｔｕｒｎ−ｏｎ」と呼ばれる。「Ｓｅｌｆ ｔｕｒｎ−ｏｎ」を抑制する手法としてはハイサイドＭＯＳＦＥＴのターンオン速度を低減することや、ローサイドＭＯＳＦＥＴのゲート電圧のしきい値を上げることなどがある。
次に、ボディダイオードのリカバリー電流とＭＯＳＦＥＴの貫通電流を用いたデッドタイムの最適化の手法について説明する。
デッドタイムの最適化の手法としては、以下の通りである。
（１）ＭＯＳＦＥＴの貫通電流が流れない十分長いデッドタイムから、徐々にデッドタイムを短くしていき、ダイオードのリカバリー電流とＭＯＳＦＥＴの貫通電流を検出する。
（２）ダイオードのリカバリー電流が極小になるデッドタイムの範囲を求め、この範囲の中で、ＭＯＳＦＥＴの貫通電流が急峻に増えないデッドタイムを最適値とする。
上記のようなデッドタイム最適化手法に倣えば、図２に示す例では、デッドタイムの最適値は０ｎｓとなる。
ただし、デッドタイムの最適値はＭＯＳＦＥＴの種類、回路条件（入力電圧、出力電流、温度など）により異なる。
また、図３のデッドタイムと電源損失の関係を示す図に示すように、デッドタイムを最適値（０ｎｓ）に設定することで、損失を最小にすることができる。
また、図４はデッドタイムとスパイク電圧の関係を示しており、ここでのスパイク電圧はハイサイドＭＯＳＦＥＴがオンした際の、ローサイドＭＯＳＦＥＴのドレインの跳ね上がり電圧と入力電圧（１２Ｖ）の差分である。デッドタイムを０ｎｓに最適化することで、スパイク電圧を最小にすることができる。
このスパイク電圧を低減するメリットとして以下の２つがある。
（１）ノイズの低減。ノイズは放射ノイズと伝導ノイズの２種類に分類することができるが、スパイク電圧の抑制は、これら２種類のノイズを低減する。
（２）ＭＯＳＦＥＴの導通損失の低減。スパイク電圧が低くなることで、低耐圧のＭＯＳＦＥＴを使用できるので、ＭＯＳＦＥＴのオン抵抗（∝導通損失）を低減できる。
以上のように、本実施の形態では、レンチゲート型ＭＯＳＦＥＴにおいて、ＭＯＳＦＥＴの動作電流とダイオード電流を検出することができるので、デッドタイムの最適化を容易に行うことが可能である。
（実施の形態２）
実施の形態２は、実施の形態１において、ＭＯＳＦＥＴ電流検出用電極１０をｎ＋型半導体領域７（ソース）のみに接触させたものである。
図５により、本発明の実施の形態２に係る半導体基板の構成について説明する。図５は本発明の実施の形態２に係る半導体基板の構成を示す断面図である。
図５において、実施の形態１の図１に示す半導体基板１と異なる点は、以下の２つである。その他の構成は実施の形態１と同様である。
（１）ＭＯＳＦＥＴ電流検出用電極１０はｎ＋型半導体領域７（ソース）のみに接触し、ｐ型半導体領域６（ボディ）とは接触しない。
なお、図５に示すように、ＭＯＳＦＥＴ電流検出用電極１０の一部は、ｎ＋型半導体領域７（ソース）にも接触させていないが、これは、この部分でｎ＋型半導体領域７（ソース）に接触させても、電流が流れないためである。
（２）電流センス領域３のゲート電極１２の間隔（ＭＯＳＦＥＴ電流検出用電極１０とダイオード電流検出用電極１１の下のゲート電極１２の間隔）が、主電流領域２のゲート電極１２の間隔より大きい。
このように、本実施の形態では、上記の構造とすることで、ＭＯＳＦＥＴ電流とダイオード電流を完全に分離して検出することが可能である。ＭＯＳＦＥＴ電流とダイオード電流を検出した後のデッドタイムの最適化の手法は、実施の形態１と同様である。
（実施の形態３）
実施の形態１では、ダイオードのリカバリー電流とＭＯＳＦＥＴの電流を検出して、デッドタイムを最適化する手法について述べたが、実際のスイッチング電源装置のスイッチング回路では、ハイサイドとローサイドのＭＯＳＦＥＴは高速にスイッチングするため、ハイサイドＭＯＳＦＥＴがターンオンした直後の電流は振動が大きく、電流の絶対値を高精度に検出することは難しい。
そこで、実施の形態３は、検出した電流値を電圧に変換した後、ローパスフィルタを介してオペアンプに入力することで、電流振動の影響を抑制するようにしたものである。
図６により、本発明の実施の形態３に係る半導体基板を使用したスイッチング電源装置の構成について説明する。図６は本発明の実施の形態３に係る半導体基板を使用したスイッチング電源装置の構成を示す回路図である。
図６において、スイッチング電源装置は、入力電源２１、入力コンデンサ２２、ハイサイドＭＯＳＦＥＴ２３、ローサイドＭＯＳＦＥＴ２４、ハイサイドＭＯＳＦＥＴのゲート駆動回路２５、ローサイドＭＯＳＦＥＴのゲート駆動回路２６、チョークコイル２７、出力コンデンサ２８、負荷２９、エラーアンプ３０、ＰＷＭコンパレータ３１、センス用ＭＯＳＦＥＴおよびセンス用ダイオードの電流検出器３２、ローパスフィルタ３３、オペアンプ３４、デッドタイム検出部３５から構成されている。
図６においては、ローサイドＭＯＳＦＥＴ２４が、図１に示す半導体基板１の主電流領域２で構成され、センス用ＭＯＳＦＥＴおよびセンス用ダイオードの電流検出器３２が、図１に示す半導体基板１の電流センス領域３で構成されている。
ローパスフィルタ３３を入れることでダイオードのリカバリー電流の絶対値を検出することはできないが、電流の振動を押さえることができ、ローパスフィルタ３３の出力による図２に示すような電流値の変化により、デッドタイムを最適化することが可能である。
（実施の形態４）
実施の形態４は、実施の形態１、２の半導体基板１を半導体装置上に搭載したものである。
図７により、本発明の実施の形態４に係る半導体基板をローサイドＭＯＳＦＥＴとして搭載した半導体装置の構成について説明する。図７は本発明の実施の形態４に係る半導体基板を搭載した半導体装置の構成を示す平面図である。
図７において、半導体装置４１は、ハイサイドＭＯＳＦＥＴ２３とローサイドＭＯＳＦＥＴ２４と、これらを駆動する駆動素子であるドライバＩＣ４２を１つのパッケージに実装したもので、システム・イン・パッケージ（ＳｉＰ）と呼ばれるものである。
ローサイドＭＯＳＦＥＴ２４が、実施の形態１、２の半導体基板から構成されている。
また、ハイサイドＭＯＳＦＥＴ２３のゲートを駆動するため、ドライバＩＣ４２とハイサイドＭＯＳＦＥＴ２３はゲート用のワイヤ４３、ソース用のワイヤ４４の２本で接続されている。
ローサイドＭＯＳＦＥＴ２４には、ソース用パッド、ゲート用パッド、電流検出用パッド、およびボディダイオード電流検出用パッドが設けられ、これらのパッドを介して、ローサイドＭＯＳＦＥＴ２４とドライバＩＣ４２はゲート用のワイヤ４６、ソース用のワイヤ４５に加えて、センスＭＯＳＦＥＴ用のワイヤ４７とセンスダイオード用のワイヤ４８により接続されている。
センスＭＯＳＦＥＴ用のワイヤ４７とセンスダイオード用のワイヤ４８はドライバＩＣ４２に形成された抵抗と直列に接続され、抵抗の両端電圧を検出することで電流を検出する。センス用ＭＯＳＦＥＴと直列に接続された抵抗による電流検出については、例えば、特開２００９−７５９５７号公報などに記載されている。
本実施の形態では、実施の形態１、２の半導体基板１から構成されたローサイドＭＯＳＦＥＴ２４を半導体装置４１上に搭載し、センスＭＯＳＦＥＴ用のワイヤ４７とセンスダイオード用のワイヤ４８をドライバＩＣ４２と接続しているので、ドライバＩＣ４２での制御を精度良く行うことが可能である。
よって、本実施の形態の半導体装置４１を使用して、スイッチング電源装置を構成することにより、スイッチング電源装置の損失とノイズの低減を図ることが可能である。
（実施の形態５）
実施の形態５は実施の形態４において、センスＭＯＳＦＥＴ用のワイヤ４７とセンスダイオード用のワイヤ４８を半導体装置４１のリードフレーム端子に接続し、半導体装置４１の外部で電流検出を行い、ドライバＩＣ４２に入力させるものである。
図８により、本発明の実施の形態５に係る半導体基板をローサイドＭＯＳＦＥＴとして搭載した半導体装置の構成について説明する。図８は本発明の実施の形態５に係る半導体基板を搭載した半導体装置の構成を示す平面図である。
図８において、実施の形態４の図７と異なる点は、センスＭＯＳＦＥＴ用のワイヤ４７とセンスダイオード用のワイヤ４８が半導体装置４１のリードフレーム端子に接続されていることである。また、ドライバＩＣ４２は、半導体装置４１の外部からの電流検出の情報を入力するリードフレーム端子に接続されている。
実施の形態４のように、センス用ＭＯＳＦＥＴとセンス用ダイオードと直列に接続される抵抗をドライバＩＣ４２に形成した場合、高精度の抵抗を用いることができない場合ががあるが、本実施の形態のように、センスＭＯＳＦＥＴ用のワイヤ４７とセンスダイオード用のワイヤ４８をリードフレーム端子に接続し、さらに外付けの抵抗に接続することで、高精度の外付け抵抗を用いることができ、高精度の電流検出を行うことが可能である。
（実施の形態６）
実施の形態６は、スイッチング電源装置のローサイドＭＯＳＦＥＴに実施の形態１、２の半導体基板１を使用したものである。
図９により、本発明の実施の形態６に係る半導体基板を使用したスイッチング電源装置の構成について説明する。図９は本発明の実施の形態６に係る半導体基板を使用したスイッチング電源装置の構成を示す回路図である。
図９において、スイッチング電源装置は、入力電源２１、入力コンデンサ２２、ハイサイドＭＯＳＦＥＴ２３、ローサイドＭＯＳＦＥＴ２４、ハイサイドＭＯＳＦＥＴのゲート駆動回路２５、ローサイドＭＯＳＦＥＴのゲート駆動回路２６、チョークコイル２７、出力コンデンサ２８、負荷２９、エラーアンプ３０、ＰＷＭコンパレータ３１、デッドタイム制御部３５、電流センス用ＭＯＳＦＥＴ３６、電流センス用ダイオード３７、電流センス用抵抗３８、３９、オペアンプ３４、４０から構成されている。
図９においては、ローサイドＭＯＳＦＥＴ２４が、図１に示す半導体基板１の主電流領域２で構成され、電流センス用ＭＯＳＦＥＴ３６および電流センス用ダイオード３７が、図１に示す半導体基板１の電流センス領域３で構成されている。電流センス用ＭＯＳＦＥＴ３６のゲート電極は、ローサイドＭＯＳＦＥＴ２４のゲート電極に電気的に結合されている。
また、電流センス用ＭＯＳＦＥＴ３６と電流センス用ダイオード３７の面積は、主電流領域２のローサイドＭＯＳＦＥＴ２４と比べて、１／１０００または１／１００００と小さく、電流センス用ＭＯＳＦＥＴ３６と電流センス用ダイオード３７は非常に小さい電流を流すので、抵抗３８、３９による損失は小さいものとなる。
そして、抵抗３８、３９の両端の電圧を検出し、デッドタイム制御部３５でデッドタイムを制御する。
本実施の形態では、スイッチング電源装置のローサイドＭＯＳＦＥＴに実施の形態１、２の半導体基板１を使用し、半導体基板１の電流センス領域３で電流センス用ＭＯＳＦＥＴ３６と電流センス用ダイオード３７を構成したので、精度の良い電流検出を行うことができ、スイッチング電源装置の損失とノイズの低減を図ることが可能である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、実施の形態４〜６では、ローサイドＭＯＳＦＥＴに、実施の形態１、２の半導体基板１を使用した例を説明したが、ハイサイドＭＯＳＦＥＴに、実施の形態１、２の半導体基板１を使用して、電流を検出するようにしても良い。
本発明は、半導体基板および半導体装置に関し、トレンチゲート型のＭＯＳＦＥＴを採用した半導体基板や半導体基板を搭載した半導体装置に広く適用可能である。
１…半導体基板、２…主電流領域、３…電流センス領域、４…ｎ＋型半導体領域（ドレイン）、５…ｎ−型半導体領域、６…ｐ型半導体領域（ボディ）、７…ｎ＋型半導体領域（ソース）、８…ソース電極、９…ドレイン電極、１０…ＭＯＳＦＥＴ電流検出用電極、１１…ダイオード電流検出用電極、１２…ゲート電極、２１…入力電源、２２…入力コンデンサ、２３…ハイサイドＭＯＳＦＥＴ、２４…ローサイドＭＯＳＦＥＴ、２５…ハイサイドＭＯＳＦＥＴのゲート駆動回路、２６…ローサイドＭＯＳＦＥＴのゲート駆動回路、２７…チョークコイル、２８…出力コンデンサ、２９…負荷、３０…エラーアンプ、３１…ＰＷＭコンパレータ、３２…電流検出器、３３…ローパスフィルタ、３４、４０…オペアンプ、３５…デッドタイム制御部、３６…電流センス用ＭＯＳＦＥＴ、３７…電流センス用ダイオード、３８、３９…電流センス用抵抗、４１…半導体装置（システム・イン・パッケージ）、４２…ドライバＩＣ、４３…ハイサイドＭＯＳＦＥＴのゲート用のワイヤ、４４…ハイサイドＭＯＳＦＥＴのソース用のワイヤ、４５…ローサイドＭＯＳＦＥＴのソース用のワイヤ、４６…ローサイドＭＯＳＦＥＴのゲート用のワイヤ、４７…ローサイドＭＯＳＦＥＴのセンスＭＯＳＦＥＴ用のワイヤ、４８…ローサイドＭＯＳＦＥＴのセンスダイオード用のワイヤ。

Claims (9)

  1. 基板の主面の第１半導体領域と、
    前記第１半導体領域上に形成され、前記第１半導体領域と逆の導電型を持つ第２半導体領域と、
    前記第２半導体領域内に形成され、前記第１半導体領域と同一の導電型を持つ第３半導体領域と、
    前記第１半導体領域、前記第２半導体領域および前記第３半導体領域内に形成され、前記基板の主面の第１方向に延在する溝と、
    前記溝内に形成された第１絶縁膜と、
    前記第１絶縁膜上に形成された第１導電体とを備えた半導体基板であって、
    前記半導体基板は、主電流領域と前記主電流領域に流れる主電流より小さい電流が流れる電流検出領域を有し、
    前記主電流領域は、主面に第２導電体が配置され、前記第２導電体は前記第２半導体領域と前記第３半導体領域に接触し、
    前記電流検出領域は、主面に第３導電体および第４導電体が配置され、前記第３導電体は前記第２半導体領域と前記第３半導体領域の両方に接触し、前記第４導電体は前記第２半導体領域に接触し、かつ前記第３半導体領域には接触しないことを特徴とする半導体基板。
  2. 電圧入力端子と基準電位端子との間に直列に接続される第１のスイッチング素子および第２のスイッチング素子と、前記第１のスイッチング素子および前記第２のスイッチング素子を駆動する駆動素子とを同一パッケージに実装し、前記駆動素子により前記第１のスイッチング素子および前記第２のスイッチング素子を相補的にオン、オフ制御する半導体装置であって、
    前記第２のスイッチング素子は、請求項１に記載の半導体基板から構成され、少なくとも４つのパッドを有し、
    前記４つのパッドはゲート用パッド、ソース用パッド、電流検出用パッド、およびボディダイオード電流検出用パッドで構成され、
    前記ゲート用パッド、前記ソース用パッド、前記電流検出用パッド、および前記ボディダイオード電流検出用パッドは、それぞれ、前記半導体基板の第１導電体、第２導電体、第３導電体、および第４導電体に接続され、
    前記駆動素子と前記４つのパッドはボンディングワイヤで接続されたことを特徴とする半導体装置。
  3. 電圧入力端子と基準電位端子との間に直列に接続される第１のスイッチング素子および第２のスイッチング素子と、前記第１のスイッチング素子および前記第２のスイッチング素子を駆動する駆動素子とを同一パッケージに実装し、前記駆動素子により前記第１のスイッチング素子および前記第２のスイッチング素子を相補的にオン、オフ制御する半導体装置であって、
    前記第１のスイッチング素子および前記第２のスイッチング素子は、請求項１に記載の半導体基板から構成され、それぞれ少なくとも４つのパッドを有し、
    前記４つのパッドはゲート用パッド、ソース用パッド、電流検出用パッド、およびボディダイオード電流検出用パッドで構成され、
    前記ゲート用パッド、前記ソース用パッド、前記電流検出用パッド、および前記ボディダイオード電流検出用パッドは、それぞれ、前記半導体基板の第１導電体、第２導電体、第３導電体、および第４導電体に接続され、
    前記駆動素子と前記第１のスイッチング素子および前記第２のスイッチング素子の前記４つのパッドはボンディングワイヤで接続されたことを特徴とする半導体装置。
  4. 請求項２または３に記載の半導体装置において、
    前記駆動素子は、内部に前記電流検出用パッドと接続される第１の抵抗、および前記ボディダイオード電流検出用パッドに接続される第２の抵抗を有し、前記第１の抵抗および前記第２の抵抗の両端電圧を検出し、前記第１のスイッチング素子および前記第２のスイッチング素子のデッドタイムを制御することを特徴とする半導体装置。
  5. 請求項４に記載の半導体装置において、
    前記駆動素子は、前記第１の抵抗および前記第２の抵抗の両端電圧をローパスフィルタを介して検出することを特徴とする半導体装置。
  6. 電圧入力端子と基準電位端子との間に直列に接続される第１のスイッチング素子および第２のスイッチング素子と、前記第１のスイッチング素子および前記第２のスイッチング素子を駆動する駆動素子とを同一パッケージに実装し、前記駆動素子により前記第１のスイッチング素子および前記第２のスイッチング素子を相補的にオン、オフ制御する半導体装置であって、
    前記第２のスイッチング素子は、請求項１に記載の半導体基板から構成され、少なくとも４つのパッドを有し、
    前記４つのパッドはゲート用パッド、ソース用パッド、電流検出用パッド、およびボディダイオード電流検出用パッドで構成され、
    前記ゲート用パッド、前記ソース用パッド、前記電流検出用パッド、および前記ボディダイオード電流検出用パッドは、それぞれ、前記半導体基板の第１導電体、第２導電体、第３導電体、および第４導電体に接続され、
    前記駆動素子と前記ソース用パッドおよび前記ゲート用パッドはボンディングワイヤで接続され、前記電流検出用パッドおよび前記ボディダイオード電流検出用パッドは、前記半導体装置のリードフレーム端子とボンディングワイヤで接続されたことを特徴とする半導体装置。
  7. 電圧入力端子と基準電位端子との間に直列に接続される第１のスイッチング素子および第２のスイッチング素子と、前記第１のスイッチング素子および前記第２のスイッチング素子を駆動する駆動素子とを同一パッケージに実装し、前記駆動素子により前記第１のスイッチング素子および前記第２のスイッチング素子を相補的にオン、オフ制御する半導体装置であって、
    前記第１のスイッチング素子および前記第２のスイッチング素子は、請求項１に記載の半導体基板から構成され、それぞれ少なくとも４つのパッドを有し、
    前記４つのパッドはゲート用パッド、ソース用パッド、電流検出用パッド、およびボディダイオード電流検出用パッドで構成され、
    前記ゲート用パッド、前記ソース用パッド、前記電流検出用パッド、および前記ボディダイオード電流検出用パッドは、それぞれ、前記半導体基板の第１導電体、第２導電体、第３導電体、および第４導電体に接続され、
    前記駆動素子と前記第１のスイッチング素子および前記第２のスイッチング素子の前記ソース用パッドおよび前記ゲート用パッドはボンディングワイヤで接続され、前記第１のスイッチング素子および前記第２のスイッチング素子の前記電流検出用パッドおよび前記ボディダイオード電流検出用パッドは、前記半導体装置のリードフレーム端子とボンディングワイヤで接続されたことを特徴とする半導体装置。
  8. 請求項６または７に記載の半導体装置において、
    前記電流検出用パッドおよび前記ボディダイオード電流検出用パッドが接続された前記リードフレーム端子にそれぞれ第１の抵抗および第２の抵抗が接続され、
    前記駆動素子は、前記第１の抵抗および前記第２の抵抗の両端電圧を検出し、前記第１のスイッチング素子および前記第２のスイッチング素子のデッドタイムを制御することを特徴とする半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記駆動素子は、前記第１の抵抗および前記第２の抵抗の両端電圧をローパスフィルタを介して検出することを特徴とする半導体装置。
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