TWI570916B

TWI570916B - 半導體結構

Info

Publication number: TWI570916B
Application number: TW103139829A
Authority: TW
Inventors: 蔡英杰; 陳永初; 吳錫垣; 龔正
Original assignee: 旺宏電子股份有限公司
Priority date: 2014-11-17
Filing date: 2014-11-17
Publication date: 2017-02-11
Also published as: TW201620132A

Description

半導體結構

【0001】

本發明是關於一種半導體結構，特別是關於一種包括絕緣柵雙極電晶體(insulated gate bipolar transistor, IGBT)的半導體結構。

【0002】

高壓電源積體電路(high voltage power IC)係應用於切換式電源供應器(SMPS)、照明、馬達控制及電漿驅動等領域。更高的效率、更佳的可靠度、更好的應變性以及系統級成本的降低係為人所追求。側向式IGBT被廣泛地用於電源積體電路技術。側向式IGBT結合了雙擴散金屬氧化物半導體(DMOS)及雙極電晶體二者的優點，例如高輸入阻抗及良好的閘極控制(DMOS的優點)，以及在低的導通狀態壓降下具有高的電流位準(雙極電晶體的優點)。此外，側向式IGBT比起DMOS具有更低的導通狀態電阻(Ron)，因此減少導通狀態損失(on-state losses)。多通道側向式IGBT因其具有更多的通道而使得順向壓降降低。垂直式IGBT相較於側向式IGBT具有更低的導通狀態損失。

【0003】

在本說明書中，提供一種包括改良式IGBT的半導體結構。

【0004】

根據一實施例，一半導體結構包括一基板、一第一摻雜區、一第一井、一第二摻雜區、複數第一重摻雜區、複數導電體及複數介電質、一第二重摻雜區、一第三重摻雜區、一第四重摻雜區、以及一第一閘電極及一第一閘介電質。第一摻雜區形成於基板中。第一摻雜區具有第一摻雜類型。第一井形成於基板中。第一井具有第一摻雜類型。第二摻雜區形成於基板中並圍繞第一摻雜區。第二摻雜區將第一井與第一摻雜區分離。第二摻雜區具有第二摻雜類型。第一重摻雜區形成於第一摻雜區中。第一重摻雜區具有第二摻雜類型。導電體及介電質形成於基板上並介於第一重摻雜區之間。導電體係形成於介電質上。第二重摻雜區形成於第一井中。第二重摻雜區具有第一摻雜類型。第三重摻雜區形成於第二摻雜區中。第三重摻雜區具有第二摻雜類型。第四重摻雜區形成於第二摻雜區中並相鄰於第三重摻雜區。第四重摻雜區具有第一摻雜類型。第一閘電極及第一閘介電質形成於基板上並介於第一重摻雜區與第四重摻雜區之間。第一閘電極係形成於第一閘介電質上。

【0005】

根據另一實施例，一半導體結構包括一基板及一IGBT。此一IGBT包括一第一摻雜區、一第一井、一第二摻雜區、複數第一重摻雜區、複數導電體及複數介電質、一第二重摻雜區、一第三重摻雜區、一第四重摻雜區、以及一第一閘電極及一第一閘介電質。第一摻雜區形成於基板中。第一摻雜區具有第一摻雜類型。第一井形成於基板中。第一井具有第一摻雜類型。第二摻雜區形成於基板中並圍繞第一摻雜區。第二摻雜區將第一井與第一摻雜區分離。第二摻雜區具有第二摻雜類型。第一重摻雜區形成於第一摻雜區中。第一重摻雜區形成於第一摻雜區中。第一重摻雜區具有第二摻雜類型。導電體及介電質形成於基板上並介於第一重摻雜區之間。導電體係形成於介電質上。第二重摻雜區形成於第一井中。第二重摻雜區具有第一摻雜類型。第三重摻雜區形成於第二摻雜區中。第三重摻雜區具有第二摻雜類型。第四重摻雜區形成於第二摻雜區中並相鄰於第三重摻雜區。第四重摻雜區具有第一摻雜類型。第一閘電極及第一閘介電質形成於基板上並介於第一重摻雜區與第四重摻雜區之間。第一閘電極係形成於第一閘介電質上。第一重摻雜區及第二重摻雜區係電性連接並作為IGBT的陽極，第三重摻雜區及第四重摻雜區係電性連接並作為IGBT的陰極。

【0006】

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

【0028】

100‧‧‧半導體結構
102‧‧‧基板
104‧‧‧第一摻雜區
106‧‧‧第一井
108‧‧‧第二摻雜區
110‧‧‧第二井
112‧‧‧第三井
114‧‧‧第四井
116‧‧‧第一埋層
118‧‧‧第五井
120‧‧‧第一重摻雜區
122‧‧‧導電體
124‧‧‧介電質
126‧‧‧第二重摻雜區
128‧‧‧第三重摻雜區
130‧‧‧第四重摻雜區
132‧‧‧第一閘電極
134‧‧‧第一閘介電質
136‧‧‧第六井
138‧‧‧第二埋層
140‧‧‧第七井
142‧‧‧第八井
144‧‧‧第五重摻雜區
146‧‧‧摻雜層
148‧‧‧第六重摻雜區
150‧‧‧第七重摻雜區
152‧‧‧第二閘電極
154‧‧‧第二閘介電質
156‧‧‧場氧化物層
158‧‧‧第一場氧化物
160‧‧‧第二場氧化物
162‧‧‧第三場氧化物
200‧‧‧半導體結構
300‧‧‧半導體結構
364‧‧‧埋層氧化物
366‧‧‧場板
400‧‧‧半導體結構
402‧‧‧陽極
404‧‧‧陰極
406‧‧‧閘極

【0007】

第1圖及第2圖為根據一實施例的半導體結構的示意圖。
第3圖為根據一實施例的半導體結構的示意圖。
第4圖為根據一實施例的半導體結構的示意圖。
第5圖為根據一實施例的半導體結構的示意圖。
第6圖~第8圖為根據本發明的範例及其對照例的特性曲線圖。
第9圖為根據一實施例的半導體結構的應用圖。

【0008】

請參照第1圖，其繪示根據一實施例的一半導體結構100。半導體結構100包括一基板102、一第一摻雜區104、一第一井106、一第二摻雜區108、複數第一重摻雜區120、複數導電體122及複數介電質124、一第二重摻雜區126、一第三重摻雜區128、一第四重摻雜區130、以及一第一閘電極132及一第一閘介電質134。

【0009】

第一摻雜區104形成於基板102中。第一摻雜區104可包括一第二井110及一第三井112。第三井112相鄰於第二井110並延伸至第二井110下方。第二井110的摻雜濃度高於第三井112的摻雜濃度。第一井106形成於基板102中。第二摻雜區108形成於基板102中並圍繞第一摻雜區104。第二摻雜區108將第一井106與第一摻雜區104分離。第二摻雜區108可包括一第四井114、一第一埋層116及一第五井118。第四井114將第一井106與第一摻雜區104分離。第五井118與第四井114分離。第一埋層116連接第四井114與第五井118。

【0010】

第一重摻雜區120形成於第一摻雜區104中。更具體地說，第一重摻雜區120係形成於第二井110中。第二重摻雜區126形成於第一井106中。第三重摻雜區128形成於第二摻雜區108中。第四重摻雜區130第二摻雜區108中並相鄰於第三重摻雜區128。更具體地說，第三重摻雜區128及第四重摻雜區130係形成於第五井118中。

【0011】

第一摻雜區104、第一井106、第二重摻雜區126及第四重摻雜區130具有第一摻雜類型。第二摻雜區108、第一重摻雜區120及第三重摻雜區128具有第二摻雜類型。基板102可具有第二摻雜類型。第一摻雜類型可為n型，第二摻雜類型可為p型。根據一實施例，第一井106及第三井112可為高壓n型井，第二井110可為n型井，第四井114及第五井118可為高壓深p型井，第一埋層116可為p型埋層。

【0012】

在一實施例中，第一井106的摻雜濃度為10¹² cm^-2 ~10¹³ cm^-2 ，第二井110的摻雜濃度為10¹³ cm^-2 ~10¹⁵ cm^-2 ，第三井112的摻雜濃度為10¹² cm^-2 ~10¹³ cm^-2 ，第四井114的摻雜濃度為10¹² cm^-2 ~10¹³ cm^-2 ，第五井118的摻雜濃度為10¹² cm^-2 ~10¹³ cm^-2 ，第一埋層116的摻雜濃度為10¹² cm^-2 ~10¹⁴ cm^-2 ，第一重摻雜區120的摻雜濃度為

10¹⁴ cm^-2 ~10¹⁵ cm^-2 ，第二重摻雜區126的摻雜濃度為10¹⁴ cm^-2 ~10¹⁵ cm^-2 ，第三重摻雜區128的摻雜濃度為10¹⁴ cm^-2 ~10¹⁵ cm^-2 ，第四重摻雜區130的摻雜濃度為10¹⁴ cm^-2 ~10¹⁵ cm^-2 。

【0013】

導電體122及介電質124形成於基板102上並介於第一重摻雜區120之間。導電體122係形成於介電質124上。導電體122可由多晶矽、金屬或多晶矽化物(poly-silicide)等等所形成。

【0014】

第一閘電極132及第一閘介電質134形成於基板102上並介於第一重摻雜區120與第四重摻雜區130之間。第一閘電極132係形成於第一閘介電質134上。第一閘電極132可由多晶矽、金屬或多晶矽化物等等所形成。

【0015】

第一摻雜區104、第一井106、第二摻雜區108、第一重摻雜區120、導電體122及介電質124、第二重摻雜區126、第三重摻雜區128、第四重摻雜區130以及第一閘電極132及第一閘介電質134可構成一IGBT，更具體地說，構成一接面隔離側向式IGBT(junction-isolated lateral IGBT, JI-LIGBT)。此時，第一重摻雜區120及第二重摻雜區126係電性連接並作為IGBT的陽極，第三重摻雜區128及第四重摻雜區130係電性連接並作為IGBT的陰極。

【0016】

第一重摻雜區120及第二井110可構成複數寄生PNP雙極接面電晶體(BJT)，如第2圖所示。如此一來，由電洞所貢獻的電流增加，因而，總電流提高，且Ron下降。此外，導電體122係有助於電流分布。藉由這樣的結構，能改善特徵導通狀態電阻(Ron,sp)及BVdss特性。並且，基板電流係受到抑制。

【0017】

半導體結構100還可包括一第六井136。第六井136形成於基板102中並相鄰於第五井118。第六井136具有第一摻雜類型。第六井136可為高壓n型井。半導體結構100還可包括一第二埋層138。第二埋層138連接第一井106與第六井136。第二埋層138具有第一摻雜類型。第二埋層138可為n型埋層。在一實施例中，第六井136的摻雜濃度為10¹² cm^-2 ~10¹³ cm^-2 ，第二埋層138的摻雜濃度為10¹² cm^-2 ~10¹⁴ cm^-2 。第二埋層138連接第四井114與第六井136，從而形成一電流通道，並抑制基板電流。

【0018】

半導體結構100還可包括一第七井140、一第八井142及一第五重摻雜區144。第七井140形成於基板102。第七井140具有第一摻雜類型。第七井140可為高壓n型井。第八井142形成於基板102中並介於第六井136與第七井140之間。第八井142具有第二摻雜類型。第八井142可為高壓深p型井。第五重摻雜區144形成於第八井142中。第五重摻雜區144具有第二摻雜類型。在一實施例中，第七井140的摻雜濃度為10¹² cm^-2 ~10¹³ cm^-2 ，第八井142的摻雜濃度為10¹² cm^-2 ~10¹³ cm^-2 ，第五重摻雜區144的摻雜濃度為10¹⁴ cm^-2 ~10¹⁵ cm^-2 。半導體結構100還可包括一摻雜層146。摻雜層146形成於第三井112中。摻雜層146可為p型頂層(p-top)。

【0019】

半導體結構100還可包括一第六重摻雜區148、一第七重摻雜區150、以及一第二閘電極152及一第二閘介電質154。第六重摻雜區148形成於第五井118中並相鄰於第三重摻雜區128。第六重摻雜區148具有第一摻雜類型。第七重摻雜區150形成於第八井142中並相鄰於第五重摻雜區144。第七重摻雜區150具有第一摻雜類型。第二閘電極152及第二閘介電質154形成於基板102上並介於第六重摻雜區148與第七重摻雜區150之間。第二閘電極152係形成於第二閘介電質154上。第二閘電極152可由多晶矽、金屬或多晶矽化物等等所形成。在一實施例中，第六重摻雜區148的摻雜濃度為10¹⁴ cm^-2 ~10¹⁵ cm^-2 ，第七重摻雜區150的摻雜濃度

為10¹⁴ cm^-2 ~10¹⁵ cm^-2 。第六重摻雜區148、第七重摻雜區150以及第二閘電極152及第二閘介電質154可構成一DMOS。此一DMOS連接至第六井136，並進一步地連接至作為陽極的一部份的第一井106。如此一來，陽極電流可進一步地提高，並且，基板電流可受到進一步地抑制。

【0020】

半導體結構100還可包括一場氧化物層156。場氧化物層156形成於基板102上。場氧化物層156包括一第一場氧化物158、一第二場氧化物160及一第三場氧化物162。第一場氧化物158形成於第四井114上。第二場氧化物160形成於第三井112上。第一閘電極132的一部分係形成於第二場氧化物160上。第三場氧化物162形成於第七井140上。雖然圖式中係繪示場氧化物層156，但也可以採用其他的隔離方式，例如淺溝槽隔離(shallow trench isolation, STI)或深溝槽隔離(deep trench isolation, DTI)等等。

【0021】

請參照第3圖，其繪示根據一實施例的一半導體結構200。半導體結構200與半導體結構100之間的差異在於半導體結構200中不存在DMOS結構。亦即，第六重摻雜區148、第七重摻雜區150以及第二閘電極152及第二閘介電質154並不存在於半導體結構200中。

【0022】

請參照第4圖，其繪示根據一實施例的一半導體結構300。在半導體結構300不存在第二埋層138。半導體結構300可由絕緣層上覆矽(silicon-on-insulator, SOI)的製程製造出來，並包括一埋層氧化物364。埋層氧化物364形成於第一井106、第一摻雜區104、第二摻雜區108及第六井136下。此外，半導體結構300包括複數場板366。場板366在半導體結構300的漂移區中形成於第二場氧化物160上，從而在半導體結構300中提供表面減電場(reduced surface field, RESURF)結構。場板366可由多晶矽所形成。

【0023】

根據本發明的半導體結構的製造可採用已被廣泛使用的製程，例如局部矽氧化(local oxidation of silicon, LOCOS)製程、SOI製程、磊晶製程、非磊晶製程、STI製程或DTI製程等等。因此，根據本發明的半導體結構的製造可與其他裝置(例如700 V功率的CMOS)的製造相容。

【0024】

雖然在前述實施例中係描述矩形配置型態，根據本發明的半導體結構可具有其他種配置型態，例如六邊形、八邊形、圓形或跑道狀等等。第5圖繪示一個圓形的範例，此圖繪示半導體結構400，其包括一陽極402、一陰極404及一閘極406。

【0025】

現在請參照第6圖~第8圖，其繪示根據本發明的範例及其對照例的特性。如第6圖所示，根據本發明的範例可應用在需要高於700 V的崩潰電壓的情況。如第7圖所示，根據本發明的範例的陽極電流係進一步地增加。如第8圖所示，直到陽極電壓為15 V時，基板電流係低於約10^-6 A/um。

【0026】

在根據本發明的半導體結構中，由於寄生BJT結構的設置，可降低Ron,sp，因此可顯著地減少導通狀態損失。此外，可獲得低的導通電壓。舉例來說，在Vgs > Vth的情況下，Vds可為0 V。這樣的半導體結構可應用在馬達驅動器(無論在半橋式電路或全橋式電路中)，如第9圖所示。或者，此種半導體結構也可應用在發光二極體驅動器或電流驅動器等等。

【0027】

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

200‧‧‧半導體結構

102‧‧‧基板

104‧‧‧第一摻雜區

106‧‧‧第一井

108‧‧‧第二摻雜區

110‧‧‧第二井

112‧‧‧第三井

114‧‧‧第四井

116‧‧‧第一埋層

118‧‧‧第五井

120‧‧‧第一重摻雜區

122‧‧‧導電體

124‧‧‧介電質

126‧‧‧第二重摻雜區

128‧‧‧第三重摻雜區

130‧‧‧第四重摻雜區

132‧‧‧第一閘電極

134‧‧‧第一閘介電質

136‧‧‧第六井

138‧‧‧第二埋層

140‧‧‧第七井

142‧‧‧第八井

144‧‧‧第五重摻雜區

146‧‧‧摻雜層

156‧‧‧場氧化物層

158‧‧‧第一場氧化物

160‧‧‧第二場氧化物

162‧‧‧第三場氧化物

Claims

【第1項】

一種半導體結構，包括：
一基板；
一第一摻雜區，形成於該基板中，該第一摻雜區具有一第一摻雜類型；
一第一井，形成於該基板中，該第一井具有該第一摻雜類型；
一第二摻雜區，形成於該基板中並圍繞該第一摻雜區，該第二摻雜區將該第一井與該第一摻雜區分離，該第二摻雜區具有一第二摻雜類型；
複數第一重摻雜區，形成於該第一摻雜區中，該些第一重摻雜區具有該第二摻雜類型；
複數導電體及複數介電質，形成於該基板上並介於該些第一重摻雜區之間，其中該些導電體係形成於該些介電質上；
一第二重摻雜區，形成於該第一井中，該第二重摻雜區具有該第一摻雜類型；
一第三重摻雜區，形成於該第二摻雜區中，該第三重摻雜區具有該第二摻雜類型；
一第四重摻雜區，形成於該第二摻雜區中並相鄰於該第三重摻雜區，該第四重摻雜區具有該第一摻雜類型；以及
一第一閘電極及一第一閘介電質，形成於該基板上並介於該些第一重摻雜區與該第四重摻雜區之間，其中該第一閘電極係形成於該第一閘介電質上。
【第2項】

如請求項1之半導體結構，其中該第一摻雜區包括：
一第二井，其中該第一重摻雜區係形成於該第二井中；以及
一第三井，相鄰於該第二井並延伸至該第二井下方；且
其中該第二摻雜區包括：
一第四井，將該第一井與該第一摻雜區分離；
一第五井，與該第四井分離，其中該第三重摻雜區及該第四重摻雜區係形成於該第五井中；以及
一第一埋層，連接該第四井與該第五井。
【第3項】

如請求項2之半導體結構，更包括：
一第六井，形成於該基板中並相鄰於該第五井，該第六井具有該第一摻雜類型。
【第4項】

如請求項3之半導體結構，更包括：
一第二埋層，連接該第一井與該第六井，該第二埋層具有該第一摻雜類型。
【第5項】

如請求項3之半導體結構，更包括：
一第七井，形成於該基板中，該第七井具有該第一摻雜類型；
一第八井，形成於該基板中並介於該第六井與該第七井之間，該第八井具有該第二摻雜類型；以及
一第五重摻雜區，形成於該第八井中，該第五重摻雜區具有該第二摻雜類型。
【第6項】

如請求項5之半導體結構，更包括：
一第六重摻雜區，形成於該第五井中並相鄰於該第三重摻雜區，該第六重摻雜區具有該第一摻雜類型；
一第七重摻雜區，形成於該第八井中並相鄰於該第五重摻雜區，該第七重摻雜區具有該第一摻雜類型；以及
一第二閘電極及一第二閘介電質，形成於該基板上並介於該第六重摻雜區與該第七重摻雜區之間，其中該第二閘電極係形成於該第二閘介電質上。
【第7項】

如請求項3之半導體結構，更包括：
一埋層氧化物，形成於該第一井、該第一摻雜區、該第二摻雜區及該第六井下。
【第8項】

如請求項2之半導體結構，更包括：
一摻雜層，形成於該第三井中。
【第9項】

如請求項2之半導體結構，更包括：
一場氧化物層，形成於該基板上，該場氧化物層包括：
一第一場氧化物，形成於該第四井上；
一第二場氧化物，形成於該第三井上，其中該第一閘電極的一部分係形成於該第二場氧化物上；以及
複數場板，形成於該第二場氧化物上。
【第10項】

一種半導體結構，包括：
一基板；以及
一絕緣柵雙極電晶體(IGBT)，包括：
一第一摻雜區，形成於該基板中，該第一摻雜區具有一第一摻雜類型；
一第一井，形成於該基板中，該第一井具有該第一摻雜類型；
一第二摻雜區，形成於該基板中並圍繞該第一摻雜區，該第二摻雜區將該第一井與該第一摻雜區分離，該第二摻雜區具有一第二摻雜類型；
複數第一重摻雜區，形成於該第一摻雜區中，該些第一重摻雜區具有該第二摻雜類型；
複數導電體及複數介電質，形成於該基板上並介於該些第一重摻雜區之間，其中該些導電體係形成於該些介電質上；
一第二重摻雜區，形成於該第一井中，該第二重摻雜區具有該第一摻雜類型；
一第三重摻雜區，形成於該第二摻雜區中，該第三重摻雜區具有該第二摻雜類型；
一第四重摻雜區，形成於該第二摻雜區中並相鄰於該第三重摻雜區，該第四重摻雜區具有該第一摻雜類型；及
一第一閘電極及一第一閘介電質，形成於該基板上並介於該些第一重摻雜區與該第四重摻雜區之間，其中該第一閘電極係形成於該第一閘介電質上；
其中該些第一重摻雜區及該第二重摻雜區係電性連接並作為該IGBT的陽極，該第三重摻雜區及該第四重摻雜區係電性連接並作為該IGBT的陰極。