JP3960091B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP3960091B2 JP3960091B2 JP2002077671A JP2002077671A JP3960091B2 JP 3960091 B2 JP3960091 B2 JP 3960091B2 JP 2002077671 A JP2002077671 A JP 2002077671A JP 2002077671 A JP2002077671 A JP 2002077671A JP 3960091 B2 JP3960091 B2 JP 3960091B2
- Authority
- JP
- Japan
- Prior art keywords
- trench
- gate
- insulating film
- semiconductor device
- gate insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の属する技術分野】
この発明は、トレンチゲート構造を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
トレンチゲートを用いる素子においては、トレンチ内に形成されるゲート電極と、このゲート電極と接続するゲート配線引出し部（ゲートパッドのこと）との境界部であるトレンチ開口周縁部では、トレンチ内に埋め込まれるドープド・ポリシリコン（不純物をドープしたポリシリコンで抵抗値が極めて低いポリシリコンのこと）とトレンチから引き出されるゲート配線引出し部であるゲートパッドは同時に製作されるために、ゲートパッドのドープド・ポリシリコン直下の酸化膜はトレンチ内に形成されるゲート酸化膜の膜厚と等しくなる。
【０００３】
図７および図８は、従来の半導体装置で、図７は要部平面図、図８（ａ）は図７のＦ−Ｆ線で切断した要部断面図、図８（ｂ）は図７のＧ−Ｇ線で切断した要部断面図である。
図７および図８において、ｎシリコン基板２０１にストライプ状のトレンチ２２３を形成し、トレンチ２２３を挟んでｐウエル領域２２１を形成し、ｐウエル領域２２１の表面層にトレンチ２２３を挟んでｎ+ ソース領域２２２を形成し、トレンチ２２３の側壁および底面にゲート酸化膜２０６を形成し、ｎシリコン基板２０１上にも、同時にゲート酸化膜２０６が形成され、このゲート酸化膜２０６は絶縁用酸化膜となる。トレンチ２２３にゲート酸化膜２０６を介してポリシリコンを充填し、ゲート電極２０７ａを形成し、またトレンチ２２３の長手方向の端部側のゲート酸化膜２０６を介してポリシリコンでゲート配線引出し部であるゲートパッド２０７ｂを形成する。
【０００４】
尚、以下の説明では、トレンチ開口周縁部を、図８（ａ）のｎ+ ソース領域２２２がある箇所（詳しくは、ｎ+ ソース領域２２２の長手方向端部とゲートパッド２０７ｂ端部の間の中間点）のトレンチ開口周縁部（以下、第１周縁部２３１と称す）と、同図（ｂ）のゲートパッド２０７ｂと隣接する箇所のトレンチ開口周縁部（以下、第２周縁部２３２と称す）に分け、単にトレンチ開口周縁部という場合は両者を合わせたものを指すことととする。また、図７の２２４はゲート配線用のコンタクトホールである。
【０００５】
【発明が解決しようとする課題】
ゲート酸化膜を介して、ゲート容量による電流（Ｃ・ｄＶ／ｄｔ）が第２周縁部２３２上のポリシリコンを通してゲートパッド２０７ｂに流れ、この第２周縁部２３２のコーナー部２１１のゲート酸化膜２０６ｂ付近での電位分布がこの電流で乱される。また、形状的要因で、ゲート電圧印加時には、トレンチの先端箇所のコーナー部２１１、２１２のゲート酸化膜２０６付近では電界集中を起こしやすくなる（正のゲート電圧では２１１、負のゲート電圧では２１２で電界集中が起きやすい）。その結果、この箇所で、ゲート耐圧破壊が起こる。図９は、従来の半導体装置のゲート絶縁耐圧分布を示す図である。電界集中の割合は２１１、２１２の曲率半径に強く依存するため、ゲート絶縁耐圧分布もブロードになる。
【０００６】
この発明の目的は、前記の課題を解決して、ゲート絶縁耐圧の向上を図ることができる半導体装置およびその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
前記の目的を達成するために、半導体基板に形成されたストライプ状のトレンチと、該トレンチ内面および前記トレンチに隣接する前記半導体基板表面上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に前記トレンチ内に充填されたゲート電極と、前記トレンチの長手方向の端部側で前記ゲート絶縁膜を介して前記ゲート電極と同じ材料で形成されたゲート配線引出し部とを具備する半導体装置において、前記トレンチの平面形状は、同一の幅を有する第１箇所と端部が徐々に狭くなっている第２箇所から構成され、前記ゲート絶縁膜の内、第１箇所に形成される第１ゲート絶縁膜の厚さより第２箇所に形成される第２ゲート絶縁膜の厚さを厚くする構成とする。
【０００８】
半導体基板に形成されたストライプ状のトレンチと、該トレンチ内面および前記トレンチに隣接する前記半導体基板表面上に形成されたゲート絶縁膜と、該ゲート絶縁膜を介して前記トレンチ内に充填されたゲート電極と、前記トレンチの長手方向の端部側で前記ゲート絶縁膜を介して前記ゲート電極と同じ材料で形成されたゲート配線引出し部とを具備する半導体装置において、前記トレンチの先端近傍を除く箇所において、ゲート配線引出し部が、ゲート電極と接続する構成とする。
【０００９】
また、前記ゲート電極および前記ゲート配線引出し部が、ポリシリコンで形成されるとよい。また、半導体基板に形成されたストライプ状のトレンチと、該トレンチ内面および前記トレンチに隣接する前記半導体基板表面上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に前記トレンチ内に充填されたゲート電極と、前記トレンチの長手方向の端部側で前記ゲート絶縁膜を介して前記ゲート電極と同じ材料で形成されたゲート配線引出し部とを具備する半導体装置の製造方法において、前記半導体基板に、平面形状が一定幅の第１箇所と、端部が徐々に狭くなる第２箇所から成るトレンチを形成する工程と、前記トレンチ内面に厚い絶縁膜を形成して第２箇所の先端近傍のトレンチを該厚い絶縁膜で充填する工程と、前記第２箇所の先端近傍のトレンチに充填された厚い絶縁膜を残し、前記第１箇所の側壁に形成された前記厚い絶縁膜を除去する工程と、前記トレンチ内面および前記トレンチに隣接する前記半導体基板表面上に前記厚い絶縁膜よりも厚さが薄い薄い絶縁膜を形成する工程と、前記厚い絶縁膜および前記薄い絶縁膜からなる前記ゲート絶縁膜上に、ポリシリコンにより前記ゲート電極およびゲート配線引出し部を形成する工程とを含む製造方法とする。
【００１０】
【発明の実施の形態】
図１および図２は、この発明の第１実施例の半導体装置で、図１（ａ）は要部平面図、図１（ｂ）は図１（ａ）のイ部の拡大図、図２（ａ）は図１（ｂ）のＡ−Ａ線で切断した要部断面図、図２（ｂ）は図１（ｂ）のＢ−Ｂ線で切断した要部断面図、図２（ｃ）は図１（ｂ）のＣ−Ｃ線で切断した要部断面図である。
【００１１】
図１および図２において、ｎシリコン基板１０１にストライプ状のトレンチ１２３を形成する。このトレンチ１２３の両端部は、徐々に狭くなる形状となっている（一定幅の箇所が第１箇所で、徐々に狭くなっている箇所が第２箇所である）。トレンチ１２３を挟んでｐウエル領域１２１を形成し、ｐウエル領域１２１の表面層にトレンチ１２３を挟んでｎソース領域１２２を形成し、トレンチ１２３の側壁および底面に厚みがＷ１のゲート酸化膜１１８ａを形成し、トレンチ１２３の第２箇所の先端付近に厚い膜厚（Ｗ２）のゲート酸化膜１１８ｂを形成する。ｎシリコン基板１０１上に絶縁用酸化膜１１８ｃ（これは、ゲート酸化膜１１８ａと同時に形成する）を形成する。トレンチ１２３にゲート酸化膜１１８ａ、１１８ｂを介してポリシリコンを充填してゲート電極１１９ａを形成し、またトレンチ１２３の長手方向の端部側に、ゲート酸化膜１１８ｂおよび絶縁用酸化膜１１８ｃを介してポリシリコンでゲート配線引出し部であるゲートパッド１１９ｂを形成する。
【００１２】
図２（ａ）のチャネル形成領域上のゲート酸化膜１１８ａの膜厚を薄く形成し、図２（ｃ）のゲートパッドと隣接するトレンチ１２３の第２箇所の先端付近のゲート酸化膜１１８ｂの膜厚は厚く形成する。図中の１２４はポリシリコンのゲートパッド１１９ｂが図示しない金属配線と接続させるための図示しないゲートパッド上に形成する絶縁膜に形成されるコンタクトホールである。また、１３１は第１周縁部で、ａ−ａ点線間のトレンチ１２３の長手方向のトレンチ開口周縁部を示し、１３２は第２周縁部で、ａ−ａ点線より外側（Ｙ方向）のトレンチ１２３の端部先端付近のトレンチ開口周縁部を示す。
【００１３】
ゲートパッド１１９ｂにプラス、ｎ+ ソース領域１２２にマイナスの極性で、ゲート電圧を印加したとき、ゲート容量を介して電流がゲートパッド１１９ｂからゲート電極１１９ａへ流れる。しかし、ゲート酸化膜１１８ｂが厚いために、この電流がコーナー部１１１ａでの電位分布へ与える影響は小さく、コーナー部１１１ａでの電界集中は小さい。そのため、ゲート破壊耐圧を向上させることができる。また、ゲート酸化膜１１８ｂの膜厚が厚いために、この箇所でのチャネル形成電圧であるゲートしきい値電圧を高くすることができる。そのため、この箇所でのゲートの機能を封じることができて、この箇所に主電流が流れないようにできる。このことで、半導体装置のゲート破壊耐圧が一層向上する。また、同様に、ゲートパッド１１９ｂにマイナス、ｎ+ ソース領域１２２にプラスの極性で、ゲート電圧を印加したときにも、コーナー部１１１ｂのゲート酸化膜１１８ｂが厚いために、この箇所での電界集中は小さい。
【００１４】
また、図２（ａ）のコーナー部１１２ａ、１１２ｂのゲート酸化膜１１８ａは薄いが、その上にゲートパッド１１９ｂへ接続するポリシリコンがない（図１（ｂ））ために、コーナー部１１２ａ、１１２ｂでの電界集中は小さい。
尚、図１および図２に示した半導体装置は完成品ではなく途中工程の一例であり、また、この図の他には、ｐウエル領域１２１がトレンチ１２３より深いものや、トレンチ１２３を挟むｎ+ ソース領域１２２が互いに繋がっているものなど、多種多様のものがある。また、図１（ｂ）のＡ−Ａ線で切断した箇所にｎ+ ソース領域１２２やｐウエル領域１２１が無い場合もある。
【００１５】
図３は、図１の半導体装置のゲート絶縁耐圧の分布を示した図である。厚いゲート酸化膜１１８ｂを形成したことで、ゲート絶縁耐圧の最小値は高くなり、分布もシャープになっている。図４は、この発明の第２実施例の半導体装置の製造方法で、同図（ａ）から同図（ｄ）はトレンチにゲート酸化膜とゲート電極を形成する工程を工程順に示した要部平面図である。この図は図１（ｂ）に相当した図である。図示しないｐウェル領域１２１やｎ+ ソース領域１２１を形成した半導体基板１０１に端部が徐々に狭くなったストライプ状のトレンチ１２３を形成する。トレンチ１２３の一定幅の箇所は１μｍ程度である（同図（ａ））。つぎに、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で、例えば、４００ｎｍの厚い酸化膜１１８ｃをトレンチ１２３内に形成する。先端近傍は、トレンチ１２３の側壁に形成された酸化膜同士が接触して、この先端付近は酸化膜１１８ｃで埋め尽くされる（充填される）（同図（ｂ））。つぎに、一定幅のトレンチ１２３の側壁が露出するまで、酸化膜１１８ｃを除去する。このとき、トレンチ１２３の先端近傍には酸化膜１１８ｃが残留する（同図（ｃ））。つぎに、例えば、１００ｎｍの薄い膜厚のゲート酸化膜１１８ａをトレンチ１２３の側壁と底面に形成する。先端付近は、先に形成した酸化膜１１８ｃと今回形成したゲート酸化膜１１８ａを合わせたものが厚いゲート酸化膜１１８ｂとなる。その後で、トレンチ１２３にゲート酸化膜１１８ａ、１１８ｂを介して、蒸着でポリシリコンを充填し、ゲート電極１１９ａを形成する（同図（ｄ））。
【００１６】
図５は、この発明の第３実施例の半導体装置であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のロ部の拡大図である。
図１との違いは、トレンチ１１９ａが長方形をしている点と、このトレンチ１１９ａの端部がゲートパッド１１９ｂに接していない点である。トレンチ１１９ａの端部が、ゲートパッド１１９ｂと接していないために、この端部でのゲート容量による電流の流れがなくなり、従って電界集中が起こらず、ゲート絶縁耐量が向上する。
【００１７】
図６は、この発明の第４実施例の半導体装置の要部平面図である。この図は、図１（ｂ）に相当する図で、図１との違いは、図５と同様に、トレンチ１１９ａの端部がゲートパッド１１９ｂと接していない点である。図５と同様の効果が期待できる。
【００１８】
【発明の効果】
この発明によれば、トレンチ端部を徐々に狭めたストライプ状として、端部の先端近傍のゲート絶縁膜の厚さを厚くすることで、形状に起因した電界集中によるゲート絶縁破壊を防止し、ゲート絶縁耐圧の向上と、ゲート絶縁耐圧のばらつきの低減を図ることができる。
【００１９】
また、トレンチ端部にゲートパットを接触させないことで、形状に起因した電界集中によるゲート絶縁破壊を防止し、ゲート絶縁耐圧の向上と、ゲート絶縁耐圧のばらつきの低減を図ることができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置で、（ａ）は要部平面図、（ｂ）は（ａ）のイ部の拡大図
【図２】この発明の第１実施例の半導体装置で、（ａ）は図１（ｂ）のＡ−Ａ線で切断した要部断面図、（ｂ）は図１（ｂ）のＢ−Ｂ線で切断した要部断面図、（ｃ）は図１（ｂ）のＣ−Ｃ線で切断した要部断面図
【図３】図１の半導体装置のゲート絶縁耐圧の分布を示した図
【図４】この発明の第２実施例の半導体装置の製造方法で、（ａ）から（ｄ）はトレンチにゲート酸化膜とゲート電極を形成する工程を工程順に示した要部平面図
【図５】この発明の第３実施例の半導体装置であり、（ａ）は要部平面図、（ｂ）は（ａ）のロ部の拡大図
【図６】この発明の第４実施例の半導体装置の要部平面図
【図７】従来の半導体装置の要部平面図
【図８】従来の半導体装置の要部平面図で、（ａ）は図７のＦ−Ｆ線で切断した要部断面図、（ｂ）は図７のＧ−Ｇ線で切断した要部断面図
【図９】従来の半導体装置のゲート絶縁耐圧分布を示す図
【符号の説明】
１０１ ｎシリコン基板
１０２ 第１熱酸化膜
１０３ 第１フォトレジスト
１０４ 第２熱酸化膜（犠牲酸化膜）
１１１ａ、１１１ｂ、１１２ａ、１１２ｂ コーナー部
１１８ａ、１１８ｂ ゲート酸化膜
１１８ｃ 酸化膜
１１９ａ ゲート電極
１１９ｂ ゲートパッド
１２１ ｐウエル領域
１２２ ｎ+ ソース領域
１２３ トレンチ
１２４ コンタクトホール
１３１ 第１周縁部
１３２ 第２周縁部
Ｗ１ 薄いゲート酸化膜の厚さ
Ｗ２ 厚いゲート酸化膜の厚さ
Claims (4)
- 半導体基板に形成されたストライプ状のトレンチと、該トレンチ内面および前記トレンチに隣接する前記半導体基板表面上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に前記トレンチ内に充填されたゲート電極と、前記トレンチの長手方向の端部側で前記ゲート絶縁膜を介して前記ゲート電極と同じ材料で形成されたゲート配線引出し部とを具備する半導体装置において、前記トレンチの平面形状は、同一の幅を有する第１箇所と端部が徐々に狭くなっている第２箇所から構成され、前記ゲート絶縁膜の内、第１箇所に形成される第１ゲート絶縁膜の厚さより第２箇所に形成される第２ゲート絶縁膜の厚さを厚くすることを特徴とする半導体装置。
- 半導体基板に形成されたストライプ状のトレンチと、該トレンチ内面および前記トレンチに隣接する前記半導体基板表面上に形成されたゲート絶縁膜と、該ゲート絶縁膜を介して前記トレンチ内に充填されたゲート電極と、前記トレンチの長手方向の端部側で前記ゲート絶縁膜を介して前記ゲート電極と同じ材料で形成されたゲート配線引出し部とを具備する半導体装置において、前記トレンチの先端近傍を除く箇所において、ゲート配線引出し部が、ゲート電極と接続することを特徴とする半導体装置。
- 前記ゲート電極および前記ゲート配線引出し部が、ポリシリコンで形成されることを特徴とする請求項１または２に記載の半導体装置。
- 半導体基板に形成されたストライプ状のトレンチと、該トレンチ内面および前記トレンチに隣接する前記半導体基板表面上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に前記トレンチ内に充填されたゲート電極と、前記トレンチの長手方向の端部側で前記ゲート絶縁膜を介して前記ゲート電極と同じ材料で形成されたゲート配線引出し部とを具備する半導体装置の製造方法において、前記半導体基板に、平面形状が一定幅の第１箇所と、端部が徐々に狭くなる第２箇所から成るトレンチを形成する工程と、前記トレンチ内面に厚い絶縁膜を形成して第２箇所の先端近傍のトレンチを該厚い絶縁膜で充填する工程と、前記第２箇所の先端近傍のトレンチに充填された厚い絶縁膜を残し、前記第１箇所の側壁に形成された前記厚い絶縁膜を除去する工程と、前記トレンチ内面および前記トレンチに隣接する前記半導体基板表面上に前記厚い絶縁膜よりも厚さが薄い薄い絶縁膜を形成する工程と、前記厚い絶縁膜および前記薄い絶縁膜からなる前記ゲート絶縁膜上に、ポリシリコンにより前記ゲート電極およびゲート配線引出し部を形成する工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002077671A JP3960091B2 (ja) | 2002-03-20 | 2002-03-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002077671A JP3960091B2 (ja) | 2002-03-20 | 2002-03-20 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003282870A JP2003282870A (ja) | 2003-10-03 |
| JP3960091B2 true JP3960091B2 (ja) | 2007-08-15 |
Family
ID=29228058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002077671A Expired - Lifetime JP3960091B2 (ja) | 2002-03-20 | 2002-03-20 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3960091B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018083526A1 (en) * | 2016-11-04 | 2018-05-11 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006294713A (ja) * | 2005-04-07 | 2006-10-26 | Fuji Electric Holdings Co Ltd | 半導体装置 |
| US7595523B2 (en) * | 2007-02-16 | 2009-09-29 | Power Integrations, Inc. | Gate pullback at ends of high-voltage vertical transistor structure |
| US9425305B2 (en) * | 2009-10-20 | 2016-08-23 | Vishay-Siliconix | Structures of and methods of fabricating split gate MIS devices |
| US9419129B2 (en) | 2009-10-21 | 2016-08-16 | Vishay-Siliconix | Split gate semiconductor device with curved gate oxide profile |
| WO2011109559A2 (en) | 2010-03-02 | 2011-09-09 | Kyle Terrill | Structures and methods of fabricating dual gate devices |
| US8748977B2 (en) | 2011-03-23 | 2014-06-10 | Panasonic Corporation | Semiconductor device and method for producing same |
| WO2012158977A2 (en) | 2011-05-18 | 2012-11-22 | Vishay-Siliconix | Semiconductor device |
| JP5644793B2 (ja) * | 2012-03-02 | 2014-12-24 | 株式会社デンソー | 半導体装置 |
| EP3183753A4 (en) | 2014-08-19 | 2018-01-10 | Vishay-Siliconix | Electronic circuit |
| US11217541B2 (en) | 2019-05-08 | 2022-01-04 | Vishay-Siliconix, LLC | Transistors with electrically active chip seal ring and methods of manufacture |
| US11218144B2 (en) | 2019-09-12 | 2022-01-04 | Vishay-Siliconix, LLC | Semiconductor device with multiple independent gates |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0823096A (ja) * | 1994-07-08 | 1996-01-23 | Toshiba Corp | 半導体装置 |
| JP3413050B2 (ja) * | 1997-03-25 | 2003-06-03 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2000223705A (ja) * | 1999-01-29 | 2000-08-11 | Nissan Motor Co Ltd | 半導体装置 |
| JP2001217419A (ja) * | 2000-02-03 | 2001-08-10 | Denso Corp | 半導体装置 |
-
2002
- 2002-03-20 JP JP2002077671A patent/JP3960091B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018083526A1 (en) * | 2016-11-04 | 2018-05-11 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
| US10770580B2 (en) | 2016-11-04 | 2020-09-08 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003282870A (ja) | 2003-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8633539B2 (en) | Trench transistor and manufacturing method of the trench transistor | |
| US9978860B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| US7560759B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP3531613B2 (ja) | トレンチゲート型半導体装置及びその製造方法 | |
| CN1877858B (zh) | 金属氧化物半导体场效应晶体管及其制造方法 | |
| TWI484567B (zh) | 半導體結構與其製造方法 | |
| TWI488304B (zh) | 溝渠金屬氧化物半導體場效電晶體（ｍｏｓｆｅｔ）及其製造方法 | |
| JPH02302044A (ja) | 半導体装置の製造方法 | |
| US9614073B2 (en) | Semiconductor device, and manufacturing method for same | |
| JP3960091B2 (ja) | 半導体装置およびその製造方法 | |
| US11515303B2 (en) | Shielded gate trench MOSFET with ESD diode manufactured using two poly-silicon layers process | |
| US20120025304A1 (en) | Trench Semiconductor Device and Method of Manufacturing | |
| JP2006511932A (ja) | ミラー容量及びスイッチング損失を低減するために改良されたｍｏｓゲートを有する装置およびその製造方法 | |
| JPH11204782A (ja) | 半導体装置およびその製造方法 | |
| JP2001168329A (ja) | トレンチ型ｍｏｓ半導体装置 | |
| JPH0832039A (ja) | 半導体装置およびその製造方法 | |
| US7045858B2 (en) | Semiconductor device and method of manufacturing the same | |
| US20220037523A1 (en) | Semiconductor device and method for manufacturing same | |
| JP2022551159A (ja) | Ｌｄｍｏｓデバイス及びその製造方法 | |
| JP2001015733A (ja) | 半導体装置およびその製造方法 | |
| JP2004055659A (ja) | トレンチゲート型半導体装置とその製造方法 | |
| US20080061363A1 (en) | Integrated transistor device and corresponding manufacturing method | |
| TWI414051B (zh) | 半導體結構及其製造方法 | |
| JP2002009183A (ja) | 半導体記憶装置およびその製造方法 | |
| US11270945B2 (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050215 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060703 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060704 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070117 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070123 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070326 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070424 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070507 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3960091 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100525 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100525 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100525 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100525 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110525 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110525 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120525 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120525 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120525 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130525 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130525 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140525 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |