KR101093471B1 - 반도체소자,반도체소자의 제조방법,다층프린트배선판 및 다층프린트배선판의 제조방법 - Google Patents

반도체소자,반도체소자의 제조방법,다층프린트배선판 및 다층프린트배선판의 제조방법 Download PDF

Info

Publication number
KR101093471B1
KR101093471B1 KR1020107009947A KR20107009947A KR101093471B1 KR 101093471 B1 KR101093471 B1 KR 101093471B1 KR 1020107009947 A KR1020107009947 A KR 1020107009947A KR 20107009947 A KR20107009947 A KR 20107009947A KR 101093471 B1 KR101093471 B1 KR 101093471B1
Authority
KR
South Korea
Prior art keywords
layer
resin
chip
multilayer printed
printed circuit
Prior art date
Application number
KR1020107009947A
Other languages
English (en)
Other versions
KR20100054882A (ko
Inventor
하지메 사카모토
왕동동
Original Assignee
이비덴 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이비덴 가부시키가이샤 filed Critical 이비덴 가부시키가이샤
Publication of KR20100054882A publication Critical patent/KR20100054882A/ko
Application granted granted Critical
Publication of KR101093471B1 publication Critical patent/KR101093471B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/274—Manufacturing methods by blanket deposition of the material of the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01011—Sodium [Na]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09036—Recesses or grooves in insulating substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09563—Metal filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/096—Vertically aligned vias, holes or stacked vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49128—Assembling formed circuit to base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49133—Assembling to base an electrical component, e.g., capacitor, etc. with component orienting
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49139—Assembling to base an electrical component, e.g., capacitor, etc. by inserting component lead or terminal into base aperture
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49146—Assembling to base an electrical component, e.g., capacitor, etc. with encapsulating, e.g., potting, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

IC칩(20)의 다이패드(22)에 트랜지션층(38)을 배설시키고, 다층프린트배선판(10)에 내장시키고 있다.
이 때문에, 리드부품이나 봉지수지를 사용하지 않고, IC칩(20)과 다층프린트배선판(10)과의 전기적 접속을 취하는 것이 가능하다.
또는, 알루미늄 패드(24) 상에 동제의 트랜지션층(38)을 설치하는 것으로, 패드(24) 상의 수지잔재를 방지하는 것이 가능하고, 다이 패드(24)와 바이어홀(60)과의 접속성이나 신뢰성을 향상시킨다.

Description

반도체소자,반도체소자의 제조방법,다층프린트배선판 및 다층프린트배선판의 제조방법{Semiconductor element, method of manufacturing semiconductor element, multi-layer printed circuit board, and method of manufacturing multi-layer printed circuit board}
본 발명은, IC칩 등의 반도체소자, 및, 반도체소자의 제조방법, 또, 반도체소자를 내장하는 다층프린트배선판 및 다층프린트배선판의 제조방법에 관한 것이다.
IC칩은, 와이어본딩, TAB, 플립칩 등의 실장방법에 의해, 프린트배선판과의 전기적 접속을 취하고 있었다.
와이어본딩은, 프린트배선판에 IC칩을 접착제에 의해 다이본딩시키고,
해당 프린트배선판의 패드와 IC칩의 패드를 쇠선 등의 와이어로 접속시킨 후, IC칩 및 와이어를 지키기 위해 열경화성수지 혹은 열가소성수지 등의 봉지수지를 시공하고 있었다.
TAB는, IC칩의 범프와 프린트배선판의 패드를 리드라고 불리는 선을 땜납 등에 의해 일괄하여 접속시킨 후, 수지에 의해 봉지를 행하고 있었다.
플립칩은, IC칩과 프린트배선판의 패드부를 범프를 개재하여 접속시키고, 범프와의 사이에 수지를 충진시키는 것에 의해 행하고 있었다.
그러나, 각각의 실장방법은, IC칩과 프린트배선판의 사이에 접속용의 리드부품(와이어, 리드, 범프)을 개재하여 전기적 접속을 행하고 있다. 그들의 각 리드부품은, 절단, 부식하기 쉽고, 이로 인해, IC칩과의 접속이 끊어진다든지, 오작동의 원인이 되는 일이 있었다.
또, 각각의 실장방법은, IC칩을 보호하기 위해 에폭시수지 등의 열가소성수지에 의해 봉지를 행하고 있는데, 그 수지를 충진하는 때에 기포를 함유하면, 기포가 기점으로 되어, 리드부품의 파괴나 IC패드의 부식, 신뢰성의 저하를 초래해 버린다. 열가소성수지에 의한 봉지는, 각각의 부품에 맞추어 수지장진용 플랜저, 금형을 제조할 필요가 있고, 또, 열경화성수지라 할지라도 리드부품, 솔더레지스트 등의 재질 등을 고려한 수지를 선정하지 않으면 안되기 때문에, 각각에 있어서, 비용적으로 높아지는 원인으로도 되었다.
한편, 상술한 바와 같이 IC칩을 프린트배선판(패키지 기판)의 외부에 취부하는 것이 아니라, 기판에 반도체소자를 매립하여, 그 상층에, 빌드업층을 형성시키는 것에 의해 전기적 접속을 취하는 종래기술로서,
특개평 9-321408호(USP5875100), 특개평 10-256429호, 특개평 11-126978호 등이 제안되고 있다. 특개평 9-321408호(USP5875100)에는, 다이패드 상에, 스터드범프를 형성한 반도체소자를 프린트배선판에 매립하고, 스터드범프 상에 배선을 형성하여 전기적 접속을 취하고 있었다.
그러나, 상기 스터드범프는 양파 모양인 높이의 불규칙성이 크기 때문에, 층간절연층을 형성시키면, 평활성이 저하하고, 바이어홀을 형성시켜도 미접속이 되기 쉽다. 또, 스터드범프를 본딩에 의해 하나 하나 심어 설치하고 있어, 일괄하여 배설하는 것이 불가능하여, 생산성이라는 점에서 난점이 있었다.
특개평 10-256429호에는, 세라믹 기판에 반도체소자를 수용하고, 플립칩 형태에 의해 전기적 접속되고 있는 구조가 나타나고 있다. 그러나, 세라믹은 외형가공성이 나쁘고, 반도체소자의 수납이 좋지 않게 된다. 또, 상기 범프에서는, 높이의 불규칙성이 크게 된다. 때문에, 층간절연층의 평활성이 손상되고, 접속이 저하되는 것이다.
특개평 11-126978호에는, 공극의 수용부에 반도체소자 등의 전자부품을 매립하여, 도체회로와 접속하고, 바이어홀을 개재하여 적장하고 있는 다층프린트배선판이 개시되어 있다. 그러나, 수용부가 공극이기 때문에, 위치어긋남을 일으키기 쉽고, 반도체소자의 패드와의 미접속이 유발되기 쉽다. 또, 다이패드와 도체회로를 직접 접속시키고 있기 때문에, 다이패드에 산화피막이 발생하기 쉽고, 절연 저항이 상승해버리는 문제가 있다.
본 발명은 상술한 과제를 해결하기 위해 이루어진 것이며, 그 목적으로 하는 것은, 리드부품을 개재하지 않고, 프린트배선판과 직접 전기적 접속할 수 있는 반도체소자의 제조방법을 제안하는 것을 목적으로 한다.
또, 반도체소자를 수지제의 프린트배선판에 매립하면, 반도체소자에 발생하는 열에 의해, 프린트배선판에 휘어짐이 발생하고, 내부배선에 단선이 발생하여, 신뢰성이 저하한다고 하는 문제가 있다.
본 발명은 상술한 과제를 해결하기 위해 이루어진 것이며, 그 목적으로 하는 것은, 신뢰성이 높은 반도체소자를 내장하는 다층프린트배선판 및 상기 다층프린트배선판의 제조방법을 제안하는 것을 목적으로 한다.
또, 신뢰성이 높은 반도체소자 내장의 프린트배선판을 효율적으로 제조하는 것이 불가능 하였다.
본 발명은 상술한 과제를 해결하기 위해 이루어진 것이며, 그 목적으로 하는 것은, 신뢰성이 높은 반도체소자를 내장하는 다층프린트배선판을 효율적으로 제조할 수 있는 제조방법을 제안하는 것을 목적으로 한다.
또, 반도체소자를 매립, 수용, 수납된 기판으로 구성된 다층프린트배선판을 패키지기판, 칩세트 등으로서 사용하는 경우에는, 외부기판(이른바 마더보드, 도터보드로 불리는 것)과 전기 접속시키는 것으로 인해, 기능을 발휘하는 것이 가능하다. 그 때문에, 상기 다층프린트배선판에는, BGA나 도전성접속핀(PGA)을 배설하는 것이 필요하다. 이 BGA, PGA는, 다층프린트배선판의 표층의 솔더레지스트층에, 납땜패드를 배설하는 것으로 형성된다.
그러나, 반도체소자를 매립한 기판으로서 표층에 납땜범프를 배설하고, 외부기판과 전기적으로 접속시켜서 기능시험이나 신뢰성시험을 행하면, 층간절연층, 솔더레지스트층, 층간수지절연층이나 솔더레지스트, 납땜범프 및 납땜범프의 주위(납땜층이나 내식금속 등을 의미한다)에 크랙, 박리가 발생하여, 납땜범프의 탈락이나 위치 어긋남이 확인되었다. 특히, 층간절연층을 관통하고, 반도체소자의 패드에 크랙이 발생하고 있는 것도 확인되었다. 따라서, 반도체소자를 내장하는 다층프린트배선판에 있어서는, 납땜범프와 도체회로와의 전기적 접속성이나 신뢰성의 저하가 확실해 졌다.
본 발명은 상술한 과제를 해결하기 위해 이루어진 것이며, 그 목적으로 하는 것은, 전기적 접속성이나 신뢰성이 높은 다층프린트배선판, 특히, 반도체소자가 내장된 다층프린트배선판을 제안하는 것을 목적으로 한다.
본 발명자는 예의 연구한 결과, 반도체소자의 다이패드 상에, 트랜지션층을 형성시키는 것을 창출하였다. 그 트랜지션층을 가지는 반도체소자는, 프린트배선판에, 매립, 수납, 수용시켜도, 그 위에 층간절연층을 설치하여도, 바이어홀을 형성시켜도 소망한 크기나 형상의 것이 얻어진다.
IC칩의 다이패드에 트랜지션층을 설치하는 이유를 설명한다. IC칩의 다이패드는 일반적으로 알루미늄 등으로 제조되고 있다. 트랜지션층을 형성시키지 않은 다이패드인 채로, 포토에칭에 의해 층간절연층의 바이어홀을 형성시켰을 때, 다이패드 그대로라면 노광, 현상 후에 다이패드의 표층에 수지가 남기 쉬웠다. 더욱이, 현상액의 부착에 의해 패드의 변색을 일으켰다. 한편, 레이저에 의해 바이어홀을 형성시킨 경우에도, 알루미늄의 패드를 소손할 위험이 있다. 또, 소손하지 않는 조건에서 행하면, 패드 상에 수지잔재가 발생하였다. 또, 후공정에서, 산이나 산화제 혹은 에칭액에 침적시키나, 각종 아닐 공정을 거치면, IC칩의 패드의 변색, 용해가 발생하였다. 또, IC칩의 패드는 40 ㎛ 정도의 직경으로 만들어져 있고, 바이어홀은 그보다 크고, 위치 공차도 필요로 되기 위치어긋남이 발생하고, 미접속 등이 발생하기 쉽다.
이에 대하여, 다이패드 상에 동 등으로 되는 트랜지션층을 설치하는 것으로, 바이어홀 형성의 불합리한 점이 해소되고, 용제의 사용이 가능하게 되어 패드 상의 수지잔재를 방지하는 것이 가능하다. 또, 후공정 시에 산이나 산화제 혹은 에칭액에 침적시키거나, 각종 아닐공정을 거쳐도 패드의 변색, 용해가 발생하지 않는다. 이로 인해, 패드와 바이어홀과의 접속성이나 신뢰성을 향상시킨다. 또, IC칩의 다이패드보다도 큰 직경의 트랜지션층을 개재시키는 것으로, 바이어홀을 확실하게 접속시키는 것이 가능하다. 바람직한 것은, 트랜지션층은, 바이어홀 경, 위치공차와 동등 이상의 것이 좋다.
또, 트랜지션층이 형성되고 있기 때문에, 반도체소자인 IC칩을 프린트배선판에 매립, 수용, 수납하기 전, 또는 그 후에도 반도체소자의 동작이나 전기검사를 용이하게 행할 수 있게 되었다. 그것은, 다이패드보다도 큰 트랜지션층이 형성되고 있기 때문에, 검사용 프로브핀이 접촉하기 쉽게 되었기 때문이다. 그로 인해, 미리 제품의 가부가 판정하는 것이 가능하고, 생산성이나 비용면에서도 향상시키는 것이 가능하다. 또, 프로브에 의한 패드의 손실이나 손상 등이 발생하지 않는다.
그러므로, 트랜지션층을 형성하는 것에 의해, 반도체소자인 IC칩을 프린트배선판에 매립, 수용, 수납하는 것이 적절하게 행해질 수 있다. 즉, 트랜지션층을 가지는 반도체소자는, 프린트배선판의 매립, 수용, 수납하기 위한 반도체소자라고도 할 수 있다.
트랜지션층은, 다이패드 상에, 박막층을 형성하고, 그 위에 후부층을 형성하여 이루어진다. 적어도 2층 이상으로 형성하는 것이 가능하다.
각각에 다층프린트배선판 만으로 기능을 수행하고도 있지만, 경우에 따라서는 반도체장치로서의 패키지기판으로서 기능시키기 위해서 외부기판인 마더보드나 도터보드와의 접속을 위해, BGA, 납땜범프나 PGA(도전성접속핀)를 배설시켜도 좋다, 또, 이 구성은, 종래의 실장방법으로 접속한 경우보다도 배선길이를 짧게 할 수 있고, 루프인덕턴스도 저감할 수 있다.
본원 발명에서 정의되고 있는 솔더레지스트 층에 대하여 설명한다.
트랜지션층은, 종래기술의 IC칩 실장기술을 사용하는 일 없이, 반도체소자인 IC칩과 프린트배선판을 직접적으로 접속을 취하기 때문에, 설치된 중간의 중개층을 의미한다. 그 특징으로서는, 2층 이상의 금속층으로 형성되고 있다. 또는, 반도체소자인 IC칩의 다이패드보다도 크게 하는 것이 있다. 그로 인해, 전기적 접속이나 위치맞춤성을 향상시키는 것이며, 또, 다이패드에 손상을 주는 일 없이 레이저나 포토에칭에 의해 바이어홀 가공을 가능하게 하는 것이다. 그 때문에, IC칩의 프린트배선판으로의 매립, 수용, 수납이나 접속을 확실하게 하는 것이 가능하다. 또, 트랜지션층 상에는, 직접, 프린트배선판의 도체층인 금속을 형성하는 것을 가능하게 한다. 그 도체층의 일례로서는, 층간수지절연층의 바이어홀이나 기판 상의 스루홀 등이 있다.
본원 발명에 사용되는 IC칩 등의 전자부품을 내장시키는 수지제 기판으로서는, 에폭시수지, BT수지, 페놀수지 등에 글래스에폭시수지 등의 보강재나 심재를 함침시킨 수지, 에폭시수지를 함침시킨 프리프레그를 적층시킨 것 등이 사용되는데, 일반적으로 프린트배선판으로 사용되는 것을 사용하는 것이 가능하다. 그 이외에도 양면 동장적층판, 편면판, 금속막을 가지지 않는 수지판, 수지필름을 사용하는 것이 가능하다. 단, 350 ℃ 이상의 온도를 가하면 수지는, 용해, 탄화하여 버린다.
IC칩의 전체면에 증착, 스패터링 등의 물리적인 증착을 행하고, 전면에 도전성의 금속막을 형성시킨다. 그 금속으로서는, 주석, 크롬, 티탄, 니켈, 아연, 코발트, 금, 동 등의 금속을 1층 이상 형성시키는 것이 좋다. 두께로서는, 0.001 ~ 2.0 ㎛ 의 사이로 형성시키는 것이 좋다. 특히, 0.01 ~ 1.0 ㎛ 가 좋다.
상기 금속막 상에, 또 무전해도금 등으로 의해 금속막을 설치하는 것도 가능하다. 상측의 금속막은, 니켈, 동, 금, 은 등의 금속을 1층 이상 형성시키는 것이 좋다. 두께는, 0.01 ~ 5.0 ㎛ 가 좋고, 특히, 0.1 ~ 3.0 ㎛ 가 바람직하다.
그 금속막 상에, 무전해 혹은 전해도금에 의해 두께를 형성한다. 형성되는 도금의 종류로서는 니켈, 동, 금, 은, 아연, 철 등이 있다. 전기특성, 경제성, 또, 후속 공정에서 형성되는 빌드업인 도체층은 주로 동이라는 사실로부터, 동을 사용하는 것이 좋다. 그 두께는 1 ~ 20 ㎛ 의 범위에서 행하는 것이 좋다. 그 보다 두꺼워지면, 에칭 시에 언더컷이 발생해 버려서, 형성되는 트랜지션층과 바이어홀과 계면에 틈이 발생하는 일이 있다. 그 후, 에칭레지스트를 형성하고, 노광, 현상하여 트랜지션층 이외의 부분의 금속을 노출시켜 에칭을 행하고, IC칩의 패드 상에 트랜지션층을 형성시킨다.
또, 상기 트랜지션층의 제조방법 이외에도, IC칩 및 코어기판의 위에 형성한 금속막 상에 드라이필름레지스트를 형성하여 트랜지션층에 해당하는 부분을 제거시키고, 전해도금에 의해 후부한 후, 레지스트를 박리하고 에칭액에 의해, 마찬가지로 IC칩의 패드 상에 트랜지션층을 형성시키는 것도 가능하다.
본 발명자는 예의 연구한 결과, 프린트배선판에 매설시키는 반도체소자의 이면에 히트싱크를 취부하는 것으로서, 반도체소자에 발생하는 열을 방출하여, 프린트배선판에 휘어짐, 단선을 발생시키는 일이 없어지고, 신뢰성이 얻어지는 것이 밝혀졌다. 여기서, 반도체소자 상에 수지로 빌드업배선판을 형성하는 것으로, 반도체소자와 프린트배선판과의 접속을 적정하게 취하는 것이 가능하다.
또, 히트싱크와 반도체소자는, 도전성접착제를 개재하여 접속하는 것이 적당하다. 도전성접착제는, 열전도성이 높고, 반도체소자에 발생하는 열을 히트싱크 측으로 효율적으로 방출하는 것이 가능하기 때문이다.
또, 본 발명에는, IC칩을 수용하는 통공을 가지는 프리프레그를 적층하여 상하로부터 가압한다. 프리프레그로부터 에폭시수지가 스며나와, IC칩의 상면을 감싼다. 그로 인해, IC칩과, 프리프레그를 경화하여 이루어지는 코어기판의 상면이 완전하게 평탄하게 된다. 이 때문에, 빌드업층을 형성하는 때에, 바이어홀 및 배선을 적정하게 형성하는 것이 가능하고, 다층프린트배선판의 배선의 신뢰성을 높이는 것이 가능하다.
본 발명은, 반도체소자를 구비하는 다층프린트배선판을 다수개 사용용으로 제조하고, 한쪽 편에서 재단하여 개개의 다층프린트배선판을 얻는다. 이 때문에, 신뢰성이 높은 다층프린트배선판을 효율적으로 제조하는 것이 가능하다.
또, 본 발명에는, IC칩을 수용하는 통공을 가지는 프리프레그를 적층하여 상하로부터 가압한다. 프리프레그로부터 에폭시수지가 스며나와, IC칩의 상면을 감싼다. 그로 인해, IC칩과, 프리프레그 등의 수지를 경화하여 이루어지는 코어기판의 상면이 완전하게 평탄하게 된다. 이 때문에, 빌드업층을 형성하는 때에, 바이어홀 및 배선을 적정하게 형성하는 것이 가능하고, 다층프린트배선판의 배선의 신뢰성을 높이는 것이 가능하다.
또, 본 발명의 적절한 양태에 있어서는, 프린트배선판에 매립시키는 반도체소자의 이면에 히트싱크를 취부한다. 이로 인해, 반도체소자에 발생하는 열을 방출하고, 프린트배선판에 휘어짐, 단선을 발생시키는 일이 없고, 신뢰성을 높인다.
청구항 35의 다층프린트배선판의 제조방법에서, 적어도 이하의 (a) ~ (f) 의 공정을 가지는 것을 기술적 특징으로 한다 :
(a) 코어기판에 형성한 통공의 저부에 시트를 붙이는 공정 ;
(b) 상기 통공의 저부의 상기 시트에, 단자가 상기 시트에 접하도록 반도체소자를 재치(載置)하는 공정 ;
(c) 상기 통공 내에 수지를 충진하는 공정 ;
(d) 상기 수지를 가압 및 경화하는 공정 ;
(e) 상기 시트를 박리하는 공정 ;
(f) 상기 반도체소자의 상면에 빌드업층을 형성하는 공정.
청구항 35의 발명에서는, 코어기판의 통공의 저부의 시트에, 단자가 시트에 접하도록 반도체소자를 재치하고, 상기 통공 내에 수지를 충진하고 나서, 시트를 벗겨내고, 빌드업층을 형성한다. 즉, 반도체소자를 단자가 시트를 접하도록 재치하고, 상기 시트를 벗겨내고 나서, 반도체소자에 빌드업층을 형성하기 때문에, 단자와 빌드업층의 배선을 적절하게 전기접속시키는 것이 가능하고, 신뢰성이 높은 반도체소자 내장 다층프린트배선판을 제조하는 것이 가능하게 된다.
청구항 36의 다층프린트배선판의 제조방법은, 적어도 이하의 (a) ~ (i) 의 공정을 가지는 것을 기술적 특징으로 한다 :
(a) 코어기판에 형성한 통공의 저부에 시트를 붙이는 공정 ;
(b) 상기 통공의 저부의 상기 시트에, 단자가 상기 시트에 접하도록 반도체소자를 재치하는 공정 ;
(c) 상기 통공 내에 수지를 충진하는 공정 ;
(d) 상기 수지를 가압 및 가경화하는 공정 ;
(e) 상기 시트를 박리하는 공정 ;
(f) 상기 코어기판의 저부측을 연마하고, 상기 반도체소자의 저부를 노출시키는 공정 ;
(g) 상기 수지를 본 경화하는 공정 ;
(h) 상기 반도체소자의 저부에 방열판을 취부하는 공정 ;
(i) 상기 반도체소자의 상면에 빌드업층을 형성하는 공정.
청구항 36의 발명에서는, 코어기판의 통공의 저부의 시트에, 단자가 시트에 접하도록 반도체소자를 재치하고, 상기 통공 내에 수지를 충진하고 나서, 시트를 벗겨내고, 빌드업층을 형성한다. 즉, 반도체소자를 단자가 시트에 접하도록 재치하고, 시트를 벗겨내고 나서, 반도체소자에 빌드업층을 형성하기 때문에, 단자와 빌드업층의 배선을 적절하게 전기접속시키는 것이 가능하고, 신뢰성이 높은 반도체소자 내장 다층프린트배선판을 제조하는 것이 가능하게 된다.
또, 코어기판의 저부 측을 연마하고, 반도체소자의 저부를 노출시키기 때문에, 반도체소자의 저부에 방출판을 취부시키는 것이 가능하게 되고, 반도체소자의 동작의 안정성을 향상시키는 것이 가능하다.
코어기판의 통공을 덮을 시트로서, UV조사에 의해 점착력이 저하하는 UV테이프를 사용하는 것이 좋다. UV조사에 의해, 반도체소자의 단자에 접착제가 남는 일이 없이 벗겨지기 때문에, 단자와 빌드업층의 배선을 적절하게 전기 접속시키는 것이 가능하고, 신뢰성이 높은 반도체소자 내장 다층프린트배선판을 제조하는 것이 가능하다.
또, 수지의 가압을 감압하에서 행하는 것이 적당하다. 감압하는 것으로, 코어기판와 수지의 사이, 및 수지 중에 기포가 남는 일이 없고, 다층프린트배선판의 신뢰성을 높이는 것이 가능하다.
코어기판에 형성한 통공에 테이퍼를 설치하는 것도 좋다. 이로 인해, 코어기판의 통공과 수지와의 사이에 기포나 함입구가 남는 일이 없어지고, 다층프린트배선판의 신뢰성을 높이는 것이 가능하다. 또, 코어기판의 평탄성을 확보할 수 있다.
청구항 41에 기재한 다층프린트배선판에서는, 반도체소자가 매립, 수용 또는 수납된 기판 상에 층간절연층과 도체층이 반복하여 형성되고, 상기 층간절연층에는, 바이어홀이 형성되고, 상기 바이어홀을 개재하여 전기적 접속되는 다층프린트배선판에 있어서,
상기 기판 내의 반도체소자의 직상 이 외의 영역에만 외부접속단자(BGA/PGA)를 형성한 것을 기술적 특징으로 한다.
청구항 41의 발명에서는, 다층프린트배선판의 반도체소자가 내장된 기판 상의 영역과, 반도체소자가 내장되어 있지 않은 기판 상의 영역을 구별한다. 그리고, 반도체소자가 내장되어 있지 않은 기판 상의 영역에 외부접속단자(BGA/PGA)를 설치한다.
상술한 외부접속단자(BGA/PGA)의 주위 등에 발생한 박리, 크랙은 반도체소자, 외부기판, 층간절연층 및 솔더레지스트층의 열팽창계수의 차로부터 발생하고 있다. 즉, 세라믹으로 이루어지는 반도체소자 및 외부기판은, 열팽창계수가 작고, 열팽창에 의한 신장은 작다. 한편, 수지로 이루어지는 층간절연층 및 솔더레지스트층은, 반도체소자 및 외부기판과 비교하여 열팽창계수가 크기 때문에, 열팽창에 의한 신장은 크다. 이 열팽창계수의 차에 의해, 외부접속단자(BGA/PGA)의 주위 등에 응력이 집중하여 박리, 크랙이 발생한다.
즉, 반도체소자가 내장되지 않은 기판 상의 영역에 외부접속단자(BGA/PGA)를 배설하는 것으로 인해, 열팽창에 의한 영향을 작게 할 수 있기 때문에, 외부접속단자(BGA/PGA)의 주위 등에 발생하는 박리, 크랙을 방지할 수 있다. 따라서 외부접속단자(BGA/PGA)의 탈락이나 위치 어긋남을 방지하고, 전기적 접속성이나 신뢰성을 향상시키는 것이 가능하게 된다.
여기서, 외부접속단자라는 것은, IC칩을 실장한 기판에 있어서, 외부기판, 이른바, 마더보드, 도터보드와의 접속을 취하기 위한 단자를 의미한다. 실제로의 단자는 BGA, PGA, 및 납땜범프를 말한다.
청구항 42의 발명에서는, 청구항 41에 기재한 다층프린트배선판에 있어서, 상기 반도체소자의 패드부분에는, 최하층의 상기 층간절연층에 형성된 상기 바이어홀과 접속하기 위한 트랜지션층을 형성한 것을 기술적 특징으로 한다.
청구항 42의 발명에서는, 반도체소자의 패드를 피복하도록 하여 트랜지션층을 형성시키고 있다. 다이패드 상에 동 등으로 트랜지션층을 설치하는 것으로, 용제의 사용이 가능하게 되고 다이패드 상의 수지잔재를 방지하는 것이 가능하다. 또, 후공정 시에 산이나 산화제 혹은 에칭액에 침적시키거나, 각종 아닐공정을 거쳐도 다이패드의 변색, 용해가 발생하지 않는다. 다이패드의 산화피막의 형성을 방지한다. 이로 인해, 다이패드와 바이어홀과의 접속성이나 신뢰성을 향상시킨다. 또, IC칩의 다이패드 상에 20 ㎛ 보다도 큰 직경의 트랜지션층을 개재시키는 것으로, 바이어홀을 확실하게 접속시키는 것이 가능하다. 바람직한 것은, 트랜지션층은, 바이어홀 직경과 동등 이상의 것이 좋다.
청구항 43의 발명에서는, 청구항 41에 기재한 다층프린트배선판에 있어서, 반도체소자를 매립하고, 수용 또는 수납하는 상기 기판의 요부 또는 통공과, 상기 반도체소자와의 사이에, 수지충진재료를 충진한 것을 기술적 특징으로 한다.
청구항 43의 발명에서는, 기판의 요부 또는 통공과, 반도체소자와의 사이에, 수지충진재료를 충진한 것에 의해, 수지와 반도체소자와의 접착성을 향상시킨다. 또, 이 수지충진재료는, 열팽창에 의해 발생한 응력을 완화하기 때문에, 코어기판의 크랙, 층간수지절연층 및 솔더레지스트층의 굴곡생성을 방지하는 것이 가능하게 된다. 이 때문에, 납땜범프의 주위 등에 발생하는 박리, 크랙을 방지할 수 있다. 따라서, 납땜범프의 탈락이나 위치 어긋남을 방지할 수 있기 때문에, 전기적 접속성이나 신뢰성을 향상시키는 것이 가능하게 된다. 수지층진재료는, 열경화성수지, 열가소성수지, 또는 그들의 복합체를 사용하는 것이 가능하다.
이상과 같은 본 발명은 IC칩의 다이패드에 트랜지션층을 배설시키고, 다층프린트배선판에 내장시키고 있기 때문에, 리드부품이나 봉지수지를 사용하지 않고, IC칩과 다층프린트배선판과의 전기적 접속을 취하는 것이 가능하고, 알루미늄 패드 상에 동제의 트랜지션층을 설치하는 것으로, 패드 상의 수지잔재를 방지하는 것이 가능하고, 다이 패드와 바이어홀과의 접속성이나 신뢰성을 향상시킨다.
도 1 (A), (B), (C)는, 본 발명의 제 1 실시예에 관계하는 반도체소자의 제조공정도.
도 2 (A), (B), (C)는, 제 1 실시예에 관계하는 반도체소자의 제조공정도.
도 3 (A), (B)는, 제 1 실시예에 관계하는 반도체소자의 제조공정도.
도 4 (A)는, 제 1 실시예에 관계하는 실리콘 웨이퍼(20A)의 평면도이고, (B)는 개편화된 반도체소자의 평편도.
도 5 (A), (B), (C)는, 제 1 실시예의 제 1 변형예에 관계하는 반도체소자의 제조공정도.
도 6 (A), (B), (C)는, 제 1 실시예의 제 1 변형예에 관계하는 반도체소자의 제조공정도.
도 7 (A), (B)는, 제 1 실시예의 제 1 변형예에 관계하는 반도체소자의 제조공정도.
도 8 (A), (B), (C), (D)는, 제 1 실시예의 제 2 변형예에 관계하는 반도체소자의 제조공정도.
도 9 9도(A), (B), (C), (D)는, 제 1 실시예의 제 1 변형예에 관계하는 반도체소자의 제조공정도.
도 10 (A), (B), (C), (D)는, 제 1 실시예에 관계하는 다층프린트배선판의 제조공정도.
도 11 (A), (B), (C)는, 제 1 실시예에 관계하는 다층프린트배선판의 제조공정도.
도 12 (A), (B), (C)는, 제 1 실시예에 관계하는 다층프린트배선판의 제조공정도.
도 13 (A), (B), (C)는, 제 1 실시예에 관계하는 다층프린트배선판의 제조공정도.
도 14 는, 제 1 실시예에 관계하는 다층프린트배선판의 단면도.
도 15(A), (B), (C), (D)는, 제 1 실시예의 제 1 변형예에 관계하는 다층프린트배선판의 제조공정도.
도 16 은, 제 1 실시예의 제 1 변형예에 관계하는 다층프린트배선판의 단면도.
도 17 은, 제 1 실시예, 제 1 변형예의 반도체소자를 평가한 결과를 나타내는 도표.
도 18 은, 제 2 변형예, 제 3 변형예의 반도체소자를 비교예와 평가한 결과를 나타내는 도표.
도 19 (A), (B), (C)는, 본 발명의 제 2 실시예에 관계하는 다층프린트배선판의 제조공정도.
도 20 (A), (B), (C)는, 제 2 실시예에 관계하는 다층프린트배선판의 제조공정도.
도 21 (A), (B), (C)는, 제 2 실시예에 관계하는 다층프린트배선판의 제조공정도.
도 22 (A), (B), (C)는, 제 2 실시예에 관계하는 다층프린트배선판의 제조공정도.
도 23 (A), (B), (C)는, 제 2 실시예에 관계하는 다층프린트배선판의 제조공정도.
도 24 는, 제 2 실시예에 관계하는 다층프린트배선판의 단면도.
도 25 (A), (B), (C), (D)는, 제 2 실시예의 제 1 변형예에 관계하는 다층프린트배선판의 제조공정도.
도 26 은 제 2 실시예의 제 1 변형예에 관계하는 다층프린트배선판의 단면도.
도 27 (A), (B), (C)는, 제 2 실시예의 제 2 변형예에 관계하는 다층프린트배선판의 제조공정도.
도 28 (A), (B), (C)는, 본 발명의 제 3 실시예에 관계하는 다층프린트배선판의 제조공정도.
도 29 (A), (B), (C)는, 제 3 실시예에 관계하는 다층프린트배선판의 제조공정도.
도 30도(A), (B), (C)는, 제 3 실시예에 관계하는 다층프린트배선판의 제조공정도.
도 31 (A), (B), (C)는, 제 3 실시예에 관계하는 다층프린트배선판의 제조공정도.
도 32 (A), (B), (C)는, 제 3 실시예에 관계하는 다층프린트배선판의 제조공정도.
도 33 은, 제 3 실시예에 관계하는 다층프린트배선판의 단면도.
도 34 (A), (B), (C), (D)는, 제 3 실시예의 제 1 별례에 관계하는 다층프린트배선판의 제조공정도.
도 35 는, 제 3 실시예의 제 1 별례에 관계하는 다층프린트배선판의 단면도.
도 36 (A), (B), (C)는, 제 3 실시예의 제 1 변형예에 관계하는 다층프린트배선판의 제조공정도.
도 37 (A), (B), (C)는, 제 3 실시예의 제 1 변형예에 관계하는 다층프린트배선판의 제조공정도.
도 38 (A), (B), (C)는, 제 3 실시예의 제 1 변형예에 관계하는 다층프린트배선판의 제조공정도.
도 39 (A), (B), (C)는, 제 3 실시예의 제 1 변형예에 관계하는 다층프린트배선판의 제조공정도.
도 40(A), (B), (C)는, 제 3 실시예의 제 1 변형예에 관계하는 다층프린트배선판의 제조공정도.
도 41 는, 제 3 실시예의 제 1 변형예에 관계하는 다층프린트배선판의 단면도.
도 42 (A), (B), (C), (D)는, 제 1 변형예의 제 1 별례에 관계하는 다층프린트배선판의 제조공정도.
도 43 은, 제 1 변형예의 제 1 별례에 관계하는 다층프린트배선판의 단면도.
도 44 (A), (B), (C)는, 제 3 실시예의 제 1 변형예의 제 2 별례에 관계하는 다층프린트배선판의 제조공정도.
도 45 (A), (B), (C), (D), (E)는, 제 3 실시예의 제 2 변형예에 관계하는 다층프린트배선판의 제조공정도.
도 46 (A), (B), (C), (D)는, 제 3 실시예의 제 2 변형예에 관계하는 다층프린트배선판의 제조공정도.
도 47 (A), (B), (C)는, 제 3 실시예의 제 2 변형예에 관계하는 다층프린트배선판의 제조공정도.
도 48 (A), (B), (C)는, 제 3 실시예의 제 2 변형예에 관계하는 다층프린트배선판의 제조공정도.
도 49 (A), (B), (C)는, 제 3 실시예의 제 2 변형예에 관계하는 다층프린트배선판의 제조공정도.
도 50 는, 제 3 실시예의 제 2 변형예에 관계하는 다층프린트배선판의 단면도.
도 51 (A), (B), (C), (D)는, 제 3 실시예의 제 2 변형예의 제 1 별례에 관계하는 다층프린트배선판의 제조공정도.
도 52 는, 제 2 변형예의 제 1 별례에 관계하는 다층프린트배선판의 단면도.
도 53 (A), (B), (C), (D), (E)는, 본 발명의 제 4실시예에 관계하는 다층프린트배선판의 제조공정도.
도 54 (A), (B), (C), (D), (E)는, 제 4실시예에 관계하는 다층프린트배선판의 제조공정도.
도 55 (A), (B), (C), (D)는, 제 4실시예에 관계하는 다층프린트배선판의 제조공정도.
도 56 (A), (B), (C)는, 제 4실시예에 관계하는 다층프린트배선판의 제조공정도.
도 57 은, 제 4 실시예에 관계하는 다층프린트배선판의 단면도이다.
도 58 (A), (B), (C), (D)는, 본 발명의 제 5 실시예에 관계하는 다층프린트배선판의 제조공정도.
도 59 (A), (B), (C)는, 제 5 실시예에 관계하는 다층프린트배선판의 제조공정도.
도 60 (A), (B), (C)는, 제 5 실시예에 관계하는 다층프린트배선판의 제조공정도.
도 61 (A), (B), (C)는, 제 5 실시예에 관계하는 다층프린트배선판의 제조공정도.
도 62도(A), (B)는, 제 5 실시예에 관계하는 다층프린트배선판의 제조공정도.
도 63 는, 제 5 실시예에 관계하는 다층프린트배선판의 단면도.
도 64 는, 제 5 실시예에 관계하는 다층프린트배선판의 단면도.
도 65 는, 도 63 의 E-E 단면도이다.
도 66 (A)는, 제 5 실시예에 관계하는 다층프린트배선판의 평면도이고, (B)는, 범프가 천조문양으로 배치된 다층프린트배선판의 평면도이고, (C)는, 비교예에 관계하는 다층프린트배선판의 평면도.
도 67 (A), (B), (C)는, 제 5 실시예의 별례에 관계하는 다층프린트배선판의 제조공정도.
도 68 (A), (B), (C)는, 본 발명의 제 1 변형예에 관계하는 다층프린트배선판의 제조공정도.
도 69 (A), (B), (C)는, 제 1 변형예에 관계하는 다층프린트배선판의 제조공정도.
도 70 (A), (B), (C)는, 제 1 변형예에 관계하는 다층프린트배선판의 제조공정도이다.
이하, 본 발명의 실시형태에 대하여 도면을 참조하여 설명한다.
A. 반도체소자
우선, 본 발명의 제 1 실시예에 관계하는 반도체소자(IC칩)의 구성에 대하여, 반도체소자(20)의 단면을 도시하는 도 3 (A), 및, 평면도를 도시하는 도 4 (B)를 참조하여 설명한다.
〔제 1 실시예〕
도 3 (B)에 도시하는 바와 같이, 반도체소자(20)의 상면에는, 다이패드(22) 및 배선(도시하지 않음)이 배설되어 있고, 상기 다이패드(22) 및 배선상에, 보호막(24)이 피복되고, 상기 다이패드(22)에는, 보호막(24)의 개구가 형성되어 있다. 다이패드(22) 상에는, 주로 동으로 이루어지는 트랜지션층(38)이 형성되어 있다. 트랜지션층(38)은, 박막층(33)과 후부층(37)로 이루어진다. 바꾸어 말하자면, 2층 이상의 금속막으로 형성되어 있다.
이어서, 도 3 (B)를 참조하여 상술한 반도체소자의 제조방법에 대하여 도 1도 내지 도 4 를 참조하여 설명한다.
(1) 우선, 도 1 (A)에 도시하는 실리콘 웨이퍼(20A)에, 정해진 방법에 의해 배선(21) 및 다이패드(22)를 형성한다(도 1(B) 및 도 1(B)의 평면도를 도시하는 도 4 (A) 참조, 또, 도 1(B)는, 도 4(A)의 B-B 단면도를 표시하고 있음).
(2) 다음으로, 다이패드(22) 및 배선(21) 상에, 보호막(24)를 형성하고, 다이패드(22) 상에 개구(24a)를 설치한다(도 1(C)).
(3) 실리콘웨이퍼(20A)에 증착, 스패터링 등의 물리적 증착을 행하고, 전면에 도전성의 금속막(박막층)(33)을 형성시킨다(도 2(A)). 그 두께로서는, 0.001 ~ 2.0 ㎛ 로 형성시키는 것이 좋다. 그 범위보다도 아래의 경우는, 전면에 박막층을 형성하는 것이 불가능하다. 그 범위보다도 위의 경우는, 형성되는 막에 두께의 불규칙함이 발생해 버린다. 최적의 범위는 0.01 ~1.0 ㎛ 이다. 형성하는 금속으로서는, 주석, 크롬, 티탄, 니켈, 아연, 코발트, 금, 동 가운데서 선택되어지는 것을 사용하는 것이 좋다. 그들 금속은, 다이패드의 보호막이 되고, 또, 전기특성을 저하시키는 일이 없다. 제 1 실시예에서는, 박막층(33)은, 스패터에 의해 크롬으로 형성시키고 있다. 크롬은 금속과의 밀착성이 좋고, 습기의 침입을 억제하는 것이 가능하다. 또, 크롬층 상에 동을 스패터로 시공하는 것이 좋다. 크롬, 동의 2층을 진공 챔버 내에서 연속하여 형성하는 것도 가능하다. 이 때, 크롬 0.05 - 0.1 ㎛, 동 0.5 ㎛ 정도의 두께이다.
(4) 그 후, 액상레지스트, 감광성레지스트, 드라이필름의 어느 하나의 레지스트층을 박막층(33) 위에 형성시킨다. 트랜지션층(38)을 형성하는 부분이 그려진 마스크(도시하지 않음)를 상기 레지스트층 상에, 재치하고, 노광, 현상을 거쳐, 레지스트(35)에 비형성부(35a)를 형성시킨다. 전해도금을 시공하고 레지스트층의 비형성부(35a)에 후부층(전해도금막)(37)을 설치한다(도 2 (B)). 형성되는 도금의 종류로서는, 동, 니켈, 금, 은, 아연, 철 등이 있다. 전기특성, 경제성, 또 후속 공정에서 형성되는 빌드업인 도체층은 주로 동이라는 사실로부터, 동을 사용하는 것이 좋고, 제 1 실시예에서는, 동을 사용하고 있다. 그 두께는 1 ~ 20 ㎛ 의 범위에서 행하는 것이 좋다.
(5) 도금레지스트(35)를 알칼리 용액 등으로 제거한 후, 도금레지스트(35) 하의 금속막(33)을 유산-과산화수소수, 염화제2철, 염화제3동, 제2동착체-유기산염 등의 에칭액에 의해 제거하는 것으로, IC칩의 패드(22) 상에 트랜지션층(38)을 형성한다(도 2(C)).
(6) 다음으로, 기판에 에칭액을 스프레이로 뿌리고, 트랜지션층(38)의 표면을 에칭하는 것에 의해 조화면(38α)을 형성한다(도 3(A)). 무전해도금이나 산화환원처리를 사용하여 조화면을 형성하는 것도 가능하다.
(7) 마지막으로, 트랜지션층(38)이 형성된 실리콘웨이퍼(20A)를, 다이싱 등에 의해 개별편으로 분할하여 반도체소자(20)를 형성한다(도 3(B) 및 도 3(B)의 평면도인 도 4(B)). 그 후, 필요에 따라, 분할된 반도체소자(20)의 동작확인이나 전기검사를 행하여도 좋다. 반도체소자(20)는, 다이패드(22)보다 큰 트랜지션층(38)이 형성되어 있기 때문에, 프로브핀이 맞기 쉽고, 검사의 정밀도가 높아진다.
〔제 1 실시예의 제 1 별례〕
상술한 제 1 실시예에서는, 박막층(33)이 크롬에 의해 형성되었다. 이에 대하여, 제 1 별례에서는, 박막층(33)을 티탄으로 형성한다. 티탄은 증착이나 스패터에 의해 시공된다. 티탄은, 금속과의 밀착성이 좋고, 습기의 침입을 억제하는 것이 가능하다.
〔제 1 실시예의 제 2 별례〕
상술한 제 1 실시예에서는, 박막층(33)이 크롬에 의해 형성되었다. 이에 대하여, 제 2 별례에서는, 박막층(33)을 주석에 의해 형성한다. 주석은, 금속과의 밀착성이 좋고, 습기의 침입을 억제하는 것이 가능하다.
〔제 1 실시예의 제 3 별례〕
상술한 제 1 실시예에서는, 박막층(33)이 크롬에 의해 형성되었다. 이에 대하여, 제 3 별례에서는, 박막층(33)을 아연에 의해 형성한다.
〔제 1 실시예의 제 4 별례〕
상술한 제 1 실시예에서는, 박막층(33)이 크롬에 의해 형성되었다. 이에 대하여, 제 4 별례에서는, 박막층(33)을 니켈에 의해 형성한다. 니켈은 스패터에 의해 형성한다. 니켈은, 금속과의 밀착성이 좋고, 습기의 침입을 억제하는 것이 가능하다.
〔제 1 실시예의 제 5 별례〕
상술한 제 1 실시예에서는, 박막층(33)이 크롬에 의해 형성되었다. 이에 대하여, 제 5 별례에서는, 박막층을 코발트에 의해 형성한다.
또, 각 별례에 있어서, 박막층 상에, 다시 동을 적층하여도 좋다.
〔제 1 실시예의 제 1 변형예〕
제 1 실시예의 제 1 변형예에 관계하는 반도체소자(20)에 대하여, 도 7도(B)를 참조하여 설명한다. 도 3(B)를 참조하여 상술한 제 1 실시예에 관계하는 반도체소자에서는, 트랜지션층(38)이, 박막층(33)과 후부층(37)으로 이루어지는 2층구조였다. 이에 대하여 제 1 변형예에서는, 도 7도(B)에 도시하는 바와 같이, 트랜지션층(38)은, 제 1 박막층(33)과, 제 2 박막층(36)과, 후부층(37)로 이루어지는 3층구조로서 형성되고 있다.
이어서, 도 7(B)를 참조하여 상술한 제 1 변형예에 관계하는 반도체소자의 제조방법에 대하여, 도 5 내지 7도를 참조하여 설명한다.
(1) 우선, 도 5(A)에 도시하는 실리콘 웨이퍼(20A)에, 배선(21) 및 다이패드(22)를 형성한다(도 5(B)).
(2) 다음으로, 다이패드(22) 및 배선 상에, 보호막(24)을 형성한다(도 5(C)).
(3) 실리콘웨이퍼(20A)에 증착, 스패터링 등의 물리적 증착을 행하고, 전면에 도전성의 금속막(제 1 박막층)(33)을 형성시킨다(도 5(D)). 그 두께는, 0.001 ~ 2.0 ㎛ 의 범위에서 형성시키는 것이 좋다. 그 범위보다도 아래의 경우는, 전면에 박막층을 형성하는 것이 불가능하다. 그 범위보다도 위의 경우는, 전면에 형성되는 막에 두께의 불규칙함이 발생해버린다. 최적의 범위는 0.01 ~1.0 ㎛ 이다. 형성되는 금속으로서는, 주석, 크롬, 티탄, 니켈, 아연, 코발트, 금, 동의 가운데서 선택될 수 있는 것을 사용하는 것이 좋다. 그들 금속은, 다이패드의 보호막이 되고, 또, 전기특성을 떨어뜨리는 일이 없다. 크롬, 니켈, 티탄은 금속과의 밀착성이 좋고, 습기의 침부를 억제하는 것이 가능하다. 제 1 변형예에서는, 제 1 박막층(33)은, 크롬으로 형성된다.
(4) 제 1 박막층(33) 상에, 스패터, 증착, 무전해도금의 어느 방법으로 제 2 박막층(36)을 적층한다(도 6(A)). 그 경우 적층할 수 있는 금속은, 니켈, 동, 금, 은 중에서 선택되어지는 것이 좋다. 특히, 동, 니켈의 어느 하나로 형성시키는것이 좋다. 동은, 염가인 것과 전기전달성이 좋기 때문이다. 니켈은, 박막과의 밀착성이 좋고, 박리나 크랙을 발생시키기 어렵다. 두께는, 0.01 ~ 5.0 ㎛가 좋고, 특히, 0.1 ~3.0 ㎛ 가 바람직하다. 제 1 변형예에서는, 제 2 박막층(36)을 무전해도금에 의해 형성한다.
또, 바람직한 제 1 박막층과 제 2 박막층과의 조합은, 크롬-동, 크롬-니켈, 티탄-동, 티탄-니켈 등이 있다. 금속과의 접합성이나 전기전달성이라는 점에서 다른 조합보다도 뛰어나다.
(5) 그 후, 레지스트층을 제 2 박막층(36) 상에 형성시킨다. 마스크(도시하지 않음)를 상기 레지스트층 상에, 재치하고, 노광, 현상을 거쳐, 레지스트(35)에 비형성부(35a)를 형성시킨다. 전해도금을 시공하고 레지스트층의 비형성부(35a)에 후부층(전해도금막)(37)을 설치한다(도 6(B)). 형성되는 도금의 종류로서는, 동, 니켈, 금, 은, 아연, 철 등이 있다. 전기특성, 경제성, 또, 후속공정에서 형성되는 빌드업인 도체층은 주로 동이라는 사실로부터, 동을 사용하는 것이 좋고, 제 1 실시예에서는, 동을 사용한다. 두께는 1 ~ 20 ㎛ 의 범위가 좋다.
(6) 도금레지스트(35)를 알칼리 용액 등으로 제거한 후, 도금레지스트(35) 하의 제 2 박막층(36), 금속막(33)을 유산-과산화수소수, 염화제2철, 염화제2동, 제2동착체-유기산염 등의 에칭액에 의해 제거하는 것으로, IC칩의 패드(22) 상에 트랜지션층(38)을 형성한다(도 6도(C)).
(7) 다음으로, 기판에 에칭액을 스프레이로 뿌리고, 트랜지션층(38)의 표면을 에칭하는 것에 의해 조화면(38α)을 형성한다(도 7(A)). 무전해도금이나 산화환원처리를 사용하여 조화면을 형성하는 것도 가능하다.
(8) 마지막으로, 트랜지션층(38)이 형성된 실리콘웨이퍼(20A)를, 다이싱 등에 의해 개별편으로 분할하여 반도체소자(20)를 형성한다(도 7(B)).
〔제 1 실시예의 제 1 변형예의 제 1 별례〕
상술한 제 1 변형예에서는, 제 1 박막층(33)이 크롬에 의해, 제 2 박막층(36)이 무전해도금동으로, 후부층(37)이 전해도금으로 형성되었다. 이에 대하여, 제 1 별례에서는, 제 1 박막층(33)을 크롬에 의해, 제 2 박막층(36)을 스패터동으로, 후부층(37)을 무전해도금으로 형성한다. 각 층의 두께로서는, 크롬 0.07 ㎛, 동 0.5 ㎛, 전해동 15 ㎛ 이다.
〔제 1 실시예의 제 1 변형예의 제 2 별례〕
제 2 별례에서는, 제 1 박막층(33)을 티탄으로, 제 2 박막층(36)을 무전해 동으로, 후부층(37)을 전해동도금으로 형성한다. 각 층의 두께로서는, 티탄 0.07 ㎛, 도금동 1.0 ㎛, 전해동 17 ㎛ 이다.
〔제 1 실시예의 제 1 변형예의 제 3 별례〕
제 3 별례에서는, 제 1 박막층(33)을 티탄으로, 제 2 박막층(36)을 스패터동으로, 후부층(37)을 전해동도금으로 형성한다. 각 층의 두께로서는, 티탄 0.06 ㎛, 동 0.5 ㎛, 전해동 15 ㎛ 이다.
〔제 1 실시예의 제 1 변형예의 제 4 별례〕
제 4 별례에서는, 제 1 박막층(33)을 크롬으로, 제 2 박막층(36)을 무전해 도금 니켈로, 후부층(37)을 전해동도금으로 형성한다. 각 층의 두께로서는, 크롬 0.07 ㎛, 도금동 1.0 ㎛, 전해동 15 ㎛ 이다.
〔제 1 실시예의 제 1 변형예의 제 5 별례〕
제 5 별례에서는, 제 1 박막층(33)을 티탄으로, 제 2 박막층(36)을 무전해 도금 니켈로, 후부층(37)을 전해동도금으로 형성한다. 각 층의 두께로서는, 티탄 0.05 ㎛, 도금니켈 1.2 ㎛, 전해동 15 ㎛ 이다.
〔제 1 실시예의 제 2 변형예〕
제 2 변형예에 관계하는 반도체소자(20)의 제조방법에 대하여, 도 8 을 참조하여 설명한다. 제 2 변형예의 반도체소자의 구성은, 도 3(B)를 참조하여 상술한 제 1 실시예와 거의 같다. 단, 제 1 실시예에서는, 세미아디티브 공정을 사용하여, 레지스트 비형성부에 후부층(37)을 형성하는 것으로 트랜지션층(38)을 형성하였다. 이에 대하여 제 2 변형예에서는, 아디티브 공정을 사용하여, 후부층(37)을 균일하게 형성한 후, 레지스트를 설치하여, 레지스트 비형성부를 에칭으로 제거하는 것으로 트랜지션층(38)을 형성한다.
이 제 2 변형예의 제조방법에 대하여, 도 8을 참조하여 설명한다.
(1) 제 1 실시예에서 도 2 (B)를 참조하여 상술한 바와 같이, 실리콘웨이퍼(20A)에 증착, 스패터링 등의 물리적 증착을 행하고, 전면에 도전성의 금속막(33)을 형성시킨다(도 8(A)). 그 두께는, 0.001 ~ 2.0 ㎛ 의 범위에서 형성시키는 것이 좋다. 그 범위보다도 아래의 경우는, 전면에 박막층을 형성하는 것이 불가능하다. 그 범위보다도 위의 경우는, 전면에 형성되는 막에 두께의 불규칙함이 발생해버린다. 최적의 범위는 0.01 ~ 1.0 ㎛ 로 형성하는 것이 좋다. 형성되는 금속으로서는, 주석, 크롬, 티탄, 니켈, 아연, 코발트, 금, 동의 가운데서 선택될 수 있는 것을 사용하는 것이 좋다. 그들 금속은, 다이패드의 보호막이 되고, 또, 전기특성을 떨어뜨리는 일이 없다. 제 2 변형예에서는, 박막층(33)은 크롬을 스패터하는 것으로 형성된다. 크롬의 두께는 0.05 ㎛ 이다.
(2) 전해도금을 실시하고 박막층(33) 상에 후부층(전해도금막)(37)을 균일하게 설치한다(도 8(B)). 형성되는 도금의 종류로서는, 동, 니켈, 금, 은, 아연, 철 등이 있다. 전기특성, 경제성, 또 후속 공정에서 형성되는 빌드업인 도체층은 주로 동이라는 사실로부터, 동을 사용하는 것이 좋고, 제 2 실시예에서는, 동을 사용한다. 그 두께는 1.0 ~ 20 ㎛ 의 범위에서 행하는 것이 좋다. 그보다 두꺼워지면, 후술하는 에칭 시에 언더컷이 발생해버려, 형성되는 트랜지션층과 바이어홀의 경계면에 간극이 발생하는 일이 있기 때문이다.
(3) 그 후, 레지스트층(35)를 후부층(37) 상에 형성시킨다(도 8(C)).
(4) 레지스트(35)의 비형성부의 금속막(33) 및 후부층(37)을 유산-과산화수소수, 염화제2철, 염화제2동, 제2동착체-유기산염 등의 에칭액에 의해 제거한 후, 레지스트(35)를 박리하는 것으로, IC칩의 패드(22) 상에 트랜지션층(38)을 형성한다(도 8(D)). 이 후의 공정은, 제 1 실시예와 같기 때문에 설명을 생략한다.
〔제 1 실시예의 제 2 변형예의 제 1 별례〕
상술한 제 2 변형예에서는, 박막층(33)이 크롬에 의해 형성되었다. 이에 대하여, 제 1 별례에서는, 박막층(33)을 티탄에 의해 형성한다.
〔제 1 실시예의 제 3 변형예〕
제 3 변형예에 관계하는 반도체소자(20)의 제조방법에 대하여, 도 9도를 참조하여 설명한다. 도 8도를 참조하여 상술한 제 2 변형예에 관계하는 반도체소자에서는, 트랜지션층(38)이, 박막층(33)과 후부층(37)으로 이루어지는 2층구조였다. 이에 대하여 제 3 변형예에서는, 도 9(D)에 도시하는 바와 같이, 트랜지션층(38)이, 제 1 박막층(33)과, 제 2 박막층(36)과, 후부층(37)로 이루어지는 3층구조로서 구성되고 있다.
이 제 3 변형예의 제조방법에 대하여, 도 9를 참조하여 설명한다.
(1) 제 1 실시예에서 도 6(A)를 참조하여 상술한 제 1 변형예와 마찬가지로, 제 1 박막층(33) 상에, 스패터, 증착, 무전해도금으로 제 2 박막층(36)을 적층한다(도 9(A)). 그 경우 적층할 수 있는 금속은, 니켈, 동, 금, 은 중에서 선택되어지는 것이 좋다. 특히, 동, 니켈의 어느 하나로 형성시키는것이 좋다. 동은, 염가인 것과 전기전달성이 좋기 때문이다. 니켈은, 박막과의 밀착성이 좋고, 박리나 크랙을 발생시키기 어렵다. 제 3 변형예에서는, 제 2 박막층(36)을 무전해동도금에 의해 형성한다. 두께는, 0.01 ~ 5.0 ㎛가 좋고, 특히, 0.1 ~ 3.0 ㎛ 가 바람직하다.
또, 바람직한 제 1 박막층과 제 2 박막층과의 조합은, 크롬-동, 크롬-니켈, 티탄-동, 티탄-니켈이다. 금속과의 접합성이나 전기전달성이라는 점에서 다른 조합보다도 뛰어나다.
(2) 전해도금을 시공하고 제 2 박막층(36) 상에, 니켈, 동, 금, 은, 아연, 또는 철로 이루어지는 후부막(37)을 균일하게 설치한다(도 9(B)). 두께는 1 ~ 20 ㎛ 가 바람직하다.
(3) 그 후, 레지스트층(35)을 후부층(37) 상에 형성시킨다(도 9(C)).
(4) 레지스트(35)의 비형성부의 금속막(33), 제 2 박막층(36) 및 후부층(37)을 유산-과산화수소수, 염화제2철, 염화제2동, 제2동착체-유기산염 등의 에칭액에 의해 제거한 후, 레지스트(35)를 박리하는 것으로, IC칩의 패드(22) 상에 트랜지션층(38)을 형성한다(도 9(D)). 이 후의 공정은, 제 1 실시예와 같기 때문에 설명을 생략한다.
〔제 1 실시예의 제 3 변형예의 제 1 별례〕
상술한 제 3 변형예에서는, 제 1 박막층(33)이 크롬에 의해, 제 2 박막층(36)이 무전해도금동으로, 후부층(37)이 전해동도금으로 형성되었다. 이에 대하여, 제 1 별례에서는, 제 1 박막층(33)을 크롬에 의해, 제 2 박막층(36)을 스패터동으로, 후부층(37)을 전해동도금으로 형성한다. 각 층의 두께로서는, 크롬 0.07 ㎛, 동 0.5 ㎛, 전해동 15 ㎛ 이다.
〔제 1 실시예의 제 3 변형예의 제 2 별례〕
제 2 별례에서는, 제 1 박막층(33)을 티탄으로, 제 2 박막층(36)을 무전해 동으로, 후부층(37)을 전해동도금으로 형성한다. 각 층의 두께는, 티탄 0.07 ㎛, 도금동 1.0 ㎛, 전해동 15 ㎛ 이다.
〔제 1 실시예의 제 3 변형예의 제 3 별례〕
제 3 별례에서는, 제 1 박막층(33)을 티탄으로, 제 2 박막층(36)을 스태터동으로, 후부층(37)을 전해동도금으로 형성한다. 각 층의 두께는, 티탄 0.07 ㎛, 동 0.5 ㎛, 전해동 18 ㎛ 이다.
〔제 1 실시예의 제 3 변형예의 제 4 별례〕
제 4 별례에서는, 제 1 박막층(33)을 크롬으로, 제 2 박막층(36)을 무전해 도금니켈로, 후부층(37)을 전해동도금으로 형성한다. 각 층의 두께는, 크롬 0.06 ㎛, 니켈 1.2 ㎛, 전해동 16 ㎛ 이다.
〔제 1 실시예의 제 3 변형예의 제 5 별례〕
제 5 별례에서는, 제 1 박막층(33)을 티탄으로, 제 2 박막층(36)을 무전해 도금니켈로, 후부층(37)을 전해동도금으로 형성한다. 각 층의 두께는, 티탄 0.07 ㎛, 니켈 1.1 ㎛, 전해동 15 ㎛ 이다.
B. 반도체소자를 내장하는 다층프린트배선판
이어서, 상술한 제 1 ~ 3 변형예의 반도체소자(IC칩)(20)를 코어기판의 요부, 공극, 개구에 매립, 수용, 수납시켜서 되는 다층프린트배선판의 구성에 대하여 설명한다.
〔제 1 실시예〕
도 14에 도시하는 바와 같이 다층프린트배선판(10)은, 도 3(B)를 참조하여 상술한 제 1 실시예의 IC칩(20)을 수용하는 코어기판(30)과, 층간수지절연층(50), 층간수지절연층(150)으로 된다. 층간수지절연층(50)에는, 바이어홀(60) 및 도체회로(58)가 형성되고, 층간수지절연층(150)에는, 바이어홀(160) 및 도체회로(158)이 형성되어 있다.
층간수지절연층(150)의 상에는, 솔더레지스트층(70)이 배설되고 있다. 솔더레지스트층(70)의 개구부(71) 하의 도체회로(158)에는, 도시하지 않은 도터보드, 마더보드 등의 외부기판과 접속하기 위한 납땜범프(76)가 설치되어있다.
본 실시형태의 다층프린트배선판(10)에는, 코어기판(30)에 IC칩(20)을 내장시키고, 상기 IC칩(20)의 패드(22)에는 트랜지션층(38)을 배설시키고 있다. 이 때문에, 리드부품이나 봉지수지를 사용하지 않고, IC칩과 다층프린트배선판(패키지기판)과의 전기적 접속을 취하는 것이 가능하다. 또, IC칩 부분에 트랜지션층(38)이 형성되어 있기 때문에, IC칩 부분에는 평탄화되므로, 상층의 층간절연층(50)도 평탄화되고, 막두께도 균일하게 된다. 또, 트랜지션층에 의해, 상층의 바이어홀(60)을 형성할 때에도 형상의 안정성을 유지하는 것이 가능하다.
또, 다이패드(22) 상에 동제의 트랜지션층(38)을 설치하는 것으로서, 패드(22) 상의 수지잔재를 방지할 수 있고, 또, 후가공의 때에 산이나 산화제 혹은 에칭액에 침적시키거나, 각각의 아닐공정을 거쳐도 패드(22)의 변색, 용해가 발생하지 않는다. 이로 인해, IC칩의 패드와 바이어홀과의 접속성이나 신뢰성을 향상시킨다. 또, 40 ㎛ 직경 패드(22) 상에 60 ㎛ 직경 이상의 트랜지션층(38)을 개재시키는 것으로, 60 ㎛ 직경의 바이어홀을 확실하게 접속시키는 것이 가능하다.
계속해서, 도 14 를 참조하여 상술한 다층프린트배선판의 제조방법에 대하여, 도 10 내지 도 13을 참조하여 설명한다.
(1) 우선, 글래스크로스 등의 심재에 에폭시 등의 수지를 함침시킨 프리프래그를 적층한 절연수지기판(코어기판)(30)을 출발재료로 한다(도 10(A)). 다음으로, 코어기판(30)의 한쪽 면에, 스폿페이싱가공으로 IC칩 수용부의 요부(32)를 형성한다.(도 10(B)). 여기서는, 스폿페이싱가공으로 요부를 설치하고 있지만, 개구를 설치한 절연수지기판과 개구를 설치하지 않은 수지절연기판을 맞추는 것으로, 수용부를 구비하는 코어기판을 형성할 수 있다.
(2) 그 후, 요부(32)에, 인쇄기를 사용하여 접착재료(34)를 도포한다. 이 때, 도포 이외에도, 폿팅 등을 하여도 좋다. 다음으로, IC칩(20)을 접착재료(34) 상에 재치한다(도 10(C)).
(3) 그리고, IC칩(20)의 상면을 누르거나 혹은 두드려서 요부(32) 내에 완전히 수용시킨다(도 10(D)참조). 이로 인해, 코어기판(30)을 평활하게 하는 것이 가능하다. 이 때에, 접착재료(34)가, IC칩(20)의 상면에 걸리는 일이 있는데, 후술하는 바와 같이 IC칩(20)의 상면에 수지층을 설치하고 나서 레이저로 바이어홀용 개구를 설치하기 때문에, 트랜지션층(38)과 바이어홀과의 접속에 영향을 주는 일은 없다.
(4) 상기 공정을 거친 기판에, 두께 50 ㎛ 의 열경화형 수지시트를 온도 50 ~ 150 ℃ 까지 승온하면서 압력 5 ㎏/㎠ 로 진공압착 라미네이트하고 층간수지절연층(50)을 설치한다(도 11(A)). 진공압착 시의 진공도는, 10 mmHg 이다.
(5) 다음으로, 파장 10.4 ㎛ 의 CO2 가스레이저로, 빔경 5 mm, 톱핫모드, 펄스폭 5.0 마이크로 초, 마스크 혈경 0.5 mm, 1 쇼트의 조건으로, 층간수지절연층(50)에 직경 60 ㎛ 의 바이어홀용 개구(48)을 설치한다(도 11(B)참조). 섭씨 60도의 과망간산을 사용하여, 개구(48) 내의 수지잔재를 제거한다. 다이패드(22) 상에 동제의 트랜지션층(38)을 설치하는 것으로, 패드(22) 상의 수지잔재를 방지하는 것이 가능하고, 이로 인해, 패드(22)와 후술하는 바이어홀(60)과의 접속성이나 신뢰성을 향상시킨다. 또, 40 ㎛직 경 패드(22) 상에 60 ㎛ 이상의 직경의 트랜지션층(38)을 개재시키는 것으로, 60 ㎛ 직경의 바이어홀용 개구(48)를 확실하게 접속시키는 것이 가능하다. 또, 여기서는, 과망간산 등의 산화제를 사용하여 수지잔재를 제거하고 있지만, 산소플라즈마나 코로나처리를 사용하여 데스미어처리를 행하는 것도 가능하다.
(6) 다음으로, 크롬산, 과망간산염 등의 산화제 등에 침적시키는 것에 의해, 층간수지절연층(50)의 조화면(50α)을 형성한다(도 11도(C)). 상기 조화면(50α)은, 0.1 ~ 5 ㎛의 범위로 형성된는 것이 좋다. 그 일례로서, 과망간산 나트륨 용액 50g/1, 온도 섭씨 60도 중에서 5 ~ 25분간 침적시키는 것에 의해 2 ~ 3 ㎛ 의 조화면(50α)을 설치한다. 이 외에는, 일본진공기술주식회사제의 SV-4540 을 사용하여 플라즈마처리를 행하고, 층간수지절연층(50)의 표면에, 조화면(50α)을 형성하는 것도 가능하다. 이 때, 불활성가스로서는 아르곤가스를 사용하고, 전력 200 W, 가스압 0.6 Pa, 온도 70 ℃의 조건으로, 2분간 플라즈마처리를 실시한다.
(9) 조화면(50α)이 형성된 층간수지절연층(50) 상에, 금속층(52)을 설치한다(제 12도(A)). 금속층(52)는, 무전해도금에 의해 형성시킨다. 미리 층간수지절연층(50)의 표면에 팔라디움 촉매를 부여시키고, 무전해도금액에 5 ~ 60 분간 침적시키는 것에 의해 0.1 ~ 5 ㎛ 의 범위로 도금막인 금속층(52)을 설치한다. 그 일례로서,
〔무전해도금수용액〕
NiSO4 0.003 mol/1
주석산 0.200 mol/1
유산동 0.030 mol/1
HCHO 0.050 mol/1
NaOH 0.100 mol/1
α,α`-비피리딜 100 mg/1
폴리에틸렌그리콜(PEG) 0.10 g/1
섭씨 34도의 액 온도에서 40분간 침적시켰다.
또, 도금 대신에, 일본진공기술주식회사제의 SV-4540 을 사용하여, Ni-Cu 합금을 타겟으로 한 스패터링을, 기압 0.6 Pa, 온도 섭씨 80도, 전력 200 W, 시간 5분간의 조건으로 행하고, Ni-Cu 합금(52)을 에폭시계 층간수지절연층(50)의 표면에 형성하는 것도 가능하다. 이 때, 형성된 Ni-Cu 합금층(52)의 두께는 0.2 ㎛ 이다.
(8) 상기 처리를 끝낸 기판(30)에, 시판의 감광성 드라이필름을 붙이고, 포토마스크필름을 재치하고, 100 mJ/㎠ 로 노광한 후, 0.8 % 탄산나트륨으로 현상처리하고, 두께 15 ㎛ 의 도금레지스트(54)를 설치한다. 다음으로, 이하의 조건에서 전해도금을 실시하고, 두께 15 ㎛ 의 전해도금막(56)을 형성한다(도 12(B)). 또, 전해도금수용액의 첨가제는, 어드택저팬사제의 카파라시드HL이다.
〔전해도금수용액〕
유산 2.24 mol/1
유산동 0.26 mol/1
첨가제(어드택저팬제, 카파라시드HL)
19.5 ml/1
〔전해도금조건〕
전류밀도 1 A/dm2
시간 65 분
습도 22 ± 2 ℃
(7) 도금레지스트(54)를 5 % NaOH 로 박리제거한 후, 그 도금레지스트 하의 금속층(52)을 초산 및 유산과 과산화수소의 혼합액을 사용하는 에칭으로 용해제거하고, 금속층(52)와 전해도금막(56)으로 이루어진 두께 16 ㎛ 의 도체회로(58) 및 바이어홀(60)을 형성하고, 제 2동착체와 유기산을 함유하는 에칭액에 의해, 조화면 (58α, 60α)을 형성한다(도 12(C)).
(10) 이어서, 상기 (4) ~ (9)의 공정을, 반복하는 것에 의해, 또 상층의 층간수지절연층(150) 및 도체회로(158)(바이어홀(160)를 포함)를 형성한다(도 13(A)).
(11) 다음으로, 디에틸렌글리콜디메틸에테르(DMDG)에 60 중량% 의 농도가 되도록 용해시킨, 크레졸노보락형 에폭시수지(일본화약사제)의 에폭시기 50 % 를 아크릴화한 감광성부여의 오리고머(분자량 4000) 46.67 중량부, 메틸에틸케톤에 용해시킨 80 중량% 의 비스페놀A형 에폭시수지(유화셀사제, 상품명 : 에피코트1001) 15 중량부, 이미다졸경화제(사국화성사제, 상품명 : 2E4MZ-CN) 1.6 중량부, 감광성 모노마인 다관능아크릴모노마(공영화학사제, 상품명 : R604) 3 중량부, 마찬가지로 다가아크릴모노마(공영화학사제, 상품명 : DPE6A) 1.5 중량부, 분산계소포제(산노프코사제, 상품명 : S-65) 0.71 중량부를 용기에 덜어, 교반, 혼합하여 혼합조성물을 조정하고, 이 혼합조합물에 대하여 광중량개시제로서 벤조페논(관동화학사제) 2.0 중량부, 광증감제로서의 미히라케톤(관동화학제) 0.2 중량부를 가하여, 점도를 25 ℃ 에서 2.0 Pa·s 로 조정한 솔더레지스트조성물(유기수지절연재료)를 얻는다.
또, 점도측정은, B형점도계(동경계기사제, DVL-B형)으로 60 rpm 의 경우는 로터 No.4, 6 rpm 의 경우는 로터 No.3 에 의하였다.
(12) 다음으로, 기판(30)에 상기 솔더레지스트조성물을 20 ㎛ 의 두께로 도포하고, 70 ℃ 에서 20분간, 70 ℃ 로 30분 간의 조건으로 건조처리를 행한 후, 솔더레지스트레지스트 개구부의 패턴이 그려진 두께 5 mm 의 포토마스크를 솔더레지스트층(70)에 밀착시켜서 1000 mJ/㎠ 의 자외선으로 노광하고, DMTG용액에서 현상처리하고, 200 ㎛ 직경의 개구(71)를 형성한다(도 13(B)). 또, 시판의 솔더레지스트를 사용하여도 좋다.
(13) 다음으로, 솔더레지스트층(유기수지절연층)(70)을 형성한 기판을, 염화니켈(2.3×10-1 mol/1), 차아인산나트륨(2.8×10-1 mol/1), 구연산나트륨(1.6×10-1 mol/1)을 포함하는 pH = 4.5 의 무전해니켈도금액에 20분간 침적하고, 개구부(71)에 두께 5 ㎛ 의 니켈도금층(72)를 형성한다. 또, 그 기판을, 시안화금칼륨(7.6×10-3 mol/1), 염화암모늄(1.9×10-1 mol/1),구연산나트륨(1.2×10-1 mol/1), 차아인산나트륨(1.7×10-1 mol/1)을 포함하는 무전해도금액에 80 ℃ 의 조건에서 7.5분간 침적하고, 니켈도금층(72) 상에 두께 0.03 ㎛ 의 금도금층(74)을 형성하는 것으로, 도체회로(158)에 납땜패드(75)를 형성한다(도 13(C)).
(14) 그 후, 솔더레지스트층(70)의 개구부(71)에, 납땜페이스트를 인쇄하고, 200 ℃ 로 리프로하는 것에 의해, 납땜범프(76)를 형성한다. 이에 의해 IC칩(20)을 내장하고, 납땜범프(76)를 가지는 다층프린트배선판(10)을 얻는 것이 가능하다(도 14 참조).
납땜페이스트에는, Sn/Pb, Sn/Sb, Sn/Ag, Sn/Ag/Cu 등을 사용하는 것이 가능하다. 물론, 방사선의 저(低)α선 타입의 납땜페이스트를 사용하여도 좋다.
상술한 실시예에서는, 층간수지절연층(50, 150)에 열경화형 수지시트를 사용하였다. 이 수지시트에는, 난용성수지, 가용성입자, 경화제, 그 외의 성분이 함유되어 있다. 각각에 대하여 이하에 설명한다.
본 발명의 제조방법에 있어서 사용하는 수지는, 산 또는 산화제에 가용성의 입자(이하, 가용성입자라 함)가 산 또는 산화제에 난용성의 수지(이하, 난용성수지라고 함) 중에서 분산한 것이다.
또, 본 발명에서 사용하는 「난용성」「가용성」이라는 말은, 동일의 산 또는 산화제로 이루어지는 용액에 동일시간 침적한 경우에, 상대적으로 용해속도가 빠른 것을 편의상 「가용성」이라고 부르고, 상대적으로 용해속도가 늦은 것을 편의상 「난용성」이라고 부른다.
상기 가용성입자로서는, 예를 들면, 산 또는 산화제에 가용성의 수지입자(이하, 가용성수지입자), 산 또는 산화제에 가용성의 무기입자(이하 가용성무기입자), 산 또는 산화제에 가용성의 금속입자(이하 가용성금속입자) 등을 들 수 있다. 이들의 가용성입자는, 단독으로 사용하여도 좋고, 2종 이상 병용하여도 좋다.
상기 가용성입자의 형상은 특별히 한정되지 않고, 구상, 파쇄상 등을 들 수 있다. 또, 상기 가용성입자의 형상은, 일정한 형상인 것이 좋다. 균일한 조도의 요철을 가지는 조화면을 형성하는 것이 가능하기 때문이다.
상기 가용성입자의 평균입경으로서는, 0.1 ~ 10 ㎛ 가 바람직하다. 이 입경의 범위라면, 2종류 이상의 다른 입경의 것을 함유하여도 좋다. 즉, 평균입경이 0.1 ~ 5 ㎛ 의 가용성입자와 균일입경이 1 ~ 3 ㎛ 의 가용성입자를 함유하는 등이다. 이로 인해, 보다 복잡한 조화면을 형성하는 것이 가능하고, 도체회로와의 밀착성에도 뛰어나다. 또 본 발명에 있어서, 가용성입자의 입경이라는 것은, 가용성입자의 가장 긴 부분의 길이이다.
상기 가용성수지입자로서는, 열경화성수지, 열가소성수지 등으로 이루어지는 것을 들 수 있고, 산 또는 산화제로 이루어지는 용액에 침적한 경우에, 상기 난용성수지보다도 용해속도가 빠르기만 하다면 특별히 한정되지 않는다.
상기 가용성수지입자의 구체예로서는, 예를 들면, 에폭시수지, 페놀수지, 폴리이미드수지, 폴리페닐렌수지, 폴리오레핀수지, 불소수지 등으로 이루어지는 것을 들 수 있고, 이들의 수지의 한 종류로 이루어지는 것어도 좋으며, 2종류 이상의 수지의 혼합물로 이루어지는 것이어도 좋다.
또, 상기 가용성수지입자로서는, 고무로 이루어지는 수지입자를 사용하는 것도 가능하다. 상기 고무로서는, 예를 들면, 폴리부타디엔고무, 에폭시변성, 우레탄변성, (메타)아크릴로니트릴변성 등의 각종 변성폴리부타디엔고무, 카르복실기를 함유한 (메타)아크리모니트릴·부타디엔고무 등을 들 수 있다. 이들의 고무를 사용하는 것에 의해, 가용성수지입자가 산 또는 산화제에 용해하기 쉽게 된다. 즉, 산을 사용하여 가용성수지 입자를 용해하는 때에는, 강산 이외의 산에도 용해하는 것이 가능하고, 산화제를 사용하여 가용성수지입자를 용해하는 때에는, 비교적 산화력이 약한 과망간산염으로도 용해하는 것이 가능하다. 또, 크롬산을 사용한 경우에도, 저농도로 용해하는 것이 가능하다. 그 때문에, 산이나 산화제가 수지표면에 잔류하는 일이 없고, 후술하는 바와 같이, 조화면 형성 후, 염화팔라디움 등의 촉매를 부여하는 때에, 촉매가 부여되지 않거나, 촉매가 산화되거나 하는 일이 없다.
상기 가용성무기입자로서는, 예를 들면 알루미늄화합물, 칼슘화합물, 칼륨화합물, 마그네슘화합물 및 규소화합물로 이루어지는 군으로부터 선택되는 적어도 어느 한 종류로 이루어지는 입자 등을 들 수 있다.
상기 알루미늄화합물로서는, 예를 들면, 알루미나, 수산화알루미늄 등을 들 수 있고, 상기 칼슘화합물로서는, 예를 들면, 탄산칼슘, 수산화칼슘 등을 들 수 있고, 상기 칼륨화합물로서는, 탄산칼륨 등을 들 수 있고, 상기 마그네슘화합물로서는, 마그네시아, 도로마이트, 염기성 탄산마그네슘 등을 들 수 있고, 상기 규소화합물로서는, 시리카, 제오라이트 등을 들 수 있다. 이들은 단독으로 사용하여도 좋고, 2종류 이상 병용하여도 좋다.
상기 가용성금속입자로서는, 예를 들면, 동, 니켈, 철, 아연, 납, 금, 은, 알루미늄, 마그네슘, 칼슘 및 규소로 이루어지는 군으로부터 선택되는 적어도 어느 한 종류로 이루어지는 입자 등을 들 수 있다. 또, 이들이 가용성금속입자는 절연선을 확보하기 위해서, 표층이 수지 등으로 피복되어 있어도 좋다.
상기 가용성입자를, 2종 이상 혼합하여 사용하는 경우, 혼합하는 2종의 가용성입자의 조합으로서는, 수지입자와 무기입자와의 조합이 바람직하다. 양자 모두 도전성이 낮기 때문에 수지필름의 절연성을 확보하는 것이 가능함과 동시에, 난용성수지와의 사이에서 열팽창의 조정을 도모하기 쉽고, 수지필름으로 이루어지는 층간수지절연층에 크랙이 발생하지 않고, 층간수지절연층과 도체회로와의 사이에서 박리가 발생하지 않기 때문이다.
상기 난용성수지로서는, 층간수지절연층에 산 또는 산화제를 사용하여 조화면을 형성하는 때에, 조화면의 형상을 유지할 수 있는 것이라면 특별히 제한되지 않고, 예를 들면, 열경화성수지, 열가소성수지, 이들의 복합체 등을 들 수 있다. 또, 이들의 수지에 감광성을 부여한 감광성수지도 좋다. 감광성수지를 사용하는 것에 의해, 층간수지절연층에 노광, 현상처리를 사용하여 비어용 개구를 형성하는 것이 가능하다.
이들 중에는, 열경화성수지를 함유하고 있는 것이 바람직하다. 그로 인해, 도금액 혹은 각종의 가열처리에 의해서도 조화면의 형상을 유지하는 것이 가능하기 때문이다.
상기 난용성수지의 구체예로서는, 예를 들면, 에폭시수지, 페놀수지, 페노킨수지, 폴리이미드수지, 폴리페닐렌수지, 폴리오레핀수지, 불소수지 등을 들 수 있다. 이들의 수지는 단독으로 사용하여도 좋고, 2종 이상을 병용하여도 좋다.
또, 1분자 중에는, 2개 이상의 에폭시기를 가지는 에폭시수지가 보다 바람직하다. 상술한 조화면을 형성하는 것이 가능할 뿐만 아니라, 내열성 등에도 뛰어나기 때문에, 히트사이클 조건 하에 있어서도, 금속층에 응력의 집중이 발생시키지 않고, 금속층의 박리 등이 일어나기 힘들기 때문이다.
상기 에폭시수지로서는, 예를 들면, 크레졸노보락형 에폭시수지, 비스페놀A형 에폭시수지, 비스페놀F형수지, 페놀노보락형 에폭시수지, 아르킬페놀노보락형 에폭시수지, 비페놀F형 에폭시수지, 나프탈렌형 에폭시수지, 디시크로펜타디엔형 에폭시수지, 페놀류와 페놀성 수산기를 가지는 방향족 알데히드와의 축합물의 에폭시화물, 트리그리시딜이소시아누레이드, 복환식에폭시수지 등을 들 수 있다. 이들은, 단독으로 사용하여도 좋고, 2종 이상을 병용하여도 좋다. 그로 인해, 내열성 등에 뛰어난 것이 된다.
본 발명에서 사용하는 수지필름에 있어서, 상기 가용성입자는, 상기 난용성수지 중에서 거의 균일하게 분산되고 있는 것이 바람직하다. 균일한 조도의 요철을 가지는 조화면을 형성하는 것이 가능하고, 수지필름에 바이어홀이나 스루홀을 형성하여도, 그 위에 형성하는 도체회로의 금속층의 밀착성을 확보하는 것이 가능하기 때문이다. 또, 조화면을 형성하는 표층부만에 가용성입자를 함유하는 수지필름을 사용하여도 좋다. 그로 인해, 수지필름의 표층부 이외는 산 또는 산화제에 산화되는 일이 없기 때문에, 층간수지절연층을 개재한 도체회로 간의 절연성이 확실하게 지켜진다.
상기 수지필름에 있어서, 난용성수지 중에 분산하고 있는 가용성입자의 배합량은, 수지 필름에 대해서, 3 ~ 40 중량% 가 바람직하다. 가용성입자의 배합량이 3 중량% 미만에서는, 소기의 요철을 가지는 조화면을 형성하는 것이 불가능한 경우가 있고, 40 중량% 를 넘으면, 산 또는 산화제를 사용하여 가용성입자를 용해한 때에, 수지필름의 심부까지 용해하여 버리고, 수지필름으로 이루어지는 층간수지절연층을 개재한 도체회로 간의 절연성을 유지할 수 없고, 단락의 원인으로 되는 경우가 있다.
상기 수지필름은, 상기 가용성입자, 상기 난용성수지 이외에, 경화제, 그 외의 성분 등을 함유하고 있는 것이 바람직하다.
상기 경화제로서는, 예를 들면, 이미다졸계 경화제, 아민계 경화제, 구아딘계 경화제, 이들의 경화제의 에폭시어덕트나 이들의 경화제를 마이크로캅셀화한 것, 트리페닐호스핀, 테트라페놀호스포늄·테트라페놀보레이트 등의 유기포스핀계 화합물 등을 들 수 있다.
상기 경화제의 함유량은, 수지필름에 대하여 0.05 ~ 10 중량% 인 것이 바람직하다. 0.05 중량% 미만에서는, 수지필름의 경화가 불충분하기 때문에, 산 또는 산화제가 수지필름에 침입하는 정도가 커지고, 수지필름의 절연성이 손상되는 일이 있다. 한편, 10 중량% 를 넘으면, 과잉한 경화제 성분이 수지의 조성을 변성시키는 일이 있고, 신뢰성의 저하를 초래해버리는 일이 있다.
상기 그 외의 성분으로서는, 예를 들면, 조화면의 성분에 영향을 주지 않는 무기화합물 혹은 수지 등의 필러를 들 수 있다. 상기 무기화합물로서는, 예를 들면, 실리카, 알루미나, 도로마이트 등을 들 수 있고, 상기 수지로서는, 예를 들면, 폴리이미드수지, 폴리아크릴수지, 폴리아미드이미드수지, 폴리페닐렌수지, 멜라닌수지, 오레핀계 수지 등을 들 수 있다. 이들의 필러를 함유시키는 것에 의해, 열팽창계수의 정합이나 내열성, 내약품성의 향상 등을 도모하고 다층프린트배선판의 성능을 향상시키는 일이 가능하다.
또, 상기 수지필름은, 용제를 함유하고 있어도 좋다. 상기 용제로서는, 예를 들면, 아세톤, 메틸에틸케톤, 시크로헥사논 등의 케톤류, 초산에틸, 초산부틸, 세로솔부아세테이트나 토루엔, 키시렌 등의 방향족 탄화수소 등을 들 수 있다. 이들은 단독으로 사용하여도 좋고, 2종 이상 병용하여도 좋다. 단, 이들의 층간수지절연층은, 350 ℃ 이상의 온도를 가하면 용해, 탄화를 하여 버린다.
〔제 1 실시예의 제 1 변형예〕
다음으로, 제 1 실시예의 제 1 변형예에 관계하는 다층프린트배선판에 대하여, 도 16을 참조하여 설명한다.
상술한 제 1 실시예에는, BGA를 배설한 경우로 설명하였다. 제 1 변형예에서는, 제 1 실시예와 거의 같지만, 도 16에서 도시하는 바와 같이 도전성접속핀(96)을 개재하여 접속을 취하는 PGA방식으로 구성되고 있다. 또, 상술한 제 1 실시예에서는, 바이어홀을 레이저로 형성하였지만, 제 1 변형예에서는, 포토에칭으로 바이어홀을 형성한다.
제 1 변형예에 관계하는 다층프린트배선판의 제조방법에 대하여, 도 15를 참조하여 설명한다.
(4) 제 1 실시예와 마찬가지로, (1) ~ (3) 상기 공정을 거친 기판에 두께 50 ㎛ 의 열경화형 에폭시계수지(50)를 도포한다(도 15(A)).
(5) 다음으로, 바이어홀 형성 위치에 대응하는 흑원(49a)이 묘화된 포토마스크필름(49)을 층간수지절연층(50)에 재치하고, 노광한다(도 15(B)).
(6) DMTG용액으로 스프레이 현상하고, 가열처리를 행하는 것으로 직경 85 ㎛의 바이어홀용 개구(48)을 구비하는 층간수지절연층(50)을 설치한다(도 15(C)).
(7)과망간산, 또는 크롬산으로 층간수지절연층(50)의 표면을 조화하고, 조화면(50α)을 형성한다(도 15(D)). 이하의 공정은, 상술한 제 1 실시예와 같기 때문에, 생략한다. 조화면은, 0.05 ~ 5 ㎛ 의 사이가 바람직하다.
상술한 실시예의 반도체소자와 비교예의 반도체소자를 제 1 실시예, 제 1 변형예의 다층프린트배선판에 수용하여 평가한 결과를 도 17, 도 18의 도표에 도시한다.
[비교예 1〕
비교예는, 제 1 실시예의 반도체소자와같다. 단, 비교예 1에서는, 트랜지션층을 형성하지 않고, 다이패드를 그대로 다층프린트배선판으로 매립하였다.
〔비교예 2〕
비교예 2에서는, 특개평 9-321408호의 스터드범프를 형성하고, 다층프린트배선판으로 매립하였다.
평가항목으로서,
① 다이패드의 변색·용해의 유무를 눈으로 보아 판정하였다.
② 바이어홀용 개구의 형성의 가부를, 제 1 실시예의 다층프린트배선판의 제조방법을 사용하여, 레이저경 60 ㎛ 의 개구가 형성 가능한 가를, 또, 제 1 변형예의 다층프린트배선판의 제조방법을 사용하여, 포토라면, 직경 85 ㎛ 의 개구가 형성 가능한가를 조사하였다.
③ 다이패드와 바이어홀과의 접촉저항을 판정하였다.
제 1 ~ 3 변형예의 반도체소자에서는, 좋은 결과가 얻어졌는데, 비교예 1, 2에서는, 바이어홀의 형성불량이나 접속불량, 혹은 저항치의 증대 등의 문제가 발생하였다.
제 1 실시예의 구조에 의해, 리드부품을 개재하지 않고, IC칩과 프린트배선판과의 접속을 취하는 것이 가능하다. 그 때문에, 수지봉지도 불필요하게 된다. 또, 리드부품이나 봉지수지에 기인하는 불일치가 일어나지 않기 때문에, 접속성이나 신뢰성이 향상한다. 또, IC칩의 패드와 프린트배선판의 도전층이 직접 접속되어 있기 때문에, 전기특성도 향상시키는 것이 가능하다.
또, 종래의 IC칩의 실장방법과 비교하여, IC칩 ~ 기판 ~ 외부기판까지의 배선길이도 짧게 할 수 있고, 루프인덕턴스를 저감할 수 있는 효과도 있다. 또, BGA, PGA 등을 배설할 수 있을만큼, 배선형성의 자유도가 증대하였다.
〔제 2 실시예〕
이하, 본 발명의 제 2 실시예에 대하여 도를 참조하여 설명한다.
제 2 실시예의 반도체소자(IC칩)(20)을 수용하는 다층프린트배선판의 구성에 대하여 설명한다.
도 24 에 도시하는 바와 같이 다층프린트배선판(10)은, 도 3(B)를 참조하여 상술한 제 1 실시예의 IC칩(20)을 재치하는 히트싱크(30D)와, IC칩(20)을 수용하는 코어기판(31)과, IC칩(20) 상의 층간수지절연층(50), 층간수지절연층(150)으로 된다. 층간수지절연층(50)에는, 바이어홀(60) 및 도체회로(58)가 형성되고, 층간수지절연층(150)에는, 바이어홀(160) 및 도체회로(158)이 형성되어 있다.
층간수지절연층(150)의 상에는, 솔더레지스트층(70)이 배설되고 있다. 솔더레지스트층(70)의 개구부(71) 하의 도체회로(158)에는, 도시하지 않은 도터보드, 마더보드 등의 외부기판과 접속하기 위한 납땜범프(76)가 설치되어있다.
히트싱크(30D)는, 질화알루미늄, 알루미나, 무라이트 등의 세라믹, 또는, 알루미늄 합금, 동, 인청동 등의 금속으로 된다. 여기서, 열전도율이 높은 알루미늄 합금, 또는, 양면에 조화처리를 한 동박을 사용하는 것이 좋다. 본 실시형태에서는, 코어기판(31)에 매설시키는 IC칩(20)의 이면에 히트싱크(30D)를 취부하는 것으로, IC칩(20)에 발생하는 열을 방출하여, 코어기판(31) 및 코어기판 상에 형성되는 층간수지절연층(50, 150)의 휘어짐을 방지하고, 상기 층간수지절연층 상의 바이어홀(60, 160), 도체회로(58, 158)에 단선을 발생시키는 일을 없앤다. 이로 인해, 배선의 신뢰성을 높인다.
또, IC칩(20)은, 히트싱크(30D)에, 도전성접착제(29)로 취부되고 있다. 도전성접착제(29)는, 동, 은, 금, 알루미늄 등의 금속가루를 수지에 함유시켜서 되고, 높은 열전도성을 가지기 때문에, IC칩(20)에 발생한 열을 효율적으로 히트싱크(30D) 측으로 방출하는 것이 가능하다. 여기서는, IC칩(20)에 취부한 도전성접착제를 사용하는데, 열전도성이 높은 접착제라면, 다양한 물질을 사용하는 것이 가능하다.
본 실시예에서 다층프린트배선판(10)에서는, 코어기판(31)에 IC칩(20)을 내장시키고, 상기 IC칩(20)의 패드(22)에는 트랜지션층(38)을 배설시키고 있다. 이 때문에, 리드부품이나 봉지수지를 사용하지 않고, IC칩과 다층프린트배선판(패키지기판)과의 전기적 접속을 취하는 것이 가능하다. 또, IC칩 부분에 트랜지션층(38)이 형성되어 있기 때문에, IC칩 부분에는 평탄화되기 때문에, 상층의 층간절연층(50)도 평탄화되고, 막두께도 균일하게 된다. 또, 트랜지션층에 의해, 상층의 바이어홀(60)을 형성할 때에도 형상의 안정성을 유지하는 것이 가능하다.
또, 다이패드(22) 상에 동제의 트랜지션층(38)을 설치하는 것으로서, 패드(22) 상의 수지잔재를 방지할 수 있고, 또, 후가공 시에 산이나 산화제 혹은 에칭액에 침적시키거나, 각각의 아닐공정을 거쳐도 패드(22)의 변색, 용해가 발생하지 않는다. 이로 인해, IC칩의 패드와 바이어홀과의 접속성이나 신뢰성을 향상시킨다. 또, 40 ㎛ 직경 패드(22) 상에 60 ㎛ 경 이상의 트랜지션층(38)을 개재시키는 것으로, 60 ㎛ 직경의 바이어홀을 확실하게 접속시키는 것이 가능하다.
계속해서, 도 24를 참조하여 상술한 제 2 실시예의 다층프린트배선판의 제조방법에 대하여, 도 19 내지 도 23를 참조하여 설명한다.
(1) 질화알루미늄, 알루미나, 무라이트 등의 세라믹, 또는, 알루미늄 합금, 인청동 등으로 되는 판상의 히트싱크(30D)(제 19도(A))에, 도전성접착제(29)를 도포한다(도 19(B)). 도전성접착제로서는, 평균 입경 2 ~ 5 ㎛의 동입자를 합유하는 페이스트를 사용하여, 두께 10 ~ 20 ㎛로 형성하였다.
(2) 상술한 제 1 실시예, 제 1 실시예의 제 1 변형예, 제 2 변형예, 또는, 제 3 변형예의 IC칩(20)을 재치한다(도 19(C)).
(3) 다음으로, IC칩(20)을 취부한 히트싱크(30D)를, 스텐레스(SUS) 프레스판(100A)에 재치한다. 그리고, 글래스크로스 등의 심재에 BT(비스마레이드트리아딘)수지, 에폭시 등의 수지를 함침시킨 미경화의 프리프레그를 적층하여 되는 두께 0.5 ㎜ 의 프리프레그 적층체(31α)를 히트싱크(30D)에 재치한다(도 20(A)). 프리프레그 적층체(31α)에는, 미리 IC칩(20)의 위치에 통공(32)를 설치해 둔다. 여기에서는, 심재에 수지를 함침시킨 프리프래그를 사용하고 있지만, 심재를 구비하지 않은 수지기판을 사용하는 것도 가능하다. 또, 프리프래그 대신에, 각종의 열경화성수지, 또는, 열경화성수지와 열가소성수지를 심재에 함침시킨 시트를 사용하는 것이 가능하다.
(4) 스텐레스(SUS) 프레스판(100A, 100B)에서, 상술한 적층체를 상하 방향에서 가압한다. 이 때에, 프리프래그(31α)로부터 에폭시수지(31β)가 스며나와, 통공(32)과 IC칩의 공간을 충진함과 동시에 통공과 IC칩의 상면을 감싼다. 이로 인해, IC칩과, 프리프레그 적층체(31α)의 상면이 완전히 평탄하게 된다(도 20(B)). 이 때문에, 후술하는 공정에서 빌드업층을 형성하는 때에, 바이어홀 및 배선을 적정하게 형성하는 것이 가능하고, 다층프린트배선판의 배선의 신뢰성을 높이는 것이 가능하다.
(5) 그 후, 가열하여, 프래프래그의 에폭시수지를 경화시키는 것으로, IC칩(20)을 수용하는 코어기판(31)을 형성한다(도 20(C)).
(6) 상기 공정을 거친 기판에, 두께 50 ㎛ 의 열경화형 에폭시수지시트를 온도 50 ~ 150 ℃ 까지 승온하면서 압력 5 ㎏/㎠ 로 진공압착 라미네이트하고 에폭시계 수지로 되는 층간수지절연층(50)을 설치한다(도 21(A)). 진공압착 시의 진공도는, 10 mmHg 이다.
(7) 다음으로, 파장 10.4 ㎛ 의 CO2 가스레이저로, 빔경 5 mm, 톱핫모드, 펄스폭 5.0 마이크로 초, 마스크 혈경 0.5 mm, 1 쇼트의 조건으로, 층간수지절연층(50)에 직경 60 ㎛ 의 바이어홀용 개구(48)를 설치한다(도 21(B)참조). 크롬산이나 과망간산을 사용하여, 개구(48) 내의 수지잔재를 제거한다. 다이패드(22) 상에 동제의 트랜지션층(38)을 설치하는 것으로, 패드(22) 상의 수지잔재를 방지하는 것이 가능하고, 이로 인해, 패드(22)와 후술하는 바이어홀(60)과의 접속성이나 신뢰성을 향상시킨다. 또, 40 ㎛ 경 패드(22) 상에 60 ㎛ 이상의 경의 트랜지션층(38)을 개재시키는 것으로, 60 ㎛ 경의 바이어홀용 개구(48)를 확실하게 접속시키는 것이 가능하다. 또, 여기서는, 크롬산을 사용하여 수지잔재를 제거하였지만, 산소플래즈마를 사용하여 데스미어처리를 행하는 것도 가능하다.
(8) 다음으로, 과망간산염으로 층간수지절연층(50)의 표면을 조화하고, 조화면(50α)을 형성한다(도 21(C)).
(9) 다음으로, 조화면(50α)이 형성된 층간수지절연층(50) 상에 무전해도금막(52)을 설치한다(도 22(A)). 무전해도금으로서는, 동, 니켈을 사용하는 것이 가능하다. 그 두께로서는, 0.3 ㎛ ~ 1.2 ㎛ 의 범위가 좋다. 0.3 ㎛ 미만에서는, 층간수지절연층 상에 금속막을 형성하는 것이 불가능한 일이 있다. 1.2 ㎛ 를 넘으면, 에칭에 의해 금속막이 잔재해버려, 도체간의 단락을 일으키기 쉽기 때문이다. 제 1 실시예와 같은 도금액 및 도금조건에서 도금막을 형성시켰다.
상기 이 외에도 상술한 플라즈마 처리와 같은 장치를 사용하여, Ni-Cu 합금을 타겟으로 한 스패터링을, 기압 0.6 Pa, 온도 섭씨 80도, 전력 200 W, 시간 5분간의 조건으로 행하고, Ni-Cu 합금(52)을 층간수지절연층(50)의 표면에 형성한다. 이 때, 형성된 Ni-Cu 합금층(52)의 두께는 0.2 ㎛ 이다(10) 상기 처리를 끝낸 기판(30)에, 시판의 감광성 드라이필름을 붙이고, 포토마스크필름을 재치하고, 100 mJ/㎠ 로 노광한 후, 0.8 % 탄산나트륨으로 현상처리하고, 두께 20 ㎛ 의 도금레지스트(54)를 설치한다. 다음으로, 제 1 실시예와 같은 조건에서 전해도금을 실시하고, 두께 15 ㎛ 의 전해도금막(56)를 설치한다(도 22(B)). 또, 전해도금수용액의 첨가제는, 아트테크저팬사제의 카파라시드HL이다.
(11) 도금레지스트(54)를 5 % NaOH 로 박리제거한 후, 그 도금레지스트 하의 도금막(52)을 초산 및 유산과 과산화수소의 혼합액을 사용하는 에칭으로 용해제거하고, 도금막(52)와 전해도금막(56)으로 이루어진 두께 16 ㎛ 의 도체회로(58) 및 바이어홀(60)을 형성하고, 제 2동착체와 유기산을 함유하는 에칭액에 의해, 조화면 (58α, 60α)을 형성한다(도 22(C)). 본 실시예에서는, 도 20(C)를 참조하여 상술한 바와 같이, 코어기판(31)의 상면이 완전하게 평활하게 형성되어 있기 때문에, 바이어홀(60)에 의해 트랜지션층(38)에 적절하게 접속을 취하는 것이 가능하다. 이 때문에, 다층프린트배선판의 신뢰성을 높이는 것이 가능하게 된다.
(12) 이어서, 상기 (6) ~ (11)의 공정을, 반복하는 것에 의해, 또 상층의 층간수지절연층(150) 및 도체회로(158)(바이어홀(160)를 포함)를 형성한다(도 23(A)).
(13) 다음으로, 제 1 실시예와 같은 솔더레지스트조성물(유기수지절연재료)를 얻는다.
(14) 다음으로, 기판(30)에 상기 솔더레지스트조성물을 20 ㎛ 의 두께로 도포하고, 70 ℃ 에서 20분간, 70 ℃ 로 30분 간의 조건으로 건조처리를 행한 후, 솔더레지스트레지스트 개구부의 패턴이 묘화된 두께 5 mm 의 포토마스크를 솔더레지스트층(70)에 밀착시켜서 1000 mJ/㎠ 의 자외선으로 노광하고, DMTG용액에서 현상처리하고, 200 ㎛ 직경의 개구(71)를 형성한다(도 23(B)).
(15) 다음으로 솔더레지스트층(유지수지절연층)(70)을 형성한 기판의 개구부(71)에 두께 5 ㎛ 의 니켈도금층(72)을 형성한다. 또, 니켈도금층(72) 상에 두께 0.03 ㎛ 의 금도금층(74)을 형성하는 것으로, 도체회로(158)에 납땜패드75)를 형성한다(도 23(C)).
(16) 그 후, 솔더레지스트층(70)의 개구부(71)에, 납땜페이스트를 인쇄하고, 200 ℃ 로 리프로하는 것에 의해, 납땜범프(76)를 형성한다. 마지막으로, 히트싱크(30D)를, 다이싱그 등에 의해 개별편으로 분할하여 다층프린트배선판(10)을 얻는다(도 24 참조).
〔제 2 실시예의 제 1 변형예〕
다음으로, 제 2 실시예의 제 1 변형예에 관계하는 다층프린트배선판에 대하여, 도 26을 참조하여 설명한다.
상술한 제 2 실시예에는, BGA를 배설한 경우로 설명하였다. 제 1 변형예에서는, 제 2 실시예와 거의 같지만, 도 26에서 도시하는 바와 같이 도전성접속핀(96)을 개재하여 접속을 취하는 PGA방식으로 구성되고 있다. 또, 상술한 제 2 실시예에서는, 바이어홀을 레이저로 형성하였지만, 제 1 변형예에서는, 포토에칭으로 바이어홀을 형성한다.
이 제 2 실시예의 제 1 변형예에 관계하는 다층프린트배선판의 제조방법에 대하여, 도 25를 참조하여 설명한다.
(4) 제 2 실시예와 마찬가지로, (1) ~ (3) 상기 공정을 거친 기판에, 두께 50 ㎛ 의 열경화형 에폭시계수지(50)를 도포한다(도 25(A)).
(5) 다음으로, 바이어홀 형성 위치에 대응하는 흑원(49a)이 묘화된 포토마스크필름(49)을 층간수지절연층(50)에 재치하고, 노광한다(도 25(B)).
(6) DMTG용액으로 스프레이 현상하고, 가열처리를 행하는 것으로 직경 85 ㎛의 바이어홀용 개구(48)을 구비하는 층간수지절연층(50)을 설치한다(도 25(C)).
(7) 과망간산, 또는 크롬산으로 층간수지절연층(50)의 표면을 조화하고, 조화면(50α)을 형성한다(도 25(D)). 이하의 공정은, 상술한 제 2 실시예와 같기 때문에, 생략한다.
〔제 2 실시예의 제 2 변형예〕
다음으로, 제 2 변형예에 관계하는 다층프린트배선판의 제조방법에 설명한다.
상술한, 제 1, 제 1 변형예에서는, 프리프레그로부터 코어기판을 형성하였다. 이에 대하여, 제 2 변형예에서는, 프리프래그를 경화하여 이루어지는 수지기판을 프리프레그로부터 히트싱크(30D)에 고정한다.
이 제 2 변형예에 관계하는 다층프린트배선판의 제조방법에 대하여, 도 27을 참조하여 설명한다.
(1) 양면을 조화한 동박으로 되는 히트싱크(30D)를, 도전성접착제(29)를 개재하여 IC칩(20)을 취부하고, 스텐레스(SUS) 프레스판(100A)에 재치한다. 그리고, 글래스크로스 등의 심재에 BT(비스마레이드트리아딘)수지, 에폭시 등의 수지를 함침시킨 미경화의 프리프레그(0.2 ㎜)(31α)를 히트싱크(30D)에 재치한다. 다시, 프리프레그(31α) 상에, 상기 프리프레그를 적층하여 경화시킨 수지기판(0.4 ㎜)(31γ)을 재치한다(도 27(A)). 프리프레그(31α), 수지기판(31γ)에는, 미리 IC칩(20)의 위치에 통공(32)를 설치해 둔다.
(2) 스텐레스(SUS) 프레스판(100A, 100B)에서, 상술한 적층체를 상하 방향에서 가압한다. 이 때에, 프리프래그(31α)로부터 에폭시수지(31β)가 스며나와, 통공(32)과 IC칩의 공간을 충진함과 동시에 통공(32)과 IC칩의 상면을 감싼다. 이로 인해, IC칩과, 수지기판(31γ)의 상면이 완전히 평탄하게 된다(도 27(B)). 이 때문에, 후술하는 공정에서 빌드업층을 형성하는 때에, 바이어홀 및 배선을 적정하게 형성하는 것이 가능하고, 다층프린트배선판의 배선의 신뢰성을 높이는 것이 가능하다.
(3) 그 후, 가열하여, 프리프래그의 에폭시수지를 경화시키는 것으로, IC칩(20)을 수용하는 코어기판(31)을 형성한다(도 27(C)). 이하의 공정은, 제 2 실시예와 같기 때문에, 설명을 생략한다.
제 2 실시예에서는, 코어기판에 매설시키는 IC칩의 이면에 히트싱크를 취부하는 것으로, IC칩에 발생하는 열을 방출한다. 이로 인해, 코어기판 및 코어기판 상에 형성되는 층간수지절연층의 휘어짐을 방지하고, 해 층간수지절연층 상의 바이어홀, 도체회로에 단선이 발생하는 일을 없앤다.
또, 본 발명의 상기 구조에 의해, 리드부품을 개재하지 않고, IC칩과 프린트배선판과의 접속을 취하는 것이 가능하다. 그 때문에, 수지봉지도 불필요하게 된다. 또, 리드부품이나 봉지수지에 기인하는 불구합이 일어나지 않기 때문에, 접속성이나 신뢰성이 향상한다. 그리고, IC칩의 패드와 프린트배선판의 도전층이 직접 접속되어 있기 때문에, 전기특성도 향상시키는 것이 가능하다.
또, 종래의 IC칩의 실장방법과 비교하여, IC칩 ~ 기판 ~ 외부기판까지의 배선길이도 짧게 할 수 있어, 루프인덕턴스를 저감할 수 있는 효과도 있다.
〔제 3 실시예〕
이하, 본 발명의 제 3 실시예에 대하여 도를 참조하여 설명한다.
도 33에 도시하는 바와 같이 제 3 실시예의 다층프린트배선판(10)은, IC칩을 수용하는 코어기판(30)과, 층간수지절연층(50), 층간수지절연층(150)으로 된다. 층간수지절연층(50)에는, 바이어홀(60) 및 도체회로(58)가 형성되고, 층간수지절연층(150)에는, 바이어홀(160) 및 도체회로(158)이 형성되어 있다.
층간수지절연층(150)의 상에는, 솔더레지스트층(70)이 배설되고 있다. 솔더레지스트층(70)의 개구부(71) 하의 도체회로(158)에는, 도시하지 않은 도터보드, 마더보드 등의 외부기판과 접속하기 위한 납땜범프(76)가 설치되어있다.
제 3 실시예의 다층프린트배선판(10)에는, 코어기판(30)에 IC칩(20)을 내장시키고, 해 IC칩(20)의 패드(22)에는 트랜지션층(38)을 배설시키고 있다. 이 때문에, 리드부품이나 봉지수지를 사용하지 않고, IC칩과 다층프린트배선판(패키지기판)과의 전기적 접속을 취하는 것이 가능하다. 또, IC칩 부분에 트랜지션층(38)이 형성되어 있기 때문에, IC칩 부분에는 평탄화되기 때문에, 상층의 층간절연층(50)도 평탄화되고, 막두께도 균일하게 된다. 또, 트랜지션층에 의해, 상층의 바이어홀(60)을 형성할 때에도 형상의 안정성을 유지하는 것이 가능하다.
또, 다이패드(22) 상에 동제의 트랜지션층(38)을 설치하는 것으로서, 패드(22) 상의 수지잔재를 방지할 수 있고, 또, 후가공의 때에 산이나 산화제 혹은 에칭액에 침적시키거나, 각각의 아닐공정을 거쳐도 패드(22)의 변색, 용해가 발생하지 않는다. 이로 인해, IC칩의 패드와 바이어홀과의 접속성이나 신뢰성을 향상시킨다. 또, 40 ㎛ 직경 패드(22) 상에 60 ㎛ 직경 이상의 트랜지션층(38)을 개재시키는 것으로, 60 ㎛ 직경의 바이어홀을 확실하게 접속시키는 것이 가능하다.
계속해서, 도 33 을 참조하여 상술한 제 3 실시예의 다층프린트배선판의 제조방법에 대하여, 도 28 내지 도 32를 참조하여 설명한다.
(1) 글래스크로스 등의 심재에 BT(비스마레이트리아딘)수지, 에폭시 등의 수지를 함침시킨 프리프래그를 적층하여 경화시킨 두께 0.5 ㎜ 의 절연수지기판(30A)을 출발재료로 한다. 우선, 절연수지기판(30A)에 IC칩 수용용의 통공(32)을 형성한다(도 28(A)). 여기서는, 심재에 수지를 함침시킨 수지기판(30A)을 사용하고 있지만, 심재를 구비하지 않은 수지기판을 사용하는 것도 가능하다.
(2) 그 후, 절연수지기판(30A)의 통공(32)에, 상술한 제 1 실시예의 제조방법에 관계하는 IC칩(20)을 수용한다(도 28(B)).
(3) 그리고, IC칩(20)을 수용하는 절연수지기판(30A)과, 마찬가지로, 글래스크로스 등의 심재에 또는 BT, 에폭시 등의 수지를 함침시킨 프리프레그를 적층하여 경화시킨 두께 0.2 ㎜ 의 절연수지기판(코어기판)(30D)을, 글래스크로스 등의 심재에 또는 BT, 에폭시 등의 수지를 함침시킨 미경화의 프리프레그(30C)(두께 0.1 ㎜) 를 개재시켜 적층한다(도 28(C)). 여기에서는, 심재에 수지를 함침시킨 수지기판(30B)을 사용하고 있지만, 심재를 구비하지 않은 수지기판을 사용하는 것도 가능하다. 또, 프리프래그 대신에, 각종의 열경화성수지, 또는, 열경화성수지와 열가소성수지를 심재에 함침시킨 시트를 사용하는 것이 가능하다.
(4) 스텐레스(SUS) 프레스판(100A, 100B)에서, 상술한 적층체를 상하 방향에서 가압한다. 이 때에, 프리프래그(30C)로부터 에폭시수지(30α)가 스며 나와, 통공(32)과 IC칩(20)과의 사이의 공간을 충진함과 동시에, IC칩(20)의 상면을 감싼다. 이로 인해, IC칩과, 절연수지기판(30A)의 상면이 완전히 평탄하게 된다(도 29(A)). 이 때문에, 후술하는 공정에서 빌드업층을 형성하는 때에, 바이어홀 및 배선을 적정하게 형성하는 것이 가능하고, 다층프린트배선판의 배선의 신뢰성을 높이는 것이 가능하다.
(5) 그 후, 가열하여, 미경화의 에폭시수지(30α)를 경화시키는 것으로, IC칩(20)을 수용하는 코어기판(30)을 형성한다(도 29(B)).
(6) 상기 공정을 거친 기판에, 두께 50 ㎛ 의 열경화형 에폭시계 수지시트를 온도 50 ~ 150 ℃ 까지 승온하면서 압력 5 ㎏/㎠ 로 진공압착 라미네이트하고 주로 열경화성수지로 되는 층간수지절연층(50)을 설치한다(도 29(C)). 진공압착 시의 진공도는, 10 mmHg 이다.
(7) 다음으로, 파장 10.4 ㎛ 의 CO2 가스레이저로, 빔경 5 mm, 톱핫모드, 펄스폭 5.0 마이크로 초, 마스크 혈경 0.5 mm, 1 쇼트의 조건으로, 층간수지절연층(50)에 직경 60 ㎛ 의 바이어홀용 개구(48)을 설치한다(도 30(A)). 크롬산이나 과망간산 등의 산화제를 사용하여, 개구(48) 내의 수지잔재를 제거한다. 다이패드(22) 상에 동제의 트랜지션층(38)을 설치하는 것으로, 패드(22) 상의 수지잔재를 방지하는 것이 가능하고, 이로 인해, 패드(22)와 후술하는 바이어홀(60)과의 접속성이나 신뢰성을 향상시킨다. 또, 40 ㎛ 직경 패드(22) 상에 60 ㎛ 이상의 지름의 트랜지션층(38)을 개재시키는 것으로, 60 ㎛ 경의 바이어홀용 개구(48)를 확실하게 접속시키는 것이 가능하다. 또, 여기서는, 산화제를 사용하여 수지잔재를 제거하고 있지만, 산소플라즈마를 사용하여 데스미어처리를 행하는 것도 가능하다.
(8) 다음으로, 과망간산으로 층간수지절연층(50)의 표면을 조화하고, 조화면(50α)을 형성한다(도 30(B)).
(9) 조화면(50α)이 형성된 층간수지절연층(50) 상에 무전해도금(52)를 설치한다(도 30(C)). 무전해도금으로서는, 동, 니켈을 사용하는 것이 가능하다. 그 두께로서는, 0.3 ㎛ ~ 1.2 ㎛ 의 범위가 좋다. 0.3 ㎛ 미만에서는, 층간수지절연층 상에 금속막을 형성하는 것이 불가능한 일이 있다. 1.2 ㎛ 를 넘으면, 에칭에 의해 금속막이 잔재해버려, 도체간의 단락을 일으키기 쉽기 때문이다. 제 1 실시예와 같은 도금액 및 도금조건에서 도금막을 형성시켰다.
상기 이 외에도 상술한 플라즈마 처리와 같은 장치를 사용하여, Ni-Cu 합금을 타겟으로 한 스패터링을, 기압 0.6 Pa, 온도 섭씨 80도, 전력 200 W, 시간 5분간의 조건으로 행하고, Ni-Cu 합금(52)을 층간수지절연층(50)의 표면에 형성하는 것도 가능하다. 이 때, 형성된 Ni-Cu 합금층(52)의 두께는 0.2 ㎛ 이다.
(10) 상기 처리를 끝낸 기판(30)에, 시판의 감광성 드라이필름을 붙이고, 포토마스크필름을 재치하고, 100 mJ/㎠ 로 노광한 후, 0.8 % 탄산나트륨으로 현상처리하고, 두께 20 ㎛ 의 도금레지스트(54)를 설치한다. 다음으로, 제 1 실시예와 같은 조건에서 전해도금을 실시하고, 두께 15 ㎛ 의 전해도금막(56)를 설치한다(도 31(A)).
(11) 도금레지스트(54)를 5 % NaOH 로 박리제거한 후, 그 도금레지스트 하의 도금막층(52)을 초산 및 유산과 과산화수소의 혼합액을 사용하는 에칭으로 용해제거하고, 도금막층(52)과 전해도금막(56)으로 이루어진 두께 16 ㎛ 의 도체회로(58) 및 바이어홀(60)을 형성하고, 제 2동착체와 유기산을 함유하는 에칭액에 의해, 조화면 (58α, 60α)을 형성한다(도 31(B)). 본 실시예에서는, 도 29도(A)를 참조하여 상술한 바와 같이, 코어기판(30)의 상면이 완전하게 평활하게 형성되어 있기 때문에, 바이어홀(60)에 의해 트랜지션층(38)에 적절하게 접속을 취하는 것이 가능하다. 이 때문에, 다층프린트배선판의 신뢰성을 높이는 것이 가능하게 된다.
(12) 이어서, 상기 (6) ~ (11)의 공정을, 반복하는 것에 의해, 또 상층의 층간수지절연층(150) 및 도체회로(158)(바이어홀(160)를 포함)를 형성한다(도 31(C)).
(13) 다음으로, 제 1 실시예와 같이 조절한 솔더레지스트조성물(유기수지절연재료)를 얻는다.
(14) 다음으로, 기판(30)에, 상기 솔더레지스트조성물을 20 ㎛ 의 두께로 도포하고, 70 ℃ 에서 20분간, 70 ℃ 로 30분 간의 조건으로 건조처리를 행한 후, 솔더레지스트 개구부의 패턴이 그려진 두께 5 mm 의 포토마스크를 솔더레지스트층(70)에 밀착시켜서 1000 mJ/㎠ 의 자외선으로 노광하고, DMTG용액에서 현상처리하고, 200 ㎛ 직경의 개구(71)를 형성한다(도 32(A)).
(15) 다음으로 솔더레지스트층(유지수지절연층)(70)을 형성한 기판의 개구부(71)에 두께 5 ㎛ 의 니켈도금층(72)을 형성한다. 또, 니켈도금층(72) 상에 두께 0.03 ㎛ 의 금도금층(74)을 형성하는 것으로, 도체회로(158)에 납땜패드(75)를 형성한다(도 32(B)).
(16) 그 후, 솔더레지스트층(70)의 개구부(71)에, 납땜페이스트를 인쇄하고, 200 ℃ 로 리프로하는 것에 의해, 납땜범프(76)를 형성한다. 그리고, 다이싱 등에 의해 개별편으로 분할하여 개별편의 다층프린트배선판(10)을 얻는다(도 32(C)). 도 32(C) 중에서는, 도시의 편의에 의해 다층프린트배선판을 2 분할하고 있는 부분을 도시하고 있지만, 16분할, 32분할, 64분할 등으로 동시에 다수개의 IC칩 내장 다층프린트배선판을 제조한다.
제 3 실시예에서는, 도 28도(A) 내지 도 32도(B)를 참조하여 상술한 공정을 거쳐서, 반도체소자를 구비하는 다층프린트배선판을 다수개 사용용으로 제조한다. 그리고, 도 32(C)에 도시하는 바와 같이, 개별편으로 재단하여 개개의 다층프린트배선판을 얻는다. 이 때문에, 신뢰성이 높은 다층프린트배선판(10)을 효율적으로 제조하는 것이 가능하다(도 33 참조).
〔제 3 실시예의 제 1 별례〕
다음으로, 제 3 실시예의 별례에 관계하는 다층프린트배선판에 대하여, 도 35를 참조하여 설명한다.
상술한 제 3 실시예에는, BGA를 배설한 경우로 설명하였다. 제 1 별례에서는, 제 3 실시예와 거의 같지만, 도 35에서 도시하는 바와 같이 도전성접속핀(96)을 개재하여 접속을 취하는 PGA방식으로 구성되고 있다. 또, 상술한 제 3 실시예에서는, 바이어홀을 레이저로 형성하였지만, 제 1 별례에서는, 포토에칭으로 바이어홀을 형성한다.
이 제 1 별례에 관계하는 다층프린트배선판의 제조방법에 대하여, 도 34를 참조하여 설명한다.
(4) 제 3 실시예와 마찬가지로, (1) ~ (3) 상기 공정을 거친 기판에 두께 50 ㎛ 의 열경화형 에폭시계수지(50)를 도포한다(도 34(A)).
(5) 다음으로, 바이어홀 형성 위치에 대응하는 흑원(49a)이 그려진 포토마스크필름(49)을 층간수지절연층(50)에 재치하고, 노광한다(도 34(B)).
(6) DMTG용액으로 스프레이 현상하고, 가열처리를 행하는 것으로 직경 85 ㎛의 바이어홀용 개구(48)을 구비하는 층간수지절연층(50)을 설치한다(도 34(C)).
(7) 과망간산, 또는 크롬산으로 층간수지절연층(50)의 표면을 조화하고, 조화면(50α)을 형성한다(도 34(D)). 이하의 공정은, 상술한 제 3 실시예와 같기 때문에, 설명을 생략한다.
〔제 3 실시예의 제 1 변형예〕
이어서, 상기 제 1 실시예의 반도체소자(IC칩)(20)을 수납하는 제 3 실시예의 제 1 변형예에 관계하는 다층프린트배선판의 구성에 대하여 설명한다.
도 33을 참조하여 상술한 제 3 실시예의 다층프린트배선판(10)은, 코어기판 내에 IC칩을 매설시켰다. 이에 대하여, 제 1 변형예에서는, 도 41에 도시하는 바와 같이, IC칩(20) 이면에 히트싱크(30D)가 취부되고 있다. 상기 다층프린트배선판(10)은 상기 히트싱크(30D)와, IC칩(20)을 수용하는 코어기판(31)과, IC칩(20) 상의 층간수지절연층(50), 층간수지절연층(150)으로 된다. 층간수지절연층(50)에는, 바이어홀(60) 및 도체회로(58)가 형성되고, 층간수지절연층(150)에는, 바이어홀(160) 및 도체회로(158)이 형성되어 있다.
층간수지절연층(150)의 상에는, 솔더레지스트층(70)이 배설되고 있다. 솔더레지스트층(70)의 개구부(71) 하의 도체회로(158)에는, 도시하지 않은 도터보드, 마더보드 등의 외부기판과 접속하기 위한 납땜범프(76)가 설치되어있다.
히트싱크(30D)는, 질화알루미늄, 알루미나, 무라이트 등의 세라믹, 또는, 알루미늄 합금, 동, 인청동 등의 금속으로 된다. 여기서, 열전도율이 높은 알루미늄 합금, 또는, 양면에 조화처리를 한 동박을 사용하는 것이 좋다. 본 실시형태에서는, 코어기판(31)에 매설시키는 IC칩(20)의 이면에 히트싱크(30D)를 취부하는 것으로, IC칩(20)에 발생하는 열을 방출하여, 코어기판(31) 및 코어기판 상에 형성되는 층간수지절연층(50, 150)의 휘어짐을 방지하고, 상기 층간수지절연층 상의 바이어홀(60, 160), 도체회로(58, 158)에 단선이 발생하는 일을 없앤다. 이로 인해, 배선의 신뢰성을 높인다.
또, IC칩(20)은, 히트싱크(30D)에, 도전성접착제(29)로 취부되고 있다. 도전성접착제(29)는, 동, 은, 금, 알루미늄 등의 금속가루를 수지에 함유시켜서 되고, 높은 열전도성을 가지기 때문에, IC칩(20)에 발생한 열을 효율적으로 히트싱크(30D) 측으로 방출하는 것이 가능하다. 여기서는, IC칩(20)에 취부한 도전성접착제를 사용하지만, 열전도성이 높은 접착제라면, 다양한 물질을 사용하는 것이 가능하다.
제 3 실시예의 제1변형례에서의 다층프린트배선판(10)에서는, 코어기판(31)에 IC칩(20)을 내장시키고,상기 IC칩(20)의 패드(22)에는 트랜지션층(38)을 배설시키고 있다. 이 때문에, 리드부품이나 봉지수지를 사용하지 않고, IC칩과 다층프린트배선판(패키지기판)과의 전기적 접속을 취하는 것이 가능하다. 또, IC칩 부분에 트랜지션층(38)이 형성되어 있기 때문에, IC칩 부분에는 평탄화되기 때문에, 상층의 층간절연층(50)도 평탄화되고, 막두께도 균일하게 된다. 또, 트랜지션층에 의해, 상층의 바이어홀(60)을 형성할 때에도 형상의 안정성을 유지하는 것이 가능하다.
또, 다이패드(22) 상에 동제의 트랜지션층(38)을 설치하는 것으로서, 패드(22) 상의 수지잔재를 방지할 수 있고, 또, 후가공 시에 산이나 산화제 혹은 에칭액에 침적시키거나, 각각의 아닐공정을 거쳐도 패드(22)의 변색, 용해가 발생하지 않는다. 이로 인해, IC칩의 패드와 바이어홀과의 접속성이나 신뢰성을 향상시킨다. 또, 40 ㎛ 직경 패드(22) 상에 60 ㎛ 경 이상의 트랜지션층(38)을 개재시키는 것으로, 60 ㎛ 직경의 바이어홀을 확실하게 접속시키는 것이 가능하다.
계속해서, 도 41를 참조하여 상술한 제 3 실시예의 제 1 변형예에 관계하는 다층프린트배선판의 제조방법에 대하여, 도 36 내지 40를 참조하여 설명한다.
(1) 질화알루미늄, 알루미나, 무라이트 등의 세라믹, 또는, 알루미늄 합금, 인청동 등으로 되는 판상의 히트싱크(30D)(도 36(A))에, 도전성잡착제(29)를 도포한다(도 36(B)). 도전성접착제로서는, 평균 입자경 2 ~ 5 ㎛의 동입자를 합유하는 페이스트를 사용하여, 두께 10 ~ 20 ㎛로 한 것을 사용하였다.
(2) 도 3(B)를 참조하여 상술한 제 1 ~ 4의 제조방법의 IC칩(20)을 재치한다(도 36(C)).
(3) 다음으로, IC칩(20)을 취부한 히트싱크(30D)를, 스텐레스(SUS) 프레스판(100A)에 재치한다. 그리고, 글래스크로스 등의 심재에 BT(비스마레이드트리아딘)수지, 에폭시 등의 수지를 함침시킨 미경화의 프리프레그를 적층하여 되는 두께 0.5 ㎜ 의 프리프레그 적층체(31α)를 히트싱크(30D)에 재치한다(도 37(A)). 프리프레그 적층체(31α)에는, 미리 IC칩(20)의 위치에 통공(32)를 설치해 둔다. 여기에서는, 심재에 수지를 함침시킨 프리프래그를 사용하고 있지만, 심재를 구비하지 않은 수지기판을 사용하는 것도 가능하다. 또, 프리프래그 대신에, 각종의 열경화성수지, 또는, 열경화성수지와 열가소성수지를 심재에 함침시킨 시트를 사용하는 것이 가능하다.
(4) 스텐레스(SUS) 프레스판(100A, 100B)에서, 상술한 적층체를 상하 방향에서 가압한다. 이 때에, 프리프래그(31α)로부터 에폭시수지(31β)가 스며 나와, 통공(32)과 IC칩의 공간을 충진함과 동시에 통공과 IC칩의 상면을 감싼다. 이로 인해, IC칩(20)과, 프리프래그적층체(31α)의 상면이 완전히 평탄하게 된다(도 37(B)). 이 때문에, 후술하는 공정에서 빌드업층을 형성하는 때에, 바이어홀 및 배선을 적정하게 형성하는 것이 가능하고, 다층프린트배선판의 배선의 신뢰성을 높이는 것이 가능하다.
(5) 이 후, 가열하여, 프리프래그의 에폭시수지를 경화시키는 것으로, IC칩(20)을 수용하는 코어기판(31)을 형성한다(도 37(C)).
(6) 상기 공정을 거친 기판에, 두께 50 ㎛ 의 열경화형 에폭시계 수지시트를 온도 50 ~ 150 ℃ 까지 승온하면서 압력 5 ㎏/㎠ 로 진공압착 라미네이트하고 에폭시수지로 되는 층간수지절연층(50)을 설치한다(도 38(A)). 진공압착 시의 진공도는, 10 mmHg 이다.
(7) 다음으로, 파장 10.4 ㎛ 의 CO2 가스레이저로, 빔경 5 mm, 톱핫모드, 펄스폭 5.0 마이크로 초, 마스크 혈경 0.5 mm, 1 쇼트의 조건으로, 층간수지절연층(50)에 직경 60 ㎛ 의 바이어홀용 개구(48)을 설치한다(도 38(B)참조). 크롬산을 사용하여, 개구(48) 내의 수지잔재를 제거한다. 다이패드(22) 상에 동제의 트랜지션층(38)을 설치하는 것으로, 패드(22) 상의 수지잔재를 방지하는 것이 가능하고, 이로 인해, 패드(22)와 후술하는 바이어홀(60)과의 접속성이나 신뢰성을 향상시킨다. 또, 40 ㎛ 직경 패드(22) 상에 60 ㎛ 이상의 직경의 트랜지션층(38)을 개재시키는 것으로, 60 ㎛ 경의 바이어홀용 개구(48)를 확실하게 접속시키는 것이 가능하다. 또, 여기서는, 크롬산을 사용하여 수지잔재를 제거하고 있지만, 산소플라즈마를 사용하여 데스미어처리를 행하는 것도 가능하다.
(8) 다음으로, 과망간산으로 층간수지절연층(50)의 표면을 조화하고, 조화면(50α)을 형성한다(도 38(C)).
(9) 조화면(50α)이 형성된 층간수지절연층(50) 상에 무전해도금(52)를 설치한다(도 39(A)). 무전해도금으로서는, 동, 니켈을 사용하는 것이 가능하다. 그 두께로서는, 0.3 ㎛ ~ 1.2 ㎛ 의 범위가 좋다. 0.3 ㎛ 미만에서는, 층간수지절연층 상에 금속막을 형성하는 것이 불가능한 일이 있다. 1.2 ㎛ 를 넘으면, 에칭에 의해 금속막이 잔재해버려, 도체간의 단락을 일으키기 쉽기 때문이다. 제 1 실시예와 같은 도금액 및 도금조건에서 도금막을 형성시켰다.
상기 이 외에도 상술한 플라즈마 처리와 같은 장치를 사용하여, Ni-Cu 합금을 타겟으로 한 스패터링을 행하고, Ni-Cu 합금(52)을 에폭시계 층간수지절연층(50)의 표면에 형성하는 것도 가능하다. 이 때, 형성된 Ni-Cu 합금층(52)의 두께는 0.2 ㎛ 이다.
(10) 상기 처리를 끝낸 기판(30)에, 시판의 감광성 드라이필름을 붙이고, 포토마스크필름을 재치하고, 100 mJ/㎠ 로 노광한 후, 0.8 % 탄산나트륨으로 현상처리하고, 두께 20 ㎛ 의 도금레지스트(54)를 설치한다. 다음으로, 전해도금을 실시하여, 두께 15 ㎛ 의 전해도금막(56)를 설치한다(도 39(B)).
(11) 도금레지스트(54)를 5 % NaOH 로 박리제거한 후, 그 도금레지스트 하의 도금막층(52)을 초산 및 유산과 과산화수소의 혼합액을 사용하는 에칭으로 용해제거하고, 도금막층(52)와 전해도금막(56)으로 이루어진 두께 16 ㎛ 의 도체회로(58) 및 바이어홀(60)을 형성하고, 제 2동착체와 유기산을 함유하는 에칭액에 의해, 조화면 (58α, 60α)을 형성한다(도 39(C)). 제 3 실시예의 제 1 변형예에서는, 도 37(C)를 참조하여 상술한 바와 같이, 코어기판(31)의 상면이 완전하게 평활하게 형성되어 있기 때문에, 바이어홀(60)에 의해 트랜지션층(38)에 적절하게 접속을 취하는 것이 가능하다. 이 때문에, 다층프린트배선판의 신뢰성을 높이는 것이 가능하게 된다.
(12) 이어서, 상기 (6) ~ (11)의 공정을, 반복하는 것에 의해, 또 상층의 층간수지절연층(150) 및 도체회로(158)(바이어홀(160)을 포함)를 형성한다(도 40(A)).
(13) 다음으로, 기판(30)에, 제 3 실시예와 같은 솔더레지스트조성물을 20 ㎛ 의 두께로 도포하고, 70 ℃ 에서 20분간, 70 ℃ 로 30분 간의 조건으로 건조처리를 행한 후, 솔더레지스트 개구부의 패턴이 그려진 두께 5 mm 의 포토마스크를 솔더레지스트층(70)에 밀착시켜서 1000 mJ/㎠ 의 자외선으로 노광하고, DMTG용액에서 현상처리하고, 200 ㎛ 직경의 개구(71)를 형성한다(도 40(B)).
(14) 다음으로 솔더레지스트층(유지수지절연층)(70)을 형성한 기판을, 제 3 실시예와 같은 무전해도금액에 20분간 침적하여, 개구부(71)에 두께 5 ㎛ 의 니켈도금층(72)을 형성한다. 또, 그 기판을, 제 3 실시예와 같은 무전해도금액에 침적하여, 니켈도금층(72) 상에 두께 0.03 ㎛ 의 금도금층(74)을 형성하는 것으로, 도체회로(158)에 납땜패드(75)를 형성한다(도 40(C)).
(15) 이 후, 솔더레지스트층(70)의 개구부(71)에, 납땜페이스트를 인쇄하고, 200 ℃ 로 리프로하는 것에 의해, 납땜범프(76)를 형성한다. 마지막으로, 히트싱크(30D)를, 다이싱그 등에 의해 개별편으로 분할하여 다층프린트배선판(10)을 얻는다(도 41 참조).
〔제 3 실시예의 제 1 변형예의 제 1 별례〕
다음으로, 제 3 실시예의 제 1 변형예에 관계하는 다층프린트배선판에 대하여, 도 43를 참조하여 설명한다.
상술한 제 1 변형예에서는, BGA를 배설한 경우로 설명하였다. 제 1 별례에서는, 제 1 변형예와 거의 같지만, 도 43에서 도시하는 바와 같이 도전성접속핀(96)을 개재하여 접속을 취하는 PGA방식으로 구성되고 있다. 또, 상술한 제 1 변형예에서는, 바이어홀을 레이저로 형성하였지만, 제 1 별례에서는, 포토에칭으로 바이어홀을 형성한다.
이 제 1 별례에 관계하는 다층프린트배선판의 제조방법에 대하여, 도 42를 참조하여 설명한다.
(4) 제 1 변형예와 마찬가지로, (1) ~ (3) 상기 공정을 거친 기판에 두께 50 ㎛ 의 열경화형 에폭시계수지(50)를 도포한다(도 42(A)).
(5) 다음으로, 바이어홀 형성 위치에 대응하는 흑원(49a)이 그려진 포토마스크필름(49)을 층간수지절연층(50)에 재치하고, 노광한다(도 42(B)).
(6) DMTG용액으로 스프레이 현상하고, 가열처리를 행하는 것으로 직경 85 ㎛의 바이어홀용 개구(48)을 구비하는 층간수지절연층(50)을 설치한다(도 42(C)).
(7) 과망간산, 또는, 크롬산으로 층간수지절연층(50)의 표면을 조화하고, 조화면(50α)을 형성한다(도 42(D)). 이하의 공정은, 상술한 제 1 변형예와 같기 때문에, 설명을 생략한다.
〔제 3 실시예의 제 1 변형예의 제 2 별례〕
다음으로, 제 3 실시예의 제 1 변형예의 제 2 별례에 관계하는 다층프린트배선판의 제조방법에 설명한다.
상술한, 제 1 변형예, 제 1 별례에서는, 프리프레그로부터 코어기판(30)을 형성하였다. 이에 대하여, 제 2 별례에서는, 프리프래그를 경화하여 이루어지는 수지기판을 프리프레그로부터 히트싱크(30D)에 고정한다.
이 제 2 별례에 관계하는 다층프린트배선판의 제조방법에 대하여, 제 44도를 참조하여 설명한다.
(1) 양면을 조화한 동박으로 된 히트싱크(30D)에 도전성접착제(29)를 개재하여 IC칩(20)을 취부하고, 스텐레스(SUS) 프레스판(100A)에 재치한다. 그리고, 글래스크로스 등의 심재에 BT(비스마레이드트리아딘)수지, 에폭시 등의 수지를 함침시킨 미경화의 프리프레그(0.2 ㎜)(31α)를 히트싱크(30D)에 재치한다. 다시, 프리프레그(31α) 상에, 상기 프리프레그를 적층하여 경화시킨 수지기판(0.4 ㎜)(31γ)을 재치한다(도 44(A)). 프리프레그(31α), 수지기판(31γ)에는, 미리 IC칩(20)의 위치에 통공(32)을 설치해 둔다.
(2) 스텐레스(SUS) 프레스판(100A, 100B)에서, 상술한 적층체를 상하 방향에서 가압한다. 이 때에, 프리프래그(31α)로부터 에폭시수지(31β)가 스며나와, 통공(32)과 IC칩(20)과의 공간을 충진함과 동시에 통공과 IC칩(20)의 상면을 감싼다. 이로 인해, IC칩(20)과, 수지기판(31γ)의 상면이 완전히 평탄하게 된다(도 44(B)). 이 때문에, 후술하는 공정에서 빌드업층을 형성하는 때에, 바이어홀 및 배선을 적정하게 형성하는 것이 가능하고, 다층프린트배선판의 배선의 신뢰성을 높이는 것이 가능하다.
(3) 이 후, 가열하여, 프래프래그의 에폭시수지를 경화시키는 것으로, IC칩(20)을 수용하는 코어기판(31)을 형성한다(도 44(C)). 이하의 공정은, 제 1 변형예와 같기 때문에, 설명을 생략한다.
〔제 3 실시예의 제 2 변형예〕
제 2 변형예에 관계하는 다층프린트배선판의 구성에 대하여, 다층프린트배선판(10)의 단면을 도시하는 도 50를 참조하여 설명한다.
상술한 제 1, 제 1 변형예에서는, IC칩을 1 개 수용하였다. 이에 대하여, 도 50 에 도시하는 바와 같이 제 2 변형예에 관계하는 다층프린트배선판(10)은, 코어기판(30)에 IC칩(CPU)(20A) 및 IC칩(캐쉬메모리)(20B)을 수용한다. 그리고, 제 3 실시예와 같이, 코어기판(30) 상에 층간수지절연층(50), 층간수지절연층(150)이 형성되고, 층간수지절연층(50)에는, 바이어홀(60) 및 도체회로(58)가 형성되고, 층간수지절연층(150)에는, 바이어홀(160) 및 도체회로(158)가 형성되어 있다.
IC칩(20A, 20B)에는, 패시베이션막(24)이 피복되고, 패시베이션막(24)의 개구 내에 입출력단자를 구성하는 다이패드(22)가 배설되고 있다. 알루미늄제의 다이패드(22)의 상에는, 트랜지션층(38)이 형성되고 있다. 상기 트랜지션층(38)은, 제 1 박막층(33), 제 2 박막층(36), 후부층(37)의 3층 구조로 된다.
층간수지절연층(150)의 상에는, 솔더레지스트층(70)이 배설되고 있다. 솔더레지스트층(70)의 개구부(71) 하의 도체회로(158)에는, 도시하지 않은 도터보드, 마더보드 등의 외부기판과 접속하기 위한 납땜범프(76)가 설치되어 있다.
제 3 실시예의 제 2 변형예의 다층프린트배선판(10)에는, 코어기판(30)에 IC칩(20A, 20B)을 미리 내장시키고, 상기 IC칩(20A, 20B)의 다이패드(22)에는 트랜지션층(38)을 배설시키고 있다. 이 때문에, 리드부품이나 봉지수지를 사용하지 않고, IC칩과 다층프린트배선판(패키지기판)과의 전기적 접속을 취하는 것이 가능하다. 또, IC칩 부분에 트랜지션층(38)이 형성되어 있기 때문에, IC칩 부분에는 평탄화되기 때문에, 상층의 층간절연층(50)도 평탄화되고, 막두께도 균일하게 된다. 또, 트랜지션층에 의해, 상층의 바이어홀(60)을 형성할 때에도 형상의 안정성을 유지하는 것이 가능하다.
또, 다이패드(22) 상에 동제의 트랜지션층(38)을 설치하는 것으로서, 다이패드(22) 상의 수지잔재를 방지할 수 있고, 또, 후가공 시에 산이나 산화제 혹은 에칭액에 침적시키거나, 각각의 아닐공정을 거쳐도 다이패드(22)의 변색, 용해가 발생하지 않는다. 이로 인해, IC칩의 다이패드와 바이어홀과의 접속성이나 신뢰성을 향상시킨다. 또, 40 ㎛ 전후의 직경의 다이패드(22) 상에 60 ㎛ 직경 이상의 트랜지션층(38)을 개재시키는 것으로, 60 ㎛ 직경 이상의 바이어홀을 확실하게 접속시키는 것이 가능하다.
제 3 실시예의 제 2 변형예에서는 CPU용 IC칩(20A)과 캐쉬메모리용 IC칩(20B)이 2개 각각 프린트배선판에 매립되고 있다. IC칩은, 각각 제조하는 쪽이 저렴하고, 각 IC칩은 인접한 위치에 존재하므로, 전달지연이나 오작동을 일으키는 일이 없다. 또, 프린트배선판의 설계 변경이 있는 경우에도, IC칩 자체의 설계 변경도 필요없고, 형성의 자유도가 높아진다.
제 3 실시예의 제 2 변형예의 프린트배선판의 요부(32)에는, 접착제층(34)이 충진되고 있다. 상기 요부(32)의 IC칩(20A, 20B)을 접합시키는 일이 가능하고, 히트사이클 시나 바이어홀 형성 시의 열 이력을 거쳐도 접착제(34)가 IC칩(20A, 20B)의 변동을 억제하여, 평활성이 지켜진다. 그 때문에, 바이어홀과의 접속부분에 있어서 박리나 단선, 또는 층간절연층(50, 150)의 크랙을 일으키지 않는다. 게다가 신뢰성도 향상시키는 일도 가능하다.
이어서, 도 50을 참조하여 상술한 제 3 실시예의 제 2 변형예에 관계하는 다층프린트배선판의 제조방법에 대하여, 도 45내지 도 49를 참조하여 설명한다. 여기서, 상술한 제 1, 제 1 변형예에서는, IC칩에 트랜지션층(38)을 형성하고 나서 코어기판에 수용하였다. 이에 대하여, 제 2 변형예에서는, 코어기판에 IC칩을 수용하고 나서 트랜지션층(38)을 형성한다.
(1) 우선, 글래스크로스 등의 심재에 에폭시 등의 수지를 함침시킨 프리프래그를 적층한 절연수지기판(코어기판)(30)을 출발재료로 한다(도 45(A)). 다음으로, 코어기판(30)의 한쪽 면에, 스폿페이싱가공으로 IC칩 수용용의 요부(32)를 형성한다.(도 45(B)). 여기서는, 스폿페이싱가공으로 요부를 설치하고 있지만, 개구를 설치한 절연수지기판과 개구를 설치하지 않은 수지절연기판을 맞추는 것으로, 수용부를 구비하는 코어기판을 형성할 수 있다.
(2) 그 후, 요부(32)에, 인쇄기를 사용하여 접착재료(34)를 도포한다. 이 때, 도포 이외에도, 폿팅 등을 하여도 좋다. 다음으로, IC칩(20A,20B)을 접착재료(34)상에 재치한다(도 45(C)).
(3) 그리고, IC칩(20A,20B)의 상면을 누르거나 혹은 두드려서 요부(32) 내에 완전히 수용시킨다(도 45(D)참조). 이로 인해, 코어기판(30)을 평활하게 하는 것이 가능하다.
(4) 그 후, IC칩(20A,20B)을 수용시킨 코어기판(30)에 면에 증착, 스팻터링 등의 물리적인 증착을 행하고, 전면에 제 1 박막층(33)을 형성시킨다(도 45(E)).
그 금속으로서는, 니켈, 아연, 크롬, 코발트, 티탄, 금, 주석, 동 등이 좋다. 특히, 니켈, 크롬, 티탄을 사용하는 것이 막형성과 전기특성 상 좋다. 두께로서는, 0.001 ~ 2.0 ㎛ 의 사이로 형성시키는 것이 좋다. 크롬의 경우는 0.1 ㎛ 가 바람직하다.
제 1 박막층(33)에 의해, 다이패드(22)의 피복을 행하고, 트랜지션층과 IC칩에 다이패드(22)와의 경계면의 밀착성을 높이는 것이 가능하다. 또, 이들 금속으로 다이패드(22)를 피복하는 것으로, 경계면으로의 습기의 침입을 방지하고, 다이패드의 용해, 부식을 방지하고, 신뢰성을 높이는 것이 가능하다. 또, 이 제 1 박막층(33)에 의해, 리드가 없는 실장방법에 의해 IC칩과의 접속을 취하는 것이 가능하다. 여기서, 크롬, 티탄을 사용하는 것이, 경계면으로의 습기의 침입을 방지하기 위해 바람직하다.
(5) 제 1 박막층(33) 상에, 스패터, 증착, 또는, 무전해도금에 의해, 제 2 박막층(36)을 형성시킨다(도 46(A)). 그 금속으로서는 니켈, 동, 금, 은 등이 있다. 전기특성, 경제성, 또 후속 공정에서 형성되는 빌드업인 도체층은 주로 동이라는 사실로부터, 동을 사용하면 좋다.
제 2 박막층을 설치하는 이유는, 제 1 박막층에서는, 후술하는 후부층을 형성하기 위한 전해도금용의 리드를 취하는 것이 불가능하기 때문이다. 제 2 박막층(36)은, 후부의 리드로서 사용된다. 그 두께는 0.01 ~ 5 ㎛ 의 범위에서 행하는 것이 좋다. 0.01 ㎛ 미만에서는, 리드로서의 역할을 다하지 못하고, 5 ㎛ 을 넘으면, 에칭 시, 하층의 제 1 박막층이 보다 많이 닳아서 틈새가 생겨버려, 습기가 침입하기 쉽게 되어, 신뢰성이 저하하기 때문이다. 최적의 두께는, 0.1 ~ 3 ㎛ 이다.
(6) 그 후, 레지스트를 도포하고, 노광, 현상하여 IC칩의 다이패드의 상부에 개구를 설치하도록 도금레지스트(35)를 설치하고, 전해도금을 바르고, 전해도금막(후부막)(37)을 설치한다(도 46(B)). 후부막은, 니켈, 동, 금, 은, 아연, 철로 형성하는 것이 가능하다.
도금레지스트(35)를 제거한 후, 도금레지스트(35) 하의 무전해 제 2 박막층(36), 제 1 박막층(33)을 에칭으로 제거하는 것으로, IC칩의 다이패드(22) 상에 트랜지션층(38)을 형성한다(도 46(C)). 여기서는 도금레지스트에 의해 트랜지션층을 형성하였지만, 무전해 제 2 박막층(36)의 상에 전해도금막을 균일하게 형성한 후, 에칭레지스트를 형성하여, 노광, 현상하여 트랜지션층 이외의 부분의 금속을 노출시켜서 에칭을 행하고, IC칩의 다이패드 상에 트랜지션층을 형성시키는 것도 가능하다. 전해도금막의 두께는 1 ~ 20 ㎛ 의 범위에서 행하는 것이 좋다. 그보다 두꺼워지면, 에칭 시에 언더컷이 발생해 버려, 형성되는 트랜지션층과 바이어홀의 계면에 간격이 발생하는 일이 있기 때문이다.
(7) 다음으로, 기판에 에칭액을 스프레이로 뿌리고, 트랜지션층(38)의 표면을 에칭하는 것에 의해 조화면(38α)을 형성한다(도 46(D)). 무전해도금이나 산화환원처리를 사용하여 조화면을 형성하는 것도 가능하다. 트랜지션층(38)은, 제 1 박막층(33)과, 제 2 박막층(36)과, 후부막(37)의 3층구조로 된다.
(8) 상기 공정을 거친 기판에, 두께 50 ㎛ 의 열경화형 에폭시계 수지시트를 온도 50 ~ 150 ℃ 까지 승온하면서 압력 5 ㎏/㎠ 로 진공압착 라미네이트하고, 주로 열경화성수지로 되는 층간수지절연층(50)을 설치한다(도 47(A)). 진공압착 시의 진공도는, 10 mmHg 이다.
(9) 다음으로, 파장 10.4 ㎛ 의 CO2 가스레이저로, 빔경 5 mm, 톱핫모드, 펄스폭 5.0 마이크로 초, 마스크 혈경 0.5 mm, 1 쇼트의 조건으로, 층간수지절연층(50)에 직경 80 ㎛ 의 바이어홀용 개구(48)를 설치한다(도 47(B)). 크롬산을 사용하여, 개구(48) 내의 수지잔재를 제거한다. 다이패드(22) 상에 동제의 트랜지션층(38)을 설치하는 것으로, 다이패드(22) 상의 수지잔재를 방지하는 것이 가능하고, 이로 인해, 다이패드(22)와 후술하는 바이어홀(60)과의 접속성이나 신뢰성을 향상시킨다. 또, 40 ㎛ 경 전후의 다이패드(22) 상에 60 ㎛ 이상의 지름의 트랜지션층(38)을 개재시키는 것으로, 60 ㎛ 경의 바이어홀용 개구(48)를 확실하게 접속시키는 것이 가능하다. 또, 여기서는, 과망간산을 사용하여 수지잔재를 제거하고 있지만, 산소플라즈마를 사용하여 데스미어처리를 행하는 것도 가능하다. 또, 여기서는, 레이저로 개구(48)를 형성하고 있지만, 노광·현상처리에 의해 개구를 형성하는 것도 가능하다.
(10) 산 혹은 산화제를 사용하여, 층간수지절연층(50)에 조화면(50α)을 형성한다(도 47(C)). 조면은 평균 조도 1 ~ 5 ㎛ 의 범위로 형성시키는 것이 좋다.
(11) 조화면(50α)이 형성된 층간수지절연층(50) 상에 무전해도금(52)를 설치한다(도 48(A)). 무전해도금으로서는, 동, 니켈을 사용하는 것이 가능하다. 그 두께로서는, 0.3 ㎛ ~ 1.2 ㎛ 의 범위가 좋다. 0.3 ㎛ 미만에서는, 층간수지절연층 상에 금속막을 형성하는 것이 불가능한 일이 있다. 1.2 ㎛ 를 넘으면, 에칭에 의해 금속막이 잔재해버려, 도체간의 단락을 일으키기 쉽기 때문이다. 제 1 실시예와 같은 도금액 및 도금조건에서 도금막을 형성시켰다.
(12) 상기 처리를 끝낸 기판(30)에, 시판의 감광성 드라이필름을 붙이고, 크롬글래스마스크를 재치하고, 40 mJ/㎠ 로 노광한 후, 0.8 % 탄산나트륨으로 현상처리하고, 두께 25 ㎛ 의 도금레지스트(54)를 설치한다. 다음으로, 전해도금을 실시하여, 두께 18 ㎛ 의 전해도금막(56)을 설치한다(도 48(B)).
(13) 도금레지스트(54)를 5 % NaOH 로 박리제거한 후, 그 도금레지스트 하의 도금막층(52)을 초산 및 유산과 과산화수소의 혼합액을 사용하는 에칭으로 용해제거하고, 도금막층(52)과 전해도금막(56)으로 이루어진 두께 16 ㎛ 의 도체회로(58) 및 바이어홀(60)을 형성하고, 제 2동착체와 유기산을 함유하는 에칭액에 의해, 조화면 (58α, 60α)을 형성한다(도 48(C)). 무전해도금이나 산화환원처리를 사용하여 조화면을 형성하는 것도 가능하다.
(14) 이어서, 상기 (9) ~ (13)의 공정을, 반복하는 것에 의해, 또 상층의 층간수지절연층(150) 및 도체회로(158)(바이어홀(160)을 포함)를 형성한다(도 49(A)).
(15) 다음으로, 기판(30)에 제 1 실시예와 같은 솔더레지스트조성물을 30 ㎛ 의 두께로 도포하고, 70 ℃ 에서 20분간, 70 ℃ 로 30분 간의 조건으로 건조처리를 행한 후, 솔더레지스트레지스트 개구부의 패턴이 그려진 두께 5 mm 의 포토마스크를 솔더레지스트층(70)에 밀착시켜서 1000 mJ/㎠ 의 자외선으로 노광하고, DMTG용액에서 현상처리하고, 개구경 460 ㎛ 의 개구(71)를 형성한다(도 49(B)).
(16) 다음으로 솔더레지스트층(유지수지절연층)(70)을 형성한 기판을, 제 1 실시예와 같은 무전해니켈도금액에 침적하여, 개구부(71)에 두께 5 ㎛ 의 니켈도금층(72)을 형성한다. 또, 그 기판을, 제 1 시예와 같은 무전해도금액에 침적하여, 니켈도금층(72) 상에 두께 0.03 ㎛ 의 금도금층(74)을 형성하는 것으로, 도체회로(158)에 납땜패드(75)를 형성한다(도 49도(C)).
(17) 그 후, 솔더레지스트층(70)의 개구부(71)에, 납땜페이스트를 인쇄하고, 200 ℃ 로 리프로하는 것에 의해, 납땜범프(76)를 형성한다. 그 후, 다이싱그 등에 의해 개별편의 다층프린트배선판(10)을 얻는다(도 50 참조).
〔제 3 실시예의 제 2 변형예의 제 1 별례〕
이어서, 제 3 실시예의 제 1 별례에 관계하는 프린트배선판에 대하여, 도 51내지 도 52를 참조하여 설명한다.
도 52 는, 제 1 별례의 프린트배선판을 도시하고 있다. 제 1 별례의 프린트배선판은, 도 50 을 참조하여 상술한 제 2 변형예의 프린트배선판과 같다. 단, 상술한 제 2 변형예에서는, 코어기판(30)에 IC칩을 수용하고 나서 트랜지션층(38)을 형성하였다. 이에 대하여, 제 1 별례에서는, 제 1 실시예와 같이 IC칩에 트랜지션층(38)을 형성하고 나서 코어기판에 수용하였다.
이어서, 반도체소자(IC칩)(20A, 20B)를 코어기판의 통공에 수납시켜서 되는 도 52에 도시하는 제 1 별례에 관계하는 다층프린트배선판의 제조방법에 대하여 도 51을 참조하여 설명한다. 여기서, IC칩(20A, 20B)에는, 상술한 제 1 실시예의 제조방법과 같이 하여 트랜지션층(38)을 설치하였다.
(1) 우선, 글래스크로스 등의 심재에 에폭시 등의 수지를 함침시킨 프리프래그를 적층한 절연수지기판(코어기판)(30)을 출발재료로 한다(도 51(A)참조). 다음으로, 코어기판(30)의 한쪽 면에, 스폿페이싱가공으로 IC칩 수용부의 요부(32)를 형성한다.(도 51(B)). 여기서는, 스폿페이싱가공으로 요부를 설치하고 있지만, 개구를 설치한 절연수지기판과 개구를 설치하지 않은 수지절연기판을 맞추는 것으로, 수용부를 구비하는 코어기판을 형성할 수 있다.
(2) 그 후, 요부(32)에, 인쇄기를 사용하여 접착재료(34)를 도포한다. 이 때, 도포 이외에도, 폿팅 등을 하여도 좋다. 다음으로, IC칩(20A,20B)을 접착재료(34) 상에 재치한다(도 51(C)).
(3) 그리고, IC칩(20A,20B)의 상면을 누르거나 혹은 두드려서 요부(32) 내에 완전히 수용시킨다(도 51(D)참조). 이로 인해, 코어기판(30)을 평활하게 하는 것이 가능하다. 이하의 공정은, 도 47 내지 도 49 를 참조하여 상술한제 2 변형예와 같기 때문에, 설명을 생략한다.
제 3 실시예에서는, 다이패드 상에 트랜지션층을 설치하는 것으로, 패드 상의 수지잔재를 방지하는 것이 가능하고, 다이패드와 바이어홀과의 접속성이나 신뢰성을 향상시킨다. 또, 반도체소자를 구비하는 다층프린트배선판을 다수개 사용용으로 제조한다. 그리고, 개별편을 재단하여 각각의 다층프린트배선판을 얻는다. 이 때문에, 신뢰성이 높은 다층프린트배선판을 효율적으로 제조하는 것이 가능하다.
또, 종래의 IC칩의 실장방법과 비교하여, IC칩 ~ 기판 ~ 외부기판까지의 배선길이도 짧게 할 수 있어, 루프인덕던스를 저감하는 효과도 발휘한다.
〔제 4 실시예〕
이하, 본 발명의 제 4 실시예에 대하여 도를 참조하여 설명한다.
도 57에 도시하는 바와 같이 제 4 실시예의 다층프린트배선판(10)은, IC칩을 수용하는 코어기판(30)과, 층간수지절연층(50), 층간수지절연층(150)으로 된다. 층간수지절연층(50)에는, 바이어홀(60) 및 도체회로(58)가 형성되고, 층간수지절연층(150)에는, 바이어홀(160) 및 도체회로(158)이 형성되어 있다. IC칩(20)의 이면에는 방열판(44)이 취부되어 있다.
층간수지절연층(150) 상에는, 솔더레지스트층(70)이 배설되고 있다. 솔더레지스트층(70)의 개구부(71) 하의 도체회로(158)에는, 도시하지 않은 도터보드, 마더보드 등의 외부기판과 접속하기 위한 납땜범프(76)가 설치되어있다.
제 1 실시예와 마찬가지로 IC칩(20)의 상면에는, 다이패드(22) 및 배선(도시하지 않음)이 배설되고 있고, 다이패드(22) 및 배선의 상에, 패시베이션막(24)이 피복되고, 상기 다이패드(22)에는, 패시베이션막(24)의 개구가 형성되어 있다. 다이패드(22)의 상에는, 주로 동으로 되는 트랜지션층(38)이 형성되고 있다. 트랜지션층(38)은, 박막층(33)과 전해도금(37)으로 된다.
제 4 실시예의 다층프린트배선판(10)에서는, 코어기판(30)에 IC칩(20)을 내장시키고, 해 IC칩(20)의 패드(22)에는 트랜지션층(38)을 배설시키고 있다. 이 때문에, 리드부품이나 봉지수지를 사용하지 않고, IC칩과 다층프린트배선판(패키지기판)과의 전기적 접속을 취하는 것이 가능하다. 또, IC칩 부분에 트랜지션층(38)이 형성되어 있기 때문에, IC칩 부분에는 평탄화되기 때문에, 상층의 층간절연층(50)도 평탄화되고, 막두께도 균일하게 된다. 또, 트랜지션층에 의해, 상층의 바이어홀(60)을 형성할 때에도 형상의 안정성을 유지하는 것이 가능하다.
또, 다이패드(22) 상에 동제의 트랜지션층(38)을 설치하는 것으로서, 패드(22) 상의 수지잔재를 방지할 수 있고, 또, 후가공 시에 산이나 산화제 혹은 에칭액에 침적시키거나, 각각의 아닐공정을 거쳐도 패드(22)의 변색, 용해가 발생하지 않는다. 이로 인해, IC칩의 패드와 바이어홀과의 접속성이나 신뢰성을 향상시킨다. 또, 40 ㎛ 직경 패드(22) 상에 60 ㎛ 직경 이상의 트랜지션층(38)을 개재시키는 것으로, 60 ㎛ 직경의 바이어홀을 확실하게 접속시키는 것이 가능하다.
계속해서, 제 4 실시예에 관계하는 다층프린트배선판의 제조공정에 대하여, 도 53 내지 도 56를 참조하여 설명한다.
(1) 글래스크로스 등의 심재에 BT(비스마레이트리아딘)수지, 에폭시 등의 수지를 함침시킨 프리프래그를 적층하여 경화시킨 두께 0.5 ㎜ 의 코어기판(30)을 출발재료로 한다. 우선, 코어기판(30)에 IC칩 수용용의 통공(32)을 형성한다(도 53(A)). 여기서는, 심재에 수지를 함침시킨 수지기판(30)을 사용하고 있지만, 심재를 구비하지 않은 수지기판을 사용하는 것도 가능하다. 또, 통공(32)의 하단 개구부에는, 테이퍼(32a)를 설치하는 것이 좋다. 테이퍼(32a)에 의해, 후술하는 가압에 있어서, IC칩(20), 충진수지(41), 기판(30)의 사이에 기포가 남는 일이 없어지고, 다층프린트배선판의 신뢰성을 높이는 것이 가능하다.
(2) 그 후, 코어기판(30)의 통공(32)의 저면에 UV테이프(40)를 붙인다(도 53(B)). 이 UV테이프(40)로서는, 린테크 주식회사의 Adwill D-201, D-203, D2303DF, D-204, D210, D218 등의 UV조사에 의해 접착면의 접착력을 잃어 깨끗하게 벗길 수 있는 접착테이프를 사용하는 것이 가능하다. 여기서는, UV테이프를 사용하였지만, 가경화 시에 가하는 섭씨 80도 이상의 고열에서도 점착성이 저하하지 않는 다양한 접착테이프, 예를 들면, 폴리이미드테이프 등을 사용하는 것이 가능하다.
(3) 코어기판(30)에 형성된 통공(32)의 UV테이프(40) 상에, 도 3(B)를 참조하여 상술한 IC칩(20)을, 다이패드(38)가 UV테이프(40)의 접착면에 접하도록 재치한다(도 53(C)).
(4) 코어기판(30)에 형성된 통공(32) 내로 충진제(41)를 충진한다(도 53(D)). 충진은, 인쇄, 마스크인쇄, 폿팅 등으로 행한다. 이 충진제는, 에폭시수지, 폴리이미드 수지등으로, 이미다졸계, 아민계, 무수산계 등의 경화제와, 필러(유기입자, 무기입자, 금속입자)와, 소망에 의해 용해(케톤계, 트루엔게 등)가 배합된 점도 0.1 ~ 50 Pa·S 의 수지를 적절하게 이용하는 것이 가능하다. 충진제는, 열경화성수지, 열가소성수지, 또는 그들의 복합체를 사용하는 것이 가능하다.
(5) 충진제(41)의 충진 후, 10분 정도 감압실에서 감압하고, 충진제(41) 중의 기포를 뺀다. 이로 인해, 충진제(41) 중에 기포가 남는 일이 없어지고, 다층프린트배선판의 신뢰성을 높이는 것이 가능하다.
(6) 스텐레스(SUS) 프레스판(100A, 100B)에서, 상술한 코어기판(30)을 상하 방향에서 10분간 가압한다(도 53(E)). 그 후, 가압을 계속하면서, 섭씨 70 ~ 120도로 30분 정도 가열하고, 충진제(41)를 가경화 시킨다. 가압, 가압 및/ 또는 가경화는, 감압 하에서 행하는 것이 좋다. 감압하는 것으로, IC칩(20), 코어기판(30), 충진제(41)의 사이 및 충진제(41) 중에서 기포가 남는 일이 없어지고, 다층프린트배선판의 신뢰성을 높이는 것도 가능하다. 이 가압의 시에 다이패드(38)에는, UV테이프(40)를 완충재로서 압력이 가해지기 때문에, 다이패드(38)을 손상하는 일이 없다.
(7) 충진제(41)을 가경화시킨 코어기판(30)의 UV테이프(40)를, VU조사하여 점착력을 잃게 한 다음 벗겨낸다(도 54(A)). 제 4 실시예에서는, UV테이프(40)을 사용하기 때문에, IC칩의 다이패드(38) 상에 접착제가 남는 일이 없고, 또, 다이패드(39)를 손상하는 일이 없이 깨끗하게 벗겨내는 일이 가능하다. 이 때문에, 후 공정에서 다이패드(38)에 적정하게 바이어홀(60)을 접속시키는 것이 가능하다.
(8) 그 후, IC칩(20)의 이면 측의 충진제(41) 및 코어기판(30)을, 벨트 연마지(삼공리화학회사)를 사용한 벨트샌더연마에 의해 연마하고, IC칩의 이면 측을 노출시킨다(도 54(B)). 제 4 실시예에서는, 충진제(41)를 가경화한 상태에서 연마하기 때문에, 용이하게 연마를 행하는 것이 가능하다.
(9) 그 후, 다시 가열하고, 충진재(41)를 본경화시키는 것으로 IC칩(20)을 수용하는 코어기판(30)을 형성한다. 이 본경화는, 감압 하에에서 행하는 것이 좋다. 감압하는 것으로, 충진제(41) 중에 기포가 남는 일이 없어지고, 도랑이 형성되지 않는다. 또, 다층프린트배선판의 신뢰성이나 평탄성을 높이는 것이 가능하다.
(10) IC칩(20)의 이면 측에, 열전달성접착제(예를 들면, 금속입자를 포함하는 수지)(42)를 개재하여 방열판(44)을 취부한다(도 54도(C)). 방열판으로서는, 알루미늄, 동 등의 금속판, 세라믹판을 사용하는 것이 가능하다. 제 4 실시예에서는, 코어기판(30)의 저부 측을 연마하고, IC칩(20)의 저부를 노출시키기 때문에, IC칩의 저부에 방열판(44)을 취부하는 것이 가능하게 되고, IC칩(20)의 동작의 안정성을 향상시키는 것이 가능하다.
(11) 상기 공정을 거친 IC칩의 이면 측에, 두께 50 ㎛ 의 열경화형 수지시트를 온도 50 ~ 150 ℃ 까지 승온하면서 압력 5 ㎏/㎠ 로 진공압착 라미네이트하고 즈로 열경화성수지로 되는 층간수지절연층(50)을 설치한다(도 54(D)). 진공압착 시의 진공도는, 10 mmHg 이다.
(12) 다음으로, 파장 10.4 ㎛ 의 CO2 가스레이저로, 빔경 5 mm, 톱핫모드, 펄스폭 5.0 마이크로 초, 마스크 혈경 0.5 mm, 1 쇼트의 조건으로, 층간수지절연층(50)에 직경 60 ㎛ 의 바이어홀용 개구(48)를 설치한다(도 54(B)). 크롬산이나 과망간산 등의 산화제를 사용하여, 개구(48) 내의 수지잔재를 제거한다. 다이패드(22) 상에 동제의 트랜지션층(38)을 설치하는 것으로, 패드(22) 상의 수지잔재를 방지하는 것이 가능하고, 이로 인해, 패드(22)와 후술하는 바이어홀(60)과의 접속성이나 신뢰성을 향상시킨다. 또, 40 ㎛ 경 패드(22) 상에 60 ㎛ 이상의 경의 트랜지션층(38)을 개재시키는 것으로, 60 ㎛ 경의 바이어홀용 개구(48)를 확실하게 접속시키는 것이 가능하다. 또, 여기서는, 산화제를 사용하여 수지잔재를 제거하고 있지만, 산소플래즈마를 사용하여 데스미어처리를 행하는 것도 가능하다.
(13) 다음으로, 다음으로, 크롬산, 과망간산염 등 산화제 등에 침적시키는 것에 의해, 층간수지절연층(50)의 조화면(50α)을 형성한다(도 55(A)). 상기 조화면(50α)은, 0.1 ~ 5 ㎛의 범위로 형성하는 것이 좋다. 그 일례로서, 과망간산 나트륨 용액 50g/1, 온도 섭씨 60도 중에서 5 ~ 25분간 침적시키는 것에 의해 2 ~ 3 ㎛ 의 조화면(50α)을 설치한다. 상기 이 외에는, 플래즈마처리를 행하여 층간수지절연층(50)의 표면에 조화면(50α)을 형성하는 것도 가능하다.
(14) 조화면(50α)이 형성된 층간수지절연층(50) 상에, 금속층(52)을 설치한다(도55(B)). 금속층(52)은, 무전해도금에 의해 형성시킨다. 미리 층간수지절연층(50)의 표면에 팔라디움 등의 촉매를 부여시키고, 제 1 실시예와 같이 무전해도금액에 5 ~ 60 분간 침적시키는 것에 의해 0.1 ~ 5 ㎛ 의 범위로 도금막인 금속층(52)을 설치한다.
상기 이외에도 상술한 플라즈마 처리와 같은 장치를 사용하여 Ni-Cu 금속층(52)을 층간수지절연층(50)의 표면에 형성하는 것도 가능하다.
(15) 상기 처리를 끝낸 기판(30)에, 시판의 감광성 드라이필름을 붙이고, 포토마스크필름을 재치하고, 100 mJ/㎠ 으로 노광한 후, 0.8 % 탄산나트륨으로 현상처리하고, 두께 15 ㎛ 의 도금레지스트(54)를 설치한다. 다음으로, 제 1 실시예와 같은 조건에서 전해도금을 실시하고, 두께 15 ㎛ 의 전해도금막(56)를 설치한다(도 55(C)).
(16) 도금레지스트(54)를 5 % NaOH 로 박리제거한 후, 그 도금레지스트 하의 금속층(52)을 초산 및 유산과 과산화수소의 혼합액을 사용하는 에칭으로 용해제거하고, 금속층(52)와 전해도금막(56)으로 이루어진 두께 16 ㎛ 의 도체회로(58) 및 바이어홀(60)을 형성하고, 제 2동착체와 유기산을 함유하는 에칭액에 의해, 조화면 (58α, 60α)을 형성한다(도 55(D)). 제 4 실시예에서는, 도 53(E)를 참조하여 상술한 바와 같이, 코어기판(30)의 상면이 완전하게 평활하게 형성되어 있기 때문에, 바이어홀(60)에 의해 트랜지션층(38)에 적절하게 접속을 취하는 것이 가능하다. 이 때문에, 다층프린트배선판의 신뢰성을 높이는 것이 가능하게 된다.
(17) 이어서, 상기 (11) ~ (16)의 공정을, 반복하는 것에 의해, 또 상층의 층간수지절연층(150) 및 도체회로(158)(바이어홀(160)을 포함)를 형성한다(도 56(A)).
(18) 다음으로, 제 1 실시예와 같이 조절한 솔더레지스트조성물(유기수지절연재료)를 얻는다.
(19) 다음으로, 기판(30)에, 상기 솔더레지스트조성물을 20 ㎛ 의 두께로 도포하고, 70 ℃ 에서 20분간, 70 ℃ 로 30분 간의 조건으로 건조처리를 행한 후, 솔더레지스트레지스트 개구부의 패턴이 묘화된 두께 5 mm 의 포토마스크를 솔더레지스트층(70)에 밀착시켜서 1000 mJ/㎠ 의 자외선으로 노광하고, DMTG용액에서 현상처리하고, 200 ㎛ 직경의 개구(71)를 형성한다(도 56(B)).
(20) 다음으로, 솔더레지스트층(유지수지절연층)(70)을 형성한 기판의 개구부(71)에 두께 5 ㎛ 의 니켈도금층(72)을 형성한다. 또, 니켈도금층(72) 상에 두께 0.03 ㎛ 의 금도금층(74)을 형성하는 것으로, 도체회로(158)에 납땜패드(75)를 형성한다(도 56(C)).
(21) 그 후, 솔더레지스트층(70)의 개구부(71)에, 납땜페이스트를 인쇄하고, 200 ℃ 로 리프로하는 것에 의해, 납땜범프(76)를 형성한다. 이로 인해, IC칩(20)을 내장하고, 납땜범프(76)을 가지는 다층프린트배선판(10)을 얻는 것이 가능하다(도 57 참조).
제 4 실시예에서는, IC칩(20)을 다이패드(38)가 UV테이프(40)에 접하도록 재치하여, 해 UV테이프(40)를 벗겨낸 후, IC칩(20)에 빌드업층을 형성한다. 이 때문에, IC칩과 빌드업층의 바이어홀(60)을 적절하게 전기접속시키는 것이 가능하고, 신뢰성이 높은 반도체소자 내장 다층프린트배선판을 제조하는 것이 가능하게 된다.
상술한 바와 같이 제 4 실시예에서는, 코어기판의 통공의 저부의 시트에, 단자가 시트에 접하도록 반도체소자를 재치하고, 해 통공 내에 수지를 충진하고 나서, 시트를 벗겨내고, 빌드업층을 형성한다. 즉, 반도체소자를 단자가 시트를 접하도록 재치하고, 해 시트를 벗겨내고 나서, 반도체소자에 빌드업층을 형성하기 때문에, 단자와 빌드업층의 배선을 적절하게 전기접속시키는 것이 가능하고, 신뢰성이 높은 반도체소자 내장 다층프린트배선판을 제조하는 것이 가능하게 된다.
〔제 5 실시예〕
이하, 본 발명의 제 5 실시예에 대하여 설명한다.
제 5 실시예에 관계하는 다층프린트배선판의 구성에 대하여, 다층프린트배선판(10)의 단면을 도시하는 도 63 을 참조하여 설명한다.
도 63에 도시하는 바와 같이 다층프린트배선판(10)은, IC칩(20)을 수용하는 코어기판(30)과, 층간수지절연층(50), 층간수지절연층(150), 층간수지절연층(250)으로 된다. 층간수지절연층(50)에는, 바이어홀(60) 및 도체회로(58)가 형성되고, 층간수지절연층(150)에는, 바이어홀(160) 및 도체회로(158)이 형성되고, 층간수지절연층(250)에는, 바이어홀(260) 및 도체회로(258)가 형성되어있다.
층간수지절연층(250)의 상에는, 솔더레지스트층(70)이 배설되고 있다. 솔더레지스트층(70)의 개구부(71) 하의 도체회로(258)에는, 도시하지 않은 도터보드, 마더보드 등의 외부기판과 접속하기 위한 BGA(76)가 설치되어있다. BGA(76)는, IC칩(20)의 직상의 영역(R1) 이외의 영역(R2)에 배설되어 있다.
IC칩(20)에는, IC칩(20)을 확보하는 패시베이션막(24)이 피복되고, 해 패시베이션막(24)의 개구 내에 입출력단자를 구성하는 다이패드(22)가 배설되고 있다. 패드(22)의 상에는, 주로 동으로 되는 트랜지션층(38)이 형성되고 있다.
IC칩(20)과, 기판(30)의 요부(32) 내의 사이에는, 수지재료인 접착재료(34)가 충진되고 있다. 접착재료(34)에 의해, IC칩(20)은 기판(30)의 요부 내에서 고정되어 있다. 이 수지충진재료(34)는, 열팽창에 의해 발생한 응력을 완화하기 때문에, 코어기판(30)의 크랙, 층간수지절연층(50, 150, 250) 및 솔더레지스트층(70)의 굴곡을 방지하는 것이 가능하다. 이 때문에, BGA(76)의 주위 등에 발생하는 박리, 크랙을 방지할 수 있다. 따라서, 납땜범프(76)의 탈락이나 위치 어긋남을 방지할 수 있기 때문에, 전기적 접속성이나 신뢰성을 향상시키는 것이 가능하게 된다.
도 63 중의 다층프린트배선판(10)의 E-E 단선을 도 65 에 도시한다. 도 65의 점선으로 도시되는 내측의 영역은, IC칩(20)이 내장되고 있는 영역(R1)이다. 도 65의 점선의 외측으로부터 실선의 내측 영역은, IC칩(20)이 내장되어 있지 않은 영역(R2)이다. 도체회로(258)는, 방사선상으로 영역(R1)으로부터 영역(R2)로 넓어져가도록 형성되고 있다. BGA(76)와 접속하기 위한 납땜패드(75)는, 영역(R2) 내에서 링 형상으로 배설되고 있다.
도 66(A)는, 도 63 중의 다층프린트배선판(10)의 평면도를 도시하고 있다. BGA(76)는, 영역(R2) 내에서 링 형상으로 배설되고, 도시하지 않은 도터보드, 마더보드 등의 외부기판과 접속된다. 또, BGA(76)는, 도 66도(B)에 도시하는 바와 같이 영역(R2) 내에서 갈짓자문양으로 형성되어도 좋다.
제 5 실시예의 다층프린트배선판에서는, IC칩(20)이 내장되어 있지 않은 기판 상의 영역(R2)에 BGA(76)를 배설한다.
즉, IC칩(20)의 직상 외의 영역(R2)에 BGA(76)를 배설하는 것에 의해, 세라믹으로 되는 열팽창계수가 작은 IC칩(20)과, 수지로 되는 열팽창계수가 큰 층간절연층(50, 150, 250) 및 솔더레지스트층(70)과의 열팽창계수에 의한 영향을 작게 할 수 있기 때문에, BGA(76)의 주위 등에 발생하는 박리, 크랙을 방지할 수 있다. 따라서, 납땜범프(76)의 탈락이나 위치 어긋남을 방지하고, 전기적 접속성이나 신뢰성을 향상시키는 것이 가능하게 된다.
또, 본 실시예의 다층프린트배선판(10)에서는, 코어기판(30)에 IC칩(20)을 내장시키고, 해 IC칩(20)의 패드(22)에는 트랜지션층(38)을 배설시키고 있다. 이 때문에, 리드부품이나 봉지수지를 사용하지 않고, IC칩과 다층프린트배선판(패키지기판)과의 전기적 접속을 취하는 것이 가능하다. 또, IC칩 부분에 트랜지션층(38)이 형성되어 있기 때문에, IC칩 부분에는 평탄화되기 때문에, 상층의 층간절연층(50)도 평탄화되고, 막두께도 균일하게 된다. 또, 트랜지션층에 의해, 상층의 바이어홀(60)을 형성할 때에도 형상의 안정성을 유지하는 것이 가능하다.
또, 다이패드(22) 상에 동제의 트랜지션층(38)을 설치하는 것으로서, 패드(22) 상의 수지잔재를 방지할 수 있고, 또, 후가공의 때에 산이나 산화제 혹은 에칭액에 침적시키거나, 각각의 아닐공정을 거쳐도 패드(22)의 변색, 용해가 발생하지 않는다. 이로 인해, IC칩의 패드와 바이어홀과의 접속성이나 신뢰성을 향상시킨다. 또, 40 ㎛ 직경 패드(22) 상에 60 ㎛ 직경 이상의 트랜지션층(38)을 개재시키는 것으로, 60 ㎛ 직경의 바이어홀을 확실하게 접속시키는 것이 가능하다.
계속해서, 도 63를 참조하여 상술한 제 5 실시예의 다층프린트배선판의 제조공정에 대하여, 도 58 내지 도 62를 참조하여 설명한다.
(1) 우선, 글래스크로스 등의 심재에 에폭시 등의 수지를 함침시킨 프리프래그를 적층한 절연수지기판(코어기판)(30)을 출발재료로 준비한다(도 58(A)). 다음으로, 코어기판(30)의 한쪽 면에, 스폿페이싱가공으로 IC칩 수용부의 요부(32)를 형성한다.(도 58(B)). 여기서는, 스폿페이싱가공으로 요부를 설치하고 있지만, 개구를 설치한 절연수지기판과 개구를 설치하지 않은 수지절연기판을 늘여맞추는 것으로, 수용부를 구비하는 코어기판을 형성할 수 있다.
IC칩 등의 전자부품을 내장시키는 수지제 기판으로서는, 에폭시수지, BT수지, 페놀수지 등에 글래스에폭시수지 등의 강화재나 심재를 함침시킨 수지, 에폭시수지를 함침시킨 프리프레그를 적층시킨 것 등이 사용되고 있는데, 일반적으로 프린트배선판으로 사용되는 것을 사용하는 것이 가능하다. 그 이 외에도 양면동장적층판, 편면판, 금속막을 가지지 않는 수지판, 수지필름을 사용하는 것이 가능하다. 단, 350 ℃ 이상의 온도를 가하면 수지는, 용해, 탄화를 하여 버린다.
(2) 그 후, 요부(32)에, 인쇄기를 사용하여 접착재료(34)를 도포한다. 이 때, 도포 이외에도, 폿팅 등을 하여도 좋다. 다음으로, 제 1 실시예의 제조방법에 관계하는 IC칩(20)을 접착재료(34)상에 재치한다(도 58(C)). 접착재료(34)는, 코어기판(30)보다도 열팽창계수가 큰 수지를 사용한다. 이로 인해, IC칩(20)과 코어기판(30)과의 열팽창 차를 흡수시킨다.
(3) 그리고, IC칩(20)의 상면을 누르거나 혹은 두드려서 요부(32) 내에 완전히 수용시킨다(도 58(D)참조). 이로 인해, 코어기판(30)을 평활하게 하는 것이 가능하다. 이 때에, 접착재료(34)가, IC칩(20)의 상면에 걸리는 일이 있는데, 후술하는 바와 같이 IC칩(20)의 상면에 수지층을 설치하고 나서 레이저로 바이어홀용 개구를 설치하기 때문에, 트랜지션층과 바이어홀과의 접속에 영향을 주는 일은 없다.
(4) 상기 공정을 거친 기판(30)에, 두께 50 ㎛ 의 열경화형 수지시트를 온도 50 ~ 150 ℃ 까지 승온하면서 압력 5 ㎏/㎠ 로 진공압착 라미네이트하고, 층간수지절연층(50)을 설치한다(도 59(A)). 진공압착 시의 진공도는, 10 mmHg 이다.
또, 층간수지절연층(50)은, 상술한 바와 같이, 반경화 상태로 한 수지를 필름상태로 하여 가열 압착하는 대신에, 미리 점도를 조정한 수지조성물을, 롤코터나 카텐코터 등에 의해 도포하는 것으로 형성하는 것이 가능하다.
(5) 다음으로, 파장 10.4 ㎛ 의 CO2 가스레이저로, 빔경 5 mm, 톱핫모드, 펄스폭 5.0 마이크로 초, 마스크 혈경 0.5 mm, 1 쇼트의 조건으로, 층간수지절연층(50)에 직경 60 ㎛ 의 바이어홀용 개구(48)를 설치한다(제 59도(B)). 섭씨 60도의 과망간산을 사용하여, 개구(48) 내의 수지잔재를 제거한다. 다이패드(22) 상에 동제의 트랜지션층(38)을 설치하는 것으로, 패드(22) 상의 수지잔재를 방지하는 것이 가능하고, 이로 인해, 패드(22)와 후술하는 바이어홀(60)과의 접속성이나 신뢰성을 향상시킨다. 또, 40 ㎛ 직경 패드(22) 상에 60 ㎛ 이상의 직경의 트랜지션층(38)을 개재시키는 것으로, 60 ㎛ 직경의 바이어홀용 개구(48)를 확실하게 접속시키는 것이 가능하다. 또, 여기서는, 과망간산 등을 사용하여 수지잔재를 제거하고 있지만, 산소플래즈마를 사용하여 데스미어처리를 행하는 것도 가능하다.
(6) 다음으로, 크롬산, 과망간산염 등 산화제 등에 침적시키는 것에 의해, 층간수지절연층(50)의 조화면(50α)을 설치한다(도 59(C)). 상기 조화면(50α)은, 0.05 ~ 5 ㎛의 범위로 형성하는 것이 좋다. 그 일례로서, 과망간산 나트륨 용액 50g/1, 온도 섭씨 60도 중에서 5 ~ 25분간 침적시키는 것에 의해 2 ~ 3 ㎛ 의 조화면(50α)을 설치한다. 상기 이 외에는, 플래즈마처리를 행하고, 층간수지절연층(50)의 표면에, 조화면(50α)을 형성하는 것도 가능하다.
(7) 조화면(50α)이 형성된 층간수지절연층(50) 상에, 금속층(52)을 설치한다(도 60(A)). 금속층(52)은, 무전해도금에 의해 형성시킨다. 미리 층간수지절연층(50)의 표면에 팔라디움 촉매를 부여시키고, 제 1 실시예와 같이 무전해도금액에 5 ~ 60 분간 침적시키는 것에 의해 0.1 ~ 5 ㎛ 의 범위로 도금막인 금속층(52)을 설치한다.
상기 이외에도 상술한 플라즈마 처리와 같은 장치를 사용하여 Ni-Cu 금속층(52)을 층간수지절연층(50)의 표면에 형성하는 것도 가능하다. 또, 스패터의 대신에, 증착, 전착 등으로 금속막을 형성하는 것도 가능하다. 또, 스패터, 증착, 전착 등의 물리적인 방법으로 박부층을 형성한 후, 무전해도금을 시공하는 것도 가능하다.
(8) 상기 처리를 끝낸 기판(30)에, 시판의 감광성 드라이필름을 붙이고, 포토마스크필름을 재치하고, 100 mJ/㎠ 로 노광한 후, 0.8 % 탄산나트륨으로 현상처리하고, 두께 15 ㎛ 의 도금레지스트(54)를 설치한다(도 60(B)). 다음으로, 제 1 실시예와 같은 조건에서 전해도금을 실시하고, 두께 15 ㎛ 의 전해도금막(56)을 설치한다(도 60(C)).
(9) 도금레지스트(54)를 5 % NaOH 로 박리제거한 후, 그 도금레지스트 하의 금속층(52)을 초산 및 유산과 과산화수소의 혼합액을 사용하는 에칭으로 용해제거하고, 금속층(52)와 전해도금막(56)으로 이루어진 두께 16 ㎛ 의 도체회로(58) 및 바이어홀(60)을 형성한다(도 61(A)). 에칭액액으로서는, 염화제2동, 염화제2철, 과산염류, 과산화수소/유산, 알칼리챈트 등을 사용하는 것이 가능하다. 이어서, 제2동착체와 유기산을 함유하는 에칭액에 조화면 (58α, 60α)을 형성한다(도 61(B)).
(10) 이어서, 상기 (7) ~ (12)의 공정을, 반복하는 것에 의해, 층간수지절연층(50)의 상층에 또 상층의 층간수지절연층(150) 및 도체회로(158)(바이어홀(160)을 포함)를, 또, 층간수지절연층(250) 및 도체회로(258)(바이어홀(260)을 포함) 형성한다(도 61(C)).
(11) 다음으로, 제 1 실시예와 같이 조정한 솔더레지스트조성물을 얻는다.
(12) 다음으로, 기판(30)에, 상기 솔더레지스트조성물을 20 ㎛ 의 두께로 도포하고, 건조처리를 행한 후, 포토마스크를 솔더레지스트층(70)에 밀착시켜서 노광하고, 현상처리하고, 200 ㎛ 직경의 개구(71)를 형성한다(도 62(A)).
(13) 다음으로, 솔더레지스트층(유기수지절연층)(70)을 형성한 기판의 개구부(71)에 두께 5 ㎛ 의 니켈도금층(72)을 형성한다. 또, 니켈도금층(72) 상에 두께 0.03 ㎛ 의 금도금층(74)을 형성하는 것으로, 도체회로(258)에 납땜패드(75)를 형성한다(도 62(B)).
(14) 그 후, 솔더레지스트층(70)의 개구부(71)에, 납땜페이스트를 인쇄한다. 이 납땜페이스트에는, Sn/Pb, Sn/Sb, Sn/Ag, Sn/Ag/Cu 등을 사용하는 것이 가능하다. 또, 저(低)α선 타입의 납땜페이스트를 사용하여도 좋다. 이어서, 200 ℃ 로 리프로하는 것에 의해, BGA(76)를 IC칩(20)이 내장되지 않은 영역(R2) 내에 링 형상(또는 갈짓자형상)이 되도록 배설한다(도 63 , 도 66(A), (B)). 이에 의해 IC칩(20)을 내장하고, BGA(76)를 가지는 다층프린트배선판(10)을 얻는 것이 가능하다(도 63 참조). 또, IC칩(20)은, 기판(30)의 중앙부분이 아닌, 치우친 위치에 배설하여도 좋다. 도 63에서는, BGA를 외부접속단자로서 배설하고 있지만, 도 64에 도시하는 바와 같이 외부접속단자로서 PGA(96)를 취부시키는 경우에도, IC칩(20)이 내장되어 있지 않은 영역(R2) 내에 배치하는 것이 바람직하다.
〔제 5 실시예의 별례〕
제 5 실시예의 별례에 관계하는 다층프린트배선판에 대하여 설명한다. 상술한 제 5 실시예에서는, 층간수지절연층에 바이어홀을 형성할 때에, 레이저를 사용하여 행하였다. 이에 대하여, 변형예에서는, 노광하는 것에 의해 바이어홀을 형성한다. 이 별례에 관계하는 다층프린트배선판의 제조방법에 대하여, 제 67도를 참조하여 설명한다.
(4) 제 5 실시예와 마찬가지로, (1) ~ (3) 상기 공정을 거친 기판(30)에, 두께 50 ㎛ 의 열경화형 에폭시계수지(51)를 도포한다(도 67(A)).
(5) 다음으로, 바이어홀 형성 위치에 대응하는 흑원이 그려진 포토마스크필름(도시하지 않음)을 층간수지절연층(50)에 재치하고, 노광을 행한다. 이어서, DMTG용액으로 스프레이 현상하고, 가열처리를 행하는 것으로 직경 85 ㎛의 바이어홀용 개구(48)을 설치한다(도 67(B)).
(6) 과망간산, 또는 크롬산으로 층간수지절연층(50)의 표면을 조화하고, 조화면(50α)을 형성한다(도 67(C)). 조화면(50α)은, 0.05 ~ 5 ㎛ 의 범위에서 형성되는 것이 바람직하다. 이 후의 공정은, 상술한 제 5 실시예의 (7) ~ (14)와 같은공정이기 때문에, 설명을 생략한다.
〔제 5 실시예의 제 1 변형예〕
이어서, 제 1 변형예의 다층프린트배선판의 제조방법에 대하여, 도 68 내지도 70을 참조하여 설명한다. 상술한 5 실시예에서는, IC칩(20)에 트랜지션층(38)을 형성하고 나서 코어기판(30)에 탑재하였다. 이에 대하여 제 1 변형예에서는, IC칩을 코어기판에 탑재하고 나서 트랜지션층(38)을 형성한다.
(1) 우선, 글래스크로스 등의 심재에 에폭시 등의 수지를 함침시킨 프리프래그를 적층한 절연수지기판(코어기판)(30)을 출발재료로 준비한다(도 68(A)). 다음으로, 코어기판(30)의 한쪽 면에, 스폿페이싱가공으로 IC칩 수용부의 요부(32)를 형성한다.(도 68(B)).
(2) 그 후, 요부(32)에, 인쇄기를 사용하여 접착재료(34)를 도포한다. 이 때, 도포 이외에도, 폿팅 등을 하여도 좋다. 다음으로, IC칩(20)을 접착재료(34) 상에 재치한다(도 68(C)).
(3) 그리고, IC칩(20)의 상면을 누르거나 혹은 두드려서 요부(32) 내에 완전히 수용시킨다(도 69(A)참조). 이로 인해, 코어기판(30)을 평활하게 하는 것이 가능하다.
(4) 그 후, IC칩(20)을 수용시킨 코어기판(30)의 전면에 증착, 스팻터링 등의 물리적인 증착을 행하고, 전면에 도전성의 금속막(33)을 형성시킨다(도 69(B)). 그 금속으로서는, 주석, 크롬, 티탄, 니켈, 아연, 코발트, 금, 동 등의 금속을 1층 이상 형성시키는 것이 좋다. 두께로서는, 0.001 ~ 2.0 ㎛ 의 사이로 형성시키는 것이 좋다. 특히, 0.01 ~ 1.0 ㎛ 가좋다.
금속막(33) 상에, 무전해도금에 의해, 도금막(36)을 형성시켜도 좋다(도 69(C)). 형성되는 도금의 종류로서는 동, 니켈, 금, 은, 아연, 철 등이 있다. 전기특성, 경제성, 또 후정에서 형성되는 빌드업인 도체층은 주로 동이라는 사실로부터, 동을 사용하면 좋다. 그 두께는 1 ~ 20 ㎛ 의 범위에서 행하는 것이 좋다.
(5) 그 후, 레지스트를 도포하고, 노광, 현상하여 IC칩(20)의 패드(22)의 상부에 개구를 설치하도록 도금레지스트(35)를 설치하고, 무전해도금을 시공하고, 무전해도금막(37)을 설치한다(도 70(A)). 도금레지스트(35)를 제거한 후, 도금레지스트(35) 하의 무전해도금막(36), 금속층(33)을 제거하는 것으로, IC칩의 패드(22) 상에 트랜지션층(38)을 형성한다(도 70(B)). 여기서는 도금레지스트에 의해 트랜지션층을 형성하였지만, 무전해도금막(36)의 상에 전해도금막을 균일하게 형성한 후, 에칭레지스트를 형성하여, 노광, 현상하여 트랜지션층(38) 이외의 부분의 금속을 노출시켜서 에칭을 행하고, IC칩(20)의 패드(22) 상에 트랜지션층(38)을 형성시키는 것도 가능하다. 이 경우, 전해도금막의 두께는 1 ~ 20 ㎛ 의 범위에서 행하는 것이 좋다. 그보다 두꺼워지면, 에칭 시에 언더컷이 발생해버려, 형성되는 트랜지션층과 바이어홀의 계면에 간격이 발생하는 일이 있기 때문이다.
(6) 다음으로, 기판(30)에 에칭액을 스프레이로 뿌리고, 트랜지션층(38)의 표면을 에칭하는 것에 의해 조화면(38α)을 형성한다(도 70(C)). 이하의 공정은, 제 5 실시예와 같기 때문에 설명을 생략한다.
〔비교예 3〕
비교예 3에 관계하는 다층플니트배선판에 대하여 설명한다. 상술한 제 5 실시예에서는, IC칩의 직상 외의 영역(R2) 내에 BGA(76)를 배치시켰다. 이에 대하여 비교예 3에서는, 도 66(C)에 도시하는 바와 같이 솔더레지스트층 상에 균일하게 BGA(76)가 배치되고 있다. 즉, 영역(R1)과, 영역(R2)을 구별하지 않고, 솔더레지스트층 전면에 BGA(76)를 그리드형(풀그리드형)으로 형성되고 있다.
제 5 실시예에 관계하는 다층프린트배선판과, 비교예 3의 다층프린트배선판과 각각을 외부기판과 접속시킨 후, 전기접속시켜 이하의 항목의 평가를 행하였다.
① 외부기판과의 실장 후의 크랙이나 박리의 유무
② BGA의 부정합의 유무
③ 신뢰성 시험 후의 외부기판과의 실장 후의 크랙이나 박리의 유무
④ 신뢰성 시험 후의 BGA의 부정합의 유무
⑤ 접촉저항의 측정
제 5 실시예에 관계하는 다층프린트배선판에서는, 좋은 결과가 얻어졌으나, 비교예 3에서는, BGA의 주변에 있어서 크랙이나 박리 등이 발견되었다. 또, 접촉저항의 상승도 확인되었다. 도 64에 도시하는 바와 같이, BGA의 대신에 PGA를 사용한 경우에도 같은 결과가 얻어졌다.
이상 기술한 바와 같이 제 5 실시예에서는, 다층프린트배선판의 반도체소자가 내장된 기판 상의 영역과, 반도체소자가 내장되어 있지 않은 기판 상의 영역을 구별한다. 그리고, 반도체소자가 내장되어 있지 않은 기판 상의 영역에 외부접속단자(BGA/PGA)를 배설한다. 즉, 반도체소자가 내장되어 있지 않은 기판 상의 영역에 외부접속단자(BGA/PGA)를 배설하는 것에 의해, 열팽창에 의한 영향을 작게 할 수 있기 때문에 외부접속단자(BGA/PGA)의 주위 등에 발생하는 박리, 크랙을 방지할 수 있다. 따라서, 외부접속단자(BGA/PGA)의 탈락이나 위치 어긋남을 방지하고, 전기적 접속성이나 신뢰성을 향상시키는 것이 가능하게 된다.

Claims (6)

  1. (a) 반도체소자의 다이패드상에 중개층을 형성하는 공정 ;
    (b) 코어기판에 형성한 통공의 저부에 시트를 붙이는 공정 ;
    (c) 상기 통공의 저부의 상기 시트에, 상기 중개층이 상기 시트에 접하도록 반도체소자를 재치하는 공정 ;
    (d) 상기 통공 내에 수지를 충진하는 공정 ;
    (e) 상기 수지를 가압 및 가경화하는 공정 ;
    (f) 상기 시트를 박리하는 공정 ;
    (g) 상기 수지를 본경화하는 공정 ; 및
    (h) 상기 반도체소자의 상면에 상기 중개층에 연결되는 바이어홀을 갖는 빌드업층을 형성하는 공정
    을 갖는 다층프린트배선판의 제조방법에 있어서,
    공정 (f) 는, 공정 (e) 와 공정 (g) 사이에 들어가는 공정인, 다층프린트배선판의 제조방법.
  2. (a) 코어기판에 형성한 통공의 저부에 시트를 붙이는 공정 ;
    (b) 상기 통공의 저부의 상기 시트에, 단자가 상기 시트에 접하도록 반도체소자를 재치하는 공정 ;
    (c) 상기 통공 내에 수지를 충진하는 공정 ;
    (d) 상기 수지를 가압 및 가경화하는 공정 ;
    (e) 상기 시트를 박리하는 공정 ;
    (f) 상기 코어기판의 저부 측을 연마하여, 상기 반도체소자의 저부를 노출시키는 공정 ;
    (g) 상기 수지를 본경화하는 공정 ; 및
    (h) 상기 반도체소자의 저부에 방열판을 취부하는 공정 ;
    (i) 상기 반도체소자의 상면에 빌드업층을 형성하는 공정
    을 적어도 가지는 것을 특징으로 하는 다층프린트배선판의 제조방법.
  3. 제 2 항에 있어서,
    상기 반도체소자의 상기 단자 상에 중개층을 형성하는 것을 특징으로 하는 다층프린트배선판의 제조방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 시트로서, UV조사에 의해 점착력이 저하하는 UV테이프를 사용하는 것을 특징으로 하는 다층프린트배선판의 제조방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 수지의 가압을 감압 하에서 행하는 것을 특징으로 하는 다층프린트배선판의 제조방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 코어기판에 형성한 상기 통공에 테이퍼를 설치하는 것을 특징으로 하는 다층프린트배선판의 제조방법.
KR1020107009947A 2000-09-25 2001-04-25 반도체소자,반도체소자의 제조방법,다층프린트배선판 및 다층프린트배선판의 제조방법 KR101093471B1 (ko)

Applications Claiming Priority (13)

Application Number Priority Date Filing Date Title
JPJP-P-2000-290231 2000-09-25
JP2000290231 2000-09-25
JP2000290232 2000-09-25
JPJP-P-2000-290232 2000-09-25
JPJP-P-2000-382813 2000-12-15
JP2000382814 2000-12-15
JP2000382813 2000-12-15
JPJP-P-2000-382814 2000-12-15
JP2000382806 2000-12-15
JPJP-P-2000-382807 2000-12-15
JPJP-P-2000-382806 2000-12-15
JP2000382807 2000-12-15
PCT/JP2001/003589 WO2002027786A1 (fr) 2000-09-25 2001-04-25 Element semi-conducteur, procede de fabrication d'un element semi-conducteur, carte a circuit imprime multicouche, et procede de fabrication d'une carte a circuit imprime multicouche

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-7004202A Division KR20030060898A (ko) 2000-09-25 2001-04-25 반도체소자,반도체소자의 제조방법,다층프린트배선판 및다층프린트배선판의 제조방법

Publications (2)

Publication Number Publication Date
KR20100054882A KR20100054882A (ko) 2010-05-25
KR101093471B1 true KR101093471B1 (ko) 2011-12-13

Family

ID=27554845

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020077017644A KR100797422B1 (ko) 2000-09-25 2001-04-25 반도체소자, 반도체소자의 제조방법, 다층프린트배선판 및다층프린트배선판의 제조방법
KR10-2003-7004202A KR20030060898A (ko) 2000-09-25 2001-04-25 반도체소자,반도체소자의 제조방법,다층프린트배선판 및다층프린트배선판의 제조방법
KR1020107009947A KR101093471B1 (ko) 2000-09-25 2001-04-25 반도체소자,반도체소자의 제조방법,다층프린트배선판 및 다층프린트배선판의 제조방법

Family Applications Before (2)

Application Number Title Priority Date Filing Date
KR1020077017644A KR100797422B1 (ko) 2000-09-25 2001-04-25 반도체소자, 반도체소자의 제조방법, 다층프린트배선판 및다층프린트배선판의 제조방법
KR10-2003-7004202A KR20030060898A (ko) 2000-09-25 2001-04-25 반도체소자,반도체소자의 제조방법,다층프린트배선판 및다층프린트배선판의 제조방법

Country Status (5)

Country Link
US (11) US7855342B2 (ko)
EP (1) EP1321980A4 (ko)
KR (3) KR100797422B1 (ko)
CN (4) CN1901181B (ko)
WO (1) WO2002027786A1 (ko)

Families Citing this family (196)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000076281A1 (fr) 1999-06-02 2000-12-14 Ibiden Co., Ltd. Carte a circuit imprime multicouche et procede de fabrication d'une telle carte
EP1990833A3 (en) 2000-02-25 2010-09-29 Ibiden Co., Ltd. Multilayer printed circuit board and multilayer printed circuit board manufacturing method
US7855342B2 (en) 2000-09-25 2010-12-21 Ibiden Co., Ltd. Semiconductor element, method of manufacturing semiconductor element, multi-layer printed circuit board, and method of manufacturing multi-layer printed circuit board
DE10137184B4 (de) * 2001-07-31 2007-09-06 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauteils mit einem Kuststoffgehäuse und elektronisches Bauteil
US6580611B1 (en) * 2001-12-21 2003-06-17 Intel Corporation Dual-sided heat removal system
TW557521B (en) * 2002-01-16 2003-10-11 Via Tech Inc Integrated circuit package and its manufacturing process
JP2004009144A (ja) * 2002-06-03 2004-01-15 Disco Abrasive Syst Ltd マイクロ部品の製造方法
US7485489B2 (en) 2002-06-19 2009-02-03 Bjoersell Sten Electronics circuit manufacture
WO2004001848A1 (en) * 2002-06-19 2003-12-31 Sten Bjorsell Electronics circuit manufacture
JP3888267B2 (ja) * 2002-08-30 2007-02-28 カシオ計算機株式会社 半導体装置およびその製造方法
JP3918681B2 (ja) * 2002-08-09 2007-05-23 カシオ計算機株式会社 半導体装置
JP3951854B2 (ja) * 2002-08-09 2007-08-01 カシオ計算機株式会社 半導体装置およびその製造方法
CN1568546B (zh) 2002-08-09 2010-06-23 卡西欧计算机株式会社 半导体器件及其制造方法
US6964881B2 (en) * 2002-08-27 2005-11-15 Micron Technology, Inc. Multi-chip wafer level system packages and methods of forming same
JP4209178B2 (ja) 2002-11-26 2009-01-14 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP3888302B2 (ja) 2002-12-24 2007-02-28 カシオ計算機株式会社 半導体装置
JP4489411B2 (ja) * 2003-01-23 2010-06-23 新光電気工業株式会社 電子部品実装構造の製造方法
EP1465250A1 (en) * 2003-04-02 2004-10-06 Abb Research Ltd. Insulated power semiconductor module with reduced partial discharge and manufacturing method
US20040262368A1 (en) * 2003-06-26 2004-12-30 Haw Tan Tzyy Ball grid array solder joint reliability
JP4298559B2 (ja) * 2004-03-29 2009-07-22 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP2006019441A (ja) * 2004-06-30 2006-01-19 Shinko Electric Ind Co Ltd 電子部品内蔵基板の製造方法
FI20041525A (fi) 2004-11-26 2006-03-17 Imbera Electronics Oy Elektroniikkamoduuli ja menetelmä sen valmistamiseksi
CN100370591C (zh) * 2004-11-29 2008-02-20 吉林大学 单晶内连接线形核和生长温度的预测方法
KR100688769B1 (ko) * 2004-12-30 2007-03-02 삼성전기주식회사 도금에 의한 칩 내장형 인쇄회로기판 및 그 제조 방법
TWI275149B (en) * 2005-05-09 2007-03-01 Phoenix Prec Technology Corp Surface roughing method for embedded semiconductor chip structure
US7696442B2 (en) * 2005-06-03 2010-04-13 Ngk Spark Plug Co., Ltd. Wiring board and manufacturing method of wiring board
US8101868B2 (en) * 2005-10-14 2012-01-24 Ibiden Co., Ltd. Multilayered printed circuit board and method for manufacturing the same
JP5164362B2 (ja) 2005-11-02 2013-03-21 キヤノン株式会社 半導体内臓基板およびその製造方法
WO2007054847A2 (en) * 2005-11-09 2007-05-18 Koninklijke Philips Electronics N.V. Method of manufacturing a package carrier for enclosing at least one microelectronic element and method of manufacturing a diagnostic device
EP1801142B1 (en) * 2005-12-16 2016-02-24 Canon Kabushiki Kaisha Resin composition,resin cured product, and liquid discharge head
JP5114041B2 (ja) * 2006-01-13 2013-01-09 日本シイエムケイ株式会社 半導体素子内蔵プリント配線板及びその製造方法
JP5165207B2 (ja) * 2006-03-29 2013-03-21 オンセミコンダクター・トレーディング・リミテッド 半導体装置の製造方法
US7592202B2 (en) * 2006-03-31 2009-09-22 Intel Corporation Embedding device in substrate cavity
JP4850576B2 (ja) * 2006-05-01 2012-01-11 アルプス電気株式会社 回路モジュールの製造方法、及びそれに使用される回路モジュール用の集合基板
AT9551U1 (de) * 2006-05-16 2007-11-15 Austria Tech & System Tech Verfahren zum festlegen eines elektronischen bauteils auf einer leiterplatte sowie system bestehend aus einer leiterplatte und wenigstens einem elektronischen bauteil
KR20090014153A (ko) * 2006-05-31 2009-02-06 덴끼 가가꾸 고교 가부시키가이샤 Ｌｅｄ 광원 유니트
TWI325745B (en) * 2006-11-13 2010-06-01 Unimicron Technology Corp Circuit board structure and fabrication method thereof
US7588951B2 (en) * 2006-11-17 2009-09-15 Freescale Semiconductor, Inc. Method of packaging a semiconductor device and a prefabricated connector
KR100788213B1 (ko) * 2006-11-21 2007-12-26 삼성전기주식회사 전자소자 내장형 인쇄회로기판의 제조방법
US8043953B2 (en) 2007-01-29 2011-10-25 Renesas Electronics Corporation Semiconductor device including an LSI chip and a method for manufacturing the same
KR101333355B1 (ko) * 2007-01-30 2013-11-28 덴끼 가가꾸 고교 가부시키가이샤 Ｌｅｄ 광원 유닛
TWI353661B (en) * 2007-04-09 2011-12-01 Unimicron Technology Corp Circuit board structure capable of embedding semic
TW200906263A (en) * 2007-05-29 2009-02-01 Matsushita Electric Ind Co Ltd Circuit board and method for manufacturing the same
US8237259B2 (en) * 2007-06-13 2012-08-07 Infineon Technologies Ag Embedded chip package
US8258620B2 (en) * 2007-08-10 2012-09-04 Sanyo Electric Co., Ltd. Circuit device, method of manufacturing the circuit device, device mounting board and semiconductor module
JP4784586B2 (ja) * 2007-10-25 2011-10-05 パナソニック株式会社 部品内蔵プリント配線基板および部品内蔵プリント配線基板の製造方法
WO2009057654A1 (ja) * 2007-11-01 2009-05-07 Dai Nippon Printing Co., Ltd. 部品内蔵配線板、部品内蔵配線板の製造方法
TW200930173A (en) * 2007-12-31 2009-07-01 Phoenix Prec Technology Corp Package substrate having embedded semiconductor element and fabrication method thereof
JP4581011B2 (ja) 2008-01-25 2010-11-17 株式会社東芝 電気部品とその製造方法
JP5262188B2 (ja) * 2008-02-29 2013-08-14 富士通株式会社 基板
US8018043B2 (en) * 2008-03-10 2011-09-13 Hynix Semiconductor Inc. Semiconductor package having side walls and method for manufacturing the same
TW200939430A (en) * 2008-03-14 2009-09-16 Harvatek Corp Semiconductor chip package structure and manufacturing method for achieving front electrical connection without using wire-bonding process
JP5295596B2 (ja) * 2008-03-19 2013-09-18 新光電気工業株式会社 多層配線基板およびその製造方法
JP5284155B2 (ja) * 2008-03-24 2013-09-11 日本特殊陶業株式会社 部品内蔵配線基板
JP2009283741A (ja) * 2008-05-23 2009-12-03 Fuji Electric Device Technology Co Ltd 半導体装置
WO2009145727A1 (en) * 2008-05-28 2009-12-03 Agency For Science, Technology And Research A semiconductor structure and a method of manufacturing a semiconductor structure
US8283209B2 (en) * 2008-06-10 2012-10-09 Stats Chippac, Ltd. Semiconductor device and method of forming PiP with inner known good die interconnected with conductive bumps
KR100996914B1 (ko) * 2008-06-19 2010-11-26 삼성전기주식회사 칩 내장 인쇄회로기판 및 그 제조방법
KR101438826B1 (ko) 2008-06-23 2014-09-05 엘지이노텍 주식회사 발광장치
KR101003585B1 (ko) * 2008-06-25 2010-12-22 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
TWI363411B (en) 2008-07-22 2012-05-01 Advanced Semiconductor Eng Embedded chip substrate and fabrication method thereof
TWI373113B (en) * 2008-07-31 2012-09-21 Unimicron Technology Corp Method of fabricating printed circuit board having semiconductor components embedded therein
US8114708B2 (en) * 2008-09-30 2012-02-14 General Electric Company System and method for pre-patterned embedded chip build-up
JP5313626B2 (ja) * 2008-10-27 2013-10-09 新光電気工業株式会社 電子部品内蔵基板及びその製造方法
DE102008063863A1 (de) * 2008-12-19 2010-07-01 Martin Schneider Elektronisches Bauteil mit aufgenommenem elektronischen Bauelement
JP5147677B2 (ja) * 2008-12-24 2013-02-20 新光電気工業株式会社 樹脂封止パッケージの製造方法
JP5147678B2 (ja) * 2008-12-24 2013-02-20 新光電気工業株式会社 微細配線パッケージの製造方法
KR101055509B1 (ko) * 2009-03-19 2011-08-08 삼성전기주식회사 전자부품 내장형 인쇄회로기판
US9543262B1 (en) * 2009-08-18 2017-01-10 Cypress Semiconductor Corporation Self aligned bump passivation
US20110079908A1 (en) * 2009-10-06 2011-04-07 Unisem Advanced Technologies Sdn. Bhd. Stress buffer to protect device features
TWI501376B (zh) * 2009-10-07 2015-09-21 Xintec Inc 晶片封裝體及其製造方法
US8236615B2 (en) * 2009-11-25 2012-08-07 International Business Machines Corporation Passivation layer surface topography modifications for improved integrity in packaged assemblies
DE102009058764A1 (de) * 2009-12-15 2011-06-16 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Herstellung einer elektronischen Baugruppe und elektronische Baugruppe
EP2339627A1 (en) * 2009-12-24 2011-06-29 Imec Window interposed die packaging
US20110215450A1 (en) * 2010-03-05 2011-09-08 Chi Heejo Integrated circuit packaging system with encapsulation and method of manufacture thereof
CN102332408B (zh) * 2010-07-13 2015-05-13 矽品精密工业股份有限公司 芯片尺寸封装件及其制法
KR101122225B1 (ko) * 2010-09-10 2012-03-20 주식회사 코리아써키트 부품실장형 인쇄회로기판 제조방법
US8498127B2 (en) * 2010-09-10 2013-07-30 Ge Intelligent Platforms, Inc. Thermal interface material for reducing thermal resistance and method of making the same
EP2617784B1 (en) * 2010-09-13 2015-06-10 Sumitomo Metal Mining Co., Ltd. Primer composition
KR101718011B1 (ko) * 2010-11-01 2017-03-21 삼성전자주식회사 반도체 패키지 및 그 제조방법
KR20120050755A (ko) * 2010-11-11 2012-05-21 삼성전기주식회사 반도체 패키지 기판 및 그 제조방법
US8927339B2 (en) 2010-11-22 2015-01-06 Bridge Semiconductor Corporation Method of making thermally enhanced semiconductor assembly with bump/base/flange heat spreader and build-up circuitry
US8912653B2 (en) * 2010-12-30 2014-12-16 Stmicroelectronics Pte Ltd. Plasma treatment on semiconductor wafers
US8384215B2 (en) * 2010-12-30 2013-02-26 Industrial Technology Research Institute Wafer level molding structure
US8410598B2 (en) * 2010-12-30 2013-04-02 STMicroeletronics Pte. Ltd. Semiconductor package and method of manufacturing the same
CN102592982B (zh) * 2011-01-17 2017-05-03 精材科技股份有限公司 晶片封装体的形成方法
JP2013038374A (ja) 2011-01-20 2013-02-21 Ibiden Co Ltd 配線板及びその製造方法
JP2012164952A (ja) 2011-01-20 2012-08-30 Ibiden Co Ltd 電子部品内蔵配線板及びその製造方法
US8718550B2 (en) 2011-09-28 2014-05-06 Broadcom Corporation Interposer package structure for wireless communication element, thermal enhancement, and EMI shielding
US20130098659A1 (en) * 2011-10-25 2013-04-25 Yiu Fai KWAN Pre-plated lead frame for copper wire bonding
US8586408B2 (en) * 2011-11-08 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Contact and method of formation
KR101287761B1 (ko) * 2011-11-10 2013-07-18 삼성전기주식회사 인쇄회로기판 및 그의 제조방법
US20130154106A1 (en) 2011-12-14 2013-06-20 Broadcom Corporation Stacked Packaging Using Reconstituted Wafers
JP5892780B2 (ja) * 2011-12-19 2016-03-23 日東電工株式会社 半導体装置の製造方法
US20130168132A1 (en) * 2011-12-29 2013-07-04 Sumsung Electro-Mechanics Co., Ltd. Printed circuit board and method of manufacturing the same
US9548251B2 (en) * 2012-01-12 2017-01-17 Broadcom Corporation Semiconductor interposer having a cavity for intra-interposer die
EP2615638A3 (en) * 2012-01-16 2013-09-25 Yu, Wan-Ling Semiconductor Package Structure and Method for Manufacturing The Same
US9691706B2 (en) 2012-01-23 2017-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip fan out package and methods of forming the same
US20130187284A1 (en) 2012-01-24 2013-07-25 Broadcom Corporation Low Cost and High Performance Flip Chip Package
US8558395B2 (en) 2012-02-21 2013-10-15 Broadcom Corporation Organic interface substrate having interposer with through-semiconductor vias
US8587132B2 (en) 2012-02-21 2013-11-19 Broadcom Corporation Semiconductor package including an organic substrate and interposer having through-semiconductor vias
US8749072B2 (en) 2012-02-24 2014-06-10 Broadcom Corporation Semiconductor package with integrated selectively conductive film interposer
US9275976B2 (en) 2012-02-24 2016-03-01 Broadcom Corporation System-in-package with integrated socket
US8928128B2 (en) 2012-02-27 2015-01-06 Broadcom Corporation Semiconductor package with integrated electromagnetic shielding
US20130277856A1 (en) * 2012-04-20 2013-10-24 Apple Inc. Method for stabilizing embedded silicon
KR101548786B1 (ko) * 2012-05-31 2015-09-10 삼성전기주식회사 반도체 패키지 및 반도체 패키지 제조 방법
CN103517583B (zh) * 2012-06-27 2016-09-28 富葵精密组件(深圳)有限公司 多层电路板及其制作方法
JP5868274B2 (ja) * 2012-06-29 2016-02-24 京セラサーキットソリューションズ株式会社 配線基板およびそれを用いた電子装置
CN103579128B (zh) * 2012-07-26 2016-12-21 碁鼎科技秦皇岛有限公司 芯片封装基板、芯片封装结构及其制作方法
US8846452B2 (en) * 2012-08-21 2014-09-30 Infineon Technologies Ag Semiconductor device package and methods of packaging thereof
US8754508B2 (en) * 2012-08-29 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Structure to increase resistance to electromigration
US8890628B2 (en) 2012-08-31 2014-11-18 Intel Corporation Ultra slim RF package for ultrabooks and smart phones
US9673162B2 (en) * 2012-09-13 2017-06-06 Nxp Usa, Inc. High power semiconductor package subsystems
JP5998792B2 (ja) * 2012-09-21 2016-09-28 Tdk株式会社 半導体ｉｃ内蔵基板及びその製造方法
KR20140060115A (ko) * 2012-11-09 2014-05-19 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판 제조 방법
KR101420526B1 (ko) * 2012-11-29 2014-07-17 삼성전기주식회사 전자부품 내장기판 및 그 제조방법
KR102031731B1 (ko) * 2012-12-18 2019-10-14 삼성전자주식회사 반도체 패키지 및 이의 제조방법
US9543197B2 (en) * 2012-12-19 2017-01-10 Intel Corporation Package with dielectric or anisotropic conductive (ACF) buildup layer
US9406552B2 (en) 2012-12-20 2016-08-02 Advanced Semiconductor Engineering, Inc. Semiconductor device having conductive via and manufacturing process
US9825209B2 (en) * 2012-12-21 2017-11-21 Panasonic Intellectual Property Management Co., Ltd. Electronic component package and method for manufacturing the same
CN204466070U (zh) * 2013-02-14 2015-07-08 株式会社村田制作所 电路基板
US9000587B1 (en) * 2013-03-12 2015-04-07 Maxim Integrated Products, Inc. Wafer-level thin chip integration
US9275925B2 (en) * 2013-03-12 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved interconnect structure
US10194537B2 (en) 2013-03-25 2019-01-29 International Business Machines Corporation Minimizing printed circuit board warpage
CN103236424A (zh) * 2013-04-16 2013-08-07 江苏物联网研究发展中心 晶圆级封装结构及封装方法
CN105103665B (zh) * 2013-06-18 2018-03-09 株式会社村田制作所 树脂多层基板的制造方法
JP5752299B2 (ja) * 2013-07-01 2015-07-22 デクセリアルズ株式会社 熱伝導シートの製造方法、熱伝導シート、及び放熱部材
KR102192356B1 (ko) 2013-07-29 2020-12-18 삼성전자주식회사 반도체 패키지
JP2015028986A (ja) * 2013-07-30 2015-02-12 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
KR101497229B1 (ko) 2013-08-14 2015-02-27 삼성전기주식회사 임베디드용 전자부품, 전자부품 내장기판 및 전자부품 내장기판 제조방법
US9085826B2 (en) * 2013-09-27 2015-07-21 Avago Technologies General Ip (Singapore) Pte. Ltd. Method of fabricating printed circuit board (PCB) substrate having a cavity
WO2015043495A1 (zh) * 2013-09-30 2015-04-02 南通富士通微电子股份有限公司 晶圆封装结构和封装方法
WO2015077808A1 (de) 2013-11-27 2015-06-04 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Leiterplattenstruktur
US10056294B2 (en) * 2013-12-02 2018-08-21 Maxim Integrated Products, Inc. Techniques for adhesive control between a substrate and a die
AT515101B1 (de) * 2013-12-12 2015-06-15 Austria Tech & System Tech Verfahren zum Einbetten einer Komponente in eine Leiterplatte
US9282681B2 (en) 2014-01-21 2016-03-08 Seagate Technology Llc Dissipating heat during device operation
US11523520B2 (en) * 2014-02-27 2022-12-06 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Method for making contact with a component embedded in a printed circuit board
KR102250997B1 (ko) 2014-05-02 2021-05-12 삼성전자주식회사 반도체 패키지
CN104091792A (zh) * 2014-06-20 2014-10-08 华进半导体封装先导技术研发中心有限公司 提高tsv转接板电迁移可靠性的结构和制备方法
US9192048B1 (en) * 2014-06-20 2015-11-17 Avago Technologies General Ip (Singapore) Pte. Ltd. Bonding pad for printed circuit board and semiconductor chip package using same
US9431319B2 (en) * 2014-08-01 2016-08-30 Linear Technology Corporation Exposed, solderable heat spreader for integrated circuit packages
JP6295238B2 (ja) * 2014-10-31 2018-03-14 デクセリアルズ株式会社 熱伝導シート、熱伝導シートの製造方法、放熱部材及び半導体装置
CN104411105A (zh) * 2014-11-21 2015-03-11 深圳崇达多层线路板有限公司 一种改善线路板线路蚀刻过度的方法
CN105826295B (zh) * 2015-01-07 2019-01-29 中芯国际集成电路制造(上海)有限公司 互连结构及其形成方法
US10128207B2 (en) * 2015-03-31 2018-11-13 Stmicroelectronics Pte Ltd Semiconductor packages with pillar and bump structures
US10373922B2 (en) 2015-06-04 2019-08-06 Micron Technology, Inc. Methods of manufacturing a multi-device package
US10049970B2 (en) * 2015-06-17 2018-08-14 Samsung Electronics Co., Ltd. Methods of manufacturing printed circuit board and semiconductor package
KR102327738B1 (ko) * 2015-06-18 2021-11-17 삼성전기주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
US20170170109A1 (en) * 2015-06-25 2017-06-15 Intel Corporation Integrated circuit structures with interposers having recesses
JP6773367B2 (ja) 2015-06-25 2020-10-21 インテル・コーポレーション パッケージオンパッケージのため凹型導電性コンタクトを有する集積回路構造及び方法
CN105206597A (zh) * 2015-08-11 2015-12-30 蔡亲佳 带有ubm结构的载板级嵌入式封装结构及其制作方法
US10217684B2 (en) * 2015-09-30 2019-02-26 Hitachi Automotive Systems, Ltd. Resin molding and sensor device
KR102016492B1 (ko) * 2016-04-25 2019-09-02 삼성전기주식회사 팬-아웃 반도체 패키지
US10586757B2 (en) 2016-05-27 2020-03-10 Linear Technology Corporation Exposed solderable heat spreader for flipchip packages
US9991219B2 (en) 2016-06-23 2018-06-05 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package module
CN107809852A (zh) * 2016-09-08 2018-03-16 鹏鼎控股(深圳)股份有限公司 无导线表面电镀方法及由该方法制得的电路板
KR102016491B1 (ko) * 2016-10-10 2019-09-02 삼성전기주식회사 팬-아웃 반도체 패키지
US20180182682A1 (en) * 2016-12-25 2018-06-28 Powertech Technology Inc. Semiconductor device package with stress relief layer
JP2019067858A (ja) * 2017-09-29 2019-04-25 イビデン株式会社 プリント配線板及びその製造方法
US10527896B2 (en) * 2017-12-08 2020-01-07 L3 Technologies, Inc. Chip on glass protection
US10665522B2 (en) * 2017-12-22 2020-05-26 Intel IP Corporation Package including an integrated routing layer and a molded routing layer
JP7046639B2 (ja) * 2018-02-21 2022-04-04 新光電気工業株式会社 配線基板及びその製造方法
EP3540766A1 (en) * 2018-03-12 2019-09-18 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Layer stack of component carrier material with embedded components and common high temperature robust dielectric structure
JP7214966B2 (ja) * 2018-03-16 2023-01-31 富士電機株式会社 半導体装置及び半導体装置の製造方法
TWI657721B (zh) * 2018-04-02 2019-04-21 欣興電子股份有限公司 線路板、封裝結構及其製造方法
EP3557608A1 (en) * 2018-04-19 2019-10-23 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Packaged integrated circuit with interposing functionality and method for manufacturing such a packaged integrated circuit
TWI693874B (zh) * 2018-06-08 2020-05-11 欣興電子股份有限公司 線路載板結構及其製作方法
US10804188B2 (en) 2018-09-07 2020-10-13 Intel Corporation Electronic device including a lateral trace
JP7096489B2 (ja) * 2018-09-20 2022-07-06 日亜化学工業株式会社 半導体素子の製造方法
EP3629682A1 (en) 2018-09-25 2020-04-01 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier with embedded component having pads connected in different wiring layers
US11031289B2 (en) 2018-10-31 2021-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and methods of forming the same
US10573547B1 (en) * 2018-11-05 2020-02-25 Honeywell Federal Manufacturing & Technologies, Llc Apparatus and method for facilitating planar delayering of integrated circuit die
CN109561570B (zh) * 2018-11-21 2020-12-18 奥特斯(中国)有限公司 部件承载件及其制造方法以及使用填料颗粒的方法
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
JP2020150026A (ja) * 2019-03-11 2020-09-17 株式会社村田製作所 多層配線基板
EP3954182A4 (en) * 2019-04-08 2022-06-01 Nano-Dimension Technologies, Ltd. SMT MOUNTING SOCKET ADDITIVE MANUFACTURING SYSTEMS AND METHODS
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
IT201900006740A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
US11824013B2 (en) 2019-08-15 2023-11-21 Intel Corporation Package substrate with reduced interconnect stress
KR102671975B1 (ko) * 2019-08-29 2024-06-05 삼성전기주식회사 전자부품 내장기판
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
CN111278213B (zh) * 2020-02-10 2021-10-01 广西容县菱通竞业电子有限公司 柔性印刷电路板
CN111403314A (zh) * 2020-02-18 2020-07-10 北京芯之路企业管理中心(有限合伙) 一种晶圆背面金属化结构、薄化装置及金属化制程方法
CN111243968B (zh) * 2020-02-28 2021-12-17 浙江集迈科微电子有限公司 一种凹槽内芯片放置方法
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
US11232951B1 (en) 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
KR20220085184A (ko) * 2020-12-15 2022-06-22 엘지디스플레이 주식회사 광원유닛 및 이를 포함하는 표시장치
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging
TWI777741B (zh) * 2021-08-23 2022-09-11 欣興電子股份有限公司 內埋元件基板及其製作方法
EP4280276A1 (en) * 2022-05-19 2023-11-22 Infineon Technologies Austria AG An electronic device module and a device module both with increased reliability due to an adhesion promoter layer

Family Cites Families (184)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US563449A (en) * 1896-07-07 Charles cluthe
US2004A (en) * 1841-03-12 Improvement in the manner of constructing and propelling steam-vessels
US239A (en) * 1837-06-19 Machine for scraping hides
US3495324A (en) 1967-11-13 1970-02-17 Sperry Rand Corp Ohmic contact for planar devices
US3775844A (en) * 1970-06-25 1973-12-04 Bunker Ramo Method of fabricating a multiwafer electrical circuit structure
US4372996A (en) 1972-05-09 1983-02-08 Massachusetts Institute Of Technology Method for metallizing aluminum pads of an integrated circuit chip
JPS49131863U (ko) 1973-03-10 1974-11-13
US4356223A (en) * 1980-02-28 1982-10-26 Nippon Electric Co., Ltd. Semiconductor device having a registration mark for use in an exposure technique for micro-fine working
JPS5879504U (ja) 1981-11-25 1983-05-30 凸版印刷株式会社 角筒紙容器の開口を封着するための傾斜加熱板
SE437050B (sv) * 1982-06-04 1985-02-04 Ingemar Eriksson Till en lastmaskin applicerbart grevaggregat for mindre grevarbeten
US4452806A (en) 1982-11-01 1984-06-05 Pfizer Inc. Treating diabetic complications with 5-(substituted phenyl)hydantoins
JPH0324786Y2 (ko) 1984-11-30 1991-05-29
US4751146A (en) 1985-07-09 1988-06-14 Showa Denko Kabushiki Kaisha Printed circuit boards
JPH0350734Y2 (ko) 1986-05-30 1991-10-30
US4783695A (en) 1986-09-26 1988-11-08 General Electric Company Multichip integrated circuit packaging configuration and method
US4835704A (en) 1986-12-29 1989-05-30 General Electric Company Adaptive lithography system to provide high density interconnect
KR910006967B1 (ko) * 1987-11-18 1991-09-14 가시오 게이상기 가부시기가이샤 반도체 장치의 범프 전극 구조 및 그 형성 방법
JPH0425038Y2 (ko) 1988-02-05 1992-06-15
DE3804239A1 (de) * 1988-02-11 1989-08-24 Karl Heinrich Prof Dr Taeger Gelenkpfannenteil fuer eine gelenkprothese
JPH0546069Y2 (ko) 1988-04-20 1993-12-01
JPH0258345A (ja) 1988-08-24 1990-02-27 Hitachi Ltd 半導体装置
BE1002529A6 (nl) 1988-09-27 1991-03-12 Bell Telephone Mfg Methode om een elektronische component te monteren en geheugen kaart waarin deze wordt toegepast.
US4894115A (en) * 1989-02-14 1990-01-16 General Electric Company Laser beam scanning method for forming via holes in polymer materials
JPH02312296A (ja) 1989-05-26 1990-12-27 Japan Radio Co Ltd 高密度実装モジュールの製造方法
JPH0324786A (ja) 1989-06-22 1991-02-01 Sharp Corp ホトエッチングされる回路基板の位置決め構造
JPH0338084A (ja) 1989-07-04 1991-02-19 Sharp Corp 回路基板の接続方法
JPH0350734A (ja) 1989-07-18 1991-03-05 Seiko Epson Corp 集積回路の製造方法
JPH03101234A (ja) 1989-08-14 1991-04-26 Nec Corp 半導体装置の製造方法
JPH0377327A (ja) * 1989-08-19 1991-04-02 Fujitsu Ltd バンプ電極形半導体装置およびその製造方法
JPH0377327U (ko) 1989-11-30 1991-08-02
JPH0614572Y2 (ja) 1990-02-02 1994-04-20 株式会社イトーキクレビオ 机天板等におけるコード取出孔のカバー装置
US5021016A (en) * 1990-03-05 1991-06-04 Currey Lesley B Outboard motor support
US5081563A (en) 1990-04-27 1992-01-14 International Business Machines Corporation Multi-layer package incorporating a recessed cavity for a semiconductor chip
JP3091214B2 (ja) 1990-05-11 2000-09-25 株式会社日立製作所 マルチチップ・モジュールの製造方法
JP2785444B2 (ja) 1990-05-16 1998-08-13 松下電器産業株式会社 半導体装置およびその製造方法ならびに半導体装置を用いた電子回路装置
US5357403A (en) 1990-06-29 1994-10-18 General Electric Company Adaptive lithography in a high density interconnect structure whose signal layers have fixed patterns
US5161093A (en) 1990-07-02 1992-11-03 General Electric Company Multiple lamination high density interconnect process and structure employing a variable crosslinking adhesive
US5073814A (en) 1990-07-02 1991-12-17 General Electric Company Multi-sublayer dielectric layers
DE4028776C2 (de) 1990-07-03 1994-03-10 Samsung Electronics Co Ltd Verfahren zur Bildung einer metallischen Verdrahtungsschicht und Füllen einer Kontaktöffnung in einem Halbleiterbauelement
JPH0465832A (ja) 1990-07-06 1992-03-02 Fujitsu Ltd 半導体装置の製造方法
JPH0465823A (ja) * 1990-07-06 1992-03-02 Oki Electric Ind Co Ltd 半導体素子の製造方法および製造装置
JPH04233258A (ja) 1990-07-23 1992-08-21 Internatl Business Mach Corp <Ibm> 超小型電子回路パッケージ
JPH04154197A (ja) 1990-10-18 1992-05-27 Nippon Chemicon Corp 部品内蔵多層基板
JPH0472656U (ko) 1990-11-02 1992-06-26
US5386623A (en) 1990-11-15 1995-02-07 Hitachi, Ltd. Process for manufacturing a multi-chip module
US5126016A (en) 1991-02-01 1992-06-30 International Business Machines Corporation Circuitization of polymeric circuit boards with galvanic removal of chromium adhesion layers
US5111278A (en) 1991-03-27 1992-05-05 Eichelberger Charles W Three-dimensional multichip module systems
US5250843A (en) 1991-03-27 1993-10-05 Integrated System Assemblies Corp. Multichip integrated circuit modules
US5130889A (en) * 1991-06-28 1992-07-14 Digital Equipment Corporation Integrated circuit protection by liquid encapsulation
JPH0546069A (ja) 1991-08-08 1993-02-26 Yamaha Corp ピアノ運指表示装置
JPH0548000A (ja) * 1991-08-13 1993-02-26 Fujitsu Ltd 半導体装置
JP3081326B2 (ja) 1991-12-04 2000-08-28 株式会社日立製作所 半導体モジュール装置
US5289631A (en) 1992-03-04 1994-03-01 Mcnc Method for testing, burn-in, and/or programming of integrated circuit chips
US5455459A (en) * 1992-03-27 1995-10-03 Martin Marietta Corporation Reconstructable interconnect structure for electronic circuits
JPH0821782B2 (ja) 1992-03-30 1996-03-04 日本碍子株式会社 多層回路基板の形成方法
US5304511A (en) * 1992-09-29 1994-04-19 Mitsubishi Denki Kabushiki Kaisha Production method of T-shaped gate electrode in semiconductor device
US5309322A (en) * 1992-10-13 1994-05-03 Motorola, Inc. Leadframe strip for semiconductor packages and method
US5376584A (en) 1992-12-31 1994-12-27 International Business Machines Corporation Process of making pad structure for solder ball limiting metallurgy having reduced edge stress
US5250743A (en) * 1992-12-31 1993-10-05 Eastman Kodak Company Method of intercoversion of enantiomers of acyclic 1,2-dihydroxy-3-alkenes
US5353498A (en) 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
US5306670A (en) * 1993-02-09 1994-04-26 Texas Instruments Incorporated Multi-chip integrated circuit module and method for fabrication thereof
ES2123133T3 (es) * 1993-03-10 1999-01-01 Magainin Pharma Derivados esteroidianos, composiciones farmaceuticas que contienen estos derivados esteroidianos y utilizacion de estos ultimos como antibioticos o desinfectantes.
JPH06268098A (ja) 1993-03-17 1994-09-22 Oki Electric Ind Co Ltd 半導体集積回路装置の製造方法
JPH06268101A (ja) 1993-03-17 1994-09-22 Hitachi Ltd 半導体装置及びその製造方法、電子装置、リ−ドフレ−ム並びに実装基板
US5422514A (en) 1993-05-11 1995-06-06 Micromodule Systems, Inc. Packaging and interconnect system for integrated circuits
JP3110922B2 (ja) 1993-08-12 2000-11-20 富士通株式会社 マルチチップ・モジュール
EP0646959B1 (en) 1993-09-30 2001-08-16 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno Metallization and bonding process for manufacturing power semiconductor devices
US5410184A (en) 1993-10-04 1995-04-25 Motorola Microelectronic package comprising tin-copper solder bump interconnections, and method for forming same
JPH07193184A (ja) * 1993-12-27 1995-07-28 Fujitsu Ltd マルチチップモジュールの製造方法及びマルチチップモジュール
US5434751A (en) 1994-04-11 1995-07-18 Martin Marietta Corporation Reworkable high density interconnect structure incorporating a release layer
US5503286A (en) 1994-06-28 1996-04-02 International Business Machines Corporation Electroplated solder terminal
JPH0878572A (ja) 1994-08-31 1996-03-22 Hitachi Ltd 半導体パッケージおよび、それの製造方法および、それを実装した回路ボードと電子機器
JP3424344B2 (ja) 1994-09-01 2003-07-07 ヤマハ株式会社 半導体装置
US5524339A (en) 1994-09-19 1996-06-11 Martin Marietta Corporation Method for protecting gallium arsenide mmic air bridge structures
US5539156A (en) 1994-11-16 1996-07-23 International Business Machines Corporation Non-annular lands
US5561085A (en) 1994-12-19 1996-10-01 Martin Marietta Corporation Structure for protecting air bridges on semiconductor chips from damage
US5972736A (en) 1994-12-21 1999-10-26 Sun Microsystems, Inc. Integrated circuit package and method
US5563449A (en) 1995-01-19 1996-10-08 Cornell Research Foundation, Inc. Interconnect structures using group VIII metals
JP2625398B2 (ja) 1995-03-17 1997-07-02 日本電気株式会社 マルチチップ冷却装置
JP3356921B2 (ja) 1995-03-24 2002-12-16 新光電気工業株式会社 半導体装置およびその製造方法
US5745984A (en) 1995-07-10 1998-05-05 Martin Marietta Corporation Method for making an electronic module
JP3285294B2 (ja) 1995-08-08 2002-05-27 太陽誘電株式会社 回路モジュールの製造方法
CN1094717C (zh) * 1995-11-16 2002-11-20 松下电器产业株式会社 印刷电路板的安装体
US5866952A (en) * 1995-11-30 1999-02-02 Lockheed Martin Corporation High density interconnected circuit module with a compliant layer as part of a stress-reducing molded substrate
US5707893A (en) * 1995-12-01 1998-01-13 International Business Machines Corporation Method of making a circuitized substrate using two different metallization processes
JPH09162320A (ja) 1995-12-08 1997-06-20 Shinko Electric Ind Co Ltd 半導体パッケージおよび半導体装置
US5862583A (en) * 1995-12-28 1999-01-26 Lucent Technologies Inc. Panel positioning method and apparatus
US5838361A (en) 1996-01-11 1998-11-17 Micron Technology, Inc. Laser marking techniques
US5700716A (en) 1996-02-23 1997-12-23 Micron Technology, Inc. Method for forming low contact resistance contacts, vias, and plugs with diffusion barriers
JPH09266268A (ja) * 1996-03-28 1997-10-07 Mitsubishi Electric Corp 半導体装置の製造方法および半導体装置のパッケージ
JPH09278494A (ja) 1996-04-15 1997-10-28 Corning Japan Kk ガラス基板へのマーキング方法
JPH0927849A (ja) 1996-04-18 1997-01-28 Sony Corp 通信端末装置
US5841193A (en) 1996-05-20 1998-11-24 Epic Technologies, Inc. Single chip modules, repairable multichip modules, and methods of fabrication thereof
JP2842378B2 (ja) 1996-05-31 1999-01-06 日本電気株式会社 電子回路基板の高密度実装構造
US5710063A (en) * 1996-06-06 1998-01-20 Sun Microsystems, Inc. Method for improving the alignment of holes with other elements on a printed circuit board
TW331698B (en) 1996-06-18 1998-05-11 Hitachi Chemical Co Ltd Multi-layered printed circuit board
US6064111A (en) * 1996-07-31 2000-05-16 Hitachi Company, Ltd. Substrate for holding a chip of semi-conductor package, semi-conductor package, and fabrication process of semi-conductor package
EP0827159B1 (en) 1996-08-29 2003-05-21 Mitsubishi Denki Kabushiki Kaisha Epoxy resin composition and semiconductor device encapsulated therewith
JPH1098081A (ja) 1996-09-24 1998-04-14 Hitachi Cable Ltd 半導体チップ実装用のテープキャリア及びその製造方法
DE69737991T2 (de) 1996-11-20 2008-04-30 Ibiden Co., Ltd., Ogaki Laserbearbeitungsvorrichtung, verfahren und vorrichtung zur herstellung einer mehrschichtigen, gedruckten leiterplatte
JP3573894B2 (ja) 1997-01-06 2004-10-06 ローム株式会社 半導体装置及びその製造方法
US5920123A (en) 1997-01-24 1999-07-06 Micron Technology, Inc. Multichip module assembly having via contacts and method of making the same
US6399230B1 (en) * 1997-03-06 2002-06-04 Sarnoff Corporation Multilayer ceramic circuit boards with embedded resistors
JPH10256429A (ja) 1997-03-07 1998-09-25 Toshiba Corp 半導体パッケージ
JPH10256737A (ja) 1997-03-10 1998-09-25 Ibiden Co Ltd プリント配線基板の製造方法およびプリント配線基板
US5969424A (en) * 1997-03-19 1999-10-19 Fujitsu Limited Semiconductor device with pad structure
JP3754171B2 (ja) * 1997-04-08 2006-03-08 富士通株式会社 回路基板及びその製造方法
KR100448561B1 (ko) 1997-04-15 2004-09-13 이비덴 가부시키가이샤 무전해 도금용 접착제, 무전해 도금용 접착제 조제용의 원료조성물 및 프린트 배선판
JP3081168B2 (ja) * 1997-04-30 2000-08-28 イビデン株式会社 電子部品搭載用基板
US5887343A (en) 1997-05-16 1999-03-30 Harris Corporation Direct chip attachment method
JPH10321634A (ja) 1997-05-22 1998-12-04 Citizen Watch Co Ltd 突起電極の製造方法
KR19990002341A (ko) 1997-06-19 1999-01-15 윤종용 이형칩부품 혼재실장용 인쇄회로기판 및 그 제조방법
JP3324973B2 (ja) 1997-07-28 2002-09-17 イビデン株式会社 レジストパターン形成のための位置決めマーク及び多層プリント配線板の製造方法
JP3588230B2 (ja) 1997-07-31 2004-11-10 京セラ株式会社 配線基板の製造方法
US6005197A (en) 1997-08-25 1999-12-21 Lucent Technologies Inc. Embedded thin film passive components
JPH11111738A (ja) 1997-10-07 1999-04-23 Oki Electric Ind Co Ltd Ｃｏｂ及びｃｏｂの製造方法，半導体素子及び半導体素子の製造方法
JP3378185B2 (ja) 1997-11-28 2003-02-17 イビデン株式会社 パッケージ基板
US6441487B2 (en) 1997-10-20 2002-08-27 Flip Chip Technologies, L.L.C. Chip scale package using large ductile solder balls
JPH11126978A (ja) 1997-10-24 1999-05-11 Kyocera Corp 多層配線基板
US6025995A (en) 1997-11-05 2000-02-15 Ericsson Inc. Integrated circuit module and method
JPH11145174A (ja) 1997-11-10 1999-05-28 Sony Corp 半導体装置およびその製造方法
JP3375555B2 (ja) 1997-11-25 2003-02-10 松下電器産業株式会社 回路部品内蔵モジュールおよびその製造方法
JPH11163047A (ja) * 1997-11-27 1999-06-18 Toshiba Corp 半導体装置の製造方法及びその装置
JPH11176977A (ja) 1997-12-08 1999-07-02 Mitsubishi Gas Chem Co Inc 金属芯入りキャビティ型プリント配線板
CN100521882C (zh) 1997-12-11 2009-07-29 伊比登株式会社 多层印刷电路板的制造方法
US6087203A (en) * 1997-12-19 2000-07-11 Texas Instruments Incorporated Method for adhering and sealing a silicon chip in an integrated circuit package
JP3969875B2 (ja) 1997-12-29 2007-09-05 イビデン株式会社 多層プリント配線板
US6162652A (en) 1997-12-31 2000-12-19 Intel Corporation Process for sort testing C4 bumped wafers
JP2958520B2 (ja) 1998-01-07 1999-10-06 カシオ計算機株式会社 半導体装置の接合方法
JPH11233678A (ja) 1998-02-16 1999-08-27 Sumitomo Metal Electronics Devices Inc Ｉｃパッケージの製造方法
JPH11274734A (ja) 1998-03-20 1999-10-08 Sony Corp 電子回路装置およびその製造方法
US5937320A (en) 1998-04-08 1999-08-10 International Business Machines Corporation Barrier layers for electroplated SnPb eutectic solder joints
SE513875C2 (sv) * 1998-06-15 2000-11-20 Ericsson Telefon Ab L M Elektrisk komponent samt ett flerlagrigt kretskort
US5943597A (en) * 1998-06-15 1999-08-24 Motorola, Inc. Bumped semiconductor device having a trench for stress relief
JP2000021916A (ja) 1998-07-02 2000-01-21 Citizen Watch Co Ltd 半導体装置とその製造方法
US6153829A (en) * 1998-09-15 2000-11-28 Intel Corporation Split cavity wall plating for an integrated circuit package
JP2000151079A (ja) 1998-11-09 2000-05-30 Dainippon Printing Co Ltd 微細配線及びビアホールの形成方法
JP2000150705A (ja) 1998-11-10 2000-05-30 Hitachi Ltd 半導体装置およびその製造方法
JP2000150518A (ja) 1998-11-17 2000-05-30 Shinko Electric Ind Co Ltd 半導体装置の製造方法
US6756295B2 (en) * 1998-12-21 2004-06-29 Megic Corporation Chip structure and process for forming the same
US7405149B1 (en) 1998-12-21 2008-07-29 Megica Corporation Post passivation method for semiconductor chip or wafer
US6327158B1 (en) 1999-01-15 2001-12-04 National Semiconductor Corporation Metal pads for electrical probe testing on wafer with bump interconnects
US6433360B1 (en) 1999-01-15 2002-08-13 Xilinx, Inc. Structure and method of testing failed or returned die to determine failure location and type
TW444288B (en) * 1999-01-27 2001-07-01 Shinko Electric Ind Co Semiconductor wafer and semiconductor device provided with columnar electrodes and methods of producing the wafer and device
JP2000228423A (ja) 1999-02-05 2000-08-15 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US6232212B1 (en) * 1999-02-23 2001-05-15 Lucent Technologies Flip chip bump bonding
JP2000243754A (ja) 1999-02-24 2000-09-08 Sanyo Electric Co Ltd 半導体装置
JP3522571B2 (ja) 1999-03-05 2004-04-26 日本特殊陶業株式会社 配線基板
US6205032B1 (en) * 1999-03-16 2001-03-20 Cts Corporation Low temperature co-fired ceramic with improved registration
US6110806A (en) 1999-03-26 2000-08-29 International Business Machines Corporation Process for precision alignment of chips for mounting on a substrate
JP4078033B2 (ja) 1999-03-26 2008-04-23 株式会社ルネサステクノロジ 半導体モジュールの実装方法
EP1098368B1 (en) 1999-04-16 2011-12-21 Panasonic Corporation Module component and method of manufacturing the same
JP2000323645A (ja) 1999-05-11 2000-11-24 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US6337228B1 (en) 1999-05-12 2002-01-08 Amkor Technology, Inc. Low-cost printed circuit board with integral heat sink for semiconductor package
JP3756041B2 (ja) * 1999-05-27 2006-03-15 Ｈｏｙａ株式会社 多層プリント配線板の製造方法
US6330259B1 (en) 1999-06-24 2001-12-11 Jonathan S. Dahm Monolithic radial diode-pumped laser with integral micro channel cooling
US6235453B1 (en) 1999-07-07 2001-05-22 Advanced Micro Devices, Inc. Low-k photoresist removal process
US6889433B1 (en) * 1999-07-12 2005-05-10 Ibiden Co., Ltd. Method of manufacturing printed-circuit board
DE60023727D1 (de) 1999-08-23 2005-12-08 Gore Enterprise Holdings Inc Filter zur entfernung von verunreinigungen aus einem gehäuse
US20020000239A1 (en) 1999-09-27 2002-01-03 Krishna G. Sachdev Removal of cured silicone adhesive for reworking electronic components
US6271469B1 (en) 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US6154366A (en) 1999-11-23 2000-11-28 Intel Corporation Structures and processes for fabricating moisture resistant chip-on-flex packages
US6370013B1 (en) * 1999-11-30 2002-04-09 Kyocera Corporation Electric element incorporating wiring board
EP1990833A3 (en) 2000-02-25 2010-09-29 Ibiden Co., Ltd. Multilayer printed circuit board and multilayer printed circuit board manufacturing method
US6586836B1 (en) 2000-03-01 2003-07-01 Intel Corporation Process for forming microelectronic packages and intermediate structures formed therewith
US6281046B1 (en) 2000-04-25 2001-08-28 Atmel Corporation Method of forming an integrated circuit package at a wafer level
US6606792B1 (en) * 2000-05-25 2003-08-19 Oak-Mitsui, Inc. Process to manufacturing tight tolerance embedded elements for printed circuit boards
US6292366B1 (en) * 2000-06-26 2001-09-18 Intel Corporation Printed circuit board with embedded integrated circuit
US6657707B1 (en) 2000-06-28 2003-12-02 Advanced Micro Devices, Inc. Metallurgical inspection and/or analysis of flip-chip pads and interfaces
US6385833B1 (en) * 2000-09-06 2002-05-14 Ultrafab, Inc. Apparatus for installing weatherstripping into frames
US7855342B2 (en) 2000-09-25 2010-12-21 Ibiden Co., Ltd. Semiconductor element, method of manufacturing semiconductor element, multi-layer printed circuit board, and method of manufacturing multi-layer printed circuit board
US6586276B2 (en) * 2001-07-11 2003-07-01 Intel Corporation Method for fabricating a microelectronic device using wafer-level adhesion layer deposition
US6667230B2 (en) 2001-07-12 2003-12-23 Taiwan Semiconductor Manufacturing Co., Ltd. Passivation and planarization process for flip chip packages
KR100389314B1 (ko) * 2001-07-18 2003-06-25 엘지전자 주식회사 도금인입선 없는 인쇄회로기판의 제조방법
US6974659B2 (en) 2002-01-16 2005-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a solder ball using a thermally stable resinous protective layer
FI115285B (fi) * 2002-01-31 2005-03-31 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja kontaktin muodostamiseksi
JP4233265B2 (ja) 2002-03-29 2009-03-04 株式会社三共 遊技機
US6782897B2 (en) * 2002-05-23 2004-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Method of protecting a passivation layer during solder bump formation
US7008867B2 (en) * 2003-02-21 2006-03-07 Aptos Corporation Method for forming copper bump antioxidation surface
US7060877B2 (en) * 2003-02-26 2006-06-13 Stine Seed Farm, Inc. Soybean cultivar 0491713
JP2004281491A (ja) * 2003-03-13 2004-10-07 Toshiba Corp 半導体装置及びその製造方法
CN1291069C (zh) 2003-05-31 2006-12-20 香港科技大学 微细间距倒装焊凸点电镀制备方法
DE102004062968B4 (de) * 2004-12-28 2014-07-03 Asm Automation Sensorik Messtechnik Gmbh Wegmess-Vorrichtung
US8101868B2 (en) * 2005-10-14 2012-01-24 Ibiden Co., Ltd. Multilayered printed circuit board and method for manufacturing the same

Also Published As

Publication number Publication date
CN1901181B (zh) 2012-09-05
US20080151522A1 (en) 2008-06-26
US20090077796A1 (en) 2009-03-26
CN1901182A (zh) 2007-01-24
US7893360B2 (en) 2011-02-22
US7852634B2 (en) 2010-12-14
CN1278413C (zh) 2006-10-04
US7999387B2 (en) 2011-08-16
CN100539106C (zh) 2009-09-09
CN1901177A (zh) 2007-01-24
KR20100054882A (ko) 2010-05-25
US20100140803A1 (en) 2010-06-10
US20070209831A1 (en) 2007-09-13
US20080169123A1 (en) 2008-07-17
CN1466777A (zh) 2004-01-07
US8959756B2 (en) 2015-02-24
US7855342B2 (en) 2010-12-21
KR20030060898A (ko) 2003-07-16
US8524535B2 (en) 2013-09-03
WO2002027786A1 (fr) 2002-04-04
CN1901177B (zh) 2010-05-12
US8822323B2 (en) 2014-09-02
US9245838B2 (en) 2016-01-26
KR100797422B1 (ko) 2008-01-23
US20090263939A1 (en) 2009-10-22
EP1321980A4 (en) 2007-04-04
US20080206926A1 (en) 2008-08-28
US20040014317A1 (en) 2004-01-22
US20080230914A1 (en) 2008-09-25
US20150130079A1 (en) 2015-05-14
KR20070087691A (ko) 2007-08-28
US8067699B2 (en) 2011-11-29
US8293579B2 (en) 2012-10-23
US20080148563A1 (en) 2008-06-26
CN1901181A (zh) 2007-01-24
US7908745B2 (en) 2011-03-22
EP1321980A1 (en) 2003-06-25

Similar Documents

Publication Publication Date Title
KR101093471B1 (ko) 반도체소자,반도체소자의 제조방법,다층프린트배선판 및 다층프린트배선판의 제조방법
KR100890534B1 (ko) 다층프린트배선판 및 다층프린트배선판의 제조방법
JP4270769B2 (ja) 多層プリント配線板の製造方法
JP4108285B2 (ja) 多層プリント配線板の製造方法
JP4869488B2 (ja) 多層プリント配線板の製造方法
JP4931283B2 (ja) プリント配線板及びプリント配線板の製造方法
JP4771608B2 (ja) プリント配線板
JP4243922B2 (ja) 多層プリント配線板
JP4601158B2 (ja) 多層プリント配線板およびその製造方法
JP4475836B2 (ja) 半導体素子の製造方法
JP4934900B2 (ja) 多層プリント配線板の製造方法
JP4618919B2 (ja) 半導体素子を内蔵する多層プリント配線板の製造方法
JP2001332863A (ja) 多層プリント配線板の製造方法
JP2008193121A (ja) 多層プリント配線板及び多層プリント配線板の製造方法
JP2002050874A (ja) 多層プリント配線板および多層プリント配線板の製造方法
JP4549366B2 (ja) 多層プリント配線板
JP4033639B2 (ja) 多層プリント配線板
JP4722961B2 (ja) 半導体素子を内蔵する多層プリント配線板の製造方法
JP2002185145A (ja) 多層プリント配線板およびその製造方法
JP4049554B2 (ja) 多層プリント配線板および多層プリント配線板の製造方法
JP4458716B2 (ja) 多層プリント配線板および多層プリント配線板の製造方法
JP4785268B2 (ja) 半導体素子を内蔵した多層プリント配線板
JP3850260B2 (ja) 半導体チップの製造方法
JP4651643B2 (ja) 多層プリント配線板
JP4883843B2 (ja) プリント配線板

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141120

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151118

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161123

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20171117

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20181115

Year of fee payment: 8