JP2002185145A - 多層プリント配線板およびその製造方法 - Google Patents

多層プリント配線板およびその製造方法

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Abstract

(57)【要約】 【課題】 厚みの異なる複数の半導体素子を内蔵し、高
い接続信頼性を備える多層プリント配線板を提案する。 【解決手段】 薄いICチップ20Aのトランジション
層38Aを厚く、厚い半導体素子20Bのトランジショ
ン層38Bを厚く形成してある。薄いICチップ20A
のトランジション層38Bの頂部と、厚いICチップ2
0Bのトランジションの頂部38Bとの高さが揃い、ト
ランジション層38A、38Bと層間樹脂絶縁層50の
バイアホール60とを適正に接続させることができる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、ビルドアップ多層
プリント配線板に関し、特にICチップなどの複数の電
子部品を内蔵する多層プリント配線板に関するものであ
る。
【0002】
【従来の技術】ICチップは、ワイヤーボンディング、
TAB、フリップチップなどの実装方法によって、プリ
ント配線板との電気的接続を取っていた。ワイヤーボン
ディングは、プリント配線板にICチップを接着剤によ
りダイボンディングさせて、該プリント配線板のパッド
とICチップのパッドとを金線などのワイヤーで接続さ
せた後、ICチップ並びにワイヤーを守るために熱硬化
性樹脂あるいは熱可塑性樹脂などの封止樹脂を施してい
た。TABは、ICチップのバンプとプリント配線板の
パッドとをリードと呼ばれる線を半田などによって一括
して接続させた後、樹脂による封止を行っていた。フリ
ップチップは、ICチップとプリント配線板のパッド部
とをバンプを介して接続させて、バンプとの隙間に樹脂
を充填させることによって行っていた。
【0003】
【発明が解決しようとする課題】しかしながら、それぞ
れの実装方法は、ICチップとプリント配線板の間に接
続用のリード部品(ワイヤー、リード、バンプ)を介し
て電気的接続を行っている。それらの各リード部品は、
切断、腐食し易く、これにより、ICチップとの接続が
途絶えたり、誤作動の原因となることがあった。また、
それぞれの実装方法は、ICチップを保護するためにエ
ポキシ樹脂等の熱可塑性樹脂によって封止を行っている
が、その樹脂を充填する際に気泡を含有すると、気泡が
起点となって、リード部品の破壊やICパッドの腐食、
信頼性の低下を招いてしまう。熱可塑性樹脂による封止
は、それぞれの部品に合わせて樹脂装填用プランジャ
ー、金型を作成する必要が有り、また、熱硬化性樹脂で
あってもリード部品、ソルダーレジストなどの材質など
を考慮した樹脂を選定しなくては成らないために、それ
ぞれにおいてコスト的にも高くなる原因にもなった。
【0004】このため基板内に半導体素子を埋め込む技
術が種々提案されている。基板に半導体素子を埋め込ん
で、その上層にビルドアップ層を形成させることにより
電気的接続を取る技術としては、特開平9−32140
8号(USP5875100)、特開平10−2564
29号、特開平11−126978号、などが提案され
ている。
【0005】特開平9−321408号(USP587
5100)では、ダイパッド上にスタッドバンプを形成
した半導体素子をプリント配線板に内蔵して、スタッド
バンプ上に配線を形成して電気的接続を取っていた。し
かし、このスタッドバンプの高さのばらつきが大きいた
め、接続性に問題があった。また、このスタッドバンプ
をボンディングにより一つ一つ植設しており、生産性に
も問題があった。
【0006】特開平10−256429号では、セラミ
ック基板に半導体素子を内蔵して、フリップチップ形態
により電気的接続を取っていた。しかし、セラミックは
外形加工性が悪く、半導体素子の納まりがよくない。ま
た、該バンプの高さのばらつきが大きいため、接続性に
問題があった。
【0007】特開平11−126978号では、バイア
ホールを介して積蔵された多層プリント配線板の空隙の
収容部に半導体素子を内蔵して、導体回路と接続を取っ
ていた。しかし、収容部が空隙であるため、位置ずれを
引き起こしやすく、接続性に問題があった。また、ダイ
パッドと導体回路とを直接接続させているため、ダイパ
ッドに酸化被膜ができやすく、絶縁抵抗が上昇する問題
もあった。
【0008】一方、プリント配線板に複数の機能の異な
るICチップ、例えば、演算用ICチップと、記憶用I
Cチップとを埋め込むことが現在検討されている。しか
しながら、異なるICチップは厚みが種々であるため、
プリント配線板内で該ICチップのパッド(端子)への
接続が適正に取れず、接続信頼性が低下することが明ら
かになった。
【0009】本発明は上述した課題を解決するためにな
されたものであり、その目的とするところは、厚みの異
なる複数の半導体素子を内蔵し、高い接続信頼性を備え
る多層プリント配線板及び該多層プリント配線板の製造
方法を提案することを目的とする。
【0010】
【課題を解決するための手段】上記した目的を達成する
ため、請求項1に記載の多層プリント配線板では、相対
的に厚い半導体素子と相対的に薄い半導体素子とを埋め
込み、収容又は収納された基板上に層間絶縁層と導体層
とが繰り返し形成され、前記層間絶縁層にバイアホール
が形成され、前記バイアホールを介して電気的接続され
る多層プリント配線板において、前記厚い半導体素子及
び薄い半導体素子のパッド部分に、最下層の前記層間絶
縁層に形成された前記バイアホールと接続するためのト
ランジション層を設け、前記厚い半導体素子の前記トラ
ンジション層を薄く、前記薄い半導体素子のトランジシ
ョンを厚く形成したことを技術的特徴とする。
【0011】請求項1の発明では、厚い半導体素子及び
薄い半導体素子のパッド部分に、最下層の層間絶縁層の
バイアホールと接続するためのトランジション層を形成
する。ここで、厚い半導体素子のトランジション層を薄
く、薄い半導体素子のトランジション層を厚く形成して
あるので、厚い半導体素子のトランジション層の頂部
と、薄い半導体素子のトランジション層の頂部との高さ
が揃い、層間絶縁層のバイアホールと適正に接続させる
ことができる。このため、多層プリント配線板に厚みの
異なる複数の半導体素子を内蔵させても、高い接続信頼
性を得ることが可能になる。
【0012】請求項1では、半導体素子のパッドを覆う
ようにしてトランジション層を形成させている。ICチ
ップのダイパッドにトランジション層を設ける理由は、
次の通りである。ICチップのダイパッドは一般的にア
ルミニウムなどで製造されている。トランジション層を
形成させていないダイパッドのままで、フォトエッチン
グにより層間絶縁層のバイアホールを形成させた時、ダ
イパッドのままであれば露光、現像後にダイパッドの表
層に樹脂が残りやすかった。それに、現像液の付着によ
りダイパッドの変色を引き起こした。一方、レーザの場
合、ビア径がダイパッド径より大きいときには、ダイパ
ッド及びパシベーション(ICの保護膜)がレーザによ
って破壊される。また、後工程に、酸や酸化剤あるいは
エッチング液に浸漬させたり、種々のアニール工程を経
ると、ICチップのダイパッドの変色、溶解が発生し
た。更に、ICチップのダイパッドは、20〜60μm
程度の径で作られており、バイアホールはそれより大き
いので位置ずれの際に未接続が発生しやすい。
【0013】これに対して、ダイパッド上に銅等からな
るトランジション層を設けることで、溶剤の使用が可能
となりダイパッド上の樹脂残りを防ぐことができる。ま
た、後工程の際に酸や酸化剤あるいはエッチング液に浸
漬させたり、種々のアニール工程を経てもダイパッドの
変色、溶解が発生しない。ダイパッドの酸化皮膜の形成
を防げる。これにより、ダイパッドとバイアホールとの
接続性や信頼性を向上させる。更に、ICチップのダイ
パッド上に20μmよりも大きな径のトランジション層
を介在させることで、バイアホールを確実に接続させる
ことができる。望ましいのは、トランジション層は、バ
イアホール径と同等以上のものがよい。
【0014】また、パッドより大きいトランジション層
を形成させることによって、検査用プローブピンが接触
しやすくなり、検査を容易に行える。即ち、半導体素子
を基板に内蔵する前もしくはその後に検査を行えるた
め、予め製品の可否を判定することができる。したがっ
て、生産性の向上やコストの低減が可能となる。つま
り、トランジション層を備える半導体素子は、プリント
配線板の埋め込み、収容、収納するための半導体素子で
あるといえる。
【0015】本発明で定義されているトランジション層
について説明する。トランジション層は、半導体素子で
あるICチップとプリント配線板とを直接に接続を取る
ため、設けられた中間の仲介層を意味する。その特徴と
して、ダイパッド上に薄膜層を形成し、その上に厚付け
層が形成されてなる、少なくとも2層以上の金属層で形
成されている。そして、半導体素子であるICチップの
ダイパッドよりも大きくさせる。それによって、電気的
接続や位置合わせ性を向上させるものであり、かつ、ダ
イパッドにダメージを与えることなくレーザやフォトエ
ッチングによるバイアホール加工を可能にするものであ
る。そのため、ICチップのプリント配線板への埋め込
み、収容、収納や接続を確実にすることができる。ま
た、トランジション層には、直接、プリント配線板の導
体回路である金属を形成することを可能にする。その導
体回路の一例としては、層間絶縁層のバイアホールや基
板上のスルーホールなどがある。
【0016】トランジション層は、次のように形成され
る。ICチップの全面に蒸着、スパッタリングなどを行
い、全面に導電性の金属膜(第1薄膜層)を形成させ
る。その金属としては、スズ、クロム、チタン、ニッケ
ル、亜鉛、コバルト、金、銅などがよい。厚みとして
は、0.001〜2.0μmの間で形成させるのがよ
い。0.001μm未満では、全面に均一に積層できな
い。2.0μmを越えるものを形成させることは困難で
あり、効果が高まるのもでもなかった。クロムの場合に
は0.1μmの厚みが望ましい。
【0017】第1薄膜層により、ダイパッドの被覆を行
い、トランジション層とICチップにダイパッドとの界
面の密着性を高めることができる。また、これら金属で
ダイパッドを被覆することで、界面への湿分の侵入を防
ぎ、ダイパッドの溶解、腐食を防止し、信頼性を高める
ことができる。また、この第1薄膜層によって、リード
のない実装方法によりICチップとの接続を取ることが
できる。ここで、クロム、チタン、ニッケルを用いるこ
とが、界面への湿分の侵入を防ぐために望ましい。
【0018】第1薄膜層上に、スパッタ、蒸着、又は、
無電解めっきにより第2薄膜層を形成させる。その金属
としてはニッケル、銅、金、銀などがある。電気特性、
経済性、また、後程で形成される厚付け層は主に銅であ
ることから、銅を用いるとよい。
【0019】ここで第2薄膜層を設ける理由は、第1薄
膜層では、後述する厚付け層を形成するための電解めっ
き用のリードを取ることができないためである。第2薄
膜層36は、厚付けのリードとして用いられる。その厚
みは0.01〜5μmの範囲で行うのがよい。0.01
μm未満では、リードとしての役割を果たし得ず、5μ
mを越えると、エッチングの際、下層の第1薄膜層がよ
り多く削れて隙間ができてしまい、湿分が侵入し易くな
り、信頼性が低下するからである。特に、0.1〜3μ
mが望ましい。
【0020】第2薄膜層上に、無電解あるいは電解めっ
きにより厚付けさせる。形成される金属の種類としては
銅、ニッケル、金、銀、亜鉛、鉄などがある。電気特
性、経済性、トランジション層としての強度や構造上の
耐性、また、後程で形成されるビルドアップである導体
層は主に銅であることから、銅を用い電解めっきで形成
するのが望ましい。その厚みは1〜20μmの範囲で行
うのがよい。1μmより薄いと、上層のバイアホールと
の接続信頼性が低下し、20μmよりも厚くなると、エ
ッチングの際にアンダーカットが起こってしまい、形成
されるトランジション層とバイアホールと界面に隙間が
発生するからである。また、場合によっては、第1薄膜
層上に直接厚付けめっきしても、さらに、多層に積層し
てもよい。
【0021】その後、エッチングレジストを形成して、
露光、現像してトランジション層以外の部分の金属を露
出させてエッチングを行い、ICチップのダイパッド上
に第1薄膜層、第2薄膜層、厚付け層からなるトランジ
ション層を形成させる。
【0022】また、上記トランジション層の製造方法以
外にも、ICチップ上に形成した金属膜上に電解めっき
によって厚付けした後、ドライフィルムレジストを形成
してトランジション層に該当する以外の部分を除去させ
て、ダイパッド上にトランジション層を形成させること
もできる。更に、ICチップをコア基板に取り付けた後
に、同様にしてICチップのダイパッド上にトランジシ
ョン層を形成させることもできる。
【0023】請求項2の多層プリント配線板の製造方法
は、少なくとも以下(a)〜(f)の工程を備えること
を技術的特徴とする: (a)相対的に厚い半導体素子のパッド部分に、薄いト
ランジション層を形成する工程; (b)相対的に薄い半導体素子のパッド部分に、厚いト
ランジション層を形成する工程; (c)基板上に前記厚い半導体素子と前記薄い半導体素
子とを載置する工程; (d)前記厚い半導体素子と前記薄い半導体素子とを硬
化性樹脂で覆う工程; (e)前記硬化性樹脂の表面を研磨し、前記厚い半導体
素子及び前記薄い半導体素子のトランジション層を露出
させる工程; (f)前記硬化性樹脂の上に層間絶縁層を形成し、該層
間絶縁層に前記トランジション層と接続するバイアホー
ルを形成する工程。
【0024】請求項2の多層プリント配線板の製造方法
では、厚い半導体素子及び薄い半導体素子のパッド部分
に、最下層の層間絶縁層のバイアホールと接続するため
のトランジション層を形成する。ここで、厚い半導体素
子のトランジション層を薄く、薄い半導体素子のトラン
ジションを厚く形成し、厚い半導体素子のトランジショ
ン層の頂部と、薄い半導体素子のトランジションの頂部
との高さをほぼ揃え、更に、厚い半導体素子と薄い半導
体素子とを覆う硬化性樹脂の表面を研磨し、厚い半導体
素子及び薄い半導体素子のトランジション層を露出させ
る。このため、両トランジション層の高さが完全に揃
い、また、硬化性樹脂の表面がフラットになるので、両
トランジション層を層間絶縁層のバイアホールと適正に
接続させることができる。このため、厚みの異なる複数
の半導体素子を内蔵させても、高い接続信頼性を備える
多層プリント配線板を製造することが可能になる。
【0025】請求項3では、厚い半導体素子と薄い半導
体素子とを硬化性樹脂で覆う工程を、減圧下で行うた
め、硬化性樹脂内にボイドが残らず、多層プリント配線
板の信頼性を高めることができる。
【0026】請求項4では、硬化性樹脂の表面研磨を、
樹脂を半硬化(仮硬化)させた状態で行い、研磨後に当
該硬化性樹脂を本硬化させる。このため、研磨を容易に
行うことができ、トランジション層を傷つけないので、
多層プリント配線板の信頼性を高めることができる。
【0027】
【発明の実施の形態】以下、本発明の実施形態について
図を参照して説明する。 [第1実施形態]先ず、本発明の第1実施形態に係る多層
プリント配線板の構成について、多層プリント配線板1
0の断面を示す図11を参照して説明する。
【0028】多層プリント配線板10は、記憶用ICチ
ップ20A及び演算用ICチップ20Bを収容するコア
基板31と、層間樹脂絶縁層50、層間樹脂絶縁層15
0とからなる。記憶用ICチップ20A及び演算用IC
チップ20Bは、アルミニューム等から成るヒートシン
ク板30Dに載置されている。下層の層間樹脂絶縁層5
0には、バイアホール60および導体回路58が形成さ
れ、上層の層間樹脂絶縁層150には、バイアホール1
60および導体回路158が形成されている。
【0029】上層の層間樹脂絶縁層150の上には、ソ
ルダーレジスト層70が設けられ、ソルダーレジスト7
0の開口71には、ドータボード等の外部基板と接続す
るための半田バンプ76が設けられている。
【0030】プリント配線板10に実装されたICチッ
プ20A、20Bには、ICチップ20を保護するパッ
シベーション膜24が被覆され、該パッシベーション膜
24の開口内に入出力端子を構成するダイパッド22が
配設されている。厚みの薄いICチップ20Aのパッド
22の上には、主として銅からなる厚みの厚いトランジ
ション層38Aが形成され、厚みの厚いICチップ20
Bのパッド22の上には、厚みの薄いトランジション層
38Bが形成されている。
【0031】本実施例の多層プリント配線板10では、
コア基板31にICチップ20を内蔵させて、該ICチ
ップ20A、20Bのパッド22にはトランジション層
38A、38Bを配設させている。このため、リード部
品や封止樹脂を用いず、ICチップと多層プリント配線
板(パッケージ基板)との電気的接続を取ることができ
る。
【0032】また、薄いICチップ20Aのトランジシ
ョン層38Aを厚く、厚い半導体素子20Bのトランジ
ション層38Bを厚く形成してあるので、薄いICチッ
プ20Aのトランジション層38Bの頂部と、厚いIC
チップ20Bのトランジションの頂部38Bとの高さが
揃い、層間樹脂絶縁層50のバイアホール60と適正に
接続させることができる。このため、多層プリント配線
板に厚みの異なる複数の半導体素子を内蔵させても、高
い接続信頼性を得ることが可能になる。更に、ICチッ
プ部分にトランジション層38A、38Bが形成されて
いることから、ICチップ部分には平坦化されるので、
上層の層間樹脂絶縁層50も平坦化されて、膜厚みも均
一になる。更に、トランジション層38A、38Bによ
って、上層のバイアホール60を形成する際も形状の安
定性を保つことができる。
【0033】更に、ダイパッド22上に銅製のトランジ
ション層38A、38Bを設けることで、パッド22上
の樹脂残りを防ぐことができ、また、後工程の際に酸や
酸化剤あるいはエッチング液に浸漬させたり、種々のア
ニール工程を経てもパッド22の変色、溶解が発生しな
い。これにより、ICチップのパッド22とバイアホー
ル60との接続性や信頼性を向上させる。更に、40μ
m径パッド22上に60μm径以上のトランジション層
38A、38Bを介在させることで、60μm径のバイ
アホール60を確実に接続させることができる。
【0034】A.半導体素子 先ず、多層プリント配線板10に収容、収納又は埋め込
む半導体素子(ICチップ)の構成について、半導体素
子20Bの断面を示す図3(B)、及び、平面図を示す
図4(B)を参照して説明する。
【0035】図3(B)に示すように半導体素子20B
の上面には、ダイパッド22及び配線(図示せず)が配
設されており、該ダイパッド22及び配線の上に、パッ
シベーション膜24が被覆され、該ダイパッド22に
は、パッシベーション膜24の開口が形成されている。
ダイパッド22の上には、主として銅からなるトランジ
ション層38Bが形成されている。トランジション層3
8Bは、薄膜層33と電解めっき膜(厚付け膜)37と
からなる。言い換えると、2層以上の金属膜で形成され
ている。
【0036】引き続き、図3(B)を参照して上述した
半導体素子の製造方法について、図1〜図4を参照して
説明する。
【0037】(1)先ず、図1(A)に示すシリコンウ
エハー20Aに、常法により配線21及びダイパッド2
2を形成する(図1(B)及び図1(B)の平面図を示
す図4(A)参照、なお、図1(B)は、図4(A)の
B−B断面を表している)。 (2)次に、ダイパッド22及び配線21の上に、パッ
シベーション膜24を形成し、ダイパッド22上に開口
24aを設ける(図1(C))。
【0038】(3)シリコンウエハー20Aに蒸着、ス
パッタリングなどの物理的な蒸着を行い、全面に導電性
の金属膜(薄膜層)33を形成させる(図2(A))。
その厚みは、0.001〜2μmの範囲で形成させるの
がよい。その範囲よりも下の場合は、全面に薄膜層を形
成することができない。その範囲よりも上の場合は、形
成される膜に厚みのバラツキが生じてしまう。最適な範
囲は0.01〜1.0μmである。形成する金属として
は、スズ、クロム、チタン、ニッケル、亜鉛、コバル
ト、金、銅の中から選ばれるものを用いることがよい。
それらの金属は、ダイパッドの保護膜となり、かつ、電
気特性を劣化させることがない。本実施形態では、薄膜
層33は、スパッタを用いてクロムにより形成される。
また、クロム薄膜層33の上に銅薄膜層をスパッタを用
いて形成してもよい。クロム、銅の2層を真空チャンバ
ー内で連続して形成することもできる。このとき、クロ
ム0.05μm−0.1μm、銅0.5μm程度の厚み
である。クロム−銅、クロム−ニッケル、チタン−銅、
チタン−ニッケルの組み合わせがよい。金属との接合性
や電気伝達性という点で他の組み合わせよりも優れる。
【0039】(4)その後、液状レジスト、感光性レジ
スト、ドライフィルムのいずれかのレジスト層を薄膜層
33上に形成させる。トランジション層38を形成する
部分が描画されたマスク(図示せず)を該レジスト層上
に、載置して、露光、現像を経て、レジスト35に非形
成部35aを形成させる。電解メッキを施してレジスト
層の非形成部35aに厚付け層(電解めっき膜)37を
設ける(図2(B))。形成されるメッキの種類として
は銅、ニッケル、金、銀、亜鉛、鉄などがある。電気特
性、経済性、また、後程で形成されるビルドアップであ
る導体層は主に銅であることから、銅を用いるとよく、
本実施形態では、銅を用いる。その厚みは0.1〜20
μmの範囲で行うのがよい。
【0040】(5)メッキレジスト35をアルカリ溶液
等で除去した後、メッキレジスト35下の金属膜33を
硫酸−過酸化水素水、塩化第二鉄、塩化第二銅、第二銅
錯体−有機酸塩等のエッチング液によって除去すること
で、ICチップのパッド22上にトランジション層38
Bを形成する(図2(C))。
【0041】(6)次に、基板にエッチング液をスプレ
イで吹きつけ、トランジション層38Bの表面をエッチ
ングすることにより粗化面38αを形成する(図3
(A)参照)。無電解めっきや酸化還元処理を用いて粗
化面を形成することもできる。
【0042】(7)最後に、トランジション層38Bが
形成されたシリコンウエハー20Aを、ダイシングなど
によって個片に分割して半導体素子20を形成する(図
3(B)及び図3(B)の平面図である図4(B)参
照)。その後、必要に応じて、分割された半導体素子2
0Bの動作確認や電気検査を行なってもよい。半導体素
子20Bは、ダイパッド22よりも大きなトランジショ
ン層38Bが形成されているので、プローブピンが当て
やすく、検査の精度が高くなっている。
【0043】図5は、厚みの薄い半導体素子20Aに厚
いトランジション層38Aを製造する工程を示してい
る。この工程は、図1〜図4を参照して上述した製造工
程と全く同じである。但し、電解メッキを施してレジス
ト層35の非形成部35aに厚付け層(電解めっき膜)
37を設ける工程において、めっき時間を長くして厚付
け層を厚くなるように形成する(図5(A))。その
後、レジスト層35を剥離し、シリコンウエハー20S
のパッド22に、相対的に厚いトランジション層38A
を設ける。その後、トランジション層38Aを粗化した
後、個片の半導体素子20Aに分割する。
【0044】上述した製造方法では、薄膜層33の上に
厚付け層(電解めっき膜)37を形成した。これに対し
て、トランジション層を、薄膜層(第1薄膜層)と無電
解めっき膜(第2薄膜層)と電解めっき膜(厚付け層)
とからなる3層構造として構成することもできる。3層
構造の場合、第2薄膜層を、第1薄膜層33の上に、ス
パッタ、蒸着、無電解めっきによって積層する。その厚
みは、0.01〜5.0μmが良く、特に0.1〜3.
0μmが望ましい。その場合積層できる金属は、ニッケ
ル、銅、金、銀の中から選ばれるものがよい。
【0045】B.多層プリント配線板 引き続き、図11を参照して上述した多層プリント配線
板の製造方法について、図6〜図10を参照して説明す
る。
【0046】(1)窒化アルミニウム、アルミナ、ムラ
イト等のセラミック、又は、アルミニューム合金、隣青
銅等から成る板状のヒートシンク30D(図6(A))
に、熱伝導性接着剤(例えば金属粒子を含む樹脂)29
を塗布する(図6(B))。
【0047】(2)ヒートシンク30Dに上記トランジ
ション層を設けたICチップ20A、20Bを熱伝導性
接着剤29により固定する(図6(C))。
【0048】(3)ヒートシンク30Dに開口32を有
する半硬化状態のコア基板31を載置する(図7
(A))。コア基板としては、ガラスクロス等の芯材に
エポキシ等の樹脂を含浸させたプリプレグを積層した絶
縁樹脂基板を用いることができる。樹脂製基板として
は、エポキシ樹脂、BT樹脂、フェノール樹脂などにガ
ラスエポキシ樹脂などの補強材や芯材を含浸させた樹
脂、エポキシ樹脂を含浸させたプリプレグを積層させた
ものなどが用いられるが、一般的にプリント配線板で使
用されるものを用いることができる。コア基板の開口に
はテーパを設けてもよい。
【0049】(4)コア基板31の開口32内に硬化性
樹脂28を減圧下で充填し、所定時間所定温度で加熱し
て硬化性樹脂28を仮硬化させる(図7(B))。ここ
で、硬化性樹脂としては、熱膨張率が低く、低弾性のエ
ポキシ樹脂を用いる。例えば、エポキシ樹脂、ポリイミ
ド樹脂、熱硬化型ポリフェノレンエーテル(PPE)等
の熱硬化性樹脂、及び、該熱硬化性樹脂と熱可塑性樹脂
との複合体を用いることができる。
【0050】硬化性樹脂28の塗布方法は、カーテンコ
ータ、スピンコータ、ロールコータ、スプレーコート、
スクリーン印刷などを使用できる。また、樹脂の塗布
後、更に減圧することで脱泡を行い、硬化性樹脂28内
の気泡を完全に除去することが、多層プリント配線板の
信頼性を高めるため好適である。
【0051】(5)その後、半硬化させた硬化性樹脂2
8の表面を、ベルト研磨紙(三共理化学社製)を用いた
ベルトサンダー研磨により研磨し、ICチップ20Aの
トランジション層38A及びICチップ20Bのトラン
ジション層38Bの頂部を露出させ(図7(C))。本
実施形態では、硬化性樹脂28及びコア基板31を仮硬
化状態で研磨するため、容易に研磨を行うことができ
る。
【0052】(6)この後、更に加熱して、硬化性樹脂
28及びコア基板31を本硬化させる。この本硬化は、
減圧下で行うことが好適である。減圧することで、硬化
性樹脂28内に気泡が残ることがなくなり、多層プリン
ト配線板の信頼性を高めることができる。
【0053】(7)上記工程を経た基板31に、厚さ5
0μmの熱硬化型樹脂シートを温度50〜150℃まで
昇温しながら圧力5kg/cm2で真空圧着ラミネート
し、層間樹脂絶縁層50を設ける(図8(A)参照)。
真空圧着時の真空度は、10mmHgである。
【0054】層間樹脂絶縁層としては、熱硬化性樹脂、
熱可塑性樹脂、感光性樹脂、熱硬化性樹脂の一部を感光
基で置換した樹脂、熱硬化性樹脂と熱可塑性樹脂との樹
脂複合体、感光性樹脂と熱可塑性樹脂との複合体などを
用いることができる。熱硬化性樹脂としては、エポキシ
樹脂、フェノール樹脂、ポリイミド樹脂、ポリオレフィ
ン樹脂、フッ素樹脂等が挙げられる。熱可塑性樹脂とし
ては、ポリエーテルスルフォン(PES)、ポリエーテ
ルイミド、フェノキシ樹脂などを用いることができる。
またそれらの樹脂複合体として用いた時でも、各1種類
以上の樹脂を混合して用いてもよい。例えば、エポキシ
樹脂、フェノール樹脂、フェノキシ樹脂といった組み合
わせがある。
【0055】また、層間樹脂絶縁層50は、上述したよ
うに、半硬化状態にした樹脂をフィルム状にして加熱圧
着する代わりに、予め粘度を調整した樹脂組成物を、ロ
ールコータやカーテンコータなどによって塗布すること
で形成することもできる。
【0056】(8)次に、波長10.4μmのCO2
スレーザにて、ビーム径5mm、トップハットモード、
パルス幅5.0μ秒、マスクの穴径0.5mm、1ショ
ットの条件で、層間樹脂絶縁層50に直径60μmのバ
イアホール用開口48を設ける(図8(B)参照)。6
0℃の過マンガン酸を用いて、開口48内の樹脂残りを
除去する。ダイパッド22上に銅製のトランジション層
38を設けることで、パッド22上の樹脂残りを防ぐこ
とができ、これにより、パッド22と後述するバイアホ
ール60との接続性や信頼性を向上させる。更に、40
μm径パッド22上に60μm以上の径のトランジショ
ン層38を介在させることで、60μm径のバイアホー
ル用開口48を確実に接続させることができる。なお、
ここでは、過マンガン酸を用いて樹脂残さを除去した
が、酸素プラズマを用いてデスミア処理を行うことも可
能である。
【0057】(9)次に、クロム酸、過マンガン酸塩な
どの酸化剤等に浸漬させることによって、層間樹脂絶縁
層50の粗化面50αを設ける(図8(C)参照)。該
粗化面50αは、0.05〜5μmの範囲で形成される
ことがよい。その一例として、過マンガン酸ナトリウム
溶液50g/l、温度60℃中に5〜25分間浸漬させ
ることによって、2〜3μmの粗化面50αを設ける。
上記以外には、日本真空技術株式会社製のSV−454
0を用いてプラズマ処理を行い、層間樹脂絶縁層50の
表面に粗化面50αを形成することもできる。この際、
不活性ガスとしてはアルゴンガスを使用し、電力200
W、ガス圧0.6Pa、温度70℃の条件で、2分間プ
ラズマ処理を実施する。
【0058】(10)粗化面50αが形成された層間樹
脂絶縁層50上に、金属層52を設ける(図9(A)参
照)。金属層52は、無電解めっきによって形成させ
る。予め層間樹脂絶縁層50の表層にパラジウムなどの
触媒を付与させて、無電解めっき液に5〜60分間浸漬
させることにより、0.1〜5μmの範囲でめっき膜で
ある金属層52を設ける。その一例として、 〔無電解めっき水溶液〕 NiSO4 0.003 mol/l 酒石酸 0.200 mol/l 硫酸銅 0.030 mol/l HCHO 0.050 mol/l NaOH 0.100 mol/l α、α′−ビピルジル 100 mg/l ポリエチレングリコール(PEG) 0.10 g/l 34℃の液温度で40分間浸漬させた。上記以外でも上
述したプラズマ処理と同じ装置を用い、内部のアルゴン
ガスを交換した後、Ni及びCuをターゲットにしたス
パッタリングを、気圧0.6Pa、温度80℃、電力2
00W、時間5分間の条件で行い、Ni/Cu金属層5
2を層間樹脂絶縁層50の表面に形成することもでき
る。このとき、形成されるNi/Cu金属層52の厚さ
は0.2μmである。また、スパッタの代わりに、蒸
着、電着等で金属膜を形成することもできる。更に、ス
パッタ、蒸着、電着などの物理的な方法で薄付け層を形
成した後、無電解めっきを施すことも可能である。
【0059】(11)上記処理を終えた基板31に、市
販の感光性ドライフィルムを貼り付け、フォトマスクフ
ィルムを載置して、100mJ/cm2で露光した後、
0.8%炭酸ナトリウムで現像処理し、厚さ15μmの
めっきレジスト54を設ける。次に、以下の条件で電解
めっきを施して、厚さ15μmの電解めっき膜56を形
成する(図9(B)参照)。なお、電解めっき水溶液中
の添加剤は、アトテックジャパン社製のカパラシドHL
である。
【0060】 〔電解めっき水溶液〕 硫酸 2.24 mol/l 硫酸銅 0.26 mol/l 添加剤(アトテックジャパン製、カパラシドHL) 19.5 ml/l 〔電解めっき条件〕 電流密度 1A/dm 時間 65分 温度 22±2℃
【0061】(12)めっきレジスト54を5%NaO
Hで剥離除去した後、そのめっきレジスト下の金属層5
2を硝酸および硫酸と過酸化水素の混合液を用いるエッ
チングにて溶解除去し、金属層52と電解めっき膜56
からなる厚さ16μmの導体回路58及びバイアホール
60を形成する(図9(C)参照)。エッチング液とし
ては、塩化第二銅、塩化第二鉄、過酸塩類、過酸化水素
/硫酸、アルカリチャントなどを用いることができる。
続いて、第二銅錯体と有機酸とを含有するエッチング液
によって、粗化面58α、60αを形成する。
【0062】(13)次いで、上記(7)〜(12)の
工程を、繰り返すことにより、層間樹脂絶縁層50の上
層に層間樹脂絶縁層150及び導体回路158(バイア
ホール160を含む)を形成する(図10(A)参
照)。
【0063】(14)次に、ジエチレングリコールジメ
チルエーテル(DMDG)に60重量%の濃度になるよ
うに溶解させた、クレゾールノボラック型エポキシ樹脂
(日本化薬社製)のエポキシ基50%をアクリル化した
感光性付与のオリゴマー(分子量4000)46.67
重量部、メチルエチルケトンに溶解させた80重量%の
ビスフェノールA型エポキシ樹脂(油化シェル社製、商
品名:エピコート1001)15重量部、イミダゾール
硬化剤(四国化成社製、商品名:2E4MZ−CN)
1.6重量部、感光性モノマーである多官能アクリルモ
ノマー(共栄化学社製、商品名:R604)3重量部、
同じく多価アクリルモノマー(共栄化学社製、商品名:
DPE6A)1.5重量部、分散系消泡剤(サンノプコ
社製、商品名:S−65)0.71重量部を容器にと
り、攪拌、混合して混合組成物を調整し、この混合組成
物に対して光重量開始剤としてベンゾフェノン(関東化
学社製)2.0重量部、光増感剤としてのミヒラーケト
ン(関東化学社製)0.2重量部を加えて、粘度を25
℃で2.0Pa・sに調整したソルダーレジスト組成物
(有機樹脂絶縁材料)を得る。なお、粘度測定は、B型
粘度計(東京計器社製、DVL−B型)で60rpmの
場合はローターNo.4、6rpmの場合はローターNo.3
によった。なお、ソルダーレジストとして市販のソルダ
ーレジストを用いることもできる。
【0064】(15)次に、基板31に、上記ソルダー
レジスト組成物を30μmの厚さで塗布し、70℃で2
0分間、70℃で30分間の条件で乾燥処理を行った
後、ソルダーレジストレジスト開口部のパターンが描画
された厚さ5mmのフォトマスクをソルダーレジスト層
70に密着させて1000mJ/cm2の紫外線で露光
し、DMTG溶液で現像処理し、200μmの直径の開
口71を形成する(図10(B)参照)。
【0065】(16)次に、ソルダーレジスト層(有機
樹脂絶縁層)70を形成した基板を、塩化ニッケル
(2.3×10-1mol/l)、次亞リン酸ナトリウム
(2.8×10-1mol/l)、クエン酸ナトリウム
(1.6×10-1mol/l)を含むpH=4.5の無
電解ニッケルめっき液に20分間浸漬して、開口部71
に厚さ5μmのニッケルめっき層72を形成する。さら
に、その基板を、シアン化金カリウム(7.6×10-3
mol/l)、塩化アンモニウム(1.9×10-1mo
l/l)、クエン酸ナトリウム(1.2×10-1mol
/l)、次亜リン酸ナトリウム(1.7×10-1mol
/l)を含む無電解めっき液に80℃の条件で7.5分
間浸漬して、ニッケルめっき層72上に厚さ0.03μ
mの金めっき層74を形成することで、導体回路258
に半田パッド75を形成する(図10(C)参照)。
【0066】(17)次いで、ソルダーレジスト層70
の開口71に半田ペーストを印刷する。この半田ペース
トには、Sn/Pb、Sn/Sb、Sn/Ag、Sn/
Ag/Cuなどを用いることができる。また、低α線タ
イプの半田ペーストを用いてもよい。続いて、200℃
でリフローすることにより、半田バンプ76を形成する
(図11参照)。これにより、複数のICチップ20
A、20Bを内蔵する多層プリント配線板10を得るこ
とができる。
【0067】上述した実施形態では、層間樹脂絶縁層5
0、150に熱硬化型樹脂シートを用いた。この熱硬化
型樹脂シート樹脂には、難溶性樹脂、可溶性粒子、硬化
剤、その他の成分が含有されている。それぞれについて
以下に説明する。
【0068】第1実施形態の製造方法において使用する
熱硬化型樹脂シートは、酸または酸化剤に可溶性の粒子
(以下、可溶性粒子という)が酸または酸化剤に難溶性
の樹脂(以下、難溶性樹脂という)中に分散したもので
ある。なお、第1実施形態で使用する「難溶性」「可溶
性」という語は、同一の酸または酸化剤からなる溶液に
同一時間浸漬した場合に、相対的に溶解速度の早いもの
を便宜上「可溶性」と呼び、相対的に溶解速度の遅いも
のを便宜上「難溶性」と呼ぶ。
【0069】上記可溶性粒子としては、例えば、酸また
は酸化剤に可溶性の樹脂粒子(以下、可溶性樹脂粒
子)、酸または酸化剤に可溶性の無機粒子(以下、可溶
性無機粒子)、酸または酸化剤に可溶性の金属粒子(以
下、可溶性金属粒子)等が挙げられる。これらの可溶性
粒子は、単独で用いても良いし、2種以上併用してもよ
い。
【0070】上記可溶性粒子の形状は特に限定されず、
球状、破砕状等が挙げられる。また、上記可溶性粒子の
形状は、一様な形状であることが望ましい。均一な粗さ
の凹凸を有する粗化面を形成することができるからであ
る。
【0071】上記可溶性粒子の平均粒径としては、0.
1〜10μmが望ましい。この粒径の範囲であれば、2
種類以上の異なる粒径のものを含有してもよい。すなわ
ち、平均粒径が0.1〜0.5μmの可溶性粒子と平均
粒径が1〜3μmの可溶性粒子とを含有する等である。
これにより、より複雑な粗化面を形成することができ、
導体回路との密着性にも優れる。なお、第1実施形態に
おいて、可溶性粒子の粒径とは、可溶性粒子の一番長い
部分の長さである。
【0072】上記可溶性樹脂粒子としては、熱硬化性樹
脂、熱可塑性樹脂等からなるものが挙げられ、酸あるい
は酸化剤からなる溶液に浸漬した場合に、上記難溶性樹
脂よりも溶解速度が速いものであれば特に限定されな
い。上記可溶性樹脂粒子の具体例としては、例えば、エ
ポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリフ
ェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等から
なるものが挙げられ、これらの樹脂の一種からなるもの
であってもよいし、2種以上の樹脂の混合物からなるも
のであってもよい。
【0073】また、上記可溶性樹脂粒子としては、ゴム
からなる樹脂粒子を用いることもできる。上記ゴムとし
ては、例えば、ポリブタジエンゴム、エポキシ変性、ウ
レタン変性、(メタ)アクリロニトリル変性等の各種変
性ポリブタジエンゴム、カルボキシル基を含有した(メ
タ)アクリロニトリル・ブタジエンゴム等が挙げられ
る。これらのゴムを使用することにより、可溶性樹脂粒
子が酸あるいは酸化剤に溶解しやすくなる。つまり、酸
を用いて可溶性樹脂粒子を溶解する際には、強酸以外の
酸でも溶解することができ、酸化剤を用いて可溶性樹脂
粒子を溶解する際には、比較的酸化力の弱い過マンガン
酸塩でも溶解することができる。また、クロム酸を用い
た場合でも、低濃度で溶解することができる。そのた
め、酸や酸化剤が樹脂表面に残留することがなく、後述
するように、粗化面形成後、塩化パラジウム等の触媒を
付与する際に、触媒が付与されなたかったり、触媒が酸
化されたりすることがない。
【0074】上記可溶性無機粒子としては、例えば、ア
ルミニウム化合物、カルシウム化合物、カリウム化合
物、マグネシウム化合物およびケイ素化合物からなる群
より選択される少なくとも一種からなる粒子等が挙げら
れる。
【0075】上記アルミニウム化合物としては、例え
ば、アルミナ、水酸化アルミニウム等が挙げられ、上記
カルシウム化合物としては、例えば、炭酸カルシウム、
水酸化カルシウム等が挙げられ、上記カリウム化合物と
しては、炭酸カリウム等が挙げられ、上記マグネシウム
化合物としては、マグネシア、ドロマイト、塩基性炭酸
マグネシウム等が挙げられ、上記ケイ素化合物として
は、シリカ、ゼオライト等が挙げられる。これらは単独
で用いても良いし、2種以上併用してもよい。
【0076】上記可溶性金属粒子としては、例えば、
銅、ニッケル、鉄、亜鉛、鉛、金、銀、アルミニウム、
マグネシウム、カルシウムおよびケイ素からなる群より
選択される少なくとも一種からなる粒子等が挙げられ
る。また、これらの可溶性金属粒子は、絶縁性を確保す
るために、表層が樹脂等により被覆されていてもよい。
【0077】上記可溶性粒子を、2種以上混合して用い
る場合、混合する2種の可溶性粒子の組み合わせとして
は、樹脂粒子と無機粒子との組み合わせが望ましい。両
者とも導電性が低くいため樹脂フィルムの絶縁性を確保
することができるとともに、難溶性樹脂との間で熱膨張
の調整が図りやすく、樹脂フィルムからなる層間樹脂絶
縁層にクラックが発生せず、層間樹脂絶縁層と導体回路
との間で剥離が発生しないからである。
【0078】上記難溶性樹脂としては、層間樹脂絶縁層
に酸または酸化剤を用いて粗化面を形成する際に、粗化
面の形状を保持できるものであれば特に限定されず、例
えば、熱硬化性樹脂、熱可塑性樹脂、これらの複合体等
が挙げられる。また、これらの樹脂に感光性を付与した
感光性樹脂であってもよい。感光性樹脂を用いることに
より、層間樹脂絶縁層に露光、現像処理を用いてバイア
ホール用開口を形成することできる。これらのなかで
は、熱硬化性樹脂を含有しているものが望ましい。それ
により、めっき液あるいは種々の加熱処理によっても粗
化面の形状を保持することができるからである。
【0079】上記難溶性樹脂の具体例としては、例え
ば、エポキシ樹脂、フェノール樹脂、フェノキシ樹脂、
ポリイミド樹脂、ポリフェニレン樹脂、ポリオレフィン
樹脂、フッ素樹脂等が挙げられる。これらの樹脂は単独
で用いてもよいし、2種以上を併用してもよい。さらに
は、1分子中に、2個以上のエポキシ基を有するエポキ
シ樹脂がより望ましい。前述の粗化面を形成することが
できるばかりでなく、耐熱性等にも優れてるため、ヒー
トサイクル条件下においても、金属層に応力の集中が発
生せず、金属層の剥離などが起きにくいからである。
【0080】上記エポキシ樹脂としては、例えば、クレ
ゾールノボラック型エポキシ樹脂、ビスフェノールA型
エポキシ樹脂、ビスフェノールF型エポキシ樹脂、フェ
ノールノボラック型エポキシ樹脂、アルキルフェノール
ノボラック型エポキシ樹脂、ビフェノールF型エポキシ
樹脂、ナフタレン型エポキシ樹脂、ジシクロペンタジエ
ン型エポキシ樹脂、フェノール類とフェノール性水酸基
を有する芳香族アルデヒドとの縮合物のエポキシ化物、
トリグリシジルイソシアヌレート、脂環式エポキシ樹脂
等が挙げられる。これらは、単独で用いてもよく、2種
以上を併用してもよい。それにより、耐熱性等に優れる
ものとなる。
【0081】第1実施形態で用いる樹脂フィルムにおい
て、上記可溶性粒子は、上記難溶性樹脂中にほぼ均一に
分散されていることが望ましい。均一な粗さの凹凸を有
する粗化面を形成することができ、樹脂フィルムにバイ
アホールやスルーホールを形成しても、その上に形成す
る導体回路の金属層の密着性を確保することができるか
らである。また、粗化面を形成する表層部だけに可溶性
粒子を含有する樹脂フィルムを用いてもよい。それによ
って、樹脂フィルムの表層部以外は酸または酸化剤にさ
らされることがないため、層間樹脂絶縁層を介した導体
回路間の絶縁性が確実に保たれる。
【0082】上記樹脂フィルムにおいて、難溶性樹脂中
に分散している可溶性粒子の配合量は、樹脂フィルムに
対して、3〜40重量%が望ましい。可溶性粒子の配合
量が3重量%未満では、所望の凹凸を有する粗化面を形
成することができない場合があり、40重量%を超える
と、酸または酸化剤を用いて可溶性粒子を溶解した際
に、樹脂フィルムの深部まで溶解してしまい、樹脂フィ
ルムからなる層間樹脂絶縁層を介した導体回路間の絶縁
性を維持できず、短絡の原因となる場合がある。
【0083】上記樹脂フィルムは、上記可溶性粒子、上
記難溶性樹脂以外に、硬化剤、その他の成分等を含有し
ていることが望ましい。上記硬化剤としては、例えば、
イミダゾール系硬化剤、アミン系硬化剤、グアニジン系
硬化剤、これらの硬化剤のエポキシアダクトやこれらの
硬化剤をマイクロカプセル化したもの、トリフェニルホ
スフィン、テトラフェニルホスフォニウム・テトラフェ
ニルボレート等の有機ホスフィン系化合物等が挙げられ
る。
【0084】上記硬化剤の含有量は、樹脂フィルムに対
して0.05〜10重量%であることが望ましい。0.
05重量%未満では、樹脂フィルムの硬化が不十分であ
るため、酸や酸化剤が樹脂フィルムに侵入する度合いが
大きくなり、樹脂フィルムの絶縁性が損なわれることが
ある。一方、10重量%を超えると、過剰な硬化剤成分
が樹脂の組成を変性させることがあり、信頼性の低下を
招いたりしてしまうことがある。
【0085】上記その他の成分としては、例えば、粗化
面の形成に影響しない無機化合物あるいは樹脂等のフィ
ラーが挙げられる。上記無機化合物としては、例えば、
シリカ、アルミナ、ドロマイト等が挙げられ、上記樹脂
としては、例えば、ポリイミド樹脂、ポリアクリル樹
脂、ポリアミドイミド樹脂、ポリフェニレン樹脂、メラ
ニン樹脂、オレフィン系樹脂等が挙げられる。これらの
フィラーを含有させることによって、熱膨脹係数の整合
や耐熱性、耐薬品性の向上などを図り多層プリント配線
板の性能を向上させることができる。
【0086】また、上記樹脂フィルムは、溶剤を含有し
ていてもよい。上記溶剤としては、例えば、アセトン、
メチルエチルケトン、シクロヘキサノン等のケトン類、
酢酸エチル、酢酸ブチル、セロソルブアセテートやトル
エン、キシレン等の芳香族炭化水素等が挙げられる。こ
れらは単独で用いてもよいし、2種類以上併用してもよ
い。ただし、これらの層間樹脂絶縁層は、350℃以上
の温度を加えると溶解、炭化をしてしまう。
【0087】[第2実施形態]次に、本発明の第2実施形
態に係る多層プリント配線板の構成について、断面を示
す図12を参照して説明する。上述した第1実施形態で
は、金属又はセラミック製のヒートシンク板30DにI
Cチップ20A、20Bが取り付けられた。これに対し
て、第2実施形態では、コア基板130の凹部132内
にICチップ20A、20Bが収容される。また、第1
実施形態の多層プリント配線板には、半田バンプ76が
配設されたが、この第2実施形態の多層プリント配線板
110には、導電性接続ピン96が半田158により導
体回路158に接続されている。
【0088】この第2実施形態の多層プリント配線板の
製造工程は、ICチップ20A、20Bを収容するコア
基板130の凹部132に硬化性樹脂28を充填する点
を除き、上述した第1実施形態の製造方法と同様である
ため、説明を省略する。
【0089】
【発明の効果】以上記述したように本発明の多層プリン
ト配線板では、ICチップが埋め込まれたコア基板が平
坦化される。そのために、層間樹脂絶縁層が平坦化さ
れ、形成されるバイアホールが所望の径、形状となり、
電気接続性が安定することができ、電気接続性と信頼性
を向上させることが可能となる。
【図面の簡単な説明】
【図1】(A)、(B)、(C)は、本発明の第1実施
形態に係るICチップの工程図である。
【図2】(A)、(B)、(C)は、第1実施形態に係
るICチップの工程図である。
【図3】(A)、(B)は、第1実施形態に係るICチ
ップの工程図である。
【図4】(A)は、第1実施形態に係るシリコンウエハ
ーの平面図であり、(B)は、個片化されたICチップ
の平面図である。
【図5】(A)、(B)、(C)は、第1実施形態に係
るICチップの製造方法の工程図である。
【図6】(A)、(B)、(C)は、本発明の第1実施
形態に係る多層プリント配線板の製造工程図である。
【図7】(A)、(B)、(C)は、本発明の第1実施
形態に係る多層プリント配線板の製造工程図である。
【図8】(A)、(B)、(C)は、本発明の第1実施
形態に係る多層プリント配線板の製造工程図である。
【図9】(A)、(B)、(C)は、本発明の第1実施
形態に係る多層プリント配線板の製造工程図である。
【図10】(A)、(B)、(C)は、本発明の第1実
施形態に係る多層プリント配線板の製造工程図である。
【図11】第1実施形態に係る多層プリント配線板の断
面図である。
【図12】第2実施形態に係る多層プリント配線板の断
面図である。
【符号の説明】
10 多層プリント配線板 20A 記憶用ICチップ(薄い半導体素子) 20B 演算用ICチップ(厚い半導体素子) 22 パッド 24 パッシベーション膜 30D ヒートシンク板 31 コア基板 32 開口 33 金属膜 36 めっき膜 37 無電解めっき膜 38A、38B トランジション層 50 層間樹脂絶縁層 50α 粗化面 52 金属層 54 めっきレジスト 56 電解めっき膜 58 導体回路 58α 粗化面 60 バイアホール 60α 粗化面 72 ニッケルめっき 74 金めっき 75 パッド 76 半田バンプ 110 多層プリント配線板 130 コア基板 132 凹部 150 層間樹脂絶縁層 158 導体回路 160 バイアホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H05K 1/11 H05K 1/18 R 1/18 3/40 K 3/40 H01L 23/52 B Fターム(参考) 5E317 AA24 BB01 BB11 CC31 CC51 CD01 CD32 CD34 GG11 5E336 AA08 AA13 AA16 BB03 BB14 BC26 BC34 CC31 GG10 5E346 AA02 AA03 AA04 AA12 AA15 AA29 AA32 AA43 BB15 BB16 BB20 CC04 CC09 CC10 CC17 CC32 CC37 CC38 CC39 CC40 CC54 DD03 DD13 DD16 DD17 DD23 EE09 EE12 EE14 EE18 EE19 EE20 FF01 FF19 FF27 FF45 GG01 GG15 GG27 GG28 HH07 HH11

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 相対的に厚い半導体素子と相対的に薄い
    半導体素子とを埋め込み、収容又は収納された基板上に
    層間絶縁層と導体層とが繰り返し形成され、前記層間絶
    縁層にバイアホールが形成され、前記バイアホールを介
    して電気的接続される多層プリント配線板において、 前記厚い半導体素子及び薄い半導体素子のパッド部分
    に、最下層の前記層間絶縁層に形成された前記バイアホ
    ールと接続するためのトランジション層を設け、 前記厚い半導体素子の前記トランジション層を薄く、前
    記薄い半導体素子のトランジションを厚く形成したこと
    を特徴とする多層プリント配線板。
  2. 【請求項2】 少なくとも以下(a)〜(f)の工程を
    備えることを特徴とする多層プリント配線板の製造方
    法: (a)相対的に厚い半導体素子のパッド部分に、薄いト
    ランジション層を形成する工程; (b)相対的に薄い半導体素子のパッド部分に、厚いト
    ランジション層を形成する工程; (c)基板上に前記厚い半導体素子と前記薄い半導体素
    子とを載置する工程; (d)前記厚い半導体素子と前記薄い半導体素子とを硬
    化性樹脂で覆う工程; (e)前記硬化性樹脂の表面を研磨し、前記厚い半導体
    素子及び前記薄い半導体素子のトランジション層を露出
    させる工程; (f)前記硬化性樹脂の上に層間絶縁層を形成し、該層
    間絶縁層に前記トランジション層と接続するバイアホー
    ルを形成する工程。
  3. 【請求項3】 前記厚い半導体素子と前記薄い半導体素
    子とを硬化性樹脂で覆う工程を、減圧下で行うことを特
    徴とする請求項2の多層プリント配線板の製造方法。
  4. 【請求項4】 前記硬化性樹脂の表面研磨を、樹脂を半
    硬化させた状態で行い、研磨後に当該硬化性樹脂を本硬
    化させることを特徴とする請求項2又は請求項3の多層
    プリント配線板の製造方法。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008244029A (ja) * 2007-03-27 2008-10-09 Ngk Spark Plug Co Ltd 部品内蔵配線基板、配線基板内蔵用部品
JP2008306173A (ja) * 2007-05-07 2008-12-18 Ngk Spark Plug Co Ltd 部品内蔵配線基板及びその製造方法
JP2009060144A (ja) * 2008-12-04 2009-03-19 Taiyo Yuden Co Ltd 電子部品内蔵型多層基板
JP2010021516A (ja) * 2008-07-10 2010-01-28 Samsung Electro-Mechanics Co Ltd 電子素子内蔵型印刷回路基板の製造方法
JP2011018893A (ja) * 2009-07-08 2011-01-27 Samsung Electro-Mechanics Co Ltd 絶縁体、電子素子内蔵型印刷回路基板、及び電子素子内蔵型印刷回路基板の製造方法
US8456015B2 (en) 2005-06-14 2013-06-04 Cufer Asset Ltd. L.L.C. Triaxial through-chip connection
US8846445B2 (en) 2005-06-14 2014-09-30 Cufer Asset Ltd. L.L.C. Inverse chip connector
CN115665983A (zh) * 2022-11-14 2023-01-31 惠州市金百泽电路科技有限公司 一种埋置器件pcb板及其制作方法

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9324629B2 (en) 2005-06-14 2016-04-26 Cufer Asset Ltd. L.L.C. Tooling for coupling multiple electronic chips
US9147635B2 (en) 2005-06-14 2015-09-29 Cufer Asset Ltd. L.L.C. Contact-based encapsulation
US10340239B2 (en) 2005-06-14 2019-07-02 Cufer Asset Ltd. L.L.C Tooling for coupling multiple electronic chips
US8846445B2 (en) 2005-06-14 2014-09-30 Cufer Asset Ltd. L.L.C. Inverse chip connector
US9754907B2 (en) 2005-06-14 2017-09-05 Cufer Asset Ltd. L.L.C. Tooling for coupling multiple electronic chips
US8456015B2 (en) 2005-06-14 2013-06-04 Cufer Asset Ltd. L.L.C. Triaxial through-chip connection
JP2008244029A (ja) * 2007-03-27 2008-10-09 Ngk Spark Plug Co Ltd 部品内蔵配線基板、配線基板内蔵用部品
JP2008306173A (ja) * 2007-05-07 2008-12-18 Ngk Spark Plug Co Ltd 部品内蔵配線基板及びその製造方法
US8206530B2 (en) 2008-07-10 2012-06-26 Samsung Electro-Mechanics Co., Ltd. Manufacturing method of printed circuit board having electro component
JP2010021516A (ja) * 2008-07-10 2010-01-28 Samsung Electro-Mechanics Co Ltd 電子素子内蔵型印刷回路基板の製造方法
JP2009060144A (ja) * 2008-12-04 2009-03-19 Taiyo Yuden Co Ltd 電子部品内蔵型多層基板
JP2011018893A (ja) * 2009-07-08 2011-01-27 Samsung Electro-Mechanics Co Ltd 絶縁体、電子素子内蔵型印刷回路基板、及び電子素子内蔵型印刷回路基板の製造方法
CN115665983A (zh) * 2022-11-14 2023-01-31 惠州市金百泽电路科技有限公司 一种埋置器件pcb板及其制作方法
CN115665983B (zh) * 2022-11-14 2023-10-10 惠州市金百泽电路科技有限公司 一种埋置器件pcb板及其制作方法

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