JPH11145174A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11145174A JPH11145174A JP30764497A JP30764497A JPH11145174A JP H11145174 A JPH11145174 A JP H11145174A JP 30764497 A JP30764497 A JP 30764497A JP 30764497 A JP30764497 A JP 30764497A JP H11145174 A JPH11145174 A JP H11145174A
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【課題】 デバイス・チップの外部接続端子であるハン
ダボールと電極パッドとの間に介在されるＢＬＭ膜のク
ラックを防止する。 【解決手段】 ＢＬＭ８ｗを構成する複数種類の金属膜
のうち、電極パッド２に対する密着性を確保するための
Ｃｒ膜５と、ハンダボール９ｂの構成元素との密着性を
確保するためのＣｕ膜６との界面に、Ｃｒ原子とＣｕ原
子との原子混合層ＡＭを設ける。原子混合層ＡＭは、Ｃ
ｒ膜５上にＣｕ膜６の少なくとも一部を形成した段階
で、Ａｒ+ 等の不活性イオンを照射して形成する。ハン
ダボール９ｂ形成のためのウェットバック、エージン
グ、温度サイクル試験等の加熱工程でＢＬＭ膜８ｗ内部
の合金化反応が進行し、下地密着力の弱いＰｂ析出物１
０がＣｒ膜５の直上に達しても、原子混合層ＡＭの強い
密着力によりＣｒ／Ｐｂ界面でのクラック発生が防止で
きる。
ダボールと電極パッドとの間に介在されるＢＬＭ膜のク
ラックを防止する。 【解決手段】 ＢＬＭ８ｗを構成する複数種類の金属膜
のうち、電極パッド２に対する密着性を確保するための
Ｃｒ膜５と、ハンダボール９ｂの構成元素との密着性を
確保するためのＣｕ膜６との界面に、Ｃｒ原子とＣｕ原
子との原子混合層ＡＭを設ける。原子混合層ＡＭは、Ｃ
ｒ膜５上にＣｕ膜６の少なくとも一部を形成した段階
で、Ａｒ+ 等の不活性イオンを照射して形成する。ハン
ダボール９ｂ形成のためのウェットバック、エージン
グ、温度サイクル試験等の加熱工程でＢＬＭ膜８ｗ内部
の合金化反応が進行し、下地密着力の弱いＰｂ析出物１
０がＣｒ膜５の直上に達しても、原子混合層ＡＭの強い
密着力によりＣｒ／Ｐｂ界面でのクラック発生が防止で
きる。
Description
【０００１】
【０００２】
【従来の技術】デジタルビデオカメラやデジタル携帯電
話、さらにノート型パーソナルコンピュータ等の携帯用
電子機器の小型化、薄型化、軽量化を進展させるために
は、機器内部の電子部品の表面実装密度をいかに向上さ
せるかが、重要なポイントである。これら電子機器の心
臓部を構成する半導体パッケージの現状における主流
は、ＱＦＰ（クワド・フラット・パッケージ）と呼ばれ
る、矩形のパッケージの四辺に多数の外部リードを引き
出したものである。しかし、リード・ピッチが０．４ｍ
ｍから０．３ｍｍへ移行されつつある中で接続品質の低
下が問題となっており、これ以上の小型化や多ピン化に
対応することは必ずしも容易ではない。
話、さらにノート型パーソナルコンピュータ等の携帯用
電子機器の小型化、薄型化、軽量化を進展させるために
は、機器内部の電子部品の表面実装密度をいかに向上さ
せるかが、重要なポイントである。これら電子機器の心
臓部を構成する半導体パッケージの現状における主流
は、ＱＦＰ（クワド・フラット・パッケージ）と呼ばれ
る、矩形のパッケージの四辺に多数の外部リードを引き
出したものである。しかし、リード・ピッチが０．４ｍ
ｍから０．３ｍｍへ移行されつつある中で接続品質の低
下が問題となっており、これ以上の小型化や多ピン化に
対応することは必ずしも容易ではない。
【０００３】この問題に対応できる半導体パッケージと
して、ＣＳＰ（チップ・スケール・パッケージ）の研究
開発も盛んに進められている。これは、まだ統一規格が
存在せず各社各様に提案されているものであるが、フェ
イスダウン・ボンディングである点、およびデバイス・
チップの素子形成面にすべての電極パッドが形成されて
おり、この電極パッドの配列パターンが何らかの仲介層
を介して規則的な電気接点の配列パターンに変換されて
いる点では共通している。しかし、究極の高密度実装を
実現するには、パッケージを持たない半導体チップ（ベ
アチップ）を直接に実装基板上の導電膜パターンに接続
することが有効である。この実装方式は、ベアチップ実
装法と呼ばれている。
して、ＣＳＰ（チップ・スケール・パッケージ）の研究
開発も盛んに進められている。これは、まだ統一規格が
存在せず各社各様に提案されているものであるが、フェ
イスダウン・ボンディングである点、およびデバイス・
チップの素子形成面にすべての電極パッドが形成されて
おり、この電極パッドの配列パターンが何らかの仲介層
を介して規則的な電気接点の配列パターンに変換されて
いる点では共通している。しかし、究極の高密度実装を
実現するには、パッケージを持たない半導体チップ（ベ
アチップ）を直接に実装基板上の導電膜パターンに接続
することが有効である。この実装方式は、ベアチップ実
装法と呼ばれている。
【０００４】ベアチップ実装法では、予め実装基板上に
形成された導電膜パターンの接続パッド（ランド）にボ
ンディングワイヤ、ハンダや金属球等からなるボール
（バンプとも言う。）、異方性導電膜、導電性接着剤、
光収縮性樹脂等の接続手段を用いてデバイス・チップが
実装される。チップがパッケージに封入されていない
分、チップと実装基板上の導電膜パターンとの間の接続
経路を単純化かつ短縮することができ、また実装密度が
向上できる分、他チップとの間の距離も短縮することが
できる。したがって、電子機器の小型軽量化はもちろ
ん、信号処理の高速化も期待できるものである。特に、
接続端子としてボールを用いる場合には、ボールのエリ
アアレイ配列により端子数の増大に対応することが可能
である。このようにボールをエリアアレイ配列させたデ
バイス・チップは、ＢＧＡ（ボール・グリッド・アレ
イ）と呼ばれている。
形成された導電膜パターンの接続パッド（ランド）にボ
ンディングワイヤ、ハンダや金属球等からなるボール
（バンプとも言う。）、異方性導電膜、導電性接着剤、
光収縮性樹脂等の接続手段を用いてデバイス・チップが
実装される。チップがパッケージに封入されていない
分、チップと実装基板上の導電膜パターンとの間の接続
経路を単純化かつ短縮することができ、また実装密度が
向上できる分、他チップとの間の距離も短縮することが
できる。したがって、電子機器の小型軽量化はもちろ
ん、信号処理の高速化も期待できるものである。特に、
接続端子としてボールを用いる場合には、ボールのエリ
アアレイ配列により端子数の増大に対応することが可能
である。このようにボールをエリアアレイ配列させたデ
バイス・チップは、ＢＧＡ（ボール・グリッド・アレ
イ）と呼ばれている。
【０００５】上記ボールの形成方法としては、半導体ウ
ェハからダイシングにより切り出された個々のデバイス
・チップに対し、その電極パッド上にワイヤボンダを用
いてひとつひとつ金（Ａｕ）バンプを形成する、いわゆ
るＡｕスタッド・バンプ法が知られている。しかし、今
後の半導体回路の高集積化や端子数の増加、ウェハの大
口径化を考慮すると、個々のデバイス・チップに分割さ
れる前のウェハ、すなわちデバイス基板上にバンプを一
括して形成することが、製造効率やコストの面で有利で
ある。実際、電解メッキや蒸着等の方法によりウェハ上
にハンダボールを形成する方法が実用化されている。
ェハからダイシングにより切り出された個々のデバイス
・チップに対し、その電極パッド上にワイヤボンダを用
いてひとつひとつ金（Ａｕ）バンプを形成する、いわゆ
るＡｕスタッド・バンプ法が知られている。しかし、今
後の半導体回路の高集積化や端子数の増加、ウェハの大
口径化を考慮すると、個々のデバイス・チップに分割さ
れる前のウェハ、すなわちデバイス基板上にバンプを一
括して形成することが、製造効率やコストの面で有利で
ある。実際、電解メッキや蒸着等の方法によりウェハ上
にハンダボールを形成する方法が実用化されている。
【０００６】ところで、デバイス基板上の電極パッドと
ハンダボールとの間には通常、両者間の密着性の向上や
構成金属原子の相互拡散防止を目的として、下地膜が形
成される。特に、この下地膜を覆って形成されたハンダ
膜パターンを加熱リフローさせて自己整合的に収縮させ
る、いわゆるウェットバック法によりハンダボールを形
成する場合には、この下地膜はハンダボールの仕上り形
状を左右することから、ＢＬＭ(Ball Limiting Metal)
膜とも呼ばれる。上記ＢＬＭ膜の構成としては、Ｃｒ
膜, Ｃｕ膜，Ａｕ膜をこの順に積層した３層構成が典型
的である。このうち、一番下のＣｒ膜は、通常Ａｌ系合
金膜を用いて形成される電極パッドに対して密着性を確
保すると共に、その上のＣｕ膜との親和力を確保するた
めの膜として機能する。中間のＣｕ膜は、ハンダボール
構成金属と合金化することによりハンダボールとの密着
性を確保するための膜として機能する。さらに、一番上
のＡｕ膜は、前記Ｃｕ膜の酸化防止金属膜として機能す
るものである。
ハンダボールとの間には通常、両者間の密着性の向上や
構成金属原子の相互拡散防止を目的として、下地膜が形
成される。特に、この下地膜を覆って形成されたハンダ
膜パターンを加熱リフローさせて自己整合的に収縮させ
る、いわゆるウェットバック法によりハンダボールを形
成する場合には、この下地膜はハンダボールの仕上り形
状を左右することから、ＢＬＭ(Ball Limiting Metal)
膜とも呼ばれる。上記ＢＬＭ膜の構成としては、Ｃｒ
膜, Ｃｕ膜，Ａｕ膜をこの順に積層した３層構成が典型
的である。このうち、一番下のＣｒ膜は、通常Ａｌ系合
金膜を用いて形成される電極パッドに対して密着性を確
保すると共に、その上のＣｕ膜との親和力を確保するた
めの膜として機能する。中間のＣｕ膜は、ハンダボール
構成金属と合金化することによりハンダボールとの密着
性を確保するための膜として機能する。さらに、一番上
のＡｕ膜は、前記Ｃｕ膜の酸化防止金属膜として機能す
るものである。
【０００７】図１１および図１２に、Ａｌ電極パッド３
２上にＢＬＭ膜３８を介してハンダボール３９ｂを被着
させたデバイス・チップ３１と、これを実装基板５１上
に実装する様子を示す。これらの図に示されるデバイス
・チップ３１の一方の主面には、多数のＡｌ電極パッド
３２が配列されている。これらＡｌ電極パッド３２は、
まず上記主面を被覆するＳｉＮパッシベーション膜３３
の開口３３ａ内に露出された後、さらに該ＳｉＮパッシ
ベーション膜３３を被覆するポリイミド膜３４の開口３
４ａ内に露出される。上記Ａｌ電極パッド３２の露出面
には、ＢＬＭ膜３８が選択的に形成されている。ＢＬＭ
膜３８を選択的に形成する手法としては、予め該ＢＬＭ
膜３８の被着部位を表出させるような厚いレジスト・パ
ターンを形成してから全面にＢＬＭ膜を成膜し、レジス
ト・パターン上に被着された不要なＢＬＭ膜を該レジス
ト・パターンと共に除去する、いわゆるリフトオフ法が
一般的である。しかし、主面の全面にＢＬＭ膜３８を成
膜し、これをパターニングしてＡｌ電極パッド３２上に
必要部分を残す方法であっても、もちろん構わない。
２上にＢＬＭ膜３８を介してハンダボール３９ｂを被着
させたデバイス・チップ３１と、これを実装基板５１上
に実装する様子を示す。これらの図に示されるデバイス
・チップ３１の一方の主面には、多数のＡｌ電極パッド
３２が配列されている。これらＡｌ電極パッド３２は、
まず上記主面を被覆するＳｉＮパッシベーション膜３３
の開口３３ａ内に露出された後、さらに該ＳｉＮパッシ
ベーション膜３３を被覆するポリイミド膜３４の開口３
４ａ内に露出される。上記Ａｌ電極パッド３２の露出面
には、ＢＬＭ膜３８が選択的に形成されている。ＢＬＭ
膜３８を選択的に形成する手法としては、予め該ＢＬＭ
膜３８の被着部位を表出させるような厚いレジスト・パ
ターンを形成してから全面にＢＬＭ膜を成膜し、レジス
ト・パターン上に被着された不要なＢＬＭ膜を該レジス
ト・パターンと共に除去する、いわゆるリフトオフ法が
一般的である。しかし、主面の全面にＢＬＭ膜３８を成
膜し、これをパターニングしてＡｌ電極パッド３２上に
必要部分を残す方法であっても、もちろん構わない。
【０００８】上記ＢＬＭ膜３８上に配されるハンダボー
ル３９ｂは、たとえば上述のようなリフトオフ法により
ＢＬＭ膜３８を覆う領域にハンダ膜パターンを選択的に
残し、続いてこの膜を加熱リフローさせる方法（ウェッ
トバック法）で形成される。以上のＳｉＮパッシベーシ
ョン膜３３のパターニングからハンダボール３９ｂ形成
までのプロセスはすべてウェハ状態で行われるものであ
り、その後、ウェハをダイシングして個々のデバイス・
チップ３１を得る。一方の実装基板５１上には、上記ハ
ンダボール３９ｂの配列に合わせてＣｕランド５２が形
成されており、該Ｃｕランド５２上にはたとえばスクリ
ーン印刷法によりクリームハンダ層５３が形成されてい
る。図１１には、デバイス・チップ３１をフェイスダウ
ン方向に実装基板５１と対向させ、ハンダボール３９ｂ
とＣｕランド５２とを位置合わせした状態を示した。
ル３９ｂは、たとえば上述のようなリフトオフ法により
ＢＬＭ膜３８を覆う領域にハンダ膜パターンを選択的に
残し、続いてこの膜を加熱リフローさせる方法（ウェッ
トバック法）で形成される。以上のＳｉＮパッシベーシ
ョン膜３３のパターニングからハンダボール３９ｂ形成
までのプロセスはすべてウェハ状態で行われるものであ
り、その後、ウェハをダイシングして個々のデバイス・
チップ３１を得る。一方の実装基板５１上には、上記ハ
ンダボール３９ｂの配列に合わせてＣｕランド５２が形
成されており、該Ｃｕランド５２上にはたとえばスクリ
ーン印刷法によりクリームハンダ層５３が形成されてい
る。図１１には、デバイス・チップ３１をフェイスダウ
ン方向に実装基板５１と対向させ、ハンダボール３９ｂ
とＣｕランド５２とを位置合わせした状態を示した。
【０００９】図１２には、上記デバイス・チップ３１と
実装基板５１とを当接させた状態でリフロー炉に導入
し、クリームハンダ層５３を溶融させてハンダボール３
９ｂとＣｕランド５２とを接合させた状態を示す。な
お、デバイス・チップ３１と実装基板５１との間の熱膨
張率の差に起因するストレスを緩和して接合信頼性を高
めるために、両者の隙間に接着用の樹脂を封入すること
も行なわれている。
実装基板５１とを当接させた状態でリフロー炉に導入
し、クリームハンダ層５３を溶融させてハンダボール３
９ｂとＣｕランド５２とを接合させた状態を示す。な
お、デバイス・チップ３１と実装基板５１との間の熱膨
張率の差に起因するストレスを緩和して接合信頼性を高
めるために、両者の隙間に接着用の樹脂を封入すること
も行なわれている。
【００１０】
【発明が解決しようとする課題】しかしながら、上述の
ようにしてデバイス・チップ３１を実装した組立品につ
いて−２５℃〜１２５℃の間で温度サイクル試験を行な
うと、１０００〜１５００サイクル経過後にオープン故
障が頻繁に認められた。また、このような多数回の温度
サイクルを経なくても、製造プロセスのバラツキに起因
するものと思われる初期オープン故障が認められた。こ
れらの故障は、図１３に示されるように、ＢＬＭ膜３８
へのクラック４２の発生が原因であった。本発明者がオ
ープン故障を起こした接合部位をさらに詳細に調べたと
ころ、加熱リフロー時におけるＢＬＭ膜３８とハンダボ
ール３９ｂの構成成分同士の反応、およびこれに続くエ
ージング時における上記反応の進行に起因していること
が判明した。以下、上記反応について図１４ないし図１
６を参照しながら説明する。なおこれらの図面は、前掲
の図１１ないし図１３に示したデバイス・チップ３１の
ＢＬＭ膜３８近傍を拡大したものであるが、天地は逆転
させてある。
ようにしてデバイス・チップ３１を実装した組立品につ
いて−２５℃〜１２５℃の間で温度サイクル試験を行な
うと、１０００〜１５００サイクル経過後にオープン故
障が頻繁に認められた。また、このような多数回の温度
サイクルを経なくても、製造プロセスのバラツキに起因
するものと思われる初期オープン故障が認められた。こ
れらの故障は、図１３に示されるように、ＢＬＭ膜３８
へのクラック４２の発生が原因であった。本発明者がオ
ープン故障を起こした接合部位をさらに詳細に調べたと
ころ、加熱リフロー時におけるＢＬＭ膜３８とハンダボ
ール３９ｂの構成成分同士の反応、およびこれに続くエ
ージング時における上記反応の進行に起因していること
が判明した。以下、上記反応について図１４ないし図１
６を参照しながら説明する。なおこれらの図面は、前掲
の図１１ないし図１３に示したデバイス・チップ３１の
ＢＬＭ膜３８近傍を拡大したものであるが、天地は逆転
させてある。
【００１１】図１４は、ウェットバック前の状態を示し
ており、一例としてＡｌ−１％Ｓｉ合金よりなるＡｌ電
極パッド３２上にＢＬＭ膜３８、およびたとえばＰｂ−
Ｓｎ合金からなるハンダ膜パターン３９が順次積層され
ている。上記ＢＬＭ膜３８は、下層側から順にＣｒ膜３
５、Ｃｕ膜３６、Ａｕ膜３７が積層されたものである
が、この段階ではまだ熱処理を経ていないために、各膜
間では特に反応は進行していない。
ており、一例としてＡｌ−１％Ｓｉ合金よりなるＡｌ電
極パッド３２上にＢＬＭ膜３８、およびたとえばＰｂ−
Ｓｎ合金からなるハンダ膜パターン３９が順次積層され
ている。上記ＢＬＭ膜３８は、下層側から順にＣｒ膜３
５、Ｃｕ膜３６、Ａｕ膜３７が積層されたものである
が、この段階ではまだ熱処理を経ていないために、各膜
間では特に反応は進行していない。
【００１２】しかし、ウェットバック後のＢＬＭ膜３８
ｗ（添字ｗは、ウェットバック後であることを表す。以
下同様。）の構造は、図１５のように変化する。すなわ
ち、上記ハンダ膜パターン３９がＡｕ膜３７を吸収して
ハンダボール３９ｂに変化すると同時に、ハンダの構成
成分のひとつであるＳｎがＣｕ膜３６の一部と反応して
Ｓｎ−Ｃｕ合金層４１が形成され、このＳｎ−Ｃｕ合金
層４１と未反応のＣｕ膜３６の界面にＰｂ析出物４０が
出現する。
ｗ（添字ｗは、ウェットバック後であることを表す。以
下同様。）の構造は、図１５のように変化する。すなわ
ち、上記ハンダ膜パターン３９がＡｕ膜３７を吸収して
ハンダボール３９ｂに変化すると同時に、ハンダの構成
成分のひとつであるＳｎがＣｕ膜３６の一部と反応して
Ｓｎ−Ｃｕ合金層４１が形成され、このＳｎ−Ｃｕ合金
層４１と未反応のＣｕ膜３６の界面にＰｂ析出物４０が
出現する。
【００１３】しかし、１５０℃における高温保存試験
（エージング）を経ると、ＢＬＭ膜３８ａ（添字ａは、
エージング後であることを表す。以下同様。）の構造は
さらに図１６に示されるように変化する。すなわち、Ｓ
ｎとＣｕ膜３６との合金化反応が進行してＣｕ膜３６の
未反応部が消失し、かつＳｎ−Ｃｕ合金層４１とＣｒ膜
３５との界面は一層大きく成長したＰｂ析出物４０でほ
ぼ占められるようになる。このＰｂ析出物４０とＣｒ膜
３５との間の密着性が不足しているために、クラック４
２はもっぱらこの両者の界面で発生することが明らかと
なった。そこで本発明は、エージング後不良あるいはサ
イクル不良としてのＢＬＭ膜のクラック、もしくは製造
プロセスのバラツキに起因する初期不良としてのＢＬＭ
膜のクラックの発生を抑制することで、ハンダボールに
よる接合信頼性を改善することが可能な半導体装置、お
よびその簡便な製造方法を提供することを目的とする。
（エージング）を経ると、ＢＬＭ膜３８ａ（添字ａは、
エージング後であることを表す。以下同様。）の構造は
さらに図１６に示されるように変化する。すなわち、Ｓ
ｎとＣｕ膜３６との合金化反応が進行してＣｕ膜３６の
未反応部が消失し、かつＳｎ−Ｃｕ合金層４１とＣｒ膜
３５との界面は一層大きく成長したＰｂ析出物４０でほ
ぼ占められるようになる。このＰｂ析出物４０とＣｒ膜
３５との間の密着性が不足しているために、クラック４
２はもっぱらこの両者の界面で発生することが明らかと
なった。そこで本発明は、エージング後不良あるいはサ
イクル不良としてのＢＬＭ膜のクラック、もしくは製造
プロセスのバラツキに起因する初期不良としてのＢＬＭ
膜のクラックの発生を抑制することで、ハンダボールに
よる接合信頼性を改善することが可能な半導体装置、お
よびその簡便な製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明の半導体装置は、
下地膜を構成する金属層のうち、電極パッドに対する密
着性を確保するための第１金属膜とハンダボールの構成
元素との密着性を確保するための第２金属膜との界面
に、これら両膜の構成原子が混在する原子混合層を設け
て両膜の密着性を予め高めておくことにより、ウェット
バックやエージングを経て第２金属膜とハンダボールの
構成元素の合金化反応がかなり進行した段階でも、密着
性の弱い界面の発生を防止し、これによって上述の目的
を達成しようとするものである。
下地膜を構成する金属層のうち、電極パッドに対する密
着性を確保するための第１金属膜とハンダボールの構成
元素との密着性を確保するための第２金属膜との界面
に、これら両膜の構成原子が混在する原子混合層を設け
て両膜の密着性を予め高めておくことにより、ウェット
バックやエージングを経て第２金属膜とハンダボールの
構成元素の合金化反応がかなり進行した段階でも、密着
性の弱い界面の発生を防止し、これによって上述の目的
を達成しようとするものである。
【００１５】かかる原子混合層は、少なくとも第１金属
膜と第２金属膜とをこの順に成膜した後、少なくともこ
れら２層の金属膜に対して不活性イオン照射を行うこと
によりその界面に形成することができる。下地膜には、
この他の金属膜として、上記第２金属膜の酸化を防止す
るための酸化防止金属膜が含まれていてもよい。上記不
活性イオン照射を行なうひとつの方法として、下地膜を
構成する異種の金属膜のすべてを成膜した後に行うこと
が考えられる。このような方法では、たとえば酸化防止
金属膜が存在する場合、不活性イオン照射は該酸化防止
金属膜と第２金属膜とを透過して行なわれることにな
る。
膜と第２金属膜とをこの順に成膜した後、少なくともこ
れら２層の金属膜に対して不活性イオン照射を行うこと
によりその界面に形成することができる。下地膜には、
この他の金属膜として、上記第２金属膜の酸化を防止す
るための酸化防止金属膜が含まれていてもよい。上記不
活性イオン照射を行なうひとつの方法として、下地膜を
構成する異種の金属膜のすべてを成膜した後に行うこと
が考えられる。このような方法では、たとえば酸化防止
金属膜が存在する場合、不活性イオン照射は該酸化防止
金属膜と第２金属膜とを透過して行なわれることにな
る。
【００１６】しかし、より少ないイオン加速エネルギー
で制御性よく原子混合層を形成するには、第１金属膜の
上に第２金属膜の予定膜厚の一部のみを成膜し、この薄
い第２金属膜を透過して不活性イオン照射を行なうこと
が有効である。第２金属膜の残部はその後に成膜し、さ
らに必要に応じて酸化防止金属膜を積層する手順とな
る。
で制御性よく原子混合層を形成するには、第１金属膜の
上に第２金属膜の予定膜厚の一部のみを成膜し、この薄
い第２金属膜を透過して不活性イオン照射を行なうこと
が有効である。第２金属膜の残部はその後に成膜し、さ
らに必要に応じて酸化防止金属膜を積層する手順とな
る。
【００１７】
【発明の実施の形態】本発明において密着性向上の鍵と
なる原子混合層とは、高い運動エネルギーを有する不活
性イオンにより第２金属膜から叩き出された反跳原子
が、隣接する第１金属膜の組織内にトラップされること
により発生するものである。つまり、第１金属膜がＣｒ
膜、第２金属膜がＣｕ膜であれば、Ｃｒ膜の表面の一部
にＣｕが埋め込まれた状態となる。第２金属膜は、ハン
ダボールの構成元素との密着性にもともと優れているの
で、この第２金属膜の構成金属が第１金属膜の表面に一
部埋め込まれれば、たとえハンダボールの構成元素が第
１金属膜の直上に析出しても、この析出物と該第１金属
膜との間の剥離が防止されるのである。本発明者は、原
子混合層が第１金属膜のごく表面に０．０１μｍ程度の
厚さに形成されていれば、十分な密着性向上効果が得ら
れることを実験的に確認した。原子混合層がこれより厚
く形成されていても構わないが、第２金属膜の全体が原
子混合層に変化されてしまうと、Ａｌ電極パッドに対し
て密着性の低いＣｕが接触することになり、第２金属膜
を設けた意味が無くなってしまう。したがって、原子混
合層の厚さは、第２金属膜による密着性向上効果を損な
わない範囲内で決定することが重要である。
なる原子混合層とは、高い運動エネルギーを有する不活
性イオンにより第２金属膜から叩き出された反跳原子
が、隣接する第１金属膜の組織内にトラップされること
により発生するものである。つまり、第１金属膜がＣｒ
膜、第２金属膜がＣｕ膜であれば、Ｃｒ膜の表面の一部
にＣｕが埋め込まれた状態となる。第２金属膜は、ハン
ダボールの構成元素との密着性にもともと優れているの
で、この第２金属膜の構成金属が第１金属膜の表面に一
部埋め込まれれば、たとえハンダボールの構成元素が第
１金属膜の直上に析出しても、この析出物と該第１金属
膜との間の剥離が防止されるのである。本発明者は、原
子混合層が第１金属膜のごく表面に０．０１μｍ程度の
厚さに形成されていれば、十分な密着性向上効果が得ら
れることを実験的に確認した。原子混合層がこれより厚
く形成されていても構わないが、第２金属膜の全体が原
子混合層に変化されてしまうと、Ａｌ電極パッドに対し
て密着性の低いＣｕが接触することになり、第２金属膜
を設けた意味が無くなってしまう。したがって、原子混
合層の厚さは、第２金属膜による密着性向上効果を損な
わない範囲内で決定することが重要である。
【００１８】なお、不活性イオンとしては、Ｈｅ+ ，Ａ
ｒ+ ，Ｋｒ+ ，Ｘｅ+ 等の希ガスのイオンを使用するこ
とができる。中でもＡｒ+ は、適度な加速エネルギーで
第２金属膜および第１金属膜に十分な大きさのイオン衝
撃を与えることができ、実用上重要である。不活性イオ
ン照射の条件は、使用するイオン種や、第２金属膜と第
１金属膜との界面までの飛程にもよるが、おおよそイオ
ン加速エネルギー１００〜２０００ｋｅＶ、ドース量１
×１０15／ｃｍ2 のオーダー以上とすることが好適であ
る。イオン加速エネルギーが１００ｋｅＶよりも低いと
所望の原子のミキシング効果を得ることができず、また
２０００ｋｅＶよりも高いと第１金属膜の全体がミキシ
ングされてしまったり、膜にダメージが与えられるおそ
れが大きい。ドース量については、上記のオーダーより
も低いと十分なミキシング効果が得られない。
ｒ+ ，Ｋｒ+ ，Ｘｅ+ 等の希ガスのイオンを使用するこ
とができる。中でもＡｒ+ は、適度な加速エネルギーで
第２金属膜および第１金属膜に十分な大きさのイオン衝
撃を与えることができ、実用上重要である。不活性イオ
ン照射の条件は、使用するイオン種や、第２金属膜と第
１金属膜との界面までの飛程にもよるが、おおよそイオ
ン加速エネルギー１００〜２０００ｋｅＶ、ドース量１
×１０15／ｃｍ2 のオーダー以上とすることが好適であ
る。イオン加速エネルギーが１００ｋｅＶよりも低いと
所望の原子のミキシング効果を得ることができず、また
２０００ｋｅＶよりも高いと第１金属膜の全体がミキシ
ングされてしまったり、膜にダメージが与えられるおそ
れが大きい。ドース量については、上記のオーダーより
も低いと十分なミキシング効果が得られない。
【００１９】上記不活性イオン照射の対象となる下地膜
は、電極パッドに対する第１金属膜と、ハンダボールの
構成元素の析出物との間で密着性の劣化が問題となるよ
うな下地膜である。電極パッドとハンダボールの最も一
般的な構成材料としてそれぞれＡｌ系合金とＰｂ−Ｓｎ
合金を想定すると、第１金属膜をＣｒ膜、第２金属膜を
Ｃｕ膜とする組合せがひとつの典型例となる。これにさ
らに酸化防止金属膜としてＡｕ膜が加われば、本明細書
で前述したＢＬＭ膜と同じ構成となる。しかし、この他
にも、たとえば第１金属膜としてＣｒ膜の代わりにＴｉ
膜を用いる構成、第２金属膜としてＣｕ膜の代わりにＮ
ｉ膜もしくはＣｕ／Ｎｉ積層膜を用いる構成も可能であ
る。
は、電極パッドに対する第１金属膜と、ハンダボールの
構成元素の析出物との間で密着性の劣化が問題となるよ
うな下地膜である。電極パッドとハンダボールの最も一
般的な構成材料としてそれぞれＡｌ系合金とＰｂ−Ｓｎ
合金を想定すると、第１金属膜をＣｒ膜、第２金属膜を
Ｃｕ膜とする組合せがひとつの典型例となる。これにさ
らに酸化防止金属膜としてＡｕ膜が加われば、本明細書
で前述したＢＬＭ膜と同じ構成となる。しかし、この他
にも、たとえば第１金属膜としてＣｒ膜の代わりにＴｉ
膜を用いる構成、第２金属膜としてＣｕ膜の代わりにＮ
ｉ膜もしくはＣｕ／Ｎｉ積層膜を用いる構成も可能であ
る。
【００２０】下地膜の選択的な形成方法としては、本明
細書で前述したＢＬＭ膜のようにリフトオフ法で形成す
ることも、もちろん可能である。しかし、リフトオフ法
で用いられるレジスト・パターンを構成する通常のフォ
トレジスト材料は、不活性イオン照射によりデバイス基
板の温度が１２０℃以上に上昇すると変形し、下地膜の
被着範囲を正確に規定できなくなるおそれがある。そこ
で本発明では、積層体、すなわち少なくとも第１金属膜
と第２金属膜とをデバイス基板の一方の主面の全面に形
成し、不活性イオン照射を終了した後、電極パッドの露
出面を被覆する部位を選択的に残すごとくこの下地膜を
パターニングする方法が特に有効である。
細書で前述したＢＬＭ膜のようにリフトオフ法で形成す
ることも、もちろん可能である。しかし、リフトオフ法
で用いられるレジスト・パターンを構成する通常のフォ
トレジスト材料は、不活性イオン照射によりデバイス基
板の温度が１２０℃以上に上昇すると変形し、下地膜の
被着範囲を正確に規定できなくなるおそれがある。そこ
で本発明では、積層体、すなわち少なくとも第１金属膜
と第２金属膜とをデバイス基板の一方の主面の全面に形
成し、不活性イオン照射を終了した後、電極パッドの露
出面を被覆する部位を選択的に残すごとくこの下地膜を
パターニングする方法が特に有効である。
【００２１】また、ハンダボールの形成方法としては、
他の転写基板上から転写させる方法でももちろん構わな
いが、ウェットバック法が適用できるところが本発明の
大きなメリットである。これは、本発明ではウェットバ
ックの過程でたとえ前述のような合金化反応が進行して
も、原子混合層の存在により下地膜のクラックが防止さ
れるからであり、ウェットバック法の本来のメリットで
ある量産性が実用レベルで活かされることになる。
他の転写基板上から転写させる方法でももちろん構わな
いが、ウェットバック法が適用できるところが本発明の
大きなメリットである。これは、本発明ではウェットバ
ックの過程でたとえ前述のような合金化反応が進行して
も、原子混合層の存在により下地膜のクラックが防止さ
れるからであり、ウェットバック法の本来のメリットで
ある量産性が実用レベルで活かされることになる。
【００２２】
【実施例】以下、本発明の具体的な実施例について説明
する。
する。
【００２３】実施例１ 本実施例では、第１金属膜であるＣｒ膜と第２金属膜で
あるＣｕ膜との界面に原子混合層を有する半導体装置
と、その製造方法について説明する。まず、上記半導体
装置の構成を、図７を参照しながら説明する。図７
（ａ）は、デバイス基板１の一方の主面に多数形成され
たＡｌ電極パッド２の中のひとつの近傍を示す模式的断
面図、図７（ｂ）はＢＬＭ膜８ｗの微細構造をわかり易
く説明するための要部拡大断面図である。上記Ａｌ電極
パッド２はたとえばＡｌ−１％Ｓｉ合金からなり、Ｓｉ
Ｎパッシベーション膜３の開口３ａ内に露出され、さら
にこれを被覆するポリイミド膜４の開口４ａ内に露出さ
れている。上記Ａｌ電極パッド２の露出面には、下地膜
としてＢＬＭ膜８ｗが選択的に形成され、さらにこのＢ
ＬＭ膜８ｗの上にはＡｕを含有するＰｂ−Ｓｎ合金から
なるハンダボール９ｂが、ウェットバックにより自己整
合的に形成されている。
あるＣｕ膜との界面に原子混合層を有する半導体装置
と、その製造方法について説明する。まず、上記半導体
装置の構成を、図７を参照しながら説明する。図７
（ａ）は、デバイス基板１の一方の主面に多数形成され
たＡｌ電極パッド２の中のひとつの近傍を示す模式的断
面図、図７（ｂ）はＢＬＭ膜８ｗの微細構造をわかり易
く説明するための要部拡大断面図である。上記Ａｌ電極
パッド２はたとえばＡｌ−１％Ｓｉ合金からなり、Ｓｉ
Ｎパッシベーション膜３の開口３ａ内に露出され、さら
にこれを被覆するポリイミド膜４の開口４ａ内に露出さ
れている。上記Ａｌ電極パッド２の露出面には、下地膜
としてＢＬＭ膜８ｗが選択的に形成され、さらにこのＢ
ＬＭ膜８ｗの上にはＡｕを含有するＰｂ−Ｓｎ合金から
なるハンダボール９ｂが、ウェットバックにより自己整
合的に形成されている。
【００２４】上記ＢＬＭ膜８ｗは、下から順にＣｒ膜
５、Ｃｕ膜６、Ｓｎ−Ｃｕ合金層１１の積層構造を有す
る。このＢＬＭ膜８ｗの微細構造は、ハンダ膜パターン
〔図６（ａ）の符号９を参照。〕をウェットバックによ
り加熱リフローさせてハンダボール９ｂを形成する過程
で達成されたものであり、初期の膜構造とは異なってい
るが、第１金属膜であるＣｒ膜５と第２金属膜であるＣ
ｕ膜６の界面に原子混合層ＡＭを持つ点を、最大の特色
としている。Ｓｎ−Ｃｕ合金層１１は、初期のＢＬＭ膜
〔図４（ｂ）の符号８を参照。〕を構成するＣｕ膜にハ
ンダ構成元素であるＳｎが拡散して形成されたものであ
り、その下層側のＣｕ膜６は初期のＣｕ膜の未反応部分
である。Ｓｎ−Ｃｕ合金層１１とＣｕ膜６との界面に
は、もうひとつのハンダ構成元素に由来してＰｂ析出物
１０が形成されている。ハンダボール９ｂに含まれるＡ
ｕは、初期のＢＬＭ膜〔図４（ｂ）の符号８を参照。〕
を構成するＡｕ膜が吸収されたものである。
５、Ｃｕ膜６、Ｓｎ−Ｃｕ合金層１１の積層構造を有す
る。このＢＬＭ膜８ｗの微細構造は、ハンダ膜パターン
〔図６（ａ）の符号９を参照。〕をウェットバックによ
り加熱リフローさせてハンダボール９ｂを形成する過程
で達成されたものであり、初期の膜構造とは異なってい
るが、第１金属膜であるＣｒ膜５と第２金属膜であるＣ
ｕ膜６の界面に原子混合層ＡＭを持つ点を、最大の特色
としている。Ｓｎ−Ｃｕ合金層１１は、初期のＢＬＭ膜
〔図４（ｂ）の符号８を参照。〕を構成するＣｕ膜にハ
ンダ構成元素であるＳｎが拡散して形成されたものであ
り、その下層側のＣｕ膜６は初期のＣｕ膜の未反応部分
である。Ｓｎ−Ｃｕ合金層１１とＣｕ膜６との界面に
は、もうひとつのハンダ構成元素に由来してＰｂ析出物
１０が形成されている。ハンダボール９ｂに含まれるＡ
ｕは、初期のＢＬＭ膜〔図４（ｂ）の符号８を参照。〕
を構成するＡｕ膜が吸収されたものである。
【００２５】上記原子混合層ＡＭは、図８に示されるよ
うに、デバイス・チップ１ｃを実装基板２１上に実装し
てエージングを経た後にも維持される。この様子を、図
８を参照しながら説明する。ここで、図８（ａ）は、接
合部分のひとつを示す模式的断面図、図８（ｂ）はＢＬ
Ｍ膜８ａの微細構造をわかり易く説明するための要部拡
大断面図である。なお、実際のデバイス・チップ１ｃの
実装はフェイスダウン式に行なわれるが、ここでは前図
と整合させるためにデバイス・チップ１ｃを下側、実装
基板２１を上側として図示した。実装は、デバイス・チ
ップ１ｃ側のハンダボール９ｂと、予めクリームハンダ
層２３が塗布形成された実装基板５１側のＣｕランド２
２とを当接させ、リフロー炉での熱処理を経て終了す
る。
うに、デバイス・チップ１ｃを実装基板２１上に実装し
てエージングを経た後にも維持される。この様子を、図
８を参照しながら説明する。ここで、図８（ａ）は、接
合部分のひとつを示す模式的断面図、図８（ｂ）はＢＬ
Ｍ膜８ａの微細構造をわかり易く説明するための要部拡
大断面図である。なお、実際のデバイス・チップ１ｃの
実装はフェイスダウン式に行なわれるが、ここでは前図
と整合させるためにデバイス・チップ１ｃを下側、実装
基板２１を上側として図示した。実装は、デバイス・チ
ップ１ｃ側のハンダボール９ｂと、予めクリームハンダ
層２３が塗布形成された実装基板５１側のＣｕランド２
２とを当接させ、リフロー炉での熱処理を経て終了す
る。
【００２６】エージング後にはＢＬＭ膜８ｗ内における
ＳｎとＣｕの合金化反応がさらに進み、未反応のＣｕ膜
６が消失すると共に、Ｐｂ析出物１０がさらに大きく成
長してＳｎ−Ｃｕ合金層１１とＣｒ膜５との界面の大部
分を占めるようになる。従来ならば、Ｐｂ析出物１０と
Ｃｒ膜５との密着性の不足に起因してクラックが発生す
るところであるが、本発明では上記界面に原子混合層Ａ
Ｍが存在しており、この層がＰｂ析出物１０に対しても
高い密着性を発揮するために、クラックの発生が効果的
に防止される。
ＳｎとＣｕの合金化反応がさらに進み、未反応のＣｕ膜
６が消失すると共に、Ｐｂ析出物１０がさらに大きく成
長してＳｎ−Ｃｕ合金層１１とＣｒ膜５との界面の大部
分を占めるようになる。従来ならば、Ｐｂ析出物１０と
Ｃｒ膜５との密着性の不足に起因してクラックが発生す
るところであるが、本発明では上記界面に原子混合層Ａ
Ｍが存在しており、この層がＰｂ析出物１０に対しても
高い密着性を発揮するために、クラックの発生が効果的
に防止される。
【００２７】次に、上述の半導体装置の製造方法につい
て、図１ないし図７を参照しながら説明する。ここで
は、Ｃｕ膜５の一部を形成した段階でＡｒイオン照射を
行なって原子混合層ＡＭを形成する方法を述べる。ま
ず、図１に示されるように、すべての素子形成が終了し
たデバイス基板１上でＡｌ電極パッド２のパターニング
を行い、続いて基体の全面をたとえばプラズマＣＶＤ法
により成膜されるＳｉＮパッシベーション膜３で被覆
し、さらにこの膜をパターニングして上記Ａｌ電極パッ
ド２を露出させるように開口３ａを形成した。次に、基
体の全面に感光性のポリイミド膜（東レ社製：商品名Ｕ
Ｒ−３１００，比誘電率ε≒３．２）を約５μｍの厚さ
に塗布し、ポリイミド膜４を形成した。次に、ｇ線によ
るフォトリソグラフィと現像処理とを経てポリイミド膜
４をパターニングし、上記Ａｌ電極パッド２を露出させ
るための開口４を形成した。この開口４ａは、先に形成
されたＳｉＮパッシベーション膜３の開口３ａの内部に
開口されており、Ａｌ電極パッド２と後工程で形成され
るＢＬＭ膜とのコンタクト面積を規定するものである。
て、図１ないし図７を参照しながら説明する。ここで
は、Ｃｕ膜５の一部を形成した段階でＡｒイオン照射を
行なって原子混合層ＡＭを形成する方法を述べる。ま
ず、図１に示されるように、すべての素子形成が終了し
たデバイス基板１上でＡｌ電極パッド２のパターニング
を行い、続いて基体の全面をたとえばプラズマＣＶＤ法
により成膜されるＳｉＮパッシベーション膜３で被覆
し、さらにこの膜をパターニングして上記Ａｌ電極パッ
ド２を露出させるように開口３ａを形成した。次に、基
体の全面に感光性のポリイミド膜（東レ社製：商品名Ｕ
Ｒ−３１００，比誘電率ε≒３．２）を約５μｍの厚さ
に塗布し、ポリイミド膜４を形成した。次に、ｇ線によ
るフォトリソグラフィと現像処理とを経てポリイミド膜
４をパターニングし、上記Ａｌ電極パッド２を露出させ
るための開口４を形成した。この開口４ａは、先に形成
されたＳｉＮパッシベーション膜３の開口３ａの内部に
開口されており、Ａｌ電極パッド２と後工程で形成され
るＢＬＭ膜とのコンタクト面積を規定するものである。
【００２８】次に、上記のデバイス基板１を平行平板型
プラズマＲＩＥ装置に搬入し、Ａｒスパッタ・エッチン
グによる前処理を行った。この前処理は、Ａｌ電極パッ
ド２の表面の自然酸化膜を除去する目的で行われるもの
である。前処理条件は、たとえば下記のとおりとした。 装置 平行平板型ＲＦプラズマ装置 Ａｒ流量 ２５ ＳＣＣＭ 圧力 １．０ Ｐａ ＲＦパワー ３００ Ｗ（１３．５６ＭＨｚ） ウェハ温度 室温 処理時間 １８０ 秒
プラズマＲＩＥ装置に搬入し、Ａｒスパッタ・エッチン
グによる前処理を行った。この前処理は、Ａｌ電極パッ
ド２の表面の自然酸化膜を除去する目的で行われるもの
である。前処理条件は、たとえば下記のとおりとした。 装置 平行平板型ＲＦプラズマ装置 Ａｒ流量 ２５ ＳＣＣＭ 圧力 １．０ Ｐａ ＲＦパワー ３００ Ｗ（１３．５６ＭＨｚ） ウェハ温度 室温 処理時間 １８０ 秒
【００２９】次に、上記Ａｌ電極パッド２の表面に自然
酸化膜を再成長させないようにウェハを真空下でＤＣス
パッタリング装置に搬送し、図２に示されるような厚さ
約０．１μｍのＣｒ膜５と、厚さ約０．１μｍの１層目
Ｃｕ膜６ｆとを順次スパッタリング成膜した。このとき
の成膜条件は、たとえば以下のとおりとした。
酸化膜を再成長させないようにウェハを真空下でＤＣス
パッタリング装置に搬送し、図２に示されるような厚さ
約０．１μｍのＣｒ膜５と、厚さ約０．１μｍの１層目
Ｃｕ膜６ｆとを順次スパッタリング成膜した。このとき
の成膜条件は、たとえば以下のとおりとした。
【００３０】次に、図３に示されるようにＡｒ+ イオン
照射を行い、上記Ｃｒ膜５と１層目Ｃｕ膜６ｆとの界面
に厚さ約０．０２μｍの原子混合層ＡＭを形成した。こ
のときのＡｒ+ イオン照射の条件は、たとえばイオン加
速エネルギー２００ｋｅＶ、ドース量１×１０16／ｃｍ
2 とした。次に、上記１層目Ｃｕ膜６ｆの表面を前述の
Ａｒスパッタ・エッチング条件でクリーニングした後、
図４に示されるように残余のＣｕ膜として厚さ約０．９
μｍの２層目Ｃｕ膜６ｓと、厚さ約０．１μｍのＡｕ膜
７とを順次スパッタリング成膜した。ここで、Ａｕ膜７
の成膜条件は一例として下記のとおりとした。 上記Ａｕ膜７の成膜により、初期のＢＬＭ膜８を完成し
た。この後、基体の上に図示されないレジスト・パター
ンを形成し、このパターンをマスクとして上記ＢＬＭ膜
８をエッチングすることにより、図５に示されるような
ＢＬＭパターン８ｐを形成した。これが、Ａｌ電極パッ
ド２の露出面を被覆して選択的に形成される下地膜に相
当する。
照射を行い、上記Ｃｒ膜５と１層目Ｃｕ膜６ｆとの界面
に厚さ約０．０２μｍの原子混合層ＡＭを形成した。こ
のときのＡｒ+ イオン照射の条件は、たとえばイオン加
速エネルギー２００ｋｅＶ、ドース量１×１０16／ｃｍ
2 とした。次に、上記１層目Ｃｕ膜６ｆの表面を前述の
Ａｒスパッタ・エッチング条件でクリーニングした後、
図４に示されるように残余のＣｕ膜として厚さ約０．９
μｍの２層目Ｃｕ膜６ｓと、厚さ約０．１μｍのＡｕ膜
７とを順次スパッタリング成膜した。ここで、Ａｕ膜７
の成膜条件は一例として下記のとおりとした。 上記Ａｕ膜７の成膜により、初期のＢＬＭ膜８を完成し
た。この後、基体の上に図示されないレジスト・パター
ンを形成し、このパターンをマスクとして上記ＢＬＭ膜
８をエッチングすることにより、図５に示されるような
ＢＬＭパターン８ｐを形成した。これが、Ａｌ電極パッ
ド２の露出面を被覆して選択的に形成される下地膜に相
当する。
【００３１】次に、図６に示されるように、上記ＢＬＭ
膜パターン８ｐを被覆するハンダ膜パターン９を形成し
た。上記ハンダ膜パターン９をリフトオフ法により形成
する場合には、たとえば次のような手順で行なうことが
できる。まず、ハンダ膜の被着部位においてＢＬＭパタ
ーン８ｐを露出させるような開口を有する十分な厚さの
レジスト・パターンを基体上に形成し、次に基体の全面
にたとえば９７％Ｐｂ−３％Ｓｎ合金からなるハンダ膜
を蒸着あるいはメッキにより被着させる。この後、レジ
スト・パターン８上に被着されたハンダ膜の不要部分を
除去すれば、ＢＬＭ膜パターン８ｐに接続するハンダ膜
パターン９を残すことができる。なお、この段階では、
合金化反応を促進させるような熱が基体に加えられてい
ないため、ＢＬＭ膜パターン８ｐの微細構造は初期状態
を保っている。
膜パターン８ｐを被覆するハンダ膜パターン９を形成し
た。上記ハンダ膜パターン９をリフトオフ法により形成
する場合には、たとえば次のような手順で行なうことが
できる。まず、ハンダ膜の被着部位においてＢＬＭパタ
ーン８ｐを露出させるような開口を有する十分な厚さの
レジスト・パターンを基体上に形成し、次に基体の全面
にたとえば９７％Ｐｂ−３％Ｓｎ合金からなるハンダ膜
を蒸着あるいはメッキにより被着させる。この後、レジ
スト・パターン８上に被着されたハンダ膜の不要部分を
除去すれば、ＢＬＭ膜パターン８ｐに接続するハンダ膜
パターン９を残すことができる。なお、この段階では、
合金化反応を促進させるような熱が基体に加えられてい
ないため、ＢＬＭ膜パターン８ｐの微細構造は初期状態
を保っている。
【００３２】次に、いわゆるウェットバック工程を経て
ハンダボールを形成した。まず、ハンダ膜パターン９の
表面にフラックスを塗布した。このフラックスは、アミ
ン系活性剤，アルコール系溶媒，ロジン，およびポリグ
リコール等の樹脂を主成分とし、ハンダ膜９の還元およ
び表面活性化作用を有するものである。この状態の基体
をリフロー炉に搬入し、Ｎ2 雰囲気下で段階的に昇温す
ると、ハンダ膜パターン９は溶融しながら自身の表面張
力で球状に収縮した。この結果、図７に示されるよう
に、ＢＬＭ膜８ｗ上にハンダボール９ｂが形成された。
この後、デバイス基板１をダイシングして個々のデバイ
ス・チップ１ｃに分割し、本発明の半導体装置を完成し
た。
ハンダボールを形成した。まず、ハンダ膜パターン９の
表面にフラックスを塗布した。このフラックスは、アミ
ン系活性剤，アルコール系溶媒，ロジン，およびポリグ
リコール等の樹脂を主成分とし、ハンダ膜９の還元およ
び表面活性化作用を有するものである。この状態の基体
をリフロー炉に搬入し、Ｎ2 雰囲気下で段階的に昇温す
ると、ハンダ膜パターン９は溶融しながら自身の表面張
力で球状に収縮した。この結果、図７に示されるよう
に、ＢＬＭ膜８ｗ上にハンダボール９ｂが形成された。
この後、デバイス基板１をダイシングして個々のデバイ
ス・チップ１ｃに分割し、本発明の半導体装置を完成し
た。
【００３３】次に、上記のデバイス・チップ１ｃの接合
信頼性を調べるために、このチップを実際に図８に示さ
れるように実装基板２１上に実装し、サイクル試験を行
った。この結果、−２５℃〜１２５℃の範囲における温
度サイクルを１５００回繰り返してもオープン故障は認
められず、原子混合層ＡＭを持たない従来品に比べて接
合信頼性および耐久性が著しく改善されていた。また、
製造プロセスのバラツキによる初期不良も抑制されるこ
とが確認された。また、従来は熱ストレスを緩和させる
ための樹脂をデバイス・チップと実装基板との隙間に樹
脂を封入して接合信頼性を高めることも行なわれていた
が、本発明ではかかる樹脂を用いなくても十分な接合信
頼性が得られることがわかった。
信頼性を調べるために、このチップを実際に図８に示さ
れるように実装基板２１上に実装し、サイクル試験を行
った。この結果、−２５℃〜１２５℃の範囲における温
度サイクルを１５００回繰り返してもオープン故障は認
められず、原子混合層ＡＭを持たない従来品に比べて接
合信頼性および耐久性が著しく改善されていた。また、
製造プロセスのバラツキによる初期不良も抑制されるこ
とが確認された。また、従来は熱ストレスを緩和させる
ための樹脂をデバイス・チップと実装基板との隙間に樹
脂を封入して接合信頼性を高めることも行なわれていた
が、本発明ではかかる樹脂を用いなくても十分な接合信
頼性が得られることがわかった。
【００３４】実施例２ 本実施例では、ＢＬＭ膜を構成する異種の金属膜をすべ
て積層してからＡｒ+イオン照射により原子混合層ＡＭ
を形成した。まず、前掲の図１に示した基体上に連続ス
パッタリングにより厚さ約０．１μｍのＣｒ膜５、厚さ
約１．０μｍのＣｕ膜６、厚さ約０．１μｍのＡｕ膜７
を順次成膜し、図９に示されるようなＢＬＭ膜８を成膜
した。各膜の成膜条件は、すべて実施例１と同じとし
た。次に、図１０に示されるように、上記ＢＬＭ膜８に
対してＡｒ+ イオン照射を行った。このときのＡｒ+ イ
オン照射は、イオンの飛程を実施例１よりも大きくする
必要から、たとえばイオン加速エネルギー１２００ｋｅ
Ｖ、ドース量１×１０15／ｃｍ2 とした。この結果、上
記Ｃｕ膜６とＣｒ膜５の界面に厚さ約０．０５μｍの原
子混合層ＡＭが形成された。
て積層してからＡｒ+イオン照射により原子混合層ＡＭ
を形成した。まず、前掲の図１に示した基体上に連続ス
パッタリングにより厚さ約０．１μｍのＣｒ膜５、厚さ
約１．０μｍのＣｕ膜６、厚さ約０．１μｍのＡｕ膜７
を順次成膜し、図９に示されるようなＢＬＭ膜８を成膜
した。各膜の成膜条件は、すべて実施例１と同じとし
た。次に、図１０に示されるように、上記ＢＬＭ膜８に
対してＡｒ+ イオン照射を行った。このときのＡｒ+ イ
オン照射は、イオンの飛程を実施例１よりも大きくする
必要から、たとえばイオン加速エネルギー１２００ｋｅ
Ｖ、ドース量１×１０15／ｃｍ2 とした。この結果、上
記Ｃｕ膜６とＣｒ膜５の界面に厚さ約０．０５μｍの原
子混合層ＡＭが形成された。
【００３５】これ以降は、実施例１と同様にハンダボー
ル９ｂを形成し、最終的に実施例１と同じ構成のデバイ
ス・チップ１ｃを得た。このデバイス・チップ１ｃも、
接合信頼性および耐久性に優れ、また製造プロセスのバ
ラツキによる初期不良も抑制されたものであった。本実
施例では、イオン照射条件として高いイオン加速エネル
ギーを要するため、制御を精密に行なう必要があるが、
ＢＬＭ膜８の成膜を連続的に行なうことができるため、
スループットの向上が期待できる。
ル９ｂを形成し、最終的に実施例１と同じ構成のデバイ
ス・チップ１ｃを得た。このデバイス・チップ１ｃも、
接合信頼性および耐久性に優れ、また製造プロセスのバ
ラツキによる初期不良も抑制されたものであった。本実
施例では、イオン照射条件として高いイオン加速エネル
ギーを要するため、制御を精密に行なう必要があるが、
ＢＬＭ膜８の成膜を連続的に行なうことができるため、
スループットの向上が期待できる。
【００３６】以上、本発明を２例の実施例にもとづいて
説明したが、本発明はこれらの実施例に何ら限定される
ものではない。たとえば、デバイス・チップの構成、各
材料膜の構成材料や成膜条件や膜厚、イオン照射条件等
の細部については、適宜変更、選択、組合せが可能であ
る。
説明したが、本発明はこれらの実施例に何ら限定される
ものではない。たとえば、デバイス・チップの構成、各
材料膜の構成材料や成膜条件や膜厚、イオン照射条件等
の細部については、適宜変更、選択、組合せが可能であ
る。
【００３７】
【発明の効果】以上の説明からも明らかなように、本発
明の半導体装置はデバイス基板上の電極パッドとハンダ
ボールとの間に介在される下地膜を構成する金属膜のう
ち、電極パッドに対する密着性を確保するための第１金
属膜と、ハンダボールの構成元素との密着性を確保する
ための第２金属膜との間に原子混合層を有するものであ
り、この原子混合層の優れた密着力により、ウェットバ
ック、エージング、サイクル試験等の加熱により下地膜
内部で進行する合金化反応に起因する金属層間のクラッ
クが防止され、実装品の接合信頼性と耐久性を向上させ
ることができる。また、製造プロセスのバラツキに起因
する初期不良も、著しく低減させることができる。接合
信頼性向上のためにデバイス・チップと実装基板との隙
間に樹脂を封入する必要もなくなるので、材料の節約、
工数の削減にもつながる。上記のクラック防止効果は、
電極パッドにＡｌ系合金、第１金属膜にＣｒ、第２金属
膜にＣｕ、ハンダボールにＰｂ−Ｓｎ合金といった典型
的な材料を用いた場合にも十分に発揮され、実用上有益
である。
明の半導体装置はデバイス基板上の電極パッドとハンダ
ボールとの間に介在される下地膜を構成する金属膜のう
ち、電極パッドに対する密着性を確保するための第１金
属膜と、ハンダボールの構成元素との密着性を確保する
ための第２金属膜との間に原子混合層を有するものであ
り、この原子混合層の優れた密着力により、ウェットバ
ック、エージング、サイクル試験等の加熱により下地膜
内部で進行する合金化反応に起因する金属層間のクラッ
クが防止され、実装品の接合信頼性と耐久性を向上させ
ることができる。また、製造プロセスのバラツキに起因
する初期不良も、著しく低減させることができる。接合
信頼性向上のためにデバイス・チップと実装基板との隙
間に樹脂を封入する必要もなくなるので、材料の節約、
工数の削減にもつながる。上記のクラック防止効果は、
電極パッドにＡｌ系合金、第１金属膜にＣｒ、第２金属
膜にＣｕ、ハンダボールにＰｂ−Ｓｎ合金といった典型
的な材料を用いた場合にも十分に発揮され、実用上有益
である。
【００３８】上記原子混合層は、第１金属膜と第２金属
膜との界面に飛程を合わせて不活性イオン照射を行なえ
ば容易に形成することができ、何ら特殊な半導体製造装
置を要するものではない。不活性イオン照射は、第１金
属膜と第２金属膜の一部のみを積層した状態で行なえば
制御性が改善され、下地膜を構成する異種の金属膜をす
べて積層した状態で行なえばスループットが改善され
る。電極パッド上への下地膜の形成を全面成膜とパター
ニングの組み合わせで行うことは、レジスト・パターン
を用いるリフトオフ法に比べてプロセス精度の観点で有
利である。また、ハンダボールをウェットバック法で形
成することは、ウェハ状態での一括したハンダボール形
成を可能とし、スループット向上の観点で有利である。
本発明は、上述のような下地膜の特性改善を通じて特に
ＢＧＡによるベアチップ実装の信頼性を著しく改善する
ものであり、最終的には携帯用電子機器の小型化、薄型
化、軽量化の進展に大きく貢献するものである。
膜との界面に飛程を合わせて不活性イオン照射を行なえ
ば容易に形成することができ、何ら特殊な半導体製造装
置を要するものではない。不活性イオン照射は、第１金
属膜と第２金属膜の一部のみを積層した状態で行なえば
制御性が改善され、下地膜を構成する異種の金属膜をす
べて積層した状態で行なえばスループットが改善され
る。電極パッド上への下地膜の形成を全面成膜とパター
ニングの組み合わせで行うことは、レジスト・パターン
を用いるリフトオフ法に比べてプロセス精度の観点で有
利である。また、ハンダボールをウェットバック法で形
成することは、ウェハ状態での一括したハンダボール形
成を可能とし、スループット向上の観点で有利である。
本発明は、上述のような下地膜の特性改善を通じて特に
ＢＧＡによるベアチップ実装の信頼性を著しく改善する
ものであり、最終的には携帯用電子機器の小型化、薄型
化、軽量化の進展に大きく貢献するものである。
【図１】本発明を適用したプロセス例において、デバイ
ス基板上のＡｌ電極パッドの上でポリイミド膜をパター
ニングした状態を示す模式的断面図である。
ス基板上のＡｌ電極パッドの上でポリイミド膜をパター
ニングした状態を示す模式的断面図である。
【図２】図１の基体の全面に、Ｃｒ膜および１層目Ｃｕ
膜を順次成膜した状態を示す模式的断面図である。
膜を順次成膜した状態を示す模式的断面図である。
【図３】Ａｒ+ イオン照射により図２のＣｒ膜と１層目
Ｃｕ膜との界面に原子混合層を形成した状態を示す図で
あり、（ａ）はＡｌ電極パッド近傍の模式的断面図、
（ｂ）はその要部拡大断面図である。
Ｃｕ膜との界面に原子混合層を形成した状態を示す図で
あり、（ａ）はＡｌ電極パッド近傍の模式的断面図、
（ｂ）はその要部拡大断面図である。
【図４】図３の基体の全面に、２層目Ｃｕ膜およびＡｕ
膜を順次成膜してＢＬＭ膜を完成させた状態を示す図で
あり、（ａ）はＡｌ電極パッド近傍の模式的断面図、
（ｂ）はその要部拡大断面図である。
膜を順次成膜してＢＬＭ膜を完成させた状態を示す図で
あり、（ａ）はＡｌ電極パッド近傍の模式的断面図、
（ｂ）はその要部拡大断面図である。
【図５】図４のＢＬＭ膜をパターニングした状態を示す
模式的断面図である。
模式的断面図である。
【図６】図５のＢＬＭ膜パターンを被覆してハンダ膜パ
ターンを形成した状態を示す図であり、（ａ）はＡｌ電
極パッド近傍の模式的断面図、（ｂ）はその要部拡大断
面図である。
ターンを形成した状態を示す図であり、（ａ）はＡｌ電
極パッド近傍の模式的断面図、（ｂ）はその要部拡大断
面図である。
【図７】ウェットバックにより図６のハンダ膜パターン
をハンダボールに変化させた状態を示す図であり、
（ａ）はＡｌ電極パッド近傍の模式的断面図、（ｂ）は
その要部拡大断面図である。
をハンダボールに変化させた状態を示す図であり、
（ａ）はＡｌ電極パッド近傍の模式的断面図、（ｂ）は
その要部拡大断面図である。
【図８】図７のデバイス・基板を分割して得られたデバ
イス・チップを実装基板に実装し、エージングを行った
状態を示す図であり、（ａ）はある接合部分の近傍の模
式的断面図、（ｂ）はその要部拡大断面図である。
イス・チップを実装基板に実装し、エージングを行った
状態を示す図であり、（ａ）はある接合部分の近傍の模
式的断面図、（ｂ）はその要部拡大断面図である。
【図９】本発明を適用した他のプロセス例において、Ｃ
ｒ膜、Ｃｕ膜、Ａｕ膜を順次積層したＢＬＭ膜を成膜し
た状態を示す図であり、（ａ）はＡｌ電極パッド近傍の
模式的断面図、（ｂ）はその要部拡大断面図である。
ｒ膜、Ｃｕ膜、Ａｕ膜を順次積層したＢＬＭ膜を成膜し
た状態を示す図であり、（ａ）はＡｌ電極パッド近傍の
模式的断面図、（ｂ）はその要部拡大断面図である。
【図１０】Ａｒ+ イオン照射により図９のＣｒ膜とＣｕ
膜との界面に原子混合層を形成した状態を示す図であ
り、（ａ）はＡｌ電極パッド近傍の模式的断面図、
（ｂ）はその要部拡大断面図である。
膜との界面に原子混合層を形成した状態を示す図であ
り、（ａ）はＡｌ電極パッド近傍の模式的断面図、
（ｂ）はその要部拡大断面図である。
【図１１】従来プロセスにおいて、デバイス・チップ上
のハンダボールと実装基板上のＣｕランドとの位置合わ
せを行っている状態を示す模式的断面図である。
のハンダボールと実装基板上のＣｕランドとの位置合わ
せを行っている状態を示す模式的断面図である。
【図１２】図１１のデバイス・チップを実装基板上に実
装した状態を示す模式的断面図である。
装した状態を示す模式的断面図である。
【図１３】エージングを経て図１２のＢＬＭ膜にクラッ
クが発生した状態を示す模式的断面図である。
クが発生した状態を示す模式的断面図である。
【図１４】ウェットバック前のＢＬＭ膜とその近傍を示
す要部拡大断面図である。
す要部拡大断面図である。
【図１５】ウェットバック後のＢＬＭ膜とその近傍を示
す要部拡大断面図である。
す要部拡大断面図である。
【図１６】エージング後のＢＬＭ膜とその近傍を示す要
部拡大断面図である。
部拡大断面図である。
１…デバイス基板 １ｃ…デバイス・チップ ２…Ａｌ
電極パッド ３…ＳｉＮパッシベーション膜 ４…ポリ
イミド膜 ５…Ｃｒ膜 ６…Ｃｕ膜 ６ｆ…１層目Ｃｕ
膜 ６ｓ…２層目Ｃｕ膜 ７…Ａｕ膜 ８…ＢＬＭ膜
８ｐ…ＢＬＭ膜パターン ８ｗ…（ウェットバック後
の）ＢＬＭ膜 ８ａ…（エージング後の）ＢＬＭ膜 ９
…ハンダ膜パターン ９ｂ…ハンダボール １０…Ｐｂ
析出物 １１…Ｓｎ−Ｐｂ合金層 ２１…実装基板 ２
２…Ｃｕランド ２３…クリームハンダ層 ＡＭ…原子
混合層
電極パッド ３…ＳｉＮパッシベーション膜 ４…ポリ
イミド膜 ５…Ｃｒ膜 ６…Ｃｕ膜 ６ｆ…１層目Ｃｕ
膜 ６ｓ…２層目Ｃｕ膜 ７…Ａｕ膜 ８…ＢＬＭ膜
８ｐ…ＢＬＭ膜パターン ８ｗ…（ウェットバック後
の）ＢＬＭ膜 ８ａ…（エージング後の）ＢＬＭ膜 ９
…ハンダ膜パターン ９ｂ…ハンダボール １０…Ｐｂ
析出物 １１…Ｓｎ−Ｐｂ合金層 ２１…実装基板 ２
２…Ｃｕランド ２３…クリームハンダ層 ＡＭ…原子
混合層
Claims (10)
- 【請求項１】 デバイス基板の一方の主面に露出される
電極パッドと、異種の金属膜の積層体よりなり、前記電
極パッドの露出面を被覆して選択的に形成される下地膜
と、 前記下地膜の上に形成されるハンダボールとを有する半
導体装置であって、 前記下地膜は、前記電極パッドに対する密着性を確保す
るための第１金属膜と、前記ハンダボールの構成元素と
の密着性を確保するための第２金属膜との少なくとも２
層の金属膜を含み、該第１金属膜と該第２金属膜との界
面にこれら両膜の構成原子が混在する原子混合層が形成
されていることを特徴とする半導体装置。 - 【請求項２】 前記電極パッドがＡｌ系合金、前記第１
金属膜がＣｒ、前記第２金属膜がＣｕ、前記ハンダボー
ルがＰｂ−Ｓｎ合金よりなることを特徴とする請求項１
記載の半導体装置。 - 【請求項３】 デバイス基板の一方の主面に露出される
電極パッドの露出面を被覆するごとく、異種の金属膜の
積層体よりなる下地膜を選択的に形成し、この下地膜の
上にハンダボールを形成する半導体装置の製造方法であ
って、 前記下地膜は、 前記電極パッドに対する密着性を確保するための第１金
属膜と、前記ハンダボールの構成元素との密着性を確保
するための第２金属膜との少なくとも２層の金属膜をこ
の順に成膜する第１工程と、 前記少なくとも２層の金属膜に対して不活性イオン照射
を行うことにより、前記第１金属膜と前記第２金属膜と
の界面にこれら両膜の構成原子が混在する原子混合層を
形成する第２工程とを経て形成することを特徴とする半
導体装置の製造方法。 - 【請求項４】 前記第１工程では、前記第２金属膜の上
にこの膜の酸化を防止するための酸化防止金属膜を成膜
することを特徴とする請求項３記載の半導体装置の製造
方法。 - 【請求項５】 前記第１工程では、前記第１金属膜を成
膜した後、この上に前記第２金属膜の予定膜厚の一部を
成膜し、 前記第２工程にて前記原子混合層を形成した後、 前記第２金属膜の残部を成膜する第３工程を設けること
を特徴とする請求項３記載の半導体装置の製造方法。 - 【請求項６】 前記第３工程では、前記第２金属膜の残
部の上にこの膜の酸化を防止するための酸化防止金属膜
を成膜することを特徴とする請求項５記載の半導体装置
の製造方法。 - 【請求項７】 前記電極パッドの構成材料としてＡｌ系
合金、前記第１金属膜の構成材料としてＣｒ、前記第２
金属膜の構成材料としてＣｕ、前記ハンダボールの構成
材料としてＰｂ−Ｓｎ合金をそれぞれ用いることを特徴
とする請求項３記載の半導体装置の製造方法。 - 【請求項８】 前記酸化防止金属膜の構成材料としてＡ
ｕを用いることを特徴とする請求項４または請求項６に
記載の半導体装置の製造方法。 - 【請求項９】 前記下地膜は、前記デバイス基板の一方
の主面の全面に前記積層体を形成した後、前記電極パッ
ドの露出面を被覆する部位を選択的に残すごとく該積層
体をパターニングして形成することを特徴とする請求項
３記載の半導体装置の製造方法。 - 【請求項１０】 前記ハンダボールは、選択的に形成さ
れた前記下地膜を被覆するごとくハンダ膜パターンを形
成した後、このハンダ膜パターンを加熱収縮させること
により前記下地膜上に自己整合的に形成することを特徴
とする請求項３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30764497A JPH11145174A (ja) | 1997-11-10 | 1997-11-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30764497A JPH11145174A (ja) | 1997-11-10 | 1997-11-10 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11145174A true JPH11145174A (ja) | 1999-05-28 |
Family
ID=17971529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30764497A Pending JPH11145174A (ja) | 1997-11-10 | 1997-11-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11145174A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001063991A1 (fr) * | 2000-02-25 | 2001-08-30 | Ibiden Co., Ltd. | Carte a circuits imprimes multicouche et procede de production d'une carte a circuits imprimes multicouche |
| JP2001339165A (ja) * | 2000-02-25 | 2001-12-07 | Ibiden Co Ltd | 多層プリント配線板およびパッケージ基板 |
| JP2002050874A (ja) * | 2000-02-25 | 2002-02-15 | Ibiden Co Ltd | 多層プリント配線板および多層プリント配線板の製造方法 |
| JP2002289633A (ja) * | 2001-01-18 | 2002-10-04 | Ibiden Co Ltd | 半導体チップおよびその製造方法 |
| US6675381B1 (en) | 2000-01-20 | 2004-01-06 | Mitsubishi Denki Kabushiki Kaisha | Software-module dynamic loader, a software-module dynamic loading method and a medium storing the software-module dynamic loading method |
| CN100339986C (zh) * | 2002-03-07 | 2007-09-26 | 株式会社日立制作所 | 一种半导体器件 |
| US7667336B2 (en) | 2006-08-11 | 2010-02-23 | Sharp Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| US7855342B2 (en) | 2000-09-25 | 2010-12-21 | Ibiden Co., Ltd. | Semiconductor element, method of manufacturing semiconductor element, multi-layer printed circuit board, and method of manufacturing multi-layer printed circuit board |
| US11508682B2 (en) * | 2018-09-28 | 2022-11-22 | Murata Manufacturing Co., Ltd. | Connection electrode and method for manufacturing connection electrode |
-
1997
- 1997-11-10 JP JP30764497A patent/JPH11145174A/ja active Pending
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6675381B1 (en) | 2000-01-20 | 2004-01-06 | Mitsubishi Denki Kabushiki Kaisha | Software-module dynamic loader, a software-module dynamic loading method and a medium storing the software-module dynamic loading method |
| KR100890534B1 (ko) * | 2000-02-25 | 2009-03-27 | 이비덴 가부시키가이샤 | 다층프린트배선판 및 다층프린트배선판의 제조방법 |
| US7435910B2 (en) | 2000-02-25 | 2008-10-14 | Ibiden Co., Ltd. | Multilayer printed circuit board |
| US8438727B2 (en) | 2000-02-25 | 2013-05-14 | Ibiden Co., Ltd. | Multilayer printed circuit board and multilayer printed circuit board manufacturing method |
| JP2001339165A (ja) * | 2000-02-25 | 2001-12-07 | Ibiden Co Ltd | 多層プリント配線板およびパッケージ基板 |
| US6909054B2 (en) | 2000-02-25 | 2005-06-21 | Ibiden Co., Ltd. | Multilayer printed wiring board and method for producing multilayer printed wiring board |
| WO2001063991A1 (fr) * | 2000-02-25 | 2001-08-30 | Ibiden Co., Ltd. | Carte a circuits imprimes multicouche et procede de production d'une carte a circuits imprimes multicouche |
| JP2002050874A (ja) * | 2000-02-25 | 2002-02-15 | Ibiden Co Ltd | 多層プリント配線板および多層プリント配線板の製造方法 |
| US7893360B2 (en) | 2000-09-25 | 2011-02-22 | Ibiden Co., Ltd. | Semiconductor element, method of manufacturing semiconductor element, multi-layer printed circuit board, and method of manufacturing multi-layer printed circuit board |
| US7855342B2 (en) | 2000-09-25 | 2010-12-21 | Ibiden Co., Ltd. | Semiconductor element, method of manufacturing semiconductor element, multi-layer printed circuit board, and method of manufacturing multi-layer printed circuit board |
| US8959756B2 (en) | 2000-09-25 | 2015-02-24 | Ibiden Co., Ltd. | Method of manufacturing a printed circuit board having an embedded electronic component |
| US9245838B2 (en) | 2000-09-25 | 2016-01-26 | Ibiden Co., Ltd. | Semiconductor element |
| JP2002289633A (ja) * | 2001-01-18 | 2002-10-04 | Ibiden Co Ltd | 半導体チップおよびその製造方法 |
| CN100339986C (zh) * | 2002-03-07 | 2007-09-26 | 株式会社日立制作所 | 一种半导体器件 |
| US7667336B2 (en) | 2006-08-11 | 2010-02-23 | Sharp Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| US11508682B2 (en) * | 2018-09-28 | 2022-11-22 | Murata Manufacturing Co., Ltd. | Connection electrode and method for manufacturing connection electrode |
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