JP3091214B2 - マルチチップ・モジュールの製造方法 - Google Patents
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- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マルチチップ・モジュールの製造方法に関
するものである。
するものである。
マルチチップ・モジュールは、CPU、RAM、ROM、ゲー
トアレイなどの集積回路を半導体チップ単位で作成し、
これらの半導体チップを配線基板上に実装することによ
って、所望のシステムを実現する方式である。半導体チ
ップを基板上に実装するには、ワイヤボンディング、TA
B、フリップチップなどの実装方式が用いられる。ま
た、配線基板材料には、セラミック、合成樹脂、シリコ
ンウエハなどが用いられる。
トアレイなどの集積回路を半導体チップ単位で作成し、
これらの半導体チップを配線基板上に実装することによ
って、所望のシステムを実現する方式である。半導体チ
ップを基板上に実装するには、ワイヤボンディング、TA
B、フリップチップなどの実装方式が用いられる。ま
た、配線基板材料には、セラミック、合成樹脂、シリコ
ンウエハなどが用いられる。
「アイ・イー・イー・イー、トランザクションズ オ
ン コンポーネンツ、ハイブリッズ、アンド マニュフ
ァクチャリング テクノロジー、12巻、第２号、1989年
６月（IEEE TRANSACTIONS ON COMPONENTS,HYBRIDS,AND
MANUFACTURING TECHNOLOGY,VOL.12,NO.2,JUNE 1989）」
P185〜P194には、マルチチップ・モジュールの一例が記
載されている。上記文献には、シリコンウエハからなる
基板の主面に半導体チップとほぼ同寸法の孔を設け、上
記孔に埋込んだ半導体チップと基板との間に配線をパタ
ーン形成することによって、半導体チップ間を結線する
方式が提案されている。上記配線を形成するには、あら
かじめ基板の孔の周囲および半導体チップのそれぞれに
配線接続用のパッドを形成しておき、半導体チップを孔
に埋込んだ後、基板の主面にAlなどの導電膜を堆積す
る。次に、上記導電膜上にフォトレジストを塗布し、配
線用フォトマスクを用いて上記フォトレジストを露光し
た後、現像を行い、得られたレジストマスクを用いて上
記導電膜のエッチングを行う。
ン コンポーネンツ、ハイブリッズ、アンド マニュフ
ァクチャリング テクノロジー、12巻、第２号、1989年
６月（IEEE TRANSACTIONS ON COMPONENTS,HYBRIDS,AND
MANUFACTURING TECHNOLOGY,VOL.12,NO.2,JUNE 1989）」
P185〜P194には、マルチチップ・モジュールの一例が記
載されている。上記文献には、シリコンウエハからなる
基板の主面に半導体チップとほぼ同寸法の孔を設け、上
記孔に埋込んだ半導体チップと基板との間に配線をパタ
ーン形成することによって、半導体チップ間を結線する
方式が提案されている。上記配線を形成するには、あら
かじめ基板の孔の周囲および半導体チップのそれぞれに
配線接続用のパッドを形成しておき、半導体チップを孔
に埋込んだ後、基板の主面にAlなどの導電膜を堆積す
る。次に、上記導電膜上にフォトレジストを塗布し、配
線用フォトマスクを用いて上記フォトレジストを露光し
た後、現像を行い、得られたレジストマスクを用いて上
記導電膜のエッチングを行う。
本発明者の検討によれば、前記文献に記載されたマル
チチップ・モジュールの結線方式は、半導体チップを埋
込む孔の周囲に多数の配線接続用パッドを設ける必要が
あるため、孔同士の間隔を縮小することが困難となり、
半導体チップを高密度に実装することができないという
問題があった。
チチップ・モジュールの結線方式は、半導体チップを埋
込む孔の周囲に多数の配線接続用パッドを設ける必要が
あるため、孔同士の間隔を縮小することが困難となり、
半導体チップを高密度に実装することができないという
問題があった。
また、大規模ASIC（Application Specific IC）の需
要増大に伴い、マルチチップ・モジュールにおいても開
発期間（TAT）の短縮が要求されているが、前記マルチ
チップ・モジュールの場合は、品種が変わる毎にその都
度配線用フォトマスクを製造する必要があるため、開発
期間が長期化するのみならず、製造コストも増大すると
いう問題があった。
要増大に伴い、マルチチップ・モジュールにおいても開
発期間（TAT）の短縮が要求されているが、前記マルチ
チップ・モジュールの場合は、品種が変わる毎にその都
度配線用フォトマスクを製造する必要があるため、開発
期間が長期化するのみならず、製造コストも増大すると
いう問題があった。
本発明は、上記した問題点に着目してなされたもので
あり、その目的はマルチチップ・モジュールの実装密度
を向上させる技術を提供することにある。
あり、その目的はマルチチップ・モジュールの実装密度
を向上させる技術を提供することにある。
本発明の他の目的は、マルチチップ・モジュールの開
発期間を短縮する技術を提供することにある。
発期間を短縮する技術を提供することにある。
本発明の他の目的は、マルチチップ・モジュールの製
造コストを低減する技術を提供することにある。
造コストを低減する技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。
本明細書の記述および添付図面から明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、次のとおりである。
概要を簡単に説明すれば、次のとおりである。
本願の一発明は、以下の工程を有するマルチチップ・
モジュールの製造方法である。
モジュールの製造方法である。
（ａ）システムの構成単位となる複数個の半導体チップ
を基板上に搭載した後、前記複数個の半導体チップの主
面上に絶縁層を形成する工程、 （ｂ）前記複数個の半導体チップのそれぞれに設けたマ
ークの位置に基づいて、前記絶縁層に、前記複数個の半
導体チップを接続する接続孔を形成する工程、 （ｃ）品種毎に作成したチップ間結線情報ファイルに基
づき、電子線直接描画法またはレーザ直接描画法を用い
て前記絶縁層の上部に配線を形成し、所定の半導体チッ
プ間を前記配線で接続することによって、前記基板上に
所定のシステムを実現する工程、 （ｄ）前記システムが実現された前記基板をパッケージ
で封止する工程。
を基板上に搭載した後、前記複数個の半導体チップの主
面上に絶縁層を形成する工程、 （ｂ）前記複数個の半導体チップのそれぞれに設けたマ
ークの位置に基づいて、前記絶縁層に、前記複数個の半
導体チップを接続する接続孔を形成する工程、 （ｃ）品種毎に作成したチップ間結線情報ファイルに基
づき、電子線直接描画法またはレーザ直接描画法を用い
て前記絶縁層の上部に配線を形成し、所定の半導体チッ
プ間を前記配線で接続することによって、前記基板上に
所定のシステムを実現する工程、 （ｄ）前記システムが実現された前記基板をパッケージ
で封止する工程。
本願の一発明は、半導体ウエハのスクライブライン上
に半導体チップに接続されたパッドを形成し、ウエハプ
ロセス完了後、前記パッドにプローブを当接して前記半
導体チップの良否を判定するものである。
に半導体チップに接続されたパッドを形成し、ウエハプ
ロセス完了後、前記パッドにプローブを当接して前記半
導体チップの良否を判定するものである。
本願の一発明は、半導体ウエハの一部に半導体チップ
に接続されたテスト用チップを形成し、ウエハプロセス
完了後、前記テスト用チップを通じて前記半導体チップ
の良否を判定するものである。
に接続されたテスト用チップを形成し、ウエハプロセス
完了後、前記テスト用チップを通じて前記半導体チップ
の良否を判定するものである。
本願の一発明は、以下の工程を有するマルチチップ・
モジュールの製造方法である。
モジュールの製造方法である。
（ａ）それぞれの主面に複数の回路とマークとが形成さ
れた第１および第２の半導体チップを基板に搭載する工
程、 （ｂ）前記基板に搭載された前記第１および第２の半導
体チップの前記マークを位置を測定してその測定データ
を得る工程、 （ｃ）前記第１および第２の半導体チップのそれぞれの
主面上に絶縁膜を形成する工程、 （ｄ）前記マークの測定データに基づいて、前記絶縁膜
に複数の接続孔を形成する工程、 （ｅ）前記絶縁膜の上部に、電子線直接描画方法または
レーザ直接描画法を用いて配線を形成し、前記配線およ
び前記接続孔を通じて前記第１の半導体チップと前記第
２の半導体チップとを電気的に接続する工程、 （ｆ）前記基板をパッケージで封止する工程。
れた第１および第２の半導体チップを基板に搭載する工
程、 （ｂ）前記基板に搭載された前記第１および第２の半導
体チップの前記マークを位置を測定してその測定データ
を得る工程、 （ｃ）前記第１および第２の半導体チップのそれぞれの
主面上に絶縁膜を形成する工程、 （ｄ）前記マークの測定データに基づいて、前記絶縁膜
に複数の接続孔を形成する工程、 （ｅ）前記絶縁膜の上部に、電子線直接描画方法または
レーザ直接描画法を用いて配線を形成し、前記配線およ
び前記接続孔を通じて前記第１の半導体チップと前記第
２の半導体チップとを電気的に接続する工程、 （ｆ）前記基板をパッケージで封止する工程。
上記した手段（１）によれば、配線層の配線パターン
を変更するだけで、同一基板上に異なるシステムを実現
することができるので、品種毎に基板を製造したり、基
板上に半導体チップを搭載したりする工程が不要とな
る。また、半導体チップの主面上に配線を形成するの
で、配線基板上に半導体チップを実装する従来のマルチ
チップ・モジュールに比べて、配線のパターン変更や修
正も容易に行うことができる。
を変更するだけで、同一基板上に異なるシステムを実現
することができるので、品種毎に基板を製造したり、基
板上に半導体チップを搭載したりする工程が不要とな
る。また、半導体チップの主面上に配線を形成するの
で、配線基板上に半導体チップを実装する従来のマルチ
チップ・モジュールに比べて、配線のパターン変更や修
正も容易に行うことができる。
上記した手段（２）によれば、品種毎に配線用フォト
マスクを製造する工程が不要となる。
マスクを製造する工程が不要となる。
上記した手段（３）によれば、従来、半導体チップの
内部に設けていた外部接続用のパッドが不要となるの
で、その分、チップ面積を縮小することができる。
内部に設けていた外部接続用のパッドが不要となるの
で、その分、チップ面積を縮小することができる。
上記した手段（４）によれば、従来、半導体チップの
内部に設けていたテスト用の回路が不要となるので、そ
の分、チップ面積を縮小することができる。
内部に設けていたテスト用の回路が不要となるので、そ
の分、チップ面積を縮小することができる。
〔実施例１〕 第１図は、本実施例１によるマルチチップ・モジュー
ルの要部を示す断面図である。
ルの要部を示す断面図である。
このマルチチップ・モジュールの基板１の主面には、
平坦な底面を有する凹溝２が設けられており、上記凹溝
２内には複数個の半導体チップ3,3…がそれらの主面の
高さを合わせて搭載されている。上記半導体チップ３の
主面の高さは、基板１の主面の外周部の高さに合わせて
ある。上記基板１は、例えばシリコン単結晶からなる半
導体ウエハ、または上記半導体チップ３よりも面積の大
きい半導体チップにより構成されている。
平坦な底面を有する凹溝２が設けられており、上記凹溝
２内には複数個の半導体チップ3,3…がそれらの主面の
高さを合わせて搭載されている。上記半導体チップ３の
主面の高さは、基板１の主面の外周部の高さに合わせて
ある。上記基板１は、例えばシリコン単結晶からなる半
導体ウエハ、または上記半導体チップ３よりも面積の大
きい半導体チップにより構成されている。
上記基板１の主面の外周部には、マルチチップ・モジ
ュールの入出力信号用端子および電源用端子を構成する
多数のリード配線４が設けられている。上記リード配線
４は、例えば基板１の主面にスパッタ法またはCVD法で
堆積したAl、Cu、高融点金属などの導電膜をフォトリソ
グラフィ技術を利用して加工したものである。基板１に
搭載した半導体チップ３の底面および半導体チップ３同
士の隙間には、例えばエポキシ樹脂、ポリイミド樹脂の
ような耐熱性合成樹脂またはガラスのような耐熱性無機
材料からなる絶縁性の充填材５が設けられている。上記
充填材５は、半導体チップ３と基板１との接着や、半導
体チップ３の位置決めなどを目的として設けられてお
り、半導体チップ３および基板１を構成するシリコンの
熱膨張係数に等しいか、または極めて近い材料によって
構成されている。
ュールの入出力信号用端子および電源用端子を構成する
多数のリード配線４が設けられている。上記リード配線
４は、例えば基板１の主面にスパッタ法またはCVD法で
堆積したAl、Cu、高融点金属などの導電膜をフォトリソ
グラフィ技術を利用して加工したものである。基板１に
搭載した半導体チップ３の底面および半導体チップ３同
士の隙間には、例えばエポキシ樹脂、ポリイミド樹脂の
ような耐熱性合成樹脂またはガラスのような耐熱性無機
材料からなる絶縁性の充填材５が設けられている。上記
充填材５は、半導体チップ３と基板１との接着や、半導
体チップ３の位置決めなどを目的として設けられてお
り、半導体チップ３および基板１を構成するシリコンの
熱膨張係数に等しいか、または極めて近い材料によって
構成されている。
上記半導体チップ３の主面上には、絶縁膜６が設けら
れている。上記絶縁膜６は、例えばCVD法で堆積したSiO
2膜からなる。また、上記絶縁膜６としては、CVD法で堆
積したPSG（Phospho−Silicate Glass）膜、BSG（Boro
−Silicate Glass）膜、BPSG（Boro−Phospho−Silicat
e Glass）膜、あるいはスピンコート法で塗布したポリ
イミド樹脂膜などを用いることもできる。
れている。上記絶縁膜６は、例えばCVD法で堆積したSiO
2膜からなる。また、上記絶縁膜６としては、CVD法で堆
積したPSG（Phospho−Silicate Glass）膜、BSG（Boro
−Silicate Glass）膜、BPSG（Boro−Phospho−Silicat
e Glass）膜、あるいはスピンコート法で塗布したポリ
イミド樹脂膜などを用いることもできる。
上記絶縁膜６の上面は、第一層目の配線層となってお
り、この配線層には配線７が設けられている。上記第一
層目の配線層の上には第二の絶縁膜８が堆積されてお
り、この絶縁膜８の上面の第二層目の配線層には配線９
が設けられている。上記絶縁膜８は、例えば下層の絶縁
膜６と同一の方法で堆積した同一の絶縁材料により構成
されている。上記配線7,9は、例えばスパッタ法またはC
VD法で堆積したAl、Cu、高融点金属などの導電膜を後述
する電子線直接描画法でパターン形成したものである。
上記配線7,9のそれぞれは、入出力信号用配線と電源用
配線とで構成されており、下層の配線７と上層の配線９
とは、絶縁膜８に開孔された接続孔10を通じて接続され
ている。第１図では図示を一部省略するが、下層の配線
７は、絶縁膜６および半導体チップ３のパッシベーショ
ン膜にそれぞれ開孔された接続孔11を通じて半導体チッ
プ３の内部配線と直結されている。また、配線７の一部
は、接続孔11を通じて半導体チップ３の内部配線同士を
接続している。上記接続孔10,11は、後述する電子線直
接描画法で絶縁膜6,8を開口することにより形成されて
いる。配線7,9は、接続孔10,11を通じて基板１の外周部
のリード配線４とも接続されており、上記リード配線４
および配線7,9を通じて外部信号源（電源）からマルチ
チップ・モジュールに信号（電源）が供給されるように
なっている。なお、配線９の上層には、配線7,9および
半導体チップ３を外部から保護するためのパッシベーシ
ョン膜12が設けられている。上記パッシベーション膜12
は、例えばCVD法で堆積したSiO2膜、Si3N4膜、またはこ
れらを積層した複合絶縁膜からなる。
り、この配線層には配線７が設けられている。上記第一
層目の配線層の上には第二の絶縁膜８が堆積されてお
り、この絶縁膜８の上面の第二層目の配線層には配線９
が設けられている。上記絶縁膜８は、例えば下層の絶縁
膜６と同一の方法で堆積した同一の絶縁材料により構成
されている。上記配線7,9は、例えばスパッタ法またはC
VD法で堆積したAl、Cu、高融点金属などの導電膜を後述
する電子線直接描画法でパターン形成したものである。
上記配線7,9のそれぞれは、入出力信号用配線と電源用
配線とで構成されており、下層の配線７と上層の配線９
とは、絶縁膜８に開孔された接続孔10を通じて接続され
ている。第１図では図示を一部省略するが、下層の配線
７は、絶縁膜６および半導体チップ３のパッシベーショ
ン膜にそれぞれ開孔された接続孔11を通じて半導体チッ
プ３の内部配線と直結されている。また、配線７の一部
は、接続孔11を通じて半導体チップ３の内部配線同士を
接続している。上記接続孔10,11は、後述する電子線直
接描画法で絶縁膜6,8を開口することにより形成されて
いる。配線7,9は、接続孔10,11を通じて基板１の外周部
のリード配線４とも接続されており、上記リード配線４
および配線7,9を通じて外部信号源（電源）からマルチ
チップ・モジュールに信号（電源）が供給されるように
なっている。なお、配線９の上層には、配線7,9および
半導体チップ３を外部から保護するためのパッシベーシ
ョン膜12が設けられている。上記パッシベーション膜12
は、例えばCVD法で堆積したSiO2膜、Si3N4膜、またはこ
れらを積層した複合絶縁膜からなる。
第２図に示すように、上記基板１上に搭載された半導
体チップ3,3…は、例えばシングルチップ・マイクロコ
ンピュータ、RAM、ROM、マクロセル（A/D、D/Aなど）お
よびランダムロジックにより構成されている。本実施例
１のマルチチップ・モジュールは、上記半導体チップ３
間を前記配線7,9で接続することによって、基板１上に
所定のシステムを実現したものである。なお、第２図で
は、半導体チップ３の主面上の絶縁膜6,8、配線7,9、パ
ッシベーション膜12などの図示は省略してある。
体チップ3,3…は、例えばシングルチップ・マイクロコ
ンピュータ、RAM、ROM、マクロセル（A/D、D/Aなど）お
よびランダムロジックにより構成されている。本実施例
１のマルチチップ・モジュールは、上記半導体チップ３
間を前記配線7,9で接続することによって、基板１上に
所定のシステムを実現したものである。なお、第２図で
は、半導体チップ３の主面上の絶縁膜6,8、配線7,9、パ
ッシベーション膜12などの図示は省略してある。
このように、本実施例１のマルチチップ・モジュール
は、基板１上に搭載した半導体チップ3,3…の主面上に
配線層を設け、上記配線層の配線7,9を通じて所定の半
導体チップ３間を接続する方式を採用しているので、上
記配線7,9のパターンを変更するだけで同一の基板１上
に異なるシステムを実現することができる。また、製品
完成後においても、配線パターンの変更や修正を容易に
実施することができる。これにより、品種毎に基板を設
計、製造したり、基板上に半導体チップを搭載したりす
る工程が不要となるので、マルチチップ・モジュールの
開発期間の短縮および製造コストの低減を実現すること
ができる。
は、基板１上に搭載した半導体チップ3,3…の主面上に
配線層を設け、上記配線層の配線7,9を通じて所定の半
導体チップ３間を接続する方式を採用しているので、上
記配線7,9のパターンを変更するだけで同一の基板１上
に異なるシステムを実現することができる。また、製品
完成後においても、配線パターンの変更や修正を容易に
実施することができる。これにより、品種毎に基板を設
計、製造したり、基板上に半導体チップを搭載したりす
る工程が不要となるので、マルチチップ・モジュールの
開発期間の短縮および製造コストの低減を実現すること
ができる。
また、第３図に示すように、本実施例１のマルチチッ
プ・モジュールは、所定のシステム機能を有するシング
ルチップ・マイクロコンピュータをより大規模なシステ
ムの構成単位（マクロセル）と見做し、これをRAM、RO
M、ランダムロジックなどと共に基板１上に搭載してい
るので、上記配線7,9のパターンを変更することによ
り、基板１上でシステムの規模を階層的に拡大すること
ができる。
プ・モジュールは、所定のシステム機能を有するシング
ルチップ・マイクロコンピュータをより大規模なシステ
ムの構成単位（マクロセル）と見做し、これをRAM、RO
M、ランダムロジックなどと共に基板１上に搭載してい
るので、上記配線7,9のパターンを変更することによ
り、基板１上でシステムの規模を階層的に拡大すること
ができる。
また、本実施例１のマルチチップ・モジュールは、半
導体チップ3,3…の主面上にパターン形成した配線7,9を
通じて所定の半導体チップ３間を直結している。これに
より、半導体チップ３の内部配線を周辺部のボンディン
グパッドまで引き回す必要がないので、内部配線長が短
くなり、その分システムの高速動作を実現することがで
きる。また、基板１上に配線や配線接続用パッドを設け
る必要もないので、半導体チップ３同士の間隔を著しく
縮小することができ、半導体チップ３の高密度実装、す
なわちシステムの大規模化を容易に実現することができ
る。
導体チップ3,3…の主面上にパターン形成した配線7,9を
通じて所定の半導体チップ３間を直結している。これに
より、半導体チップ３の内部配線を周辺部のボンディン
グパッドまで引き回す必要がないので、内部配線長が短
くなり、その分システムの高速動作を実現することがで
きる。また、基板１上に配線や配線接続用パッドを設け
る必要もないので、半導体チップ３同士の間隔を著しく
縮小することができ、半導体チップ３の高密度実装、す
なわちシステムの大規模化を容易に実現することができ
る。
また、本実施例１のマルチチップ・モジュールは、配
線７および接続孔11を通じて半導体チップ３の内部配線
同士を接続している。すなわち、配線７の一部は、実質
的に半導体チップ３の内部配線の最上層配線を構成して
いる。これにより、半導体チップ３の内部配線密度を低
減することができるので、配線設計の自由度を向上させ
ることができ、マルチチップ・モジュールの開発期間を
短縮することができる。
線７および接続孔11を通じて半導体チップ３の内部配線
同士を接続している。すなわち、配線７の一部は、実質
的に半導体チップ３の内部配線の最上層配線を構成して
いる。これにより、半導体チップ３の内部配線密度を低
減することができるので、配線設計の自由度を向上させ
ることができ、マルチチップ・モジュールの開発期間を
短縮することができる。
次に、上記の構成を備えたマルチチップ・モジュール
の製造方法の一例を第４図に示すフローに従って説明す
る。
の製造方法の一例を第４図に示すフローに従って説明す
る。
まず、公知のウエハプロセス（CMOSプロセス、バイポ
ーラプロセスなど）に従い、半導体ウエハの主面に前記
CPU、RAM、ROM、ゲートアレイなどの集積回路を形成す
る。第５図は、上記集積回路の一例を示す半導体ウエハ
の断面図である。図において、例えばｐ形シリコンから
なる半導体ウエハ20には、n+形の埋込み層21が設けられ
ている。また、半導体ウエハ20上には、ｎ形シリコンか
らなるエピタキシャル層22が設けられている。上記エピ
タキシャル層22の所定領域には、SiO2膜からなるフィー
ルド絶縁膜23が設けられており、これにより素子間およ
び素子内の各特性部の分離が行われている。上記フィー
ルド絶縁膜23の下方には、p+形のチャネルストッパ領域
24が設けられている。またフィールド絶縁膜23で囲まれ
た領域のエピタキシャル層22中には、ｐ形の真正ベース
領域25およびp+形の外部ベース領域26がそれぞれ設けら
れている。上記真正ベース領域25中には、n+形のエミッ
タ領域27が設けられている。上記エミッタ領域27、真正
ベース領域25、真正ベース領域25の下方におけるエピタ
キシャル層22および埋込み層21からなるコレクタ領域に
よってnpn形のバイポーラトランジスタが構成されてい
る。なお同図中、符号28は、埋込み層21と接続されたn+
形のコレクタ取出し領域である。
ーラプロセスなど）に従い、半導体ウエハの主面に前記
CPU、RAM、ROM、ゲートアレイなどの集積回路を形成す
る。第５図は、上記集積回路の一例を示す半導体ウエハ
の断面図である。図において、例えばｐ形シリコンから
なる半導体ウエハ20には、n+形の埋込み層21が設けられ
ている。また、半導体ウエハ20上には、ｎ形シリコンか
らなるエピタキシャル層22が設けられている。上記エピ
タキシャル層22の所定領域には、SiO2膜からなるフィー
ルド絶縁膜23が設けられており、これにより素子間およ
び素子内の各特性部の分離が行われている。上記フィー
ルド絶縁膜23の下方には、p+形のチャネルストッパ領域
24が設けられている。またフィールド絶縁膜23で囲まれ
た領域のエピタキシャル層22中には、ｐ形の真正ベース
領域25およびp+形の外部ベース領域26がそれぞれ設けら
れている。上記真正ベース領域25中には、n+形のエミッ
タ領域27が設けられている。上記エミッタ領域27、真正
ベース領域25、真正ベース領域25の下方におけるエピタ
キシャル層22および埋込み層21からなるコレクタ領域に
よってnpn形のバイポーラトランジスタが構成されてい
る。なお同図中、符号28は、埋込み層21と接続されたn+
形のコレクタ取出し領域である。
上記フィールド絶縁膜23に連接された、例えばSiO2膜
からなる絶縁膜29には、上記外部ベース領域26、エミッ
タ領域27およびコレクタ取出し領域28に対応して、接続
孔29a〜29cがそれぞれ開孔されている。上記接続孔29a
〜29cを通じて外部ベース領域26に対して多結晶シリコ
ン膜からなるベース引出し電極30が接続されているとと
もに、エミッタ領域27上に多結晶シリコン膜からなるエ
ミッタ引出し電極31が設けられている。なお符号32,33
は、例えばSiO2膜からなる絶縁膜である。
からなる絶縁膜29には、上記外部ベース領域26、エミッ
タ領域27およびコレクタ取出し領域28に対応して、接続
孔29a〜29cがそれぞれ開孔されている。上記接続孔29a
〜29cを通じて外部ベース領域26に対して多結晶シリコ
ン膜からなるベース引出し電極30が接続されているとと
もに、エミッタ領域27上に多結晶シリコン膜からなるエ
ミッタ引出し電極31が設けられている。なお符号32,33
は、例えばSiO2膜からなる絶縁膜である。
符号34a〜34cは、例えばAl膜からなる第一層目の配線
である。配線34aは、絶縁膜33に設けられた接続孔33aを
通じてベース引出し電極30に、配線34bは、接続孔33bを
通じてエミッタ電極31に、配線34cは、接続孔33cおよび
接続孔29cを通じてコレクタ取出し領域28にそれぞれ接
続されている。また、符号35は、例えばSi3N4膜、スピ
ンオングラス膜およびSiO2膜を積層した層間絶縁膜であ
る。上記層間絶縁膜35の上層には、例えばAl膜からなる
第二層目の配線36が設けられている。上記配線36は、層
間絶縁膜35に開孔された接続孔35aを通じて第二層目の
配線34cに接続されている。なお、上記接続孔35aは、階
段状の段差形状を有し、これによって接続孔35a内にお
ける配線36のステップカバレージの向上を図っている。
である。配線34aは、絶縁膜33に設けられた接続孔33aを
通じてベース引出し電極30に、配線34bは、接続孔33bを
通じてエミッタ電極31に、配線34cは、接続孔33cおよび
接続孔29cを通じてコレクタ取出し領域28にそれぞれ接
続されている。また、符号35は、例えばSi3N4膜、スピ
ンオングラス膜およびSiO2膜を積層した層間絶縁膜であ
る。上記層間絶縁膜35の上層には、例えばAl膜からなる
第二層目の配線36が設けられている。上記配線36は、層
間絶縁膜35に開孔された接続孔35aを通じて第二層目の
配線34cに接続されている。なお、上記接続孔35aは、階
段状の段差形状を有し、これによって接続孔35a内にお
ける配線36のステップカバレージの向上を図っている。
符号37は、上記層間絶縁膜35と同様な構成からなる第
二の層間絶縁膜であり、その上層には例えばAl膜からな
る第三層目の配線38a〜38cが設けられている。配線38a
は、層間絶縁膜37に開孔された接続孔37aを通じて第二
層目の配線36に接続されている。また、符号39は、上記
層間絶縁膜35,37と同様な構成からなる第三の層間絶縁
膜であり、その上層には、例えばAl膜からなる第四層目
の配線40a〜40cが設けられている。上記配線40a〜40c
は、電源用配線であり、大電流の供給を可能とするため
に下層の各配線に比べて線幅、膜厚ともに大きくなって
いる。
二の層間絶縁膜であり、その上層には例えばAl膜からな
る第三層目の配線38a〜38cが設けられている。配線38a
は、層間絶縁膜37に開孔された接続孔37aを通じて第二
層目の配線36に接続されている。また、符号39は、上記
層間絶縁膜35,37と同様な構成からなる第三の層間絶縁
膜であり、その上層には、例えばAl膜からなる第四層目
の配線40a〜40cが設けられている。上記配線40a〜40c
は、電源用配線であり、大電流の供給を可能とするため
に下層の各配線に比べて線幅、膜厚ともに大きくなって
いる。
符号41は、表面平坦化用の絶縁膜であり、例えばバイ
アススパッタ法、またはCVD法とスパッタエッチングと
の組み合わせによって堆積したSiO2膜からなる。また、
上記絶縁膜41としては、CVD法とスパッタエッチングと
の組み合わせによって堆積したPSG膜、BSG膜、BPSG膜な
どを用いることもできる。上記絶縁膜41の上層には、例
えばプラズマCVD法で堆積したSi3N4膜42とSiO2膜43とを
積層したパッシベーション膜44が設けられている。
アススパッタ法、またはCVD法とスパッタエッチングと
の組み合わせによって堆積したSiO2膜からなる。また、
上記絶縁膜41としては、CVD法とスパッタエッチングと
の組み合わせによって堆積したPSG膜、BSG膜、BPSG膜な
どを用いることもできる。上記絶縁膜41の上層には、例
えばプラズマCVD法で堆積したSi3N4膜42とSiO2膜43とを
積層したパッシベーション膜44が設けられている。
第６図および第７図は、上記集積回路を形成した半導
体ウエハ20をそれぞれ示す部分平面図である。
体ウエハ20をそれぞれ示す部分平面図である。
第６図に示すように、半導体ウエハ20の主面には、多
数の半導体チップ３が格子状に配置されており、それぞ
れの半導体チップ３は、スクライブラインＳによって互
いに分離されている。上記スクライブラインＳ上には、
半導体チップ３に接続された多数のテスト用パッド50が
形成されている。上記テスト用パッド50は、半導体チッ
プ３の内部配線と同一の製造工程で形成された同一の導
電膜（Al膜）により構成されている。また、第７図に示
すように、半導体ウエハ20の主面の余領域には、半導体
チップ３よりも小形のテスト用チップ3aが形成されてい
る。上記テスト用チップ3aは、スクライブラインＳ上に
形成された配線51を通じて半導体チップ３に接続されて
いる。上記配線51は、半導体チップ３の内部配線および
テスト用パッド50と同一の製造工程で形成された同一の
導電膜（Al膜）により構成されている。上記テスト用チ
ップ3aの主面には、半導体チップ３に形成された集積回
路の動作状態をテストするためのテスト回路（テストパ
ターン発生回路、テスト結果解析回路）が形成されてい
る。上記テスト用回路は、半導体チップ３の主面に集積
回路を形成する工程で同時に形成される。
数の半導体チップ３が格子状に配置されており、それぞ
れの半導体チップ３は、スクライブラインＳによって互
いに分離されている。上記スクライブラインＳ上には、
半導体チップ３に接続された多数のテスト用パッド50が
形成されている。上記テスト用パッド50は、半導体チッ
プ３の内部配線と同一の製造工程で形成された同一の導
電膜（Al膜）により構成されている。また、第７図に示
すように、半導体ウエハ20の主面の余領域には、半導体
チップ３よりも小形のテスト用チップ3aが形成されてい
る。上記テスト用チップ3aは、スクライブラインＳ上に
形成された配線51を通じて半導体チップ３に接続されて
いる。上記配線51は、半導体チップ３の内部配線および
テスト用パッド50と同一の製造工程で形成された同一の
導電膜（Al膜）により構成されている。上記テスト用チ
ップ3aの主面には、半導体チップ３に形成された集積回
路の動作状態をテストするためのテスト回路（テストパ
ターン発生回路、テスト結果解析回路）が形成されてい
る。上記テスト用回路は、半導体チップ３の主面に集積
回路を形成する工程で同時に形成される。
上記ウエハプロセスが完了した半導体ウエハ20は、テ
スト工程に移され、プローブテストによってそれぞれの
半導体チップ３の良否が判定される。上記プローブテス
トは、スクライブラインＳ上に設けた前記テスト用パッ
ド51にプローブを当接して行う。また、上記テスト用パ
ッド51を通じてテスト用チップ3aにテスト実行命令を与
え、半導体チップ３の良否をより詳細にテストする。そ
の後、上記半導体ウエハ20をダイシングして半導体チッ
プ３を分離する。上記ダイシングにより、テスト用パッ
ド50およびテスト用チップ3aは、半導体チップ３から切
り離される。なお、半導体チップ３とテスト用チップ3a
とを接続する配線51やスクライブライン上のテスト用パ
ッド50は、上記ダイシング工程に先立ち、半導体チップ
３の表面の前記パッシベーション膜44をマスクとしてエ
ッチングにより除去してもよい。
スト工程に移され、プローブテストによってそれぞれの
半導体チップ３の良否が判定される。上記プローブテス
トは、スクライブラインＳ上に設けた前記テスト用パッ
ド51にプローブを当接して行う。また、上記テスト用パ
ッド51を通じてテスト用チップ3aにテスト実行命令を与
え、半導体チップ３の良否をより詳細にテストする。そ
の後、上記半導体ウエハ20をダイシングして半導体チッ
プ３を分離する。上記ダイシングにより、テスト用パッ
ド50およびテスト用チップ3aは、半導体チップ３から切
り離される。なお、半導体チップ３とテスト用チップ3a
とを接続する配線51やスクライブライン上のテスト用パ
ッド50は、上記ダイシング工程に先立ち、半導体チップ
３の表面の前記パッシベーション膜44をマスクとしてエ
ッチングにより除去してもよい。
このように、本実施例１の製造方法は、半導体ウエハ
20のスクライブラインＳ上に半導体チップ３に接続され
たテスト用パッド50を形成したので、半導体チップ３の
内部にパッドを設けなくともプローブテストを実施する
ことができる。
20のスクライブラインＳ上に半導体チップ３に接続され
たテスト用パッド50を形成したので、半導体チップ３の
内部にパッドを設けなくともプローブテストを実施する
ことができる。
また、本実施例１の製造方法は、半導体ウエハ20の余
領域にテスト回路を備えたテスト用チップ3aを形成し、
このテスト用チップ3aを通じて半導体チップ３の良否を
詳細にテストできるようにしたので、半導体チップ３の
内部に上記テスト回路を設ける必要がなくなり、その分
半導体チップ３の面積を縮小することができる。
領域にテスト回路を備えたテスト用チップ3aを形成し、
このテスト用チップ3aを通じて半導体チップ３の良否を
詳細にテストできるようにしたので、半導体チップ３の
内部に上記テスト回路を設ける必要がなくなり、その分
半導体チップ３の面積を縮小することができる。
次に、上記半導体チップ３を基板１上に搭載する方法
を第８図〜第10図を用いて説明する。
を第８図〜第10図を用いて説明する。
まず、第８図に示すように、半導体ウエハまたは大面
積の半導体チップの主面をエッチングして凹溝２を形成
した後、上記凹溝２の外周に沿ってリード配線４を形成
し、前記基板１を作成する。次に、第９図に示すよう
に、半導体チップ３同士の主面の高さを合わせるため、
平坦な面上に半導体チップ３の主面を反転して載せ、半
導体チップ３同士の隙間にエポキシ樹脂のような耐熱性
合成樹脂からなる充填剤５を詰める。次に、第10図に示
すように、半導体チップ３の裏面に基板１を押し付けて
半導体チップ３と基板１との隙間全体に充填剤５を広げ
る。その後、加熱などの手段によって上記充填剤５を硬
化させ、半導体チップ３を基板１の主面上に固定する。
なお、基板１上に半導体チップ３を搭載する他の方法と
して、例えば静電接合（Anodic Bonding）法を用いるこ
ともできる。すなわち、シリコンと熱膨張係数の近いガ
ラスを基板１と半導体チップ３との間に挟み、300〜500
℃の加熱雰囲気中、基板１および半導体チップ３を正、
ガラスを負として500〜1000Vの直流電圧を印加すること
により、ガラス中の酸素イオンが基板１および半導体チ
ップ３に拡散して両者の接合が行われる。
積の半導体チップの主面をエッチングして凹溝２を形成
した後、上記凹溝２の外周に沿ってリード配線４を形成
し、前記基板１を作成する。次に、第９図に示すよう
に、半導体チップ３同士の主面の高さを合わせるため、
平坦な面上に半導体チップ３の主面を反転して載せ、半
導体チップ３同士の隙間にエポキシ樹脂のような耐熱性
合成樹脂からなる充填剤５を詰める。次に、第10図に示
すように、半導体チップ３の裏面に基板１を押し付けて
半導体チップ３と基板１との隙間全体に充填剤５を広げ
る。その後、加熱などの手段によって上記充填剤５を硬
化させ、半導体チップ３を基板１の主面上に固定する。
なお、基板１上に半導体チップ３を搭載する他の方法と
して、例えば静電接合（Anodic Bonding）法を用いるこ
ともできる。すなわち、シリコンと熱膨張係数の近いガ
ラスを基板１と半導体チップ３との間に挟み、300〜500
℃の加熱雰囲気中、基板１および半導体チップ３を正、
ガラスを負として500〜1000Vの直流電圧を印加すること
により、ガラス中の酸素イオンが基板１および半導体チ
ップ３に拡散して両者の接合が行われる。
次に、品種毎に作成したチップ間結線情報ファイルに
基づいて上記半導体チップ３の主面上に前記配線7,9を
パターン形成する。配線7,9は、上記チップ間結線情報
ファイルに基づいて作成した配線用フォトマスクを用い
てパターン形成することもできるが、本実施例１では、
電子線直接描画法（またはレーザ直接描画法）を用い
る。
基づいて上記半導体チップ３の主面上に前記配線7,9を
パターン形成する。配線7,9は、上記チップ間結線情報
ファイルに基づいて作成した配線用フォトマスクを用い
てパターン形成することもできるが、本実施例１では、
電子線直接描画法（またはレーザ直接描画法）を用い
る。
すなわち、基板１上に搭載した半導体チップ３の主面
上に、例えばSiO2膜からなる絶縁膜６をCVD法で堆積し
た後、上記絶縁膜６上に電子線レジストを塗布し、上記
電子線レジストの所定領域を電子線で露光した後、現像
を行う。電子線で露光する領域の座標の指定は、それぞ
れの半導体チップ３の主面に前以って加工しておいた位
置および高さ検出用のマークを測定して行う。上記マー
クは、例えばチップ内の最上層の配線（例えばアルミニ
ウム等）で形成されている。上記マークは、パッシベー
ション膜44、絶縁膜６などによって覆われているので、
電子線描画装置のビーム加速電圧は、高い方が有利であ
る（本実施例１では、例えば50kV程度）。また、半導体
チップ３は、主面の高さや相互の位置を合わせて基板１
上に搭載してあるが、製造工程でのばらつきによって高
さや位置がずれることがある。そこで、第６図、第７図
に示すように上記位置および高さ検出用のマーク68を半
導体チップ３の四隅に設けておき、第11図に示すよう
に、それぞれの半導体チップ（P,Q…）のマーク68の位
置および高さを測定して設計座標と実際の位置座標 Pi（x,y,z） Pi′（x,y,z） Qi（x,y,z） Qi′（x,y,z） … … （ｉ＝１〜４） につき相関をとり、半導体チップ内の位置はそのマーク
位置に基づいて、また半導体チップ間の位置はそれぞれ
の半導体チップのマーク位置に基づいてそれぞれ線形補
間する。通常、半導体チップ３の面積は、10mm×10mm程
度、基板１上における搭載歪みは、 平面位置：±20μｍ程度 高さ位置、傾き：±２μｍ程度 であるので、露光領域の座標は、上記線形補間によって
補正することができる。
上に、例えばSiO2膜からなる絶縁膜６をCVD法で堆積し
た後、上記絶縁膜６上に電子線レジストを塗布し、上記
電子線レジストの所定領域を電子線で露光した後、現像
を行う。電子線で露光する領域の座標の指定は、それぞ
れの半導体チップ３の主面に前以って加工しておいた位
置および高さ検出用のマークを測定して行う。上記マー
クは、例えばチップ内の最上層の配線（例えばアルミニ
ウム等）で形成されている。上記マークは、パッシベー
ション膜44、絶縁膜６などによって覆われているので、
電子線描画装置のビーム加速電圧は、高い方が有利であ
る（本実施例１では、例えば50kV程度）。また、半導体
チップ３は、主面の高さや相互の位置を合わせて基板１
上に搭載してあるが、製造工程でのばらつきによって高
さや位置がずれることがある。そこで、第６図、第７図
に示すように上記位置および高さ検出用のマーク68を半
導体チップ３の四隅に設けておき、第11図に示すよう
に、それぞれの半導体チップ（P,Q…）のマーク68の位
置および高さを測定して設計座標と実際の位置座標 Pi（x,y,z） Pi′（x,y,z） Qi（x,y,z） Qi′（x,y,z） … … （ｉ＝１〜４） につき相関をとり、半導体チップ内の位置はそのマーク
位置に基づいて、また半導体チップ間の位置はそれぞれ
の半導体チップのマーク位置に基づいてそれぞれ線形補
間する。通常、半導体チップ３の面積は、10mm×10mm程
度、基板１上における搭載歪みは、 平面位置：±20μｍ程度 高さ位置、傾き：±２μｍ程度 であるので、露光領域の座標は、上記線形補間によって
補正することができる。
次に、上記の操作で得られたレジストマスクを用いて
上記絶縁膜６およびその下層の半導体チップ３のパッシ
ベーション膜44をエッチングすることにより、第12図に
示すように、半導体チップ３の最上層配線40a〜40cに達
する接続孔11を開孔する。続いて、上記絶縁膜６上に、
例えばAl膜からなる導電膜をスパッタ法で堆積した後、
上記導電膜上に電子線レジストを塗布し、上記電子線レ
ジストの所定領域を電子線で露光した後、現像を行う。
なお、上記露光領域の座標の指定も前述した方法で行
う。次に、上記の操作で得られたレジストマスクを用い
て上記導電膜をエッチングすることにより、配線７を形
成する。第13図は、上記配線７を通じて半導体チップ３
の最上層配線40a,40b間を接続した状態を示す断面図で
ある。
上記絶縁膜６およびその下層の半導体チップ３のパッシ
ベーション膜44をエッチングすることにより、第12図に
示すように、半導体チップ３の最上層配線40a〜40cに達
する接続孔11を開孔する。続いて、上記絶縁膜６上に、
例えばAl膜からなる導電膜をスパッタ法で堆積した後、
上記導電膜上に電子線レジストを塗布し、上記電子線レ
ジストの所定領域を電子線で露光した後、現像を行う。
なお、上記露光領域の座標の指定も前述した方法で行
う。次に、上記の操作で得られたレジストマスクを用い
て上記導電膜をエッチングすることにより、配線７を形
成する。第13図は、上記配線７を通じて半導体チップ３
の最上層配線40a,40b間を接続した状態を示す断面図で
ある。
その後、上記と同様の方法で第二層目の絶縁膜８の堆
積、接続孔10の開孔および第二層目の配線９の形成を順
次行い、最後にパッシベーション膜12を堆積することに
より、前記第１図に示すマルチチップ・モジュールが完
成する。なお、上記電子線直接描画法に代えてレーザ直
接描画法を用いる場合も、上記と同様の方法で行うこと
ができる。
積、接続孔10の開孔および第二層目の配線９の形成を順
次行い、最後にパッシベーション膜12を堆積することに
より、前記第１図に示すマルチチップ・モジュールが完
成する。なお、上記電子線直接描画法に代えてレーザ直
接描画法を用いる場合も、上記と同様の方法で行うこと
ができる。
このように、本実施例１の製造方法では、電子線直接
描画法またはレーザ直接描画法を用いて配線7,9のパタ
ーン形成および接続孔10,11の開孔を行うので、品種毎
に配線用フォトマスクを製造する工程が不要となり、マ
ルチチップ・モジュールの開発期間の短縮および製造コ
ストの低減を実現することができる。
描画法またはレーザ直接描画法を用いて配線7,9のパタ
ーン形成および接続孔10,11の開孔を行うので、品種毎
に配線用フォトマスクを製造する工程が不要となり、マ
ルチチップ・モジュールの開発期間の短縮および製造コ
ストの低減を実現することができる。
また、本実施例１の製造方法では、半導体チップ３の
四隅に設けた位置および高さ検出用のマーク68を利用し
て露光領域の座標の補正を行うので、配線7,9や接続孔1
0,11の加工精度が向上し、マルチチップ・モジュールの
製造歩留りを向上させることができる。
四隅に設けた位置および高さ検出用のマーク68を利用し
て露光領域の座標の補正を行うので、配線7,9や接続孔1
0,11の加工精度が向上し、マルチチップ・モジュールの
製造歩留りを向上させることができる。
第14図は、上記基板１を封止したマルチチップ・パッ
ケージ60の一例である。
ケージ60の一例である。
基板１は、ろう材または接着剤を介してパッケージ基
板61のキャビティ62内に封止されている。パッケージ基
板61は、例えばムライトや窒化アルミニウムなどのセラ
ミック材料からなり、その下面には所定数のリードピン
63が設けられている。基板１のリード配線４は、AlやAu
などからなるボンディングワイヤ64を介してパッケージ
基板61のリード配線65と接続されている。また、上記リ
ード配線65は、パッケージ基板61の内部配線（図示せ
ず）を通じて上記リードピン63と接続されている。すな
わち、基板１に搭載された半導体チップ３は、配線7,
9、リード配線４、ボンディングワイヤ64、リード配線6
5およびパッケージ基板61の内部配線を通じてリードピ
ン63と接続されている。パッケージ基板61の主面の外周
部には、ガラスなどの封止部材66を介してキャップ67が
搭載されている。上記キャップ67は、例えばムライトや
窒化アルミニウムなどのセラミック材料により構成され
ている。
板61のキャビティ62内に封止されている。パッケージ基
板61は、例えばムライトや窒化アルミニウムなどのセラ
ミック材料からなり、その下面には所定数のリードピン
63が設けられている。基板１のリード配線４は、AlやAu
などからなるボンディングワイヤ64を介してパッケージ
基板61のリード配線65と接続されている。また、上記リ
ード配線65は、パッケージ基板61の内部配線（図示せ
ず）を通じて上記リードピン63と接続されている。すな
わち、基板１に搭載された半導体チップ３は、配線7,
9、リード配線４、ボンディングワイヤ64、リード配線6
5およびパッケージ基板61の内部配線を通じてリードピ
ン63と接続されている。パッケージ基板61の主面の外周
部には、ガラスなどの封止部材66を介してキャップ67が
搭載されている。上記キャップ67は、例えばムライトや
窒化アルミニウムなどのセラミック材料により構成され
ている。
〔実施例２〕 前記実施例１のマルチチップ・モジュールは、基板１
上に搭載した半導体チップ3,3…の主面上にのみ配線層
を設けたが、第15図に示すように、基板１側に配線11を
増設して配線密度を向上させることにより、さらに大規
模のシステムを実現することができる。この場合、電源
用配線のパターンは多くの品種でほぼ共通しているた
め、基板１側の配線11を電源用配線とし、半導体チップ
３主面上の配線7,9を信号用配線とするのがよい。
上に搭載した半導体チップ3,3…の主面上にのみ配線層
を設けたが、第15図に示すように、基板１側に配線11を
増設して配線密度を向上させることにより、さらに大規
模のシステムを実現することができる。この場合、電源
用配線のパターンは多くの品種でほぼ共通しているた
め、基板１側の配線11を電源用配線とし、半導体チップ
３主面上の配線7,9を信号用配線とするのがよい。
基板１の配線11と半導体チップ3,3…の主面上の配線
7,9との接続は、配線11上にフェイスダウン・ボンディ
ングした配線用チップ3bを通じて行う。上記配線用チッ
プ3bには、貫通孔12aが開孔されており、上記貫通孔12a
の内部には、内部配線13が設けられている。上記内部配
線13は、その一端が配線７に接続されており、他端には
CCBバンプ14が接続されている。上記配線用チップ3bの
貫通孔12aは、例えばKOH水溶液、エチレンジアミン水溶
液などのエッチャントを用いた異方性エッチングにより
開孔する。また、上記貫通孔12a内の内部配線13は、電
鋳金属の埋込みなどによって形成する。上記内部配線13
とCCBバンプ14との接続は、半田ボール供給法などによ
って行う。
7,9との接続は、配線11上にフェイスダウン・ボンディ
ングした配線用チップ3bを通じて行う。上記配線用チッ
プ3bには、貫通孔12aが開孔されており、上記貫通孔12a
の内部には、内部配線13が設けられている。上記内部配
線13は、その一端が配線７に接続されており、他端には
CCBバンプ14が接続されている。上記配線用チップ3bの
貫通孔12aは、例えばKOH水溶液、エチレンジアミン水溶
液などのエッチャントを用いた異方性エッチングにより
開孔する。また、上記貫通孔12a内の内部配線13は、電
鋳金属の埋込みなどによって形成する。上記内部配線13
とCCBバンプ14との接続は、半田ボール供給法などによ
って行う。
以上、本発明者によってなされた発明を実施例に基づ
き具体的に説明したが、本発明は、前記実施例１、２に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
き具体的に説明したが、本発明は、前記実施例１、２に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
半導体チップの主面上に形成する配線層は、一層でも
よく、また三層以上であってもよい。
よく、また三層以上であってもよい。
基板上に半導体チップを搭載する際、あらかじめ半導
体チップとほぼ同寸法の孔を基板に多数設けておき、そ
れぞれの孔に半導体チップを一個ずつ埋込んでもよい。
体チップとほぼ同寸法の孔を基板に多数設けておき、そ
れぞれの孔に半導体チップを一個ずつ埋込んでもよい。
基板材料には、セラミックや合成樹脂などを用いるこ
ともできる。
ともできる。
基板を封止するパッケージは、樹脂封止形パッケージ
でもよい。
でもよい。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。
って得られる効果を簡単に説明すれば、下記の通りであ
る。
（１）．本発明によれば、基板上に搭載する半導体チッ
プ同士の間隔を著しく縮小することができるので、高集
積マルチチップ・モジュールを容易に実現することがで
きる。
プ同士の間隔を著しく縮小することができるので、高集
積マルチチップ・モジュールを容易に実現することがで
きる。
（２）．本発明によれば、半導体チップの面積を縮小す
ることができるので、高集積マルチチップ・モジュール
を容易に実現することができる。
ることができるので、高集積マルチチップ・モジュール
を容易に実現することができる。
（３）．本発明によれば、所定のシステム機能を有する
シングルチップ・マイクロコンピュータをRAM、ROM、ラ
ンダムロジックなどと共に基板上に搭載することによ
り、基板上でシステムの規模を階層的に拡大することが
できる。
シングルチップ・マイクロコンピュータをRAM、ROM、ラ
ンダムロジックなどと共に基板上に搭載することによ
り、基板上でシステムの規模を階層的に拡大することが
できる。
（４）．本発明によれば、品種毎に基板を設計、製造し
たり、基板上に半導体チップを搭載したりする工程が不
要となるので、マルチチップ・モジュールの開発期間の
短縮および製造コストの低減を実現することができる。
たり、基板上に半導体チップを搭載したりする工程が不
要となるので、マルチチップ・モジュールの開発期間の
短縮および製造コストの低減を実現することができる。
（５）．本発明によれば、品種毎に配線用フォトマスク
を製造する工程が不要となるので、マルチチップ・モジ
ュールの開発期間の短縮および製造コストの低減を実現
することができる。
を製造する工程が不要となるので、マルチチップ・モジ
ュールの開発期間の短縮および製造コストの低減を実現
することができる。
第１図は、本発明の一実施例であるマルチチップ・モジ
ュールの断面図、 第２図は、基板に搭載した半導体チップのレイアウトを
示す平面図、 第３図は、システムを階層構造を説明する概念図、 第４図は、マルチチップ・モジュールの製造工程を示す
フロー図、 第５図は、半導体ウエハに形成された集積回路の要部断
面図、 第６図および第７図は、半導体ウエハの要部をそれぞれ
示す平面図、 第８図乃至第10図は、半導体チップを基板に搭載する方
法を工程順に示す断面図、 第11図は、基板上に搭載した半導体チップの位置および
高さの補正方法を説明する図、 第12図および第13図は、半導体チップの主面上に配線を
形成する方法を工程順に示す断面図、 第14図は、基板を封止したパッケージの断面図、 第15図は、本発明の他の実施例であるマルチチップ・モ
ジュールの断面図である。 １……基板、２……凹溝、３……半導体チップ、3a……
テスト用チップ、3b……配線用チップ、4,65……リード
配線、５……充填材、6,8,29,32,33,41……絶縁膜、7,
9,11,34a,34b,34c,36,38a,38b,38c,40a,40b,40c,51……
配線、10,11,29a,29b,29c,33a,33b,33c,35a,37a……接
続孔、12,44……パッシベーション膜、12a……貫通孔、
13……内部配線、14……CCBバンプ、20……半導体ウエ
ハ、21……埋込み層、22……エピタキシャル層、23……
フィールド絶縁膜、24……チャネルストッパ領域、25…
…真正ベース領域、26……外部ベース領域、27……エミ
ッタ領域、28……コレクタ取出し領域、30……ベース引
出し電極、31……エミッタ引出し電極、35,37,39……層
間絶縁膜、42……Si3N4膜、43……SiO2膜、50……テス
ト用パッド、60……マルチチップ・パッケージ、61……
パッケージ基板、62……キャビティ、63……リードピ
ン、64……ボンディングワイヤ、66……封止材、67……
キャップ、68……マーク、Ｓ……スクライブライン。
ュールの断面図、 第２図は、基板に搭載した半導体チップのレイアウトを
示す平面図、 第３図は、システムを階層構造を説明する概念図、 第４図は、マルチチップ・モジュールの製造工程を示す
フロー図、 第５図は、半導体ウエハに形成された集積回路の要部断
面図、 第６図および第７図は、半導体ウエハの要部をそれぞれ
示す平面図、 第８図乃至第10図は、半導体チップを基板に搭載する方
法を工程順に示す断面図、 第11図は、基板上に搭載した半導体チップの位置および
高さの補正方法を説明する図、 第12図および第13図は、半導体チップの主面上に配線を
形成する方法を工程順に示す断面図、 第14図は、基板を封止したパッケージの断面図、 第15図は、本発明の他の実施例であるマルチチップ・モ
ジュールの断面図である。 １……基板、２……凹溝、３……半導体チップ、3a……
テスト用チップ、3b……配線用チップ、4,65……リード
配線、５……充填材、6,8,29,32,33,41……絶縁膜、7,
9,11,34a,34b,34c,36,38a,38b,38c,40a,40b,40c,51……
配線、10,11,29a,29b,29c,33a,33b,33c,35a,37a……接
続孔、12,44……パッシベーション膜、12a……貫通孔、
13……内部配線、14……CCBバンプ、20……半導体ウエ
ハ、21……埋込み層、22……エピタキシャル層、23……
フィールド絶縁膜、24……チャネルストッパ領域、25…
…真正ベース領域、26……外部ベース領域、27……エミ
ッタ領域、28……コレクタ取出し領域、30……ベース引
出し電極、31……エミッタ引出し電極、35,37,39……層
間絶縁膜、42……Si3N4膜、43……SiO2膜、50……テス
ト用パッド、60……マルチチップ・パッケージ、61……
パッケージ基板、62……キャビティ、63……リードピ
ン、64……ボンディングワイヤ、66……封止材、67……
キャップ、68……マーク、Ｓ……スクライブライン。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−258055（ＪＰ，Ａ) 特開 昭63−276236（ＪＰ，Ａ) 特開 平２−165662（ＪＰ，Ａ) 特開 平１−143248（ＪＰ，Ａ) 実開 平１−135740（ＪＰ，Ｕ) 実開 平３−12450（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/522 H01L 21/02 H01L 21/78 H01L 25/04 H01L 25/18
Claims (5)
- 【請求項１】以下の工程を有するマルチチップ・モジュ
ールの製造方法； （ａ）システムの構成単位となる複数個の半導体チップ
を基板上に搭載した後、前記複数個の半導体チップの主
面上に絶縁層を形成する工程、 （ｂ）前記複数個の半導体チップのそれぞれに設けたマ
ークの位置に基づいて、前記絶縁層に、前記複数個の半
導体チップを接続する接続孔を形成する工程、 （ｃ）品種毎に作成したチップ間結線情報ファイルに基
づき、電子線直接描画法またはレーザ直接描画法を用い
て前記絶縁層の上部に配線を形成し、所定の半導体チッ
プ間を前記配線で接続することによって、前記基板上に
所定のシステムを実現する工程、 （ｄ）前記システムが実現された前記基板をパッケージ
で封止する工程。 - 【請求項２】システムの構成単位となる前記複数個の半
導体チップは、シングルチップ・マイクロコンピュータ
を含むことを特徴とする請求項１記載のマルチチップ・
モジュールの製造方法。 - 【請求項３】半導体ウエハのスクライブライン上に半導
体チップに接続されたパッドを形成し、ウエハプロセス
完了後、前記パッドにプローブを当接して前記半導体チ
ップの良否を判定することを特徴とする請求項１記載の
マルチチップ・モジュールの製造方法。 - 【請求項４】半導体ウエハの一部に半導体チップに接続
されたテスト用チップを形成し、ウエハプロセス完了
後、前記テスト用チップを通じて前記半導体チップの良
否を判定することを特徴とする請求項１記載のマルチチ
ップ・モジュールの製造方法。 - 【請求項５】以下の工程（ａ）〜（ｆ）を含むことを特
徴とするマルチチップ・モジュールの製造方法； （ａ）それぞれの主面に複数の回路とマークとが形成さ
れた第１および第２の半導体チップを基板に搭載する工
程、 （ｂ）前記基板に搭載された前記第１および第２の半導
体チップの前記マークを位置を測定してその測定データ
を得る工程、 （ｃ）前記第１および第２の半導体チップのそれぞれの
主面上に絶縁膜を形成する工程、 （ｄ）前記マークの測定データに基づいて、前記絶縁膜
に複数の接続孔を形成する工程、 （ｅ）前記絶縁膜の上部に、電子線直接描画方法または
レーザ直接描画法を用いて配線を形成し、前記配線およ
び前記接続孔を通じて前記第１の半導体チップと前記第
２の半導体チップとを電気的に接続する工程、 （ｆ）前記基板をパッケージで封止する工程。
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