JP2000150518A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JP2000150518A
JP2000150518A JP10326396A JP32639698A JP2000150518A JP 2000150518 A JP2000150518 A JP 2000150518A JP 10326396 A JP10326396 A JP 10326396A JP 32639698 A JP32639698 A JP 32639698A JP 2000150518 A JP2000150518 A JP 2000150518A
Authority
JP
Japan
Prior art keywords
film
metal film
plating
metal
wiring pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10326396A
Other languages
English (en)
Inventor
Yoshihiro Ihara
義博 井原
Takeshi Kobayashi
壮 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP10326396A priority Critical patent/JP2000150518A/ja
Priority to TW088119577A priority patent/TW423122B/zh
Priority to EP99308974A priority patent/EP1003209A1/en
Priority to KR1019990050127A priority patent/KR20000047626A/ko
Publication of JP2000150518A publication Critical patent/JP2000150518A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05026—Disposition the internal layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/1357—Single coating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/1354—Coating
    • H01L2224/13599—Material
    • H01L2224/136—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】 （修正有） 【課題】 ベアチップの保護膜上に電極端子に接続する
配線パターンの形成。 【解決手段】ベアチップ１の電極端子および保護膜４上
の全面にTi、Cr、TiW 、W の第１の金属膜６、第１の金
属膜上にCuもしくはNiの第２の金属膜７を形成し、第２
の金属膜上に、形成すべき配線パターン１２の部位が溝
となるレジストパターンを形成し、レジストパターンを
マスクとして、露出している第２の金属膜上に電解めっ
きによりCuめっき被膜９を形成し、レジストパターンを
除去することにより露出した第２の金属膜を除去し、Cu
めっき被膜上および第２の金属膜の側面に選択的に電解
めっきにより、Ni/Au めっき被膜１０／１１を形成し、
露出している第１の金属膜を除去する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関する。
【０００２】
【従来の技術】昨今、半導体装置を、ベアチップ（半導
体素子）のまま実装基板に実装することもなされてい
る。この場合、ベアチップ上に、ベアチップに形成され
たパッド（電極端子）に接続する新たな配線パターンを
引回し、この配線パターンの適所に、実装基板側のパッ
ド位置に一致するように接合用の金属バンプを形成し
て、実装基板への実装を可能なようにしている。
【０００３】図１２〜図１５は、ベアチップ上への上記
配線パターンの形成工程の一例を示す。１はベアチップ
であり、所要の配線パターンが形成してある。２はベア
チップ１の表面に露出して形成されたアルミニウムから
成るパッドである。３はSiO2膜等からなるパッシベーシ
ョン膜、４はパッシベーション膜３を覆って形成された
ポリイミド樹脂からなる保護膜である。
【０００４】まず、図１２に示すように、ベアチップ１
のパッド２が形成された側の全面に、すなわち、パッシ
ベーション膜４およびパッド２の全面にスパッタリング
により、チタン、クロム、チタンタングステン、もしく
はタングステンの第１の金属膜６を形成する。さらに第
１の金属膜６上にスパッタリングにより銅もしくはニッ
ケルの第２の金属膜７を形成する。次いで、第２の金属
膜７上に感光性レジスト層８を形成し、公知のフォトリ
ソグラフィー法により、形成すべき配線パターンに対応
する溝８ｂが形成されたレジストパターン８ａを形成す
る。
【０００５】次に、図１３に示すように、レジストパタ
ーン８ａをマスクとして、溝８ｂの第２の金属膜７上に
電解銅めっき被膜９を形成し、さらに、その上に表面め
っき被膜である電解ニッケルめっき被膜１０、電解金め
っき被膜１１を形成する。そして図１４に示すように、
レジストパターン８ａを除去し、さらに第２の金属膜７
および第１の金属膜６をエッチングにより除去して基板
１上にパッド２に電気的に接続する配線パターン１２を
形成するのである。そして、配線パターン１２の適所に
はんだボールにより実装基板への接続用のバンプ１３を
形成して半導体装置１５（図１５）に完成される。
【０００６】チタン、クロム、チタンタングステン、も
しくはタングステンからなる第１の金属膜６は、上層の
銅層７、９とアルミニウム製のパッド２との拡散を防止
して密着性を良好にするためのバリアー層として、さら
にはポリイミド製の保護膜４との密着性を向上させるよ
う機能し、また銅もしくはニッケルの第２の金属膜７は
配線パターンとなる銅めっき被膜９を電解めっきにより
形成する際の下地層として機能する。もちろん、第１お
よび第２の金属膜６、７は電解めっきの際の通電層とし
ても機能する。なお、上記では単体のベアチップで示し
たが、実際には、ベアチップが複数個形成されたウェハ
ーの段階で上記配線パターンの形成が行われ、その後単
体のチップに分離される。
【０００７】
【発明が解決しようとする課題】上記従来の半導体装置
１５では、ベアチップ１上に形成する配線パターン１２
が、電解銅めっきにより所要の厚さに形成されるので好
適である。しかしながら一方、上記製造方法の制約か
ら、レジストパターン８ａを除去すると配線パターン１
２の側面が露出し（図１４参照）、銅めっき被膜９の側
面が剥き出しになるため、マイグレーションなどの不良
が発生しやすいという課題がある。
【０００８】そこで、本発明は上記問題点を解決すべく
なされたものであり、その目的とするところは、配線パ
ターンの側面にまで表面めっき被膜を形成することので
きる半導体装置の製造方法を提供するにある。
【０００９】
【課題を解決するための手段】本発明は上記目的を達成
するため次の構成を備える。すなわち、本発明に係る半
導体装置の製造方法では、半導体素子の電極端子形成面
の、アルミニウムから成る電極端子が露出されたパッシ
ベーション膜上に絶縁性の保護膜が形成されると共に、
該保護膜上に前記電極端子と電気的に接続する配線パタ
ーンが形成される半導体装置の製造方法において、前記
半導体素子の電極端子上および前記保護膜上の全面に、
電解めっき被膜を表面に被着することが困難な金属から
なる第１の金属膜を形成する工程と、該第１の金属膜上
に配線パターンの下地層となる第２の金属膜を形成する
工程と、該第２の金属膜上に、形成すべき配線パターン
の部位のレジストが除去されて溝となるレジストパター
ンを形成する工程と、該レジストパターンをマスクとし
て、溝の底面に露出する前記第２の金属膜上に電解めっ
きにより配線パターンとなるめっき被膜を形成する第１
のめっき工程と、前記レジストパターンを除去する工程
と、レジストパターンを除去することにより露出する前
記第２の金属膜を除去する工程と、前記配線パターンと
なるめっき被膜上および前記第２の金属膜の側面に電解
めっきにより表面めっき被膜を選択的に形成する第２の
めっき工程と、前記表面めっき被膜をマスクとして前記
保護膜上に露出している前記第１の金属膜をエッチング
して除去する工程とを具備することを特徴としている。
前記第１の金属膜をチタン、クロム、チタンタングステ
ン、もしくはタングステンにより形成することができ
る。前記第２の金属膜を銅もしくはニッケルにより形成
することができる。前記表面めっき被膜を、ニッケルめ
っき被膜および金めっき被膜で形成することができる。
前記第１および第２の金属膜をスパッタリングにより形
成することができる。前記保護膜をポリイミド樹脂で形
成することができる。
【００１０】レジストパターンおよび第２の金属膜を除
去して後、表面めっき被膜を形成するので、該表面めっ
き被膜を配線パターンの側面にも形成することができ
る。その際露出するチタン、クロム、チタンタングステ
ン、もしくはタングステン等の第１の金属膜は高抵抗
で、表面は酸化されていて、表面に電流が流れにくいた
め、上記めっき被膜は形成されず、したがって別途マス
ク手段を講じることなく容易に配線パターンの側面に選
択的に上記表面めっき被膜を形成できる。
【００１１】
【発明の実施の形態】以下、本発明の好適な実施の形態
を添付図面に基づいて詳細に説明する。 〔第１の実施の形態〕図１〜図６は半導体装置の製造方
法の第１の実施形態を示す。なお、最終的なめっき構成
自体は図１５に示すものと同じであるので、同じ部材は
同一符号をもって示す。すなわち、１はシリコン等から
なるベアチップであり、所要の能動素子および配線パタ
ーンが形成してある。２はベアチップ１の表面に露出し
て形成されたアルミニウムから成るパッド（電極端子）
である。３はSiO2膜等からなるパッシベーション膜、４
はパッシベーション膜３を覆って形成されたポリイミド
樹脂等の絶縁性材料から成る保護膜である。
【００１２】図１は、図１２と同じである。すなわち、
まず、ベアチップ１のパッド２が形成された側の全面
に、すなわち、パッシベーション膜４およびパッド２の
全面にスパッタリングにより、チタン、クロム、チタン
タングステン、もしくはタングステンから成る第１の金
属膜６を形成する。さらに第１の金属膜６上に、スパッ
タリングにより、配線パターンの下地層となる銅もしく
はニッケルから成る第２の金属膜７を形成する。次い
で、第２の金属膜７上に感光性レジスト層８を形成し、
公知のフォトリソグラフィー法により、形成すべき配線
パターンに対応する溝８ｂ（形成すべき配線パターンの
部位のレジストが除去されて溝となる）が形成されたレ
ジストパターン８ａを形成する。
【００１３】次に図２に示すように、レジストパターン
８ａをマスクとして、溝８ｂの底面に露出する第２の被
膜７上に、配線パターンとなるめっき被膜である電解銅
めっき被膜９を所要厚さ形成する（第１のめっき工
程）。その後、図３に示すように、本実施の形態では、
この段階でレジストパターン８ａを除去する。さらに図
４に示すように、銅もしくはニッケルから成る第２の金
属膜７をエッチングして除去する。その際、エッチング
液により銅めっき被膜９も若干浸食されるが、第２の金
属膜７は薄いものであるため、ほとんど影響はない。
【００１４】次に図５に示すように、銅めっき被膜９上
および第２の金属膜７の側面に電解めっきにより、ニッ
ケルめっき被膜１０を形成し、さらにその上に金めっき
被膜１１を形成する（表面めっき被膜を形成する第２の
めっき工程) 。この電解めっきの際、露出している第１
の金属膜６上にはめっき被膜が形成されない。すなわ
ち、第１の金属膜６を構成するチタン、クロム、チタン
タングステン、もしくはタングステンの膜は高抵抗で、
表面は極めて酸化されやすい。この酸化膜は、ニッケル
めっき被膜１０を形成する際の前処理によっても容易に
除去されない。したがって、表面に電流が流れにくいた
め、めっきをしても表面にめっき被膜は形成されないの
である。これを利用して上記のように容易に必要個所に
選択的にニッケルめっき被膜１０および金めっき被膜１
１（表面めっき被膜）を形成することができる。
【００１５】次に図６に示すように、露出している第１
の金属膜６をエッチングにより除去し、側面もめっき被
膜に覆われた配線パターン１２を形成することができ
る。なお、第１の金属膜６の側面は露出するが、第１の
金属膜６自体は数百Åの厚さであるので問題ないし、第
１の金属膜６自体のマイグレーションは問題とならな
い。最後に図１５に示すように、配線パターン１２の適
所にはんだボールまたはボンディングワイヤ等によりバ
ンプ１３等の外部接続端子を形成することにより半導体
装置１５とすることができる。
【００１６】〔第２の実施の形態〕本実施の形態では、
図１に示す工程の後、図７に示すように、溝８ｂ内に電
解銅めっき被膜でなく、配線パターンとなる電解ニッケ
ルめっき被膜９ａを形成する。次いで図８に示すよう
に、レジストパターン８ａを除去する。そして図９に示
すように、露出している第２の金属膜７を除去し、図１
０に示すように、ニッケルめっき被膜９ａ上および第２
の金属膜７の側面に電解金めっき被膜１１を形成する。
【００１７】次いで図１１に示すように、露出している
第１の金属膜６をエッチングにより除去して配線パター
ン１２を形成する。すなわち本実施の形態では、ニッケ
ルめっき被膜９ａの上にさらにニッケルめっき被膜を形
成する必要はないから、直接、表面めっき被膜である金
めっき被膜１１を形成するのである。そして図１５に示
すのと同様に、配線パターン１２の適所にバンプを形成
して半導体装置に完成する。
【００１８】なお、上記各実施の形態において、第１の
金属膜６は、表面に電解めっき被膜を被着することが困
難な金属であればよく、上記金属に限定されない。また
第２の金属膜７も上記に限定されない。さらには、配線
パターンとなるめっき被膜や表面めっき被膜も必ずしも
上記のものに限定されない。
【００１９】
【発明の効果】本発明に係る半導体装置の製造方法によ
れば、レジストパターンおよび第２の金属膜を除去して
後、表面めっき被膜を形成するので、該表面めっき被膜
を配線パターンの側面にも形成することができる。その
際露出するチタン、クロム、チタンタングステン、もし
くはタングステン等の第１の金属膜は高抵抗で、表面は
酸化されていて、表面に電流が流れにくいため、上記め
っき被膜は形成されず、したがって別途マスク手段を講
じることなく容易に配線パターンの側面に選択的に上記
表面めっき被膜を形成できる。
【図面の簡単な説明】
【図１】ベアチップ上にレジストパターンを形成した状
態の説明図、
【図２】レジストパターンの溝内に銅めっき被膜を形成
した状態の説明図、
【図３】レジストパターンを除去した状態の説明図、
【図４】第２の被膜を除去した状態の説明図、
【図５】表面めっき被膜を形成した状態の説明図、
【図６】第１の金属膜を除去した状態の説明図、
【図７】溝内にニッケルめっき被膜を形成した状態の説
明図、
【図８】レジストパターンを除去した状態の説明図、
【図９】第２の被膜を除去した状態の説明図、
【図１０】表面めっき被膜を形成した状態の説明図、
【図１１】第１の金属膜を除去した状態の説明図、
【図１２】ベアチップ上にレジストパターンを形成した
状態の説明図、
【図１３】ニッケル/ 金 めっき被膜を形成した状態の
説明図、
【図１４】レジストパターンを除去した状態の説明図、
【図１５】半導体装置の部分断面説明図である。
【符号の説明】
１ ベアチップ ２ パッド ３ パッシベーション膜 ４ 保護膜 ６ 第１の金属膜 ７ 第２の金属膜 ８ 感光性レジスト層 ８ａ レジストパターン ８ｂ 溝 ９ 銅めっき被膜 ９ａ ニッケルめっき被膜 １０ ニッケルめっき被膜 １１ 金めっき被膜 １２ 配線パターン １３ バンプ １５ 半導体装置
フロントページの続き Ｆターム(参考） 4M109 AA02 ED03 5F033 HH07 HH11 HH13 HH18 HH19 HH23 MM05 MM08 MM11 MM13 PP15 PP27 QQ08 QQ10 RR04 RR22 TT01 VV07 XX05

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子の電極端子形成面の、アルミ
    ニウムから成る電極端子が露出されたパッシベーション
    膜上に絶縁性の保護膜が形成されると共に、該保護膜上
    に前記電極端子と電気的に接続する配線パターンが形成
    される半導体装置の製造方法において、 前記半導体素子の電極端子上および前記保護膜上の全面
    に、電解めっき被膜を表面に被着することが困難な金属
    からなる第１の金属膜を形成する工程と、 該第１の金属膜上に配線パターンの下地層となる第２の
    金属膜を形成する工程と、 該第２の金属膜上に、形成すべき配線パターンの部位の
    レジストが除去されて溝となるレジストパターンを形成
    する工程と、 該レジストパターンをマスクとして、溝の底面に露出す
    る前記第２の金属膜上に電解めっきにより配線パターン
    となるめっき被膜を形成する第１のめっき工程と、 前記レジストパターンを除去する工程と、 レジストパターンを除去することにより露出する前記第
    ２の金属膜を除去する工程と、 前記配線パターンとなるめっき被膜上および前記第２の
    金属膜の側面に電解めっきにより表面めっき被膜を選択
    的に形成する第２のめっき工程と、 前記表面めっき被膜をマスクとして前記保護膜上に露出
    している前記第１の金属膜をエッチングして除去する工
    程とを具備することを特徴とする半導体装置の製造方
    法。
  2. 【請求項２】 前記第１の金属膜をチタン、クロム、チ
    タンタングステン、もしくはタングステンにより形成す
    ることを特徴とする請求項１記載の半導体装置の製造方
    法。
  3. 【請求項３】 前記第２の金属膜を銅により形成するこ
    とを特徴とする請求項１または２記載の半導体装置の製
    造方法。
  4. 【請求項４】 前記第２の金属膜をニッケルにより形成
    することを特徴とする請求項１または２記載の半導体装
    置の製造方法。
  5. 【請求項５】 前記表面めっき被膜を、ニッケルめっき
    被膜および金めっき被膜で形成することを特徴とする請
    求項３記載の半導体装置の製造方法。
  6. 【請求項６】 前記表面めっき被膜を、金めっき被膜で
    形成することを特徴とする請求項４記載の半導体装置の
    製造方法。
  7. 【請求項７】 前記第１および第２の金属膜をスパッタ
    リングにより形成することを特徴とする請求項１、２、
    ３、４、５または６記載の半導体装置の製造方法。
  8. 【請求項８】 前記保護膜をポリイミド樹脂で形成する
    ことを特徴とする請求項１、２、３、４、５、６または
    ７記載の半導体装置の製造方法。
JP10326396A 1998-11-17 1998-11-17 半導体装置の製造方法 Pending JP2000150518A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP10326396A JP2000150518A (ja) 1998-11-17 1998-11-17 半導体装置の製造方法
TW088119577A TW423122B (en) 1998-11-17 1999-11-09 Process for manufacturing semiconductor device
EP99308974A EP1003209A1 (en) 1998-11-17 1999-11-11 Process for manufacturing semiconductor device
KR1019990050127A KR20000047626A (ko) 1998-11-17 1999-11-12 반도체 장치의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10326396A JP2000150518A (ja) 1998-11-17 1998-11-17 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2000150518A true JP2000150518A (ja) 2000-05-30

Family

ID=18187339

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10326396A Pending JP2000150518A (ja) 1998-11-17 1998-11-17 半導体装置の製造方法

Country Status (4)

Country Link
EP (1) EP1003209A1 (ja)
JP (1) JP2000150518A (ja)
KR (1) KR20000047626A (ja)
TW (1) TW423122B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008205239A (ja) * 2007-02-21 2008-09-04 Fujitsu Ltd 半導体装置及びその製造方法
US8067310B2 (en) 2008-12-26 2011-11-29 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing of same
US8841210B1 (en) 2013-03-22 2014-09-23 Kabushiki Kaisha Toshiba Semiconductor device manufacturing method and semiconductor device
US9735090B2 (en) 2014-10-06 2017-08-15 Samsung Electronics Co., Ltd. Integrated circuit devices having through-silicon vias and methods of manufacturing such devices

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3502800B2 (ja) * 1999-12-15 2004-03-02 新光電気工業株式会社 半導体装置の製造方法
WO2001063991A1 (fr) 2000-02-25 2001-08-30 Ibiden Co., Ltd. Carte a circuits imprimes multicouche et procede de production d'une carte a circuits imprimes multicouche
EP1321980A4 (en) 2000-09-25 2007-04-04 Ibiden Co Ltd SEMICONDUCTOR ELEMENT, METHOD FOR MANUFACTURING SEMICONDUCTOR ELEMENT, MULTILAYER PRINTED CIRCUIT BOARD, AND METHOD FOR MANUFACTURING MULTILAYER PRINTED CIRCUIT BOARD
DE10158809B4 (de) * 2001-11-30 2006-08-31 Infineon Technologies Ag Herstellungsverfahren für eine Leiterbahn auf einem Substrat und eine entsprechende Leiterbahn
DE10360206B4 (de) * 2003-12-13 2008-05-29 Infineon Technologies Ag Verfahren zum selektiven galvanischen Abscheiden in einer integrierten Schaltungsanordnung, insbesondere auf Kupfer, und integrierte Schaltungsanordnung
JP5355504B2 (ja) * 2009-07-30 2013-11-27 株式会社東芝 半導体装置の製造方法および半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3343362A1 (de) * 1983-11-30 1985-06-05 Siemens AG, 1000 Berlin und 8000 München Verfahren zur galvanischen herstellung metallischer, hoeckerartiger anschlusskontakte
JPS62188343A (ja) * 1986-02-14 1987-08-17 Nec Corp 半導体装置の製造方法
JPH0194641A (ja) * 1987-10-05 1989-04-13 Nec Corp 半導体装置
US5151168A (en) * 1990-09-24 1992-09-29 Micron Technology, Inc. Process for metallizing integrated circuits with electrolytically-deposited copper
JPH04278543A (ja) * 1991-03-07 1992-10-05 Nec Corp 半導体装置及びその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008205239A (ja) * 2007-02-21 2008-09-04 Fujitsu Ltd 半導体装置及びその製造方法
US8067310B2 (en) 2008-12-26 2011-11-29 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing of same
US8415247B2 (en) 2008-12-26 2013-04-09 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing of same
US8810032B2 (en) 2008-12-26 2014-08-19 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing of same
US8841210B1 (en) 2013-03-22 2014-09-23 Kabushiki Kaisha Toshiba Semiconductor device manufacturing method and semiconductor device
US9735090B2 (en) 2014-10-06 2017-08-15 Samsung Electronics Co., Ltd. Integrated circuit devices having through-silicon vias and methods of manufacturing such devices

Also Published As

Publication number Publication date
KR20000047626A (ko) 2000-07-25
TW423122B (en) 2001-02-21
EP1003209A1 (en) 2000-05-24

Similar Documents

Publication Publication Date Title
US5418186A (en) Method for manufacturing a bump on a semiconductor chip
US20020014705A1 (en) Semiconductor device and manufacturing method of same
CN100533698C (zh) 半导体晶片中埋入式电阻器的制作方法
JP2000150518A (ja) 半導体装置の製造方法
JP3648585B2 (ja) 半導体装置及びその製造方法
US20060180945A1 (en) Forming a cap above a metal layer
JP3259562B2 (ja) バンプ付き半導体装置の製造方法
JP2007258629A (ja) チップサイズパッケージの製造方法
JP2000299339A (ja) 半導体装置の製造方法
JP3573894B2 (ja) 半導体装置及びその製造方法
JPH0922912A (ja) 半導体装置及びその製造方法
US6995082B2 (en) Bonding pad of a semiconductor device and formation method thereof
JPH03198342A (ja) 半導体装置の製造方法
JPS6329940A (ja) 半導体装置の製造方法
US20210210419A1 (en) Quad Flat No-Lead Package with Wettable Flanges
JPH08162456A (ja) バンプの製造方法
JP2006120803A (ja) 半導体装置及び半導体装置の製造方法
JPH05299420A (ja) 半導体装置
JPH04278542A (ja) 半導体装置及びその製造方法
JP3548814B2 (ja) 突起電極の構造およびその形成方法
JPH06342796A (ja) 突起電極の形成方法
JPS63305533A (ja) 半導体装置の製造方法
JPH07221101A (ja) 半導体ウエハ上への突起電極形成方法
JPH02232947A (ja) 半導体集積回路装置およびその実装方法
JPH04216631A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Effective date: 20031225

Free format text: JAPANESE INTERMEDIATE CODE: A971007

A131 Notification of reasons for refusal

Effective date: 20040330

Free format text: JAPANESE INTERMEDIATE CODE: A131

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040525

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040803

A61 First payment of annual fees (during grant procedure)

Effective date: 20040816

Free format text: JAPANESE INTERMEDIATE CODE: A61

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080903

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090903

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 5

Free format text: PAYMENT UNTIL: 20090903

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090903

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 6

Free format text: PAYMENT UNTIL: 20100903

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 6

Free format text: PAYMENT UNTIL: 20100903

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110903

Year of fee payment: 7

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 7

Free format text: PAYMENT UNTIL: 20110903

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 8

Free format text: PAYMENT UNTIL: 20120903

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120903

Year of fee payment: 8

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 8

Free format text: PAYMENT UNTIL: 20120903

FPAY Renewal fee payment (prs date is renewal date of database)

Year of fee payment: 9

Free format text: PAYMENT UNTIL: 20130903

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250