KR100996914B1 - 칩 내장 인쇄회로기판 및 그 제조방법 - Google Patents

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Abstract

본 발명은 칩 내장 인쇄회로기판 및 그 제조방법에 관한 것으로서, 복수의 제1 패드가 상면에 구비된 제1 칩이 내장되고, 양면에 제1 회로패턴이 구비된 제1 코어기판; 상기 제1 코어기판의 하부에 이격 배치되며, 복수의 제2 패드가 하면에 구비된 제2 칩이 내장되고, 양면에 제2 회로패턴이 구비된 제2 코어기판; 상기 제1 코어기판의 상부에 적층되고, 상기 제1 회로패턴 및 상기 제1 패드와 접속되는 복수의 제1 도전성 범프가 관통 형성된 제1 절연층; 상기 제1 코어기판 및 상기 제2 코어기판의 사이에 적층되어, 상기 제1 회로패턴과 상기 제2 회로패턴을 서로 접속시키는 복수의 제2 도전성 범프가 관통 형성된 제2 절연층; 및 상기 제2 코어기판의 하부에 적층되고, 상기 제2 회로패턴 및 상기 제2 패드에 접속되는 복수의 제3 도전성 범프가 관통 형성된 제3 절연층;을 포함하는 칩 내장 인쇄회로기판을 제공하고, 또한 본 발명은 상기 칩 내장 인쇄회로기판의 제조방법을 제공한다.
내장(embedded), 인쇄회로기판, 도전성 범프, 적층

Description

칩 내장 인쇄회로기판 및 그 제조방법{Chip embedded printed circuit board and manufacturing method thereof}
본 발명은 칩 내장 인쇄회로기판 및 그 제조방법에 관한 것으로서, 보다 자세하게는 칩이 내장된 코어기판의 상하부에, 상기 칩의 패드 및 상기 코어기판의 회로패턴과 대응하는 도전성 범프가 관통 형성된 절연층을 적층시키는 칩 내장 인쇄회로기판 및 그 제조방법에 관한 것이다.
최근 전자기기의 고성능화 및 소형화의 요구에 부응하여 전자부품이 고밀도화 및 고성능화되고 있다. 따라서, 전자부품의 고밀도 실장이 가능한 소형 인쇄회로기판의 수요가 점점 증가하고 있다. 이러한 요구에 부응하여 서로 다른 층에 형성되는 배선 간 또는 전자부품과 배선 간을 비아홀(via hole)에 의하여 전기적으로 접속하는 다층 회로기판의 개발이 진행되고 있다.
이러한 다층 회로기판은 전자부품 간을 접속하는 배선을 단축할 수 있을 뿐만 아니라 고밀도 배선화를 실현할 수 있는 장점이 있다. 그리고 전자부품의 실장 으로 인해 인쇄회로기판의 표면적을 넓힐 뿐만 아니라 전기적 특성도 우수한 장점이 있다.
특히, 기판에 전자부품을 삽입하는 임베디드 인쇄회로기판은, 전자부품이 기판에 표면에 실장되는 것이 아니라, 기판의 내부에 임베딩(embedding)되기 때문에 기판의 소형화, 고밀도화 및 고성능화 등이 가능하여 그 수요가 점차 증가하고 있는 추세이다.
종래의 칩 내장 인쇄회로기판은 천공된 코어기판을 캐리어 필름(carrier film)에 붙인 후 칩을 위치시키고, 상기 캐리어 필름이 부착된 면의 반대쪽 면에 프리프레그(prepreg) 등과 같은 절연층을 라미네이션(lamination)시킨 후, 상기 캐리어 필름을 박리시킨다. 그런 후에, 상기 캐리어 필름이 박리된 면에도 프리프레그층을 라미네이션시킨다.
그 다음에, 레이저 드릴(laser drill) 방식 등을 통해 전기적인 연결이 필요한 부분에 비아홀(via hole)을 형성하고 동도금 공정 등을 수행한다.
그러나, 상기한 바와 같이 레이저 드릴 방식 등을 통해 비아홀을 형성할 경우, 칩의 위치 오차 또는 레이저 드릴의 공차 등에 의해서 정확한 위치에 비아홀을 가공하기가 어려워서, 접속 불량 등이 발생하여 수율 및 신뢰성이 저하되는 문제점이 있다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로서, 본 발명의 목적은, 칩이 내장된 코어기판의 상부 및 하부에, 상기 칩의 패드 및 상기 코어기판의 회로패턴과 대응하는 도전성 범프가 관통 형성된 절연층을 적층시킴으로써, 비아홀 형성 공정을 생략하여 공정을 단순화시키고 제품의 수율 및 신뢰성을 향상시킬 수 있는 칩 내장 인쇄회로기판 및 그 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 의한 칩 내장 인쇄회로기판은, 복수의 제1 패드가 상면에 구비된 제1 칩이 내장되고, 양면에 제1 회로패턴이 구비된 제1 코어기판; 상기 제1 코어기판의 하부에 이격 배치되며, 복수의 제2 패드가 하면에 구비된 제2 칩이 내장되고, 양면에 제2 회로패턴이 구비된 제2 코어기판; 상기 제1 코어기판의 상부에 적층되고, 상기 제1 회로패턴 및 상기 제1 패드와 접속되는 복수의 제1 도전성 범프가 관통 형성된 제1 절연층; 상기 제1 코어기판 및 상기 제2 코어기판의 사이에 적층되어, 상기 제1 회로패턴과 상기 제2 회로패턴을 서로 접속시키는 복수의 제2 도전성 범프가 관통 형성된 제2 절연층; 및 상기 제2 코어기판의 하부에 적층되고, 상기 제2 회로패턴 및 상기 제2 패드에 접속되는 복수의 제3 도전성 범프가 관통 형성된 제3 절연층;을 포함할 수 있다.
여기서, 상기 제1 절연층 및 상기 제3 절연층의 표면에 형성되어, 상기 제1 도전성 범프 및 상기 제3 도전성 범프와 접속되는 동박패턴;을 더 포함할 수 있다.
또한, 상기 제1 코어기판의 소정 부분에는 제1 캐비티가 천공되어 있고, 상기 제1 캐비티 내에 상기 제1 칩이 삽입될 수 있다.
또한, 상기 제1 칩과 상기 제1 캐비티 사이에 충전되어 상기 제1 칩을 고정하는 제1 충진재;를 더 포함할 수 있다.
또한, 상기 제2 코어기판의 소정 부분에는 제2 캐비티가 천공되어 있고, 상기 제2 캐비티 내에 상기 제2 칩이 삽입될 수 있다.
또한, 상기 제2 칩과 상기 제2 캐비티 사이에 충전되어 상기 제2 칩을 고정하는 제2 충진재;를 더 포함할 수 있다.
또한, 상기 제1 패드와 상기 제1 도전성 범프는 일대일로 접속될 수 있다.
또한, 상기 제2 패드와 상기 제3 도전성 범프는 일대일로 접속될 수 있다.
또한, 상기 제1 도전성 범프, 상기 제2 도전성 범프 및 상기 제3 도전성 범프는 도전성 에폭시(epoxy), Ag, Cu, Sn, Au 및 Sn계 합금 중 어느 하나로 이루어질 수 있으며, 상기 Sn계 합금은 AuSn, SnSb, SnAg, SnPb, SnBi 및 SnIn 중 어느 하나로 이루어질 수 있다.
또한, 제1 패드 및 상기 제2 패드는 Au, Cu, Sn 및 Sn계 합금 중 어느 하나로 형성되는 볼(ball) 또는 범프일 수 잇다.
또한, 상기 제1 절연층, 상기 제2 절연층 및 상기 제3 절연층은 프리프레그(prepreg) 또는 ABF(Ajinomoto Build-up Film)로 이루어질 수 있다.
그리고, 상기 목적을 달성하기 위한 본 발명의 실시예에 의한 다른 칩 내장 인쇄회로기판은, 복수의 제1 패드가 하면에 구비된 제1 칩이 내장되고, 양면에 제1 회로패턴이 구비된 제1 코어기판; 상기 제1 코어기판의 하부에 이격 배치되며, 복수의 제2 패드가 하면에 구비된 제2 칩이 내장되고, 양면에 제2 회로패턴이 구비된 제2 코어기판; 상기 제1 코어기판의 상부에 적층되고, 상기 제1 회로패턴과 접속되는 복수의 제1 도전성 범프가 관통 형성된 제1 절연층; 상기 제1 코어기판 및 상기 제2 코어기판의 사이에 적층되어, 상기 제1 회로패턴 및 상기 제1 패드를 상기 제2 회로패턴과 서로 접속시키는 복수의 제2 도전성 범프가 관통 형성된 제2 절연층; 및 상기 제2 코어기판의 하부에 적층되고, 상기 제2 회로패턴 및 상기 제2 패드에 접속되는 복수의 제3 도전성 범프가 관통 형성된 제3 절연층;을 포함할 수 있다.
또한, 상기 제1 절연층의 상부에 적층되며, 복수의 제3 패드가 상면에 구비된 제3 칩이 내장되고, 양면에 제3 회로패턴이 구비된 제3 코어기판; 및 상기 제3 코어기판의 상부에 적층되고, 상기 제3 회로패턴 및 상기 제3 패드에 접속되는 복수의 제4 도전성 범프가 관통 형성된 제4 절연층;을 더 포함할 수 있다.
그리고, 상기 목적을 달성하기 위한 본 발명의 실시예에 따른 칩 내장 인쇄회로기판의 제조방법은, 복수의 제1 패드가 상면에 구비된 제1 칩이 내장되고, 양면에 제1 회로패턴이 구비된 제1 코어기판을 제공하는 단계; 상기 제1 코어기판의 상부 및 하부에, 상기 제1 회로패턴 및 상기 제1 패드와 대응하는 복수의 제1 도전성 범프가 관통 형성된 제1 절연층이 일면에 구비된 제1 동박층, 및 상기 제1 회로 패턴과 대응하는 복수의 제2 도전성 범프가 관통 형성된 제2 절연층을 배치하는 단계; 상기 제2 절연층의 하부에, 복수의 제2 패드가 하면에 구비된 제2 칩이 내장되고, 양면에 제2 회로패턴이 구비된 제2 코어기판을 배치하는 단계; 상기 제2 코어기판의 하부에 상기 제2 회로패턴 및 상기 제2 패드와 대응하는 복수의 제3 도전성 범프가 관통 형성된 제3 절연층이 일면에 구비된 제3 동박층을 배치하는 단계; 및 상기 제1 코어기판, 상기 제1 동박층, 상기 제2 절연층, 상기 제2 코어기판 및 상기 제3 동박층을 적층하는 단계;를 포함할 수 있다.
여기서, 상기 제1 코어기판의 상부 및 하부에, 상기 제1 동박층 및 상기 제2 절연층을 배치하는 단계 이전에, 상기 제1 동박층 상에 상기 제1 도전성 범프를 형성하고, 별도의 제2 동박층 상에 상기 제2 도전성 범프를 형성하는 단계; 상기 제1 동박층 상에 상기 제1 도전성 범프를 관통하여 상기 제1 도전성 범프의 상단을 노출시키는 상기 제1 절연층을 형성하고, 상기 제2 동박층 상에 상기 제2 도전성 범프를 관통하여 상기 제2 도전성 범프의 상단을 노출시키는 제2 절연층을 형성하는 단계; 및 상기 제2 동박층을 상기 제2 절연층으로부터 제거하는 단계;를 더 포함할 수 있다.
또한, 상기 제1 및 제2 도전성 범프는 원추형 모양으로 형성될 수 있다.
또한, 상기 제1 코어기판, 상기 제1 동박층, 상기 제2 절연층, 상기 제2 코어기판 및 상기 제3 절연층을 적층하는 단계 이후에, 가열 및 가압하는 단계;를 더 포함할 수 있다.
또한, 상기 가열 및 가압하는 단계 이후에, 상기 제1 동박층 및 상기 제3 동 박층의 일부분을 제거하여 상기 제1 및 제3 도전성 범프와 접속되는 동박패턴을 형성하는 단계;를 더 포함할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 칩 내장 인쇄회로기판 및 그 제조방법에 의하면, 복수개의 칩을 수직 적층함에 있어서, 도전성 범프가 관통 형성된 절연층들을 각각의 칩이 내장된 코어기판의 상하부에 적층하는 것만으로, 층간에 필요한 접속이 이루어지도록 함으로써, 기존의 층간 접속을 위한 비아홀 형성 공정을 생략하여 칩 내장 인쇄회로기판의 제조 시간 및 공정을 단축시킬 수 있다.
따라서, 본 발명은 칩 내장 인쇄회로기판의 제조 수율 및 신뢰성을 향상시키고, 공정 비용을 절감시켜 저가의 칩 내장 인쇄회로기판을 제공할 수 있는 효과가 있다.
본 발명에 따른 칩 내장 인쇄회로기판 및 그 제조방법의 상기 목적에 대한 기술적 구성을 비롯한 작용효과에 관한 사항은 본 발명의 바람직한 실시예가 도시된 도면을 참조한 아래의 상세한 설명에 의해서 명확하게 이해될 것이다.
칩 내장 인쇄회로기판의 구조
<제1 실시예 >
도 1을 참조하여 본 발명의 제1 실시예에 따른 칩 내장 인쇄회로기판에 대하여 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 칩 내장 인쇄회로기판의 구조를 나타낸 단면도이다.
도 1에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 칩 내장 인쇄회로기판은, 복수의 제1 패드(21)가 상면에 구비된 제1 칩(20)이 내장되고, 양면에 제1 회로패턴(11)이 구비된 제1 코어기판(10)과, 상기 제1 코어기판(10)의 하부에 이격 배치되며, 복수의 제2 패드(61)가 하면에 구비된 제2 칩(60)이 내장되고, 양면에 제2 회로패턴(51)이 구비된 제2 코어기판(50)과, 상기 제1 코어기판(10)의 상부에 적층된 제1 절연층(32)과, 상기 제1 코어기판(10) 및 상기 제2 코어기판(50)의 사이에 적층된 제2 절연층(42)과, 상기 제2 코어기판(50)의 하부에 적층된 제3 절연층(72)을 포함한다.
여기서, 상기 제1 절연층(32)에는 복수의 제1 도전성 범프(31)가 관통 형성되어 있다. 이때 상기 제1 도전성 범프(31)는, 상기 제1 코어기판(10)의 상면에 구비된 상기 제1 회로패턴(11) 및 상기 제1 칩(20)의 상면에 구비된 상기 제1 패드(21)와 접속되도록 이들과 대응하는 위치에 형성되어 있고, 특히 상기 제1 패드(21)와 일대일로 접속되도록 형성될 수 있다.
상기 제2 절연층(42)에도 복수의 제2 도전성 범프(41)가 관통 형성되어 있으며, 상기 제2 도전성 범프(41)는, 상기 제1 코어기판(10)의 하면에 구비된 상기 제1 회로패턴(11)과 상기 제2 코어기판(50)의 상면에 구비된 상기 제2 회로패턴(51) 을 서로 접속시킨다.
또한, 상기 제3 절연층(72)에는 복수의 제3 도전성 범프(71)가 관통 형성되어 있다. 이때, 상기 제3 도전성 범프(71)는, 상기 제2 코어기판(50)의 하면에 구비된 상기 제2 회로패턴(51) 및 상기 제2 칩(60)의 하면에 구비된 상기 제2 패드(61)와 접속되도록 이들과 대응하는 위치에 형성되어 있다. 특히, 상기 제3 도전성 범프(71)는, 상기 제1 도전성 범프(31)와 마찬가지로 상기 제2 패드(61)와 일대일로 접속되도록 형성될 수 있다.
상기 제1, 제2 및 제3 도전성 범프(31,41,71)는 Ag, Cu, Sn, Au, 또는 저융점의 Sn계 합금 등으로 이루어질 수 있다. 여기서, 상기 Sn계 합금으로는 AuSn, SnSb, SnAg, SnPb, SnBi, 또는 SnIn 등을 이용할 수 있다.
또한, 상기 제1, 제2 및 제3 도전성 범프(31,41,71)는, 상기한 Ag 등과 같은 금속(metal) 대신에, 에폭시(epoxy)에 도전성 물질이 첨가된 형태의 도전성 에폭시(epoxy)를 사용할 수도 있다.
그리고, 상기 제1, 제2 및 제3 도전성 범프(31,41,71)가 각각 내부에 관통 형성된 상기 제1, 제2 및 제3 절연층(32,42,72)은, 프리프레그(prepreg) 또는 ABF(Ajinomoto Build-up Film) 등으로 이루어질 수 있다.
상기 제1 절연층(32) 및 상기 제3 절연층(72)의 표면에는, 제1 동박패턴(30a) 및 제3 동박패턴(70a)이 각각 형성되어 있다.
상기 제1 동박패턴(30a)은 상기 제1 절연층(32) 내에 형성된 상기 제1 도전성 범프(31)와 접속되고, 상기 제3 동박패턴(70a)은 상기 제3 절연층(72) 내에 형 성된 상기 제3 도전성 범프(71)와 접속된다.
상기 제1 코어기판(10)의 소정 부분에는 제1 캐비티(12)가 천공되어 있고, 상기 제1 캐비티(12) 내에 상기 제1 칩(20)이 삽입된다. 상기 제1 캐비티(12)와 상기 제1 칩(20) 사이에는 제1 충진재(22)가 충진되어 상기 제1 칩(20)을 고정시켜 준다.
상기 제2 코어기판(50)의 소정 부분에도 제2 캐비티(52)가 천공되어 있으며, 상기 제2 캐비티(52) 내에는 상기 제2 칩(60)이 삽입된다. 그리고, 상기 제2 캐비티(52)와 상기 제2 칩(60) 사이에는 제2 충진재(62)가 충진되어 상기 제2 칩(60)을 고정시켜 준다.
상기 제1 및 제2 칩(20,60)은 능동소자, 수동소자 또는 IC 등일 수 있다. 이때, 상기 제1 칩(20)과 제2 칩(60)은 기능이 서로 같거나 다를 수 있으며, 칩의 크기 또한 서로 같거나 다를 수 있다.
그리고, 상기 제1 및 제2 칩(20,60)에 구비된 상기 제1 및 제2 패드(21,61)는, Au, Cu, Sn, 저융점 또는 고융점의 Sn계 합금 등을 이용하여, 볼(ball) 또는 범프 형태 등으로 형성된 것일 수 있다.
상기 제1 및 제2 충진재(22,62)는 레진, 에폭시, 또는 프리프레그(prepreg) 등으로 이루어질 수 있다.
상기한 바와 같이 제1 및 제2 칩(20,60)이 각각 내장된 상기 제1 및 제2 코어기판(10,50)은, 상기 제1 및 제2 칩(20,60)으로부터 발생되는 열을 외부로 방출시키는 역할을 할 수 있으며, 이를 위해 구리(Cu) 또는 알루미늄(Al) 등과 같은 금 속 재료로 이루어질 수 있다.
그리고, 상기 제1 및 제2 코어기판(10,50)에 구비된 상기 제1 및 제2 회로패턴(11,51)은 구리 등의 전도성 물질로 이루어질 수 있다.
상술한 바와 같은 본 발명의 제1 실시예에 따른 칩 내장 인쇄회로기판은, 크기가 같거나 다른 제1 및 제2 칩(20,60)이 각각 내장된 제1 및 제2 코어기판(10,50)의 상하부 및 사이에 도전성 범프(31,41,71)가 관통 형성된 절연층(32,42,72)이 적층됨으로써, 상기 칩들(20,60)의 패드(21,61) 및 코어기판(10,50)의 회로패턴(11,51)이 외부 회로패턴인 상기 동박패턴들(30a,70a)과 접속될 수 있다.
즉, 종래에는 칩 및 코어기판의 회로패턴을 외부 회로패턴 등과 전기적으로 연결시키기 위하여, 칩이 내장된 코어기판 상에 프리프레그 등과 같은 절연층을 라미네이션시킨 후, 레이저 드릴 방식 등으로 비아홀을 형성하는 바, 상기 비아홀의 형성시 정확한 위치에 비아홀을 가공하기가 어려워, 접속 불량 등에 따른 수율 및 신뢰성 저하의 문제가 있었으나, 본 실시예에서는, 복수개의 칩을 수직 적층함에 있어서, 도전성 범프(31,41,71)가 관통 형성된 절연층(32,42,72)을 각각의 칩(20,60)이 내장된 코어기판(10,50)의 상하부에 적층하는 것만으로, 층간에 필요한 전기적 연결이 이루어지도록 함으로써, 기존의 비아홀 형성 공정을 없애고 공정을 단순화하여 제조수율 및 제품의 신뢰성을 향상시킬 수 있는 장점이 있다.
<제2 실시예 >
도 2를 참조하여 본 발명의 제2 실시예에 따른 칩 내장 인쇄회로기판에 대하여 상세히 설명한다. 다만, 제2 실시예의 구성 중 제1 실시예와 동일한 부분에 대한 설명은 생략하고, 제2 실시예에서 달라지는 구성에 대해서만 상술하기로 한다.
도 2는 본 발명의 제2 실시예에 따른 칩 내장 인쇄회로기판의 구조를 나타낸 단면도이다.
도 2에 도시된 바와 같이, 제2 실시예에 따른 칩 내장 인쇄회로기판은, 제1 실시예에 따른 칩 내장 인쇄회로기판과 대부분의 구성이 동일하고, 다만 상기 제1 패드(21)가 상기 제1 칩(20)의 상면에 구비되는 대신에 하면에 구비된다는 점에서만 제1 실시예와 다르다.
즉, 본 발명의 제2 실시예에 따른 칩 내장 인쇄회로기판은, 복수의 제1 패드(21)가 하면에 구비된 제1 칩(20)이 내장되고, 양면에 제1 회로패턴(11)이 구비된 제1 코어기판(10), 및 상기 제1 코어기판(10)의 하부에 이격 배치되며, 복수의 제2 패드(61)가 하면에 구비된 제2 칩(60)이 내장되고, 양면에 제2 회로패턴(51)이 구비된 제2 코어기판(50)을 포함한다.
상기 제1 코어기판(10)의 상부에는, 상기 제1 코어기판(10) 상면의 상기 제1 회로패턴(11)과 접속되는 복수의 제1 도전성 범프(31)가 관통 형성된 제1 절연층(32)이 적층되어 있다.
상기 제1 코어기판(10) 및 상기 제2 코어기판(50)의 사이에는, 상기 제1 코어기판(10) 하면의 상기 제1 회로패턴(11) 및 상기 제1 패드(21)를 상기 제2 코어기판(50) 상면의 상기 제2 회로패턴(51)과 서로 접속시키는 복수의 제2 도전성 범 프(41)가 관통 형성된 제2 절연층(42)이 적층되어 있다. 상기 제1 패드(21)와 상기 제2 도전성 범프(41)는 일대일로 접속될 수 있다.
상기 제2 코어기판(50)의 하부에는, 상기 제2 코어기판(50) 하면의 상기 제2 회로패턴(51) 및 상기 제2 패드(61)에 접속되는 복수의 제3 도전성 범프(71)가 관통 형성된 제3 절연층(72)이 적층되어 있다. 상기 제2 패드(61)와 상기 제3 도전성 범프(71)는 일대일로 접속될 수 있다.
상기 제1 절연층(32) 및 상기 제3 절연층(72)의 표면에는, 상기 제1 도전성 범프(31) 및 상기 제3 도전성 범프(71)와 각각 접속되는 제1 동박패턴(30a) 및 제3동박패턴(70a)이 형성되어 있다.
이러한 본 발명의 제2 실시예에 따른 칩 내장 인쇄회로기판은, 제1 실시예와 동일한 작용 및 효과를 얻을 수 있고, 제1 실시예에 따른 칩 내장 인쇄회로기판이 다핀용 칩에 유리한 구조라고 하면, 제2 실시예에 따른 칩 내장 인쇄회로기판은 다핀용 칩 및 저핀용 칩에 모두 유리한 구조라고 할 수 있다.
<제3 실시예 >
도 3을 참조하여 본 발명의 제3 실시예에 따른 칩 내장 인쇄회로기판에 대하여 상세히 설명한다. 다만, 제3 실시예의 구성 중 제2 실시예와 동일한 부분에 대한 설명은 생략하고, 제3 실시예에서 달라지는 구성에 대해서만 상술하기로 한다.
도 3은 본 발명의 제3 실시예에 따른 칩 내장 인쇄회로기판의 구조를 나타낸 단면도이다.
도 3에 도시된 바와 같이, 제3 실시예에 따른 칩 내장 인쇄회로기판은, 제2 실시예에 따른 칩 내장 인쇄회로기판과 대부분의 구성이 동일하고, 다만 상기 제1 절연층(32) 표면에 제1 동박패턴(30a)이 형성되지 않고, 상기 제1 절연층(32) 상부에, 제3 칩(90)이 내장되고 양면에 제3 회로패턴(81)이 구비된 제3 코어기판(80) 및 제4 절연층(102)이 추가로 적층된다는 점에서만 제2 실시예와 다르다.
상기 제3 코어기판(80)의 소정 부분에는 제3 캐비티(82)가 천공되어 있고, 상기 제3 캐비티(82) 내에 상기 제3 칩(90)이 삽입된다. 상기 제3 캐비티(82)와 상기 제3 칩(90) 사이에는 제3 충진재(92)가 충진되어 상기 제3 칩(90)을 고정시켜 준다.
상기 제3 칩(90)의 상면에는 복수의 제3 패드(91)가 구비되어 있다.
상기 제3 코어기판(80)의 하면에 구비된 제3 회로패턴(81)은, 상기 제1 절연층(32) 내에 형성된 제1 도전성 범프(31)와 접속되어 있다.
상기 제4 절연층(102)에는, 상기 제3 코어기판(80)의 상면에 구비된 상기 제3 회로패턴(81) 및 상기 제3 패드(91)에 접속되는 복수의 제4 도전성 범프(101)가 관통 형성되어 있다.
그리고, 상기 제4 절연층(102)의 표면에는, 상기 제4 도전성 범프(101)와 접속되는 제4 동박패턴(100a)이 형성되어 있다.
이러한 본 발명의 제3 실시예에 따른 칩 내장 인쇄회로기판에 있어서, 적층된 칩들(20,60,90)의 크기, 패드들(21,61,91)의 수, 배열, 피치 및 방향 등은 다양하게 변경 가능하다.
따라서, 본 발명의 제3 실시예에 따른 칩 내장 인쇄회로기판은, 제1 실시예와 동일한 작용 및 효과를 얻을 수 있고, 적층되는 칩의 수가 더 많으므로 더욱 다양한 기능을 가질 수 있는 장점이 있다.
칩 내장 인쇄회로기판의 제조방법
이하, 도 4 내지 도 11을 참조하여 본 발명의 제1 실시예에 따른 칩 내장 인쇄회로기판의 제조방법에 대하여 상세히 설명한다.
도 4 내지 도 11은 본 발명의 제1 실시예에 따른 칩 내장 인쇄회로기판의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
먼저, 도 4에 도시된 바와 같이, 복수의 제1 패드(21)가 상면에 구비된 제1 칩(20)이 내장되고, 양면에 제1 회로패턴(11)이 구비된 제1 코어기판(10)을 제공한다. 상기 제1 칩(20)에 구비된 상기 제1 패드(21)는, Au, Cu, Sn, 저융점 또는 고융점의 Sn계 합금 등을 이용하여, 볼(ball) 또는 범프 형태 등으로 형성된 것일 수 있다.
여기서, 도면에 도시하지는 않았으나, 상기 칩(20)이 내장된 상기 제1 코어기판(10)은 하기의 공정 등을 거쳐서 제공될 수 있다.
먼저, 상기 제1 회로패턴(11)이 구비된 제1 코어기판(10)의 소정 부위에 제1 캐비티(12)를 천공한다. 그런 다음, 상기 제1 코어기판(10)의 일면에 캐리어 필름(도면 미도시)을 부착하고, 상기 제1 캐비티(12)에 상기 제1 패드(21)가 구비된 제1 칩(20)을 삽입하여 상기 캐리어 필름 상에 고정시킨다. 그 다음에, 상기 제1 캐비티(12)와 상기 제1 칩(20) 사이에 제1 충진재(22)를 충전시킨 후, 상기 캐리어 필름을 제거한다.
다음으로, 도 5에 도시된 바와 같이, 제1 동박(Cu foil)층(30) 및 제2 동박층(40)을 각각 준비한다.
그런 다음, 상기 제1 동박층(30) 상에 복수의 제1 도전성 범프(31)를 형성하고, 상기 제2 동박층(40) 상에도 복수의 제2 도전성 범프(41)를 형성한다. 상기 제1 및 제2 도전성 범프(31,41)는 Ag, Cu, Sn, Au, 또는 저융점의 Sn계 합금 등으로 이루어질 수 있다. 또한, 상기 제1 및 제2 도전성 범프(31,41)는, 상기한 Ag 등과 같은 금속 대신에, 에폭시에 도전성 물질이 첨가된 형태의 도전성 에폭시로 이루어질 수도 있다.
여기서, 상기 제1 도전성 범프(31)는, 상기 제1 코어기판(10)의 제1 회로패턴(11) 및 상기 제1 칩(20)의 제1 패드(21)를 외부의 회로패턴 등과 접속시키기 위한 것이므로, 상기 제1 회로패턴(11) 및 제1 패드(21)와 대응되는 위치에 형성하는 것이 바람직하다. 특히, 상기 제1 패드(21)와 접속될 도전성 범프(31)는, 상기 제1 패드(21)와 일대일로 대응되도록 형성할 수 있다.
또한, 상기 제2 도전성 범프(41) 역시 층간 회로패턴 등을 서로 접속시키기 위한 것이므로, 상기 제1 회로패턴(11)과 대응되는 위치에 형성하는 것이 바람직하다.
이때 상기 제1 및 제2 도전성 범프(31,41)는, 하기의 제1 및 제2 절연층(32,42)이 상기 제1 및 제2 도전성 범프(31,41)를 관통하여 형성될 수 있도록, 그 상단이 뾰족한 모양, 예컨대 원추형 모양 등으로 형성되는 것이 바람직하다.
그 다음에, 상기 제1 동박층(30) 상에 상기 제1 도전성 범프(31)를 관통하여 상기 제1 도전성 범프(31)의 상단을 노출시키는 제1 절연층(32)을 형성하고, 상기 제2 동박층(40) 상에도 상기 제2 도전성 범프(42)를 관통하여 상기 제2 도전성 범프(42)의 상단을 노출시키는 제2 절연층(42)을 형성한다.
상기 제1 및 제2 절연층(32,42)은 프리프레그(prepreg) 또는 ABF(Ajinomoto Build-up Film) 등을 이용하여 형성할 수 있다. 또한 이러한 절연층(34)은 시트 타입(sheet type)을 사용하여 상기 제1 및 제2 동박층(30,40) 상에 형성될 수 있다.
그런 다음, 도 6에 도시된 바와 같이, 상기 제2 동박층(40)을 상기 제2 절연층(42)으로부터 제거한다. 그런 후에, 상기 제1 코어기판(10)의 상부에, 상기 제1 도전성 범프(31)가 관통 형성된 제1 절연층(32)이 일면에 구비된 상기 제1 동박층(30)을 배치하고, 상기 제1 코어기판(10)의 하부에 상기 제2 도전성 범프(41)가 관통 형성된 제2 절연층(42)을 배치한다.
이때, 상기 제1 및 제2 도전성 범프(31,41)의 노출된 상단이 상기 제1 코어기판(10)을 향하도록 배치하는 것이 바람직하다.
다음으로, 도 7에 도시된 바와 같이, 복수의 제2 패드(61)가 하면에 구비된 제2 칩(60)이 내장되고, 양면에 제2 회로패턴(51)이 구비된 제2 코어기판(50)을 준비한다.
그리고, 도 8에 도시된 바와 같이, 제3 동박층(70)을 준비한 다음, 상기 제3 동박층(70) 상에 복수의 제3 도전성 범프(71)를 형성한다. 상기 제3 도전성 범프(71)는 원추형 모양 등과 같이 그 상단이 뾰족한 모양으로 형성되는 것이 바람직하다.
또한, 상기 제3 도전성 범프(71)는, 상기 제2 코어기판(50)의 제2 회로패턴(51) 및 상기 제2 칩(60)의 제2 패드(61)를 외부 회로패턴 등과 접속시키기 위한 것이므로, 상기 제2 회로패턴(51) 및 상기 제2 패드(61)와 대응하는 위치에 형성하는 것이 바람직하다. 이때 상기 제2 패드(61)와 접속될 제3 도전성 범프(71)는, 상기 제2 패드(61)와 일대일로 대응되도록 형성할 수 있다.
그런 다음, 상기 제3 동박층(70) 상에 상기 제3 도전성 범프(71)를 관통하여 상기 제3 도전성 범프(71)의 상단을 노출시키는 제3 절연층(72)을 형성한다.
다음으로, 도 9에 도시된 바와 같이, 상기 제2 절연층(42)의 하부에, 상기 제2 칩(60)이 내장된 상기 제2 코어기판(50)을 배치한다.
그리고, 상기 제2 코어기판(50)의 하부에, 상기 제3 도전성 범프(71)가 관통 형성된 제3 절연층(72)이 일면에 구비된 상기 제3 동박층(70)을 배치한다. 이때 상기 제3 도전성 범프(71)의 노출된 상단이 상기 제2 코어기판(50)을 향하도록 배치하는 것이 바람직하다.
그런 후에, 도 10에 도시된 바와 같이, 상기 제1 도전성 범프(31) 및 제1 절연층(32)이 구비된 상기 제1 동박층(30), 상기 제1 칩(20)이 내장된 상기 제1 코어기판(10), 상기 제2 도전성 범프(41)가 관통 형성된 상기 제2 절연층(42), 상기 제2 칩(60)이 내장된 상기 제2 코어기판(50), 및 상기 제3 도전성 범프(71) 및 제3 절연층(72)이 구비된 상기 제3 동박층(70)을 적층시킨 후, 가열 및 가압한다.
이에 따라, 층간 회로패턴들(11,51) 및 칩 패드들(21,61)이 도전성 범프들(31,41,71)에 의해 상호 접속될 수 있다.
그런 다음, 도 11에 도시된 바와 같이, 상기 제1 동박층(30) 및 상기 제3 박층(70)의 일부분을 제거하여, 상기 제1 및 제3 도전성 범프(31,71)와 각각 접속되는 제1 및 제3 동박패턴(30a,70a)을 형성한다.
이와 같이 본 발명의 실시예에 따른 칩 내장 인쇄회로기판의 제조방법에 의하면, 복수개의 칩을 수직 적층함에 있어서, 칩들(20,60)이 각각 내장된 코어기판(10,50)의 상하부에, 상기 도전성 범프(31,41,71)가 관통 형성된 절연층(32,42,72)을 적층하는 공정만으로도 층간에 필요한 전기적 연결이 이루어지도록 할 수 있으므로, 기존의 층간 접속을 위한 비아홀 형성 공정을 생략하여 칩 내장 인쇄회로기판의 제조 비용, 시간 및 공정을 감소시켜, 제품의 수율 및 신뢰성을 향상시킬 수 있다.
이상에서 설명한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능할 것이나, 이러한 치환, 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 제1 실시예에 따른 칩 내장 인쇄회로기판의 구조를 나타낸 단면도.
도 2는 본 발명의 제2 실시예에 따른 칩 내장 인쇄회로기판의 구조를 나타낸 단면도.
도 3은 본 발명의 제3 실시예에 따른 칩 내장 인쇄회로기판의 구조를 나타낸 단면도.
도 4 내지 도 11은 본 발명의 제1 실시예에 따른 칩 내장 인쇄회로기판의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10,50: 제1 및 제2 코어기판 11,51: 제1 및 제2 회로패턴
12,52: 제1 및 제2 캐비티 20,60: 제1 및 제 2 칩
21,61: 제1 및 제2 패드 22,62: 제1 및 제2 충진재
30,40,70: 제1, 제2 및 제3 동박층 30a,70a: 제1 및 제3 동박패턴
31,41,71: 제1, 제2 및 제3 도전성 범프
32,42,72: 제1, 제2 및 제3 절연층

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  18. 복수의 제1 패드가 상면에 구비된 제1 칩이 내장되고, 양면에 제1 회로패턴이 구비된 제1 코어기판을 제공하는 단계;
    상기 제1 코어기판의 상부 및 하부에, 상기 제1 회로패턴 및 상기 제1 패드와 대응하는 복수의 제1 도전성 범프가 관통 형성된 제1 절연층이 일면에 구비된 제1 동박층, 및 상기 제1 회로패턴과 대응하는 복수의 제2 도전성 범프가 관통 형성된 제2 절연층을 배치하는 단계;
    상기 제2 절연층의 하부에, 복수의 제2 패드가 하면에 구비된 제2 칩이 내장되고, 양면에 제2 회로패턴이 구비된 제2 코어기판을 배치하는 단계;
    상기 제2 코어기판의 하부에 상기 제2 회로패턴 및 상기 제2 패드와 대응하는 복수의 제3 도전성 범프가 관통 형성된 제3 절연층이 일면에 구비된 제3 동박층을 배치하는 단계; 및
    상기 제1 코어기판, 상기 제1 동박층, 상기 제2 절연층, 상기 제2 코어기판 및 상기 제3 동박층을 적층하는 단계;
    를 포함하는 칩 내장 인쇄회로기판의 제조방법.
  19. 제18항에 있어서,
    상기 제1 패드와 상기 제1 도전성 범프는 일대일 대응되는 칩 내장 인쇄회로기판의 제조방법.
  20. 제18항에 있어서,
    상기 제2 패드와 상기 제3 도전성 범프는 일대일 대응되는 칩 내장 인쇄회로기판의 제조방법.
  21. 제18항에 있어서,
    상기 제1 코어기판의 상부 및 하부에, 상기 제1 동박층 및 상기 제2 절연층을 배치하는 단계 이전에,
    상기 제1 동박층 상에 상기 제1 도전성 범프를 형성하고, 별도의 제2 동박층 상에 상기 제2 도전성 범프를 형성하는 단계;
    상기 제1 동박층 상에 상기 제1 도전성 범프를 관통하여 상기 제1 도전성 범프의 상단을 노출시키는 상기 제1 절연층을 형성하고, 상기 제2 동박층 상에 상기 제2 도전성 범프를 관통하여 상기 제2 도전성 범프의 상단을 노출시키는 제2 절연층을 형성하는 단계; 및
    상기 제2 동박층을 상기 제2 절연층으로부터 제거하는 단계;
    를 더 포함하는 칩 내장 인쇄회로기판의 제조방법.
  22. 제21항에 있어서,
    상기 제1 및 제2 도전성 범프는 원추형 모양으로 형성되는 칩 내장 인쇄회로기판의 제조방법.
  23. 제21항에 있어서,
    상기 제2 코어기판의 하부에, 상기 제3 동박층을 배치하는 단계 이전에,
    상기 제3 동박층 상에 상기 제3 도전성 범프를 형성하는 단계; 및
    상기 제3 동박층 상에 상기 제3 도전성 범프를 관통하여 상기 제3 도전성 범프의 상단을 노출시키는 제3 절연층을 형성하는 단계;
    를 더 포함하는 칩 내장 인쇄회로기판의 제조방법
  24. 제18항에 있어서,
    상기 제1 코어기판, 상기 제1 동박층, 상기 제2 절연층, 상기 제2 코어기판 및 상기 제3 절연층을 적층하는 단계 이후에,
    가열 및 가압하는 단계;를 더 포함하는 칩 내장 인쇄회로기판의 제조방법.
  25. 제24항에 있어서,
    상기 가열 및 가압하는 단계 이후에,
    상기 제1 동박층 및 상기 제3 동박층의 일부분을 제거하여 상기 제1 및 제3 도전성 범프와 접속되는 동박패턴을 형성하는 단계;
    를 더 포함하는 칩 내장 인쇄회로기판의 제조방법.
  26. 제18항에 있어서,
    상기 제1, 제2 및 제3 도전성 범프는 도전성 에폭시(epoxy), Ag, Cu, Sn, Au 및 Sn계 합금 중 어느 하나로 이루어지는 칩 내장 인쇄회로기판의 제조방법.
  27. 제18항에 있어서,
    상기 제1 및 제2 패드는 Au, Cu, Sn 및 Sn계 합금 중 어느 하나로 형성되는 볼(ball) 또는 범프인 칩 내장 인쇄회로기판의 제조방법.
  28. 제18항에 있어서,
    상기 제1, 제2 및 제3 절연층은 프리프레그(prepreg) 또는 ABF(Ajinomoto Build-up Film)로 이루어지는 칩 내장 인쇄회로기판의 제조방법.
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