JPS61263274A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61263274A JPS61263274A JP10375485A JP10375485A JPS61263274A JP S61263274 A JPS61263274 A JP S61263274A JP 10375485 A JP10375485 A JP 10375485A JP 10375485 A JP10375485 A JP 10375485A JP S61263274 A JPS61263274 A JP S61263274A
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置に係シ、特にチャネル長が短かいＭ
ＯＳＦＥＴ （絶縁ゲート型電界効果トランジスタ）
において短チヤネル効果を防止するのに好適な半導体装
置の製造方法に関するものである。
ＯＳＦＥＴ （絶縁ゲート型電界効果トランジスタ）
において短チヤネル効果を防止するのに好適な半導体装
置の製造方法に関するものである。
一般に集積回路の集積度が増大するにつれ、素子の寸法
は短縮され特にＭＯｓＦＥＴのソース・ドレイン間の間
隔（チャネル長）は１μｍ以下となってきている。しか
しζこのよりなチャネ、ル長の短かいＭＯＳＦＥＴ に
おいては、ソースと基板およびド ・レインと基板間
の空乏層が接近する。このため、空乏層の変動あるいは
加工寸法のばらつきによりゲートしきい１直電圧（ｖｌ
）が大きく変動してし曳う問題がめつ九。そこで、ソー
スおよびドＶインと基板との接合の深さｔ−ｆｉこして
空乏層の接近を抑えることが試みられているが、ソース
およびドレイン領域の不純物の活性化を十分に行なうた
めの通常の熱処理条件下では浅い接合深さを実現するの
は困難でるる。特に、ＰＭＩ不純物であるホウ素（Ｂ）
は拡散係数が大きく浅い接合深さを実現できない。熱処
理法としてランプによる短時間アニールを用いると比較
的浅い接合を形成できるものの、不純物の活性化、均−
性等について問題がある。
は短縮され特にＭＯｓＦＥＴのソース・ドレイン間の間
隔（チャネル長）は１μｍ以下となってきている。しか
しζこのよりなチャネ、ル長の短かいＭＯＳＦＥＴ に
おいては、ソースと基板およびド ・レインと基板間
の空乏層が接近する。このため、空乏層の変動あるいは
加工寸法のばらつきによりゲートしきい１直電圧（ｖｌ
）が大きく変動してし曳う問題がめつ九。そこで、ソー
スおよびドＶインと基板との接合の深さｔ−ｆｉこして
空乏層の接近を抑えることが試みられているが、ソース
およびドレイン領域の不純物の活性化を十分に行なうた
めの通常の熱処理条件下では浅い接合深さを実現するの
は困難でるる。特に、ＰＭＩ不純物であるホウ素（Ｂ）
は拡散係数が大きく浅い接合深さを実現できない。熱処
理法としてランプによる短時間アニールを用いると比較
的浅い接合を形成できるものの、不純物の活性化、均−
性等について問題がある。
そこで、特開昭５５−１２１６８０号、特開昭５５−８
３２６３号に記載のようにソースおよびドレイン領域の
底部に絶Ｉｉｋノーを設け、絶縁層中の不純物拡散が極
めて遅いことを利用して不純物の拡散を絶縁層の上面で
止め、浅い拡散層を形ｇする製造方法が提案されていた
。これに上って印加電圧の変動６るいは加工寸法のばら
つきによる空乏層の変動を極めて小さくすることによシ
ｖｉｋのばらつきを少くした短チャネルＭＯ８ｉｌ’Ｅ
’ｒが実現できる。この二うな方法では絶＃：＊Ｊの拡
散障壁効果にのみ着目しているため、基板ＳＭと同程度
の濃度の多量の酸素イオンを打込んでいる。このため１
．ｅ緑層の形成に伴なう欠陥の発生については配慮され
ていなかった。絶縁層が部分的に基板内部に形成される
と、特に７Ｉ８４Ｉ／ｉ１４部において結晶の内部応力
が果申し欠陥発生の原因となる。このため接合リーク等
の素子特性が劣化する。また、多量のイオン打込みが必
要な丸め量産に適さないとい５難点があった。
３２６３号に記載のようにソースおよびドレイン領域の
底部に絶Ｉｉｋノーを設け、絶縁層中の不純物拡散が極
めて遅いことを利用して不純物の拡散を絶縁層の上面で
止め、浅い拡散層を形ｇする製造方法が提案されていた
。これに上って印加電圧の変動６るいは加工寸法のばら
つきによる空乏層の変動を極めて小さくすることによシ
ｖｉｋのばらつきを少くした短チャネルＭＯ８ｉｌ’Ｅ
’ｒが実現できる。この二うな方法では絶＃：＊Ｊの拡
散障壁効果にのみ着目しているため、基板ＳＭと同程度
の濃度の多量の酸素イオンを打込んでいる。このため１
．ｅ緑層の形成に伴なう欠陥の発生については配慮され
ていなかった。絶縁層が部分的に基板内部に形成される
と、特に７Ｉ８４Ｉ／ｉ１４部において結晶の内部応力
が果申し欠陥発生の原因となる。このため接合リーク等
の素子特性が劣化する。また、多量のイオン打込みが必
要な丸め量産に適さないとい５難点があった。
本発明の目的は、欠陥発生を抑制しつつ、ソースと基板
およびドレインと基板の接合深さを浅くすることのでき
る半導体装置の製造方法を提供することにある。
およびドレインと基板の接合深さを浅くすることのでき
る半導体装置の製造方法を提供することにある。
本発明の特徴は、Ｓｉ基板中に窒素または酸素の少なく
とも一方をイオン打込み法を用いて基板内部に打込み、
その後ソースおよびドレインを形成するために不純物を
導入することによシ、前記不純物の深さ方向への拡散を
抑制し、浅い接合を形成するものである。ここで、窒素
または酸素の打込み量、打込み電圧は、打込み層のピー
クの濃度が５ Ｘ １０２” ｃｍ−”以下、Ｉ Ｘ
１０”ｃｍ−”以上になるように設定される。５ Ｘ
１０” ”ｃｍ−”以上の場合には前記公知例と同様に
絶縁膜が形成され結晶欠陥が発生し素子特性は劣化する
。本発明者らは打込み層のピークの濃度が５ Ｘ １０
”ｃｍ−”以下で、基板と窒素あるいは酸素の化合物線
＊ｇが形成されない低濃度であっても、ソース、ドレイ
ン不純物の拡散が著しく抑制される現象を見い出した。
とも一方をイオン打込み法を用いて基板内部に打込み、
その後ソースおよびドレインを形成するために不純物を
導入することによシ、前記不純物の深さ方向への拡散を
抑制し、浅い接合を形成するものである。ここで、窒素
または酸素の打込み量、打込み電圧は、打込み層のピー
クの濃度が５ Ｘ １０２” ｃｍ−”以下、Ｉ Ｘ
１０”ｃｍ−”以上になるように設定される。５ Ｘ
１０” ”ｃｍ−”以上の場合には前記公知例と同様に
絶縁膜が形成され結晶欠陥が発生し素子特性は劣化する
。本発明者らは打込み層のピークの濃度が５ Ｘ １０
”ｃｍ−”以下で、基板と窒素あるいは酸素の化合物線
＊ｇが形成されない低濃度であっても、ソース、ドレイ
ン不純物の拡散が著しく抑制される現象を見い出した。
窒素あるいは酸素の打込み層のピーク濃度が１×１０１
９譚−３以上であれば前記の拡散抑制効果がおる。しか
もこのような低濃度範囲では素子特性の劣化の臘因とな
る結晶欠陥は発生しない。
９譚−３以上であれば前記の拡散抑制効果がおる。しか
もこのような低濃度範囲では素子特性の劣化の臘因とな
る結晶欠陥は発生しない。
以下、本発明の一実施例を図面を用いて説明する。第１
図はＰチャネルｒｉｏｓｍ造工程の一例を示したもので
ある。第１図（ａ）は通常のＭＯ８Ｌ８Ｉの製造方法に
よって型基板ｌ、上の素子分離用の酸化！２に囲まれた
領域にゲートを極３ｔ−形成した図である。ここで第１
図の）に示す如く例えば窒素イオン５を例えば６０Ｋｅ
Ｖで５ Ｘ １０” ｃｍ−”打込み窒素打込み層６を
形成する。これによって窒素のピーク位置の濃度は５×
１０２２を副１になる。
図はＰチャネルｒｉｏｓｍ造工程の一例を示したもので
ある。第１図（ａ）は通常のＭＯ８Ｌ８Ｉの製造方法に
よって型基板ｌ、上の素子分離用の酸化！２に囲まれた
領域にゲートを極３ｔ−形成した図である。ここで第１
図の）に示す如く例えば窒素イオン５を例えば６０Ｋｅ
Ｖで５ Ｘ １０” ｃｍ−”打込み窒素打込み層６を
形成する。これによって窒素のピーク位置の濃度は５×
１０２２を副１になる。
ここで、レジストマスク４を用いているがレジストを除
去してから打込んでもよい。また、この後、必要ならば
アニール熱処理を施こしてもよい。次に、第１図（Ｃ）
に示す如くソース、ドレイン領域８を形成するためにＰ
ＪＪ不純物である例えば二弗化ボロン７をイオン打込み
する。次に、第１図（ｄ）Ｋ示す如く活性化熱処理を施
こす。この後の工程は、通常のＭＯ３ＬＳＩ ｆｉ造工
程に準拠して差しつかえない。すなわ５、層間絶縁膜を
形成し、ホトリングラフイー法によってコンタクトホー
ルを形成し、〆 入り等の配線金膜けてＭＯ８１’ＥＴが完成する。
去してから打込んでもよい。また、この後、必要ならば
アニール熱処理を施こしてもよい。次に、第１図（Ｃ）
に示す如くソース、ドレイン領域８を形成するためにＰ
ＪＪ不純物である例えば二弗化ボロン７をイオン打込み
する。次に、第１図（ｄ）Ｋ示す如く活性化熱処理を施
こす。この後の工程は、通常のＭＯ３ＬＳＩ ｆｉ造工
程に準拠して差しつかえない。すなわ５、層間絶縁膜を
形成し、ホトリングラフイー法によってコンタクトホー
ルを形成し、〆 入り等の配線金膜けてＭＯ８１’ＥＴが完成する。
以上においては窒素打込み層６でソース、ドレイン領域
８が深さ方向に制限されているため、ソース、ドレイ／
領域８の接合深さｒｉ窒素打込みノー６の深さによって
決定されている。窒素打込み層６の形成条件によっては
、活性化熱処理後に第２図に示すようにボロ／拡散＋４
８が窒素打込み層６を越えている場合もおるが、このよ
うな場合でも本発明による拡散抑制効果が発揮されるの
は明らかである。
８が深さ方向に制限されているため、ソース、ドレイ／
領域８の接合深さｒｉ窒素打込みノー６の深さによって
決定されている。窒素打込み層６の形成条件によっては
、活性化熱処理後に第２図に示すようにボロ／拡散＋４
８が窒素打込み層６を越えている場合もおるが、このよ
うな場合でも本発明による拡散抑制効果が発揮されるの
は明らかである。
以上では、浅い接合深さを形成するのが特に困＃１なＰ
チャネルＭＯ８について説明したが、ＮチャネルＭＯ８
においても同様な効果が得られるのは明らかである。
チャネルＭＯ８について説明したが、ＮチャネルＭＯ８
においても同様な効果が得られるのは明らかである。
以上述べたように、本発明によれば、窒素または酸素の
少なくとも一方をピーク濃度が５×１０゜ｃｒｎ″３以
下、ｌＸｌ０”ｃｒＩＭ−”以上打込み、その後ソース
、ドＶイン不純物を導入することにより、ソース、ドＶ
イン不純物の深さ方向への拡散を抑制し、浅い接合を欠
陥の生成なしに形成できる効果がある。
少なくとも一方をピーク濃度が５×１０゜ｃｒｎ″３以
下、ｌＸｌ０”ｃｒＩＭ−”以上打込み、その後ソース
、ドＶイン不純物を導入することにより、ソース、ドＶ
イン不純物の深さ方向への拡散を抑制し、浅い接合を欠
陥の生成なしに形成できる効果がある。
第１図は本発明による？チャネルＭＯ８ＦＥＴＯ製造工
程を示す図、第２図は第１図（ｄ）の工程に相姦する他
の状態を示す図である。 １・・・Ｓｉ基板、２・・・素子分離用酸化膜、３・・
・ゲート電極、４・・・レジスト膜、５・・・窒素イオ
ン、Ｇ・・・第１ ｍ
程を示す図、第２図は第１図（ｄ）の工程に相姦する他
の状態を示す図である。 １・・・Ｓｉ基板、２・・・素子分離用酸化膜、３・・
・ゲート電極、４・・・レジスト膜、５・・・窒素イオ
ン、Ｇ・・・第１ ｍ
Claims (1)
- １、Ｓｉ基板中に窒素または酸素のうち少なくとも一方
を、基板中の濃度のピーク値として１×１０＾１＾９ｃ
ｍ＾−＾３以上５×１０＾２＾２ｃｍ＾−＾３以下の範
囲内の所望の値に設定してイオン打込みする工程と、前
記窒素または酸素打込み層より基板表面に近い領域にソ
ースおよびドレイン不純物をイオン打込みする工程と、
前記イオン打込みされた不純物を加熱拡散する工程を含
むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10375485A JPS61263274A (ja) | 1985-05-17 | 1985-05-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10375485A JPS61263274A (ja) | 1985-05-17 | 1985-05-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61263274A true JPS61263274A (ja) | 1986-11-21 |
Family
ID=14362339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10375485A Pending JPS61263274A (ja) | 1985-05-17 | 1985-05-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61263274A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6372164A (ja) * | 1986-08-14 | 1988-04-01 | Yokogawa Hewlett Packard Ltd | 改良形集積回路製造方法 |
| JPS63160277A (ja) * | 1986-12-23 | 1988-07-04 | Nec Corp | 半導体素子製造方法 |
| JPH01309320A (ja) * | 1988-06-07 | 1989-12-13 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5514902A (en) * | 1993-09-16 | 1996-05-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having MOS transistor |
| WO1998057368A1 (en) * | 1997-06-09 | 1998-12-17 | Advanced Micro Devices, Inc. | Nitrogen liner beneath transistor source/drain regions to retard dopant diffusion |
| US6300664B1 (en) * | 1993-09-02 | 2001-10-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of fabricating the same |
| KR100477940B1 (ko) * | 2002-07-30 | 2005-03-18 | 동부아남반도체 주식회사 | 반도체 소자의 얇은 접합 형성 방법 |
| KR100480578B1 (ko) * | 1997-12-27 | 2005-05-16 | 삼성전자주식회사 | 필드산화막위에소오스/드레인을형성시키는모스트랜지스터의제조방법 |
| KR100489586B1 (ko) * | 1997-12-30 | 2005-09-06 | 주식회사 하이닉스반도체 | 반도체소자의접합부형성방법 |
| KR100773096B1 (ko) | 2006-01-20 | 2007-11-02 | 삼성전자주식회사 | 도펀트 도핑 영역을 포함하는 반도체 소자의 형성 방법 |
-
1985
- 1985-05-17 JP JP10375485A patent/JPS61263274A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5514902A (en) * | 1993-09-16 | 1996-05-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having MOS transistor |
| US6475887B1 (en) | 1993-09-16 | 2002-11-05 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing semiconductor device |
| US6225151B1 (en) | 1997-06-09 | 2001-05-01 | Advanced Micro Devices, Inc. | Nitrogen liner beneath transistor source/drain regions to retard dopant diffusion |
| WO1998057368A1 (en) * | 1997-06-09 | 1998-12-17 | Advanced Micro Devices, Inc. | Nitrogen liner beneath transistor source/drain regions to retard dopant diffusion |
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| KR100773096B1 (ko) | 2006-01-20 | 2007-11-02 | 삼성전자주식회사 | 도펀트 도핑 영역을 포함하는 반도체 소자의 형성 방법 |
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