JPS63275179A - Ｍｉｓ型半導体集積回路装置 - Google Patents
Ｍｉｓ型半導体集積回路装置Info
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- JPS63275179A JPS63275179A JP11131287A JP11131287A JPS63275179A JP S63275179 A JPS63275179 A JP S63275179A JP 11131287 A JP11131287 A JP 11131287A JP 11131287 A JP11131287 A JP 11131287A JP S63275179 A JPS63275179 A JP S63275179A
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- gate electrode
- semiconductor integrated
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- 239000000758 substrate Substances 0.000 claims abstract description 12
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は大規模な集積化および高速な動作を可能とする
ＭＩＳ型半導体集積回路装置に関する。
ＭＩＳ型半導体集積回路装置に関する。
近年、ＭＯ８型半導体集積回路装置は、大集積化、高速
化が進み、増々微細なＭＯＳ）ランジスタが必要と力っ
てきている。
化が進み、増々微細なＭＯＳ）ランジスタが必要と力っ
てきている。
第４図はその一例の断面図で、 ＬＤＤ （Ｌｉｇｈｔ
ｌｙＤｏｐｅｄ Ｄｒａｉｎ ）構造と呼ばれるトラン
ジスタを示し、Ｎチャネルトランジスタについて説明す
る。この例は、Ｐ型基板１１′上にゲート酸化膜１２が
設けられ、このゲート酸化膜１２上に、ゲート側壁絶縁
膜２２で囲まれたゲート電極２４が設けられている。こ
のゲート電極２４下のチャネルドープ領域２１と、ドレ
イン・ソース電極１６．１６’との間に、高抵抗のＮ一
層２３．２３’が形成され、そのゲート長りが小さくな
った際に問題となるドレイン電界の増加を緩和するよう
な構造となっている。
ｌｙＤｏｐｅｄ Ｄｒａｉｎ ）構造と呼ばれるトラン
ジスタを示し、Ｎチャネルトランジスタについて説明す
る。この例は、Ｐ型基板１１′上にゲート酸化膜１２が
設けられ、このゲート酸化膜１２上に、ゲート側壁絶縁
膜２２で囲まれたゲート電極２４が設けられている。こ
のゲート電極２４下のチャネルドープ領域２１と、ドレ
イン・ソース電極１６．１６’との間に、高抵抗のＮ一
層２３．２３’が形成され、そのゲート長りが小さくな
った際に問題となるドレイン電界の増加を緩和するよう
な構造となっている。
このＬＤＤ構造のトランジスタの製造工程は、第５図に
示される。ステップ４１でトランジスタのチャネルドー
プ領域２１を形成した後、ステップ４２でゲート電極２
４を形成し、ステップ４３でイオン注入によってゲート
電極２４をマスクにしてソースドレインのＮ 一層２３
．２３’をまず形成する。その後、ステップ４４でＣＶ
Ｄ膜を成長し、とのＣＶＤ膜をゲート電極の側壁部にの
み残るように、ステップ４５でエツチングするエッチバ
ック技術を利用する。残った側壁部絶縁膜２２．２２’
およびゲート電極１４をマスクにしてイオン注入により
、ステップ４６でソース・ドレインのＮ層１６．１６’
を形成し、ステップ４７でアニーリングし、第４図の構
造を得る。
示される。ステップ４１でトランジスタのチャネルドー
プ領域２１を形成した後、ステップ４２でゲート電極２
４を形成し、ステップ４３でイオン注入によってゲート
電極２４をマスクにしてソースドレインのＮ 一層２３
．２３’をまず形成する。その後、ステップ４４でＣＶ
Ｄ膜を成長し、とのＣＶＤ膜をゲート電極の側壁部にの
み残るように、ステップ４５でエツチングするエッチバ
ック技術を利用する。残った側壁部絶縁膜２２．２２’
およびゲート電極１４をマスクにしてイオン注入により
、ステップ４６でソース・ドレインのＮ層１６．１６’
を形成し、ステップ４７でアニーリングし、第４図の構
造を得る。
このようなＬＤＤ構造トランジスタでは、チャネル長り
の縮小に伴なうトランジスタ特性の劣化を抑えることが
可能となるものの、製造工程が複雑化し、作り難いとい
う欠点を有している。
の縮小に伴なうトランジスタ特性の劣化を抑えることが
可能となるものの、製造工程が複雑化し、作り難いとい
う欠点を有している。
第５図の製造工程の中でエッチバック技術は再現性良く
行うことのむずかしい技術であシ、またチャネル長りの
短かいトランジスタを作る為には、ゲート電極を小さく
パターニングしなければならないが、それには高速なフ
ォトリソグラフィー技術およびゲート材料の高度なエツ
チング技術が不可欠であるという欠点を有している。
行うことのむずかしい技術であシ、またチャネル長りの
短かいトランジスタを作る為には、ゲート電極を小さく
パターニングしなければならないが、それには高速なフ
ォトリソグラフィー技術およびゲート材料の高度なエツ
チング技術が不可欠であるという欠点を有している。
本発明の目的は、このような欠点を除き、製造が容易に
できると共に、歩留り良く製造することができるＭＩＳ
型半導体集積回路を提供することＫある。
できると共に、歩留り良く製造することができるＭＩＳ
型半導体集積回路を提供することＫある。
半導体基板上あるいはこの基板上の島領域内に、ゲート
酸化膜を介してゲート電極を設け、このゲート電極の両
側にソース電極およびドレイン電極を形成したＭＩＤ）
ランジスタを有するＭＩＳ型半導体集積回路装置におい
て、前記ゲート電極の下の領域のうち、前記ソース電極
およびドレイン電極、あるいはこれらのいずれか一方の
電極近傍のみに１前記基板あるいは島領域と同じ導電型
のチャネル領域が形成され、このチャネル領域以外の残
シのゲート電極下の領域にこのチャネル領域と逆導電型
の拡散層が形成されていることを特徴とする。
酸化膜を介してゲート電極を設け、このゲート電極の両
側にソース電極およびドレイン電極を形成したＭＩＤ）
ランジスタを有するＭＩＳ型半導体集積回路装置におい
て、前記ゲート電極の下の領域のうち、前記ソース電極
およびドレイン電極、あるいはこれらのいずれか一方の
電極近傍のみに１前記基板あるいは島領域と同じ導電型
のチャネル領域が形成され、このチャネル領域以外の残
シのゲート電極下の領域にこのチャネル領域と逆導電型
の拡散層が形成されていることを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の断面図、第２図は本実施例
の製造工程図であシ、Ｎチャネルトランジスタを示して
いる。Ｐｉ半導体基板】１上にゲート酸化膜１２を形成
し、イオン注入技術を用いて基板表面にＮ一層１３を形
成して後（ステップ３１）、ゲート電極のパターニング
を行なってゲート電極１４を形成しくステップ３２）、
このゲート電極１４をマスク材としてイオン注入を行な
うことによシ、ドレイン・ソースＮ層１６．１６’を形
成する（ステップ３３）。さらに、フォトリソグラフィ
技術を用いてドレイン電極１６側をマスクして、Ｐ型不
純物をソース電極１６′側にイオン注入する（ステップ
３４）。この時の注入量は、Ｎ一層１３を打ち消し基板
表面をｐ型にするような、しかも所定の閾値電圧が得ら
れるような表面濃度になるように決める。このＮ層１６
．１６’の活性化のための熱処理をした後（ステップ３
５）、第１図の様な構造が得られる。
の製造工程図であシ、Ｎチャネルトランジスタを示して
いる。Ｐｉ半導体基板】１上にゲート酸化膜１２を形成
し、イオン注入技術を用いて基板表面にＮ一層１３を形
成して後（ステップ３１）、ゲート電極のパターニング
を行なってゲート電極１４を形成しくステップ３２）、
このゲート電極１４をマスク材としてイオン注入を行な
うことによシ、ドレイン・ソースＮ層１６．１６’を形
成する（ステップ３３）。さらに、フォトリソグラフィ
技術を用いてドレイン電極１６側をマスクして、Ｐ型不
純物をソース電極１６′側にイオン注入する（ステップ
３４）。この時の注入量は、Ｎ一層１３を打ち消し基板
表面をｐ型にするような、しかも所定の閾値電圧が得ら
れるような表面濃度になるように決める。このＮ層１６
．１６’の活性化のための熱処理をした後（ステップ３
５）、第１図の様な構造が得られる。
ここで、Ｌが実効チャネル長となるが、これはチャネル
ドープ領域〕５を形成する除のイオン注入のエネルギー
、注入量および活性化の熱処理条件で決められ、従来の
製造技術を用いてＬΣ０，１μｍを容易にコントロール
することが可能である。
ドープ領域〕５を形成する除のイオン注入のエネルギー
、注入量および活性化の熱処理条件で決められ、従来の
製造技術を用いてＬΣ０，１μｍを容易にコントロール
することが可能である。
第３図は本発明の第２の実施例の断面図である。
本実施例は、第１図に対してチャネルドープ領域１８を
ソース、ドレイン１６．１６’の両側から形成したもの
であシ、この場合の実効チャネル長は、第１図の場合の
２倍となる。本実施例では、チャネルドープの際ドレイ
ン側をマスクする必要がないため、製造工程が簡単化さ
れるという利点がある。
ソース、ドレイン１６．１６’の両側から形成したもの
であシ、この場合の実効チャネル長は、第１図の場合の
２倍となる。本実施例では、チャネルドープの際ドレイ
ン側をマスクする必要がないため、製造工程が簡単化さ
れるという利点がある。
設けられてもよいことは明らかである。この場合、チャ
ネル領域は、ソース領域およびドレイン領域あるいはい
ずれか一方の電極近傍のみ第２導電型島領域と同じ導電
型となシ、それ以外のゲート電極上の領域は第１導電型
となる。
ネル領域は、ソース領域およびドレイン領域あるいはい
ずれか一方の電極近傍のみ第２導電型島領域と同じ導電
型となシ、それ以外のゲート電極上の領域は第１導電型
となる。
以上説明したように本発明は、ＭＯＳ）ランジスタの実
効チャネル長をイオン注入及び熱処理条件で制御するこ
とによシ、極めて小さなチャネル長のトランジスタを、
高度なフォトリングシフイー技術、高度なエツチング技
術及びエッチバック等の制御性の悪い技術を用いること
なく、比較的簡単に製造することが可能である。したが
って、高速かつ大規模なＭＩＳ型半導体集積回路を歩留
シ艮く製造することができる。
効チャネル長をイオン注入及び熱処理条件で制御するこ
とによシ、極めて小さなチャネル長のトランジスタを、
高度なフォトリングシフイー技術、高度なエツチング技
術及びエッチバック等の制御性の悪い技術を用いること
なく、比較的簡単に製造することが可能である。したが
って、高速かつ大規模なＭＩＳ型半導体集積回路を歩留
シ艮く製造することができる。
なお、上述した構造は、ＮＣｈトランジスタだけではな
く、ＰＣｈトランジスタや、相補型のＭＩＳ型半導体集
積回路装置に適用しても有効なことは明らかである。
く、ＰＣｈトランジスタや、相補型のＭＩＳ型半導体集
積回路装置に適用しても有効なことは明らかである。
第１図、第３図は本発明の第１および第２の実施例のＮ
−ｃｈＭＯ８型トランジスタの断面図、第２図は第１図
の製造工程を示した工程図、第４図は従来のＮ−ｃｈＭ
Ｏ８型ＬＤＤ構造トランジスタの断面構造図、第５図は
従来のＮ −ｃｈ Ｍ ＯＳ型トランジスタの主要製造
工程を示した工程図である。 １１．１１’・・・・・・ｐ型基板、１２・・・・・・
ゲート酸化膜、１３．１７，２３．２３’・・・・・・
Ｎ一層、１４．２４・・・・・・ゲート電極、１５，１
８．２１・・・・・・チャーネルドープ領域、１６．１
６’・・・・・・ドレイン・ソースＮ＋層、２２・・・
・・・ゲート側壁絶縁膜。
−ｃｈＭＯ８型トランジスタの断面図、第２図は第１図
の製造工程を示した工程図、第４図は従来のＮ−ｃｈＭ
Ｏ８型ＬＤＤ構造トランジスタの断面構造図、第５図は
従来のＮ −ｃｈ Ｍ ＯＳ型トランジスタの主要製造
工程を示した工程図である。 １１．１１’・・・・・・ｐ型基板、１２・・・・・・
ゲート酸化膜、１３．１７，２３．２３’・・・・・・
Ｎ一層、１４．２４・・・・・・ゲート電極、１５，１
８．２１・・・・・・チャーネルドープ領域、１６．１
６’・・・・・・ドレイン・ソースＮ＋層、２２・・・
・・・ゲート側壁絶縁膜。
Claims (1)
- 半導体基板上あるいはこの基板上の島領域内に、ゲート
酸化膜を介してゲート電極を設け、このゲート電極の両
側にソース電極およびドレイン電極を形成したＭＩＳ型
トランジスタを有するＭＩＳ型半導体集積回路装置にお
いて、前記ゲート電極の下の領域のうち、前記ソース電
極およびドレイン電極、あるいはこれらのいずれか一方
の電極近傍のみに、前記基板あるいは島領域と同じ導電
型のチャネル領域が形成され、このチャネル領域以外の
残りのゲート電極下の領域にこのチャネル領域と逆導電
型の拡散層が形成されていることを特徴とするＭＩＳ型
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11131287A JPS63275179A (ja) | 1987-05-06 | 1987-05-06 | Ｍｉｓ型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11131287A JPS63275179A (ja) | 1987-05-06 | 1987-05-06 | Ｍｉｓ型半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63275179A true JPS63275179A (ja) | 1988-11-11 |
Family
ID=14558034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11131287A Pending JPS63275179A (ja) | 1987-05-06 | 1987-05-06 | Ｍｉｓ型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63275179A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5744372A (en) * | 1995-04-12 | 1998-04-28 | National Semiconductor Corporation | Fabrication of complementary field-effect transistors each having multi-part channel |
| US5796145A (en) * | 1993-12-13 | 1998-08-18 | Nec Corporation | Semiconductor device composed of MOSFET having threshold voltage control section |
| US6020227A (en) * | 1995-09-12 | 2000-02-01 | National Semiconductor Corporation | Fabrication of multiple field-effect transistor structure having local threshold-adjust doping |
| US6313509B1 (en) * | 1997-04-04 | 2001-11-06 | Nippon Steel Corporation | Semiconductor device and a MOS transistor for circuit protection |
-
1987
- 1987-05-06 JP JP11131287A patent/JPS63275179A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5796145A (en) * | 1993-12-13 | 1998-08-18 | Nec Corporation | Semiconductor device composed of MOSFET having threshold voltage control section |
| US5744372A (en) * | 1995-04-12 | 1998-04-28 | National Semiconductor Corporation | Fabrication of complementary field-effect transistors each having multi-part channel |
| US6078082A (en) * | 1995-04-12 | 2000-06-20 | National Semiconductor Corporation | Field-effect transistor having multi-part channel |
| US6576966B1 (en) | 1995-04-12 | 2003-06-10 | National Semiconductor Corporation | Field-effect transistor having multi-part channel |
| US6020227A (en) * | 1995-09-12 | 2000-02-01 | National Semiconductor Corporation | Fabrication of multiple field-effect transistor structure having local threshold-adjust doping |
| US6313509B1 (en) * | 1997-04-04 | 2001-11-06 | Nippon Steel Corporation | Semiconductor device and a MOS transistor for circuit protection |
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