JPS63278265A - 半導体ＢｉＣＭＯＳ装置の製造方法 - Google Patents
半導体ＢｉＣＭＯＳ装置の製造方法Info
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- JPS63278265A JPS63278265A JP62277543A JP27754387A JPS63278265A JP S63278265 A JPS63278265 A JP S63278265A JP 62277543 A JP62277543 A JP 62277543A JP 27754387 A JP27754387 A JP 27754387A JP S63278265 A JPS63278265 A JP S63278265A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8249—Bipolar and MOS technology
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- Bipolar Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に単結晶シリ
コン半導体の基板上にバイポーラトランジスタと、Ｎチ
ャネル及びＰチャネルＭＯＳ電界効果トランジスタとか
ら構成されるＣＭＯＳトランジスタを具備する半導体装
置を製造する方法に関するものである。
コン半導体の基板上にバイポーラトランジスタと、Ｎチ
ャネル及びＰチャネルＭＯＳ電界効果トランジスタとか
ら構成されるＣＭＯＳトランジスタを具備する半導体装
置を製造する方法に関するものである。
半導体の基板上にバイポーラトランジスタとＣＭＯＳト
ランジスタとが製造された半導体装置を一般にＢｉ ０
ＭＯＳという。
ランジスタとが製造された半導体装置を一般にＢｉ ０
ＭＯＳという。
単結晶シリコン半導体基板上にＢｔ ０ＭＯＳを製造す
る方法としては、米国特許番号箱４，５０３．６０３号
に記載されている方法がある。
る方法としては、米国特許番号箱４，５０３．６０３号
に記載されている方法がある。
この従来の製造方法は、第１導電型の半導体基板表面に
バイポーラトランジスタと、ＰチャネルＭＯＳ電界効果
トランジスタを形成するための前記第１導電型と反対の
第２導電型の基板領域（又はウェル領域）を形成し、そ
の後、前記半導体基板表面全体に薄い酸化膜の第１絶縁
層と、第２上部窒化膜層とからなるマスキング層を形成
し、前記窒化膜層との組合せにより前記第１絶縁層の一
部が全製造工程をとおして残留されるようにして、前記
電界効果トランジスタなどのゲート酸化膜層として用い
られ得るようにする工程である。
バイポーラトランジスタと、ＰチャネルＭＯＳ電界効果
トランジスタを形成するための前記第１導電型と反対の
第２導電型の基板領域（又はウェル領域）を形成し、そ
の後、前記半導体基板表面全体に薄い酸化膜の第１絶縁
層と、第２上部窒化膜層とからなるマスキング層を形成
し、前記窒化膜層との組合せにより前記第１絶縁層の一
部が全製造工程をとおして残留されるようにして、前記
電界効果トランジスタなどのゲート酸化膜層として用い
られ得るようにする工程である。
従って、このような従来の製造工程においては、前記第
１導電型の半導体基板表面に前記第２導電型の基板領域
（又はウェル領域）などを形成するための第１マスク工
程と、前記基板領域などの形成後、前記半導体基板の表
面全体にかけて前記マスキング層を形成し、バイポーラ
トランジスタのエミッタ領域と、コレクタ接続領域及び
ＰチャネルＭＯＳ電界効果トランジスタのゲート領域と
このゲート領域と隣接されたソース及びドレイン領域の
一部分と、前記ＰチャネルＭＯＳ電界効果トランジスタ
が形成される基板領域のバックバイアス（ｂａｃｋ ｂ
ｉａｓ ）を供給するために形成されることになる接続
領域及びＮチャネルＭＯＳ電界効果トランジスタが形成
されることになる前記第１導電型の半導体基板の表面領
域上部のマスキング層を残す第２マスク工程と、バイポ
ーラトランジスタのベース領域と、ＰチャネルＭＯＳ電
界効果トランジスタのソース及びドレイン領域と、第１
導電形の半導体基板に接続領域を形成するために、イオ
ン注入に対してマスク作用をする第３マスク工程と、バ
イポーラトランジスタのコレクタ領域と、エミッタ領域
及びＰチャネルＭＯＳ電界効果トランジスタの基板領域
との接続領域及びＮチャネルＭＯＳ電界効果トランジス
タのソース及びドレイン領域を形成するためにイオン注
入に対してマスク作用をする第４マスク工程と、Ｎチャ
ネルＭＯＳ電界効果トランジスタのチャネル形成のため
のゲート領域に隣接したソース及びドレイン領域のイオ
ン注入のための第５マスク工程と、通常２つのマスク工
程からなる電極及び導線形成のためのマスク工程と、半
導体基板表面を保護するためのパシベーション（ｐａｓ
ｓｉｖａｔｉｏｎ ）層を形成した後、パッドと導線溶
接のためのマスク工程を含み総８つのマスク工程が要さ
れる。
１導電型の半導体基板表面に前記第２導電型の基板領域
（又はウェル領域）などを形成するための第１マスク工
程と、前記基板領域などの形成後、前記半導体基板の表
面全体にかけて前記マスキング層を形成し、バイポーラ
トランジスタのエミッタ領域と、コレクタ接続領域及び
ＰチャネルＭＯＳ電界効果トランジスタのゲート領域と
このゲート領域と隣接されたソース及びドレイン領域の
一部分と、前記ＰチャネルＭＯＳ電界効果トランジスタ
が形成される基板領域のバックバイアス（ｂａｃｋ ｂ
ｉａｓ ）を供給するために形成されることになる接続
領域及びＮチャネルＭＯＳ電界効果トランジスタが形成
されることになる前記第１導電型の半導体基板の表面領
域上部のマスキング層を残す第２マスク工程と、バイポ
ーラトランジスタのベース領域と、ＰチャネルＭＯＳ電
界効果トランジスタのソース及びドレイン領域と、第１
導電形の半導体基板に接続領域を形成するために、イオ
ン注入に対してマスク作用をする第３マスク工程と、バ
イポーラトランジスタのコレクタ領域と、エミッタ領域
及びＰチャネルＭＯＳ電界効果トランジスタの基板領域
との接続領域及びＮチャネルＭＯＳ電界効果トランジス
タのソース及びドレイン領域を形成するためにイオン注
入に対してマスク作用をする第４マスク工程と、Ｎチャ
ネルＭＯＳ電界効果トランジスタのチャネル形成のため
のゲート領域に隣接したソース及びドレイン領域のイオ
ン注入のための第５マスク工程と、通常２つのマスク工
程からなる電極及び導線形成のためのマスク工程と、半
導体基板表面を保護するためのパシベーション（ｐａｓ
ｓｉｖａｔｉｏｎ ）層を形成した後、パッドと導線溶
接のためのマスク工程を含み総８つのマスク工程が要さ
れる。
従って、前記のごとき従来のＢｉ ０ＭＯＳ製造方法に
おいては、 （１） ＣＭ ＯＳ電界効果トランジスタのゲート絶
縁膜が酸化工程に対する保護マスクとして用いられる第
２上部窒化膜層の保護による第１絶縁層となるため、連
続するエツチング工程と、酸化工程によりゲート絶縁物
内の不純物分布が不均一になりスレッショルド電圧の不
安定化が生じる問題点がある。
おいては、 （１） ＣＭ ＯＳ電界効果トランジスタのゲート絶
縁膜が酸化工程に対する保護マスクとして用いられる第
２上部窒化膜層の保護による第１絶縁層となるため、連
続するエツチング工程と、酸化工程によりゲート絶縁物
内の不純物分布が不均一になりスレッショルド電圧の不
安定化が生じる問題点がある。
（２） また、従来の製造方法は、バイポーラトラン
ジスタの製造工程条件によりＭＯＳ電界効果トランジス
タなどの電気的特性が決定されるため、ＭＯＳトランジ
スタなどの特性調節に不利な点がある。
ジスタの製造工程条件によりＭＯＳ電界効果トランジス
タなどの電気的特性が決定されるため、ＭＯＳトランジ
スタなどの特性調節に不利な点がある。
（３） 更に、従来のＢｉ ０ＭＯＳ製造方法におい
て、ＰＭＯ３電界効果トランジスタとＮＭＯＳ電界効果
トランジスタのスレッショルド電圧を調整するためのイ
オン注入工程を追加するとすれば、ＦＥＴとＮＭＯＳＦ
ＥＴのゲートをイオン注入から選択的に各々保護するた
めのマスク工程２つが追加されることになり総１０ケの
マスク工程が必要となるため、多数のマスク工程が必要
となる不利な点がある。
て、ＰＭＯ３電界効果トランジスタとＮＭＯＳ電界効果
トランジスタのスレッショルド電圧を調整するためのイ
オン注入工程を追加するとすれば、ＦＥＴとＮＭＯＳＦ
ＥＴのゲートをイオン注入から選択的に各々保護するた
めのマスク工程２つが追加されることになり総１０ケの
マスク工程が必要となるため、多数のマスク工程が必要
となる不利な点がある。
従って、本発明の目的は、０ＭＯＳ電界効果トランジス
タのゲート絶縁物を良質の酸化膜にて形成して安定した
ＭＯＳ電界効果トランジスタの特性を得ることのできる
Ｂｉ ０ＭＯＳ製造方法を提供するにある。
タのゲート絶縁物を良質の酸化膜にて形成して安定した
ＭＯＳ電界効果トランジスタの特性を得ることのできる
Ｂｉ ０ＭＯＳ製造方法を提供するにある。
本発明の他の目的は、０ＭＯＳ電界効果トランジスタの
スレッショルド電圧調整が容易なりｉＣＭＯＳ製造方法
を提供することにある。
スレッショルド電圧調整が容易なりｉＣＭＯＳ製造方法
を提供することにある。
本発明の更に他の目的は、マスクの使用数を最小限にし
てＢｉ ０ＭＯＳを経済的に製造できる方法を提供する
にある。
てＢｉ ０ＭＯＳを経済的に製造できる方法を提供する
にある。
以下、本発明を添付図面を参照して詳細に説明する。
第１図は本発明に従うＢｉ ＣＭＯＳ平面図を示す図で
ある。
ある。
出発物質はＰ型車結晶シリコンウェーハであって、該シ
リコンウェーハは比抵抗が１〜２０Ω−ａｍであり、結
晶面は（１１１）である。
リコンウェーハは比抵抗が１〜２０Ω−ａｍであり、結
晶面は（１１１）である。
第１図の平面図は、前記シリコンウェハー上にＮＰＮト
ランジスタとＰＭＯＳ電界効果トランジスタ（ＦＥＴ）
及びＮＭＯＳＦＥＴが製造すした一部分の平面図を示し
た図であることを留意すべきである。
ランジスタとＰＭＯＳ電界効果トランジスタ（ＦＥＴ）
及びＮＭＯＳＦＥＴが製造すした一部分の平面図を示し
た図であることを留意すべきである。
第１図のうち、Ｐ型車結晶シリコン基板１上にはＮＰＮ
トランジスタが形成されることになるウェルのＮ型第１
基板領域８と、ＮＭＯＳＦＥＴが形成されることになる
前記基板１上の領域２１と、ＰＭＯＳＦＥＴが形成され
ることになるウェルのＮ型第２基板領域９とを有するこ
とになる。
トランジスタが形成されることになるウェルのＮ型第１
基板領域８と、ＮＭＯＳＦＥＴが形成されることになる
前記基板１上の領域２１と、ＰＭＯＳＦＥＴが形成され
ることになるウェルのＮ型第２基板領域９とを有するこ
とになる。
更に、前記基板１の表面部４００の外側には前記素子等
間のチャネル形成を防止するためのＰ＋のチャネルスト
ッパー領域２４があることになり開口４１０は前記チャ
ネルストッパー領域２４と抵抗接続のための接続部であ
る。
間のチャネル形成を防止するためのＰ＋のチャネルスト
ッパー領域２４があることになり開口４１０は前記チャ
ネルストッパー領域２４と抵抗接続のための接続部であ
る。
前記第１基板領域８は前記ＮＰＮトランジスタのコレク
タ形成領域であり、該基板領域８にはコレクタ接続領域
５２とベース領域３０及びエミツ夕領域５０とが形成さ
れる。
タ形成領域であり、該基板領域８にはコレクタ接続領域
５２とベース領域３０及びエミツ夕領域５０とが形成さ
れる。
コレクタ接続領域５２は前記基板領域８内の表面に所定
の深さで前記ベース領域３０の周辺を離隔して取り囲ん
でいる。
の深さで前記ベース領域３０の周辺を離隔して取り囲ん
でいる。
また、ベース領域３０内にはＮ＋のエミッタ領域５０が
形成されている。また、開口３００，３０２．３０４等
はそれぞれコレクタ、ベース及びエミッタとの接続のた
めの接続開口等である。
形成されている。また、開口３００，３０２．３０４等
はそれぞれコレクタ、ベース及びエミッタとの接続のた
めの接続開口等である。
更に、ＮＭＯＳＦＥＴが形成されることになる領域２１
内には、ソース領域５４と、ドレイン領域５６間の表面
上部にはゲート絶縁膜４６が形成され、開口３１０と３
１２はそれぞれ前記ソース領域５４及びドレイン領域５
６との接続のための開口である。
内には、ソース領域５４と、ドレイン領域５６間の表面
上部にはゲート絶縁膜４６が形成され、開口３１０と３
１２はそれぞれ前記ソース領域５４及びドレイン領域５
６との接続のための開口である。
更に、ＰＭＯＳＦＥＴが形成されることになる第２基板
領域９内には、前記第２基板領域９にバイアスをかける
ためのＮ＋の接続領域５８が基板表面においてＰ＋のソ
ース領域２６及びＰ＋のドレイン領域２８を周辺より離
隔されて取り囲んでいる。
領域９内には、前記第２基板領域９にバイアスをかける
ためのＮ＋の接続領域５８が基板表面においてＰ＋のソ
ース領域２６及びＰ＋のドレイン領域２８を周辺より離
隔されて取り囲んでいる。
更に、前記離隔されたソース領域２６とドレイン領域２
８間の上部にはゲート絶縁膜４８が形成されている。更
に、前記接続領域５８とソース領域２６及びドレイン領
域２８の表面には夫々前記の領域などとの接続のための
開口３２０，３２２．３２４が形成されている。
８間の上部にはゲート絶縁膜４８が形成されている。更
に、前記接続領域５８とソース領域２６及びドレイン領
域２８の表面には夫々前記の領域などとの接続のための
開口３２０，３２２．３２４が形成されている。
第２図ないし第１１図は、第１図の平面図中Ａ−Ａにお
ける断面を製造工程に従う順にて示した断面図である。
ける断面を製造工程に従う順にて示した断面図である。
以下、本発明に従うＢｉ ０ＭＯＳの製造工程を詳細に
説明する。
説明する。
第２図に示したように、前記Ｐ型車結晶シリコン基板１
を通常の酸化処理工程により前記基板１の全面にマスキ
ングするためのシリコン酸化膜層２を通常の方法により
形成した後、前記酸化膜層２の上部にフォトレジスト５
を塗布し、ＮＰＮトランジスタとＰＭＯＳＦＥＴの基板
領域（又はウェル）などを形成するための開口３．４な
どを通常の写真食刻方法により形成し、燐を高エネルギ
ーでドーズを１０” 〜１０’ ４１ｏｎｓ／ｃｍ２で
〜１１− イオン注入することによりＮ型注入領域６．７を形成す
る。
を通常の酸化処理工程により前記基板１の全面にマスキ
ングするためのシリコン酸化膜層２を通常の方法により
形成した後、前記酸化膜層２の上部にフォトレジスト５
を塗布し、ＮＰＮトランジスタとＰＭＯＳＦＥＴの基板
領域（又はウェル）などを形成するための開口３．４な
どを通常の写真食刻方法により形成し、燐を高エネルギ
ーでドーズを１０” 〜１０’ ４１ｏｎｓ／ｃｍ２で
〜１１− イオン注入することによりＮ型注入領域６．７を形成す
る。
その後、前記燐のイオン注入の際、マスクとして用いら
れたフォトレジスト層５を除去した後、約１２００℃の
窒素雰囲気内にて前記Ｎ型注入領１ｉｉｔ６．７を活性
化し拡散させて深さ約２．５μのＮ型第１基板領域８と
Ｎ型筒２Ｍ板領域９を形成する。
れたフォトレジスト層５を除去した後、約１２００℃の
窒素雰囲気内にて前記Ｎ型注入領１ｉｉｔ６．７を活性
化し拡散させて深さ約２．５μのＮ型第１基板領域８と
Ｎ型筒２Ｍ板領域９を形成する。
その後、前記基板１上の酸化膜層２をすべて除去した後
、第３図に示されたように前記基板１の表面上に薄い酸
化膜層１０を形成する。前記酸化膜層１０の上部には通
常の低圧ＣＶＤ（ＬｏｗＰｒｅｓｓｕｒｅ Ｃｈｅｍｉ
ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）方法
により窒化膜Ｓｉ３Ｎ４層１１を薄く形成する。
、第３図に示されたように前記基板１の表面上に薄い酸
化膜層１０を形成する。前記酸化膜層１０の上部には通
常の低圧ＣＶＤ（ＬｏｗＰｒｅｓｓｕｒｅ Ｃｈｅｍｉ
ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）方法
により窒化膜Ｓｉ３Ｎ４層１１を薄く形成する。
前記酸化膜層１０と窒化膜層１１とから構成されるマス
キング層は以後の酸化工程に対して前記マスキング層下
部の基板１表面のシリコンの酸化を防止する役割をする
。
キング層は以後の酸化工程に対して前記マスキング層下
部の基板１表面のシリコンの酸化を防止する役割をする
。
前記マスキング層１０．１１の上部には通常のフォトレ
ジスト方法により第２のフォトレジストマスク１２が前
記窒化膜層１１の上部に塗布される。
ジスト方法により第２のフォトレジストマスク１２が前
記窒化膜層１１の上部に塗布される。
前記マスク１２はＮＰＮトランジスタが形成される第１
基板領域８のコレクタ領域部分１００とエミッタ領域部
分１０２を覆っており、かつＮチャネルＦＥＴが形成さ
れる部分のソースとドレイン領域部分１０４．１０６及
びＰチャネルＦＥＴが形成される第２基板９の接続領域
部分１１０を覆っている。
基板領域８のコレクタ領域部分１００とエミッタ領域部
分１０２を覆っており、かつＮチャネルＦＥＴが形成さ
れる部分のソースとドレイン領域部分１０４．１０６及
びＰチャネルＦＥＴが形成される第２基板９の接続領域
部分１１０を覆っている。
前記第２マスク１２をエツチングマスクとしてマスクさ
れていない露出されることになる窒化膜層１１をエツチ
ングした後前記第２マスク１２を除去し、第３写真食刻
作業のための第２酸化膜層１４を第４図のごとく形成す
る。
れていない露出されることになる窒化膜層１１をエツチ
ングした後前記第２マスク１２を除去し、第３写真食刻
作業のための第２酸化膜層１４を第４図のごとく形成す
る。
この際の酸化工程においては、マスキング層１０１１１
の下部のシリコン基板表面へ酸化膜は成長されず、前記
マスキング層１０１１１が塗布されていない領域のシリ
コン基板の外側へ酸化膜が成長することになる。
の下部のシリコン基板表面へ酸化膜は成長されず、前記
マスキング層１０１１１が塗布されていない領域のシリ
コン基板の外側へ酸化膜が成長することになる。
前記の酸化膜形成後、ＮＰＮトランジスタのべ−ス領域
部分１１２の上部とＰチャネルＭＯＳＦＥＴソース及び
ドレイン領域部分１１４．１１６の上部及びチャネルス
トッパーが形成される部分１１８を除く部分に第４図に
図示されたのように、第３フオトレジストマスク１６を
塗布する。
部分１１２の上部とＰチャネルＭＯＳＦＥＴソース及び
ドレイン領域部分１１４．１１６の上部及びチャネルス
トッパーが形成される部分１１８を除く部分に第４図に
図示されたのように、第３フオトレジストマスク１６を
塗布する。
前記第３マスク１６を酸化膜エツチングマスクとして第
２酸化膜層１４をエツチングして、基板１の表面と第１
及び第２基板領域８．９の表面が露出されるようにする
。
２酸化膜層１４をエツチングして、基板１の表面と第１
及び第２基板領域８．９の表面が露出されるようにする
。
その後、前記第３マスク１６と第２酸化膜層１４とマス
キング層１０，１１をイオン注入に対してイオン注入を
防止するマスクとして用いてボロンのイオン注入をする
。該ボロンのイオン注入は互に異なるエネルギーで２回
にかけてイオンを注入する。
キング層１０，１１をイオン注入に対してイオン注入を
防止するマスクとして用いてボロンのイオン注入をする
。該ボロンのイオン注入は互に異なるエネルギーで２回
にかけてイオンを注入する。
最初のイオン注入は、エネルギー１００ＫｅＶ以下にし
てドーズを高濃度でイオン注入をし、２度目のイオン注
入は前記酸化膜層１０及び窒化膜層１１が通過され得る
程度の高エネルギーでドーズ２Ｘ １０” 〜５ｘ １
０’ ３１ｏｎｓ／ｃｍ２としてボロンのイオン注入を
して接合の深さが０．５μｍ程度になるようにする。
てドーズを高濃度でイオン注入をし、２度目のイオン注
入は前記酸化膜層１０及び窒化膜層１１が通過され得る
程度の高エネルギーでドーズ２Ｘ １０” 〜５ｘ １
０’ ３１ｏｎｓ／ｃｍ２としてボロンのイオン注入を
して接合の深さが０．５μｍ程度になるようにする。
前記ボロンのイオン注入水準は反対にすることもできる
。比較的少ないエネルギーからのイオン注入は第３マス
クが形成されていない前記ＮＰＮトランジスタのエミッ
タ領域部分１０２上部のマスキング層１０，１１を穿ち
こまれず、高エネルギーからのイオン注入は前記マスキ
ング層１０．１１を穿ちイオン注入され、かつエミッタ
領域下部のベース領域のボロンの濃度が調整されるよう
に前記エネルギーが調整され得る。
。比較的少ないエネルギーからのイオン注入は第３マス
クが形成されていない前記ＮＰＮトランジスタのエミッ
タ領域部分１０２上部のマスキング層１０，１１を穿ち
こまれず、高エネルギーからのイオン注入は前記マスキ
ング層１０．１１を穿ちイオン注入され、かつエミッタ
領域下部のベース領域のボロンの濃度が調整されるよう
に前記エネルギーが調整され得る。
従って、第５図のごとき低エネルギーで注入された高濃
度のＰ＋領域１８と、高エネルギーで注入された低濃度
のＰ領域２０が形成される。その後、プラズマエツチン
グ方法を用いて第３マスク１６を除去した後、第６図の
ごとく通常の方法によりマスク層１０１１１を酸化防止
マスクとして酸化工程をすると、第３酸化膜層２２が前
記エツチングにより露出されたシリコン表面に形成され
、第５図の第２酸化膜層１４も所定の厚さで成長した酸
化膜層１４ａに形成される。
度のＰ＋領域１８と、高エネルギーで注入された低濃度
のＰ領域２０が形成される。その後、プラズマエツチン
グ方法を用いて第３マスク１６を除去した後、第６図の
ごとく通常の方法によりマスク層１０１１１を酸化防止
マスクとして酸化工程をすると、第３酸化膜層２２が前
記エツチングにより露出されたシリコン表面に形成され
、第５図の第２酸化膜層１４も所定の厚さで成長した酸
化膜層１４ａに形成される。
この際、第５図においてボロンイオン注入した高濃度Ｐ
＋領域１８と、低濃度のＰ領域２０は活性化されて第６
図のごとく素子等間のチャネル形成を防止するし、ＮＰ
ＮトランジスタとＮチャネル及びＰチャネルＦＥＴ素子
等を取り囲む高濃度Ｐ＋のチャネル防止領域２４が形成
され、ＰチャネルＦＥＴソース及びドレイン領域２６．
２８が前記第２基板領域９内に形成され、かつ第１基板
領域８には活性化されたベース領域３０が形成される。
＋領域１８と、低濃度のＰ領域２０は活性化されて第６
図のごとく素子等間のチャネル形成を防止するし、ＮＰ
ＮトランジスタとＮチャネル及びＰチャネルＦＥＴ素子
等を取り囲む高濃度Ｐ＋のチャネル防止領域２４が形成
され、ＰチャネルＦＥＴソース及びドレイン領域２６．
２８が前記第２基板領域９内に形成され、かつ第１基板
領域８には活性化されたベース領域３０が形成される。
前記ベース領域３０中エミツタ領域１０２のベース層の
深さより深く、かつ濃度もエミッタ領域１０２の濃度よ
り高濃度となってベース抵抗を減少し、かつＮＰＮトラ
ンジスタの電気的特性を向上せしめることができること
を容易に理解し得ることであろう。
深さより深く、かつ濃度もエミッタ領域１０２の濃度よ
り高濃度となってベース抵抗を減少し、かつＮＰＮトラ
ンジスタの電気的特性を向上せしめることができること
を容易に理解し得ることであろう。
その後、マスクを使用することなく通常の窒化膜エツチ
ング方法を使用して窒化膜層１１を除去した後、薄い酸
化膜層１０をマスクを使用することなくＨＦ溶液でエツ
チングして第５図のマスキング層１０．１１下部の第１
及び第２基板領域８．９と基板１の表面が露出されるよ
うにする（第７図）。このようにすると、第６図の第２
酸化膜層１４ａと第３Ｉｌ化膜層２２は前記第１酸化膜
層１０の厚さ程度にエツチングされた新たな酸化膜層１
４ｂ、２２ａとなる。
ング方法を使用して窒化膜層１１を除去した後、薄い酸
化膜層１０をマスクを使用することなくＨＦ溶液でエツ
チングして第５図のマスキング層１０．１１下部の第１
及び第２基板領域８．９と基板１の表面が露出されるよ
うにする（第７図）。このようにすると、第６図の第２
酸化膜層１４ａと第３Ｉｌ化膜層２２は前記第１酸化膜
層１０の厚さ程度にエツチングされた新たな酸化膜層１
４ｂ、２２ａとなる。
その後、第７図に示したように、前記新たな酸化膜層１
４ｂ、２２ａをイオン注入のマスクとして使用して砒素
イオンをドーズ１０１５〜１０’８ ｉ ｏｎｓ／ ｃ
ｍ２として注入をするとＮＰＮトランジスタの第１基板
領域のコレクタ領域部分１００と、エミッタ領域部分１
０２及びＮチャネルＦＥＴのソースと、ドレイン領域部
分１０４．１０６及びＰチャネルＦＥＴの第２基板領域
の接続領域部分１０８に砒素のイオン注入層３２が深さ
Ｑ、３ｕａ＋程度に形成され、高エミツタ効率と低オー
ミツク（ｏｈｍｉｃ ）抵抗が得られる。
４ｂ、２２ａをイオン注入のマスクとして使用して砒素
イオンをドーズ１０１５〜１０’８ ｉ ｏｎｓ／ ｃ
ｍ２として注入をするとＮＰＮトランジスタの第１基板
領域のコレクタ領域部分１００と、エミッタ領域部分１
０２及びＮチャネルＦＥＴのソースと、ドレイン領域部
分１０４．１０６及びＰチャネルＦＥＴの第２基板領域
の接続領域部分１０８に砒素のイオン注入層３２が深さ
Ｑ、３ｕａ＋程度に形成され、高エミツタ効率と低オー
ミツク（ｏｈｍｉｃ ）抵抗が得られる。
前記砒素をイオン注入した後、第７図の基板１の表面の
全面に第８図のごとく公知のＣＶＤ方法にて酸化膜層３
６を塗布し、該酸化膜層３６の上部に公知のＬＰＣＶＤ
方法にて窒化膜層３８を塗布した後、該窒化膜層３８の
上部にフォトレジストを塗布して公知の写真食刻方法に
てＮチャネルＦＥＴとＰチャネルＦＥＴのゲート絶縁膜
を形成するための開口４２．４４等を形成し、第４７オ
トレジストマスク４０をエツチングマスクとして基板１
の表面のシリコンが露出されるまで、窒化膜と酸化膜を
エツチングし出す。
全面に第８図のごとく公知のＣＶＤ方法にて酸化膜層３
６を塗布し、該酸化膜層３６の上部に公知のＬＰＣＶＤ
方法にて窒化膜層３８を塗布した後、該窒化膜層３８の
上部にフォトレジストを塗布して公知の写真食刻方法に
てＮチャネルＦＥＴとＰチャネルＦＥＴのゲート絶縁膜
を形成するための開口４２．４４等を形成し、第４７オ
トレジストマスク４０をエツチングマスクとして基板１
の表面のシリコンが露出されるまで、窒化膜と酸化膜を
エツチングし出す。
その後、前記第４フオトレジストマスク４０をプラズマ
にてエツチングし出し、バイポーラＮＰＮのエミッタ、
ベースの薄い接合深さを保持するために、約８５０℃の
温度にて水素ガスと酸素ガスのバイロゼニック酸化工程
を遂行することにより約４００大のゲート酸化膜４６．
４８を形成する。この際、バイポーラＮＰＮのエミッタ
、ベース接合が深いときは、ゲート酸化膜４６．４８を
通常の方法によって乾式酸化工程にて形成することもで
きる。
にてエツチングし出し、バイポーラＮＰＮのエミッタ、
ベースの薄い接合深さを保持するために、約８５０℃の
温度にて水素ガスと酸素ガスのバイロゼニック酸化工程
を遂行することにより約４００大のゲート酸化膜４６．
４８を形成する。この際、バイポーラＮＰＮのエミッタ
、ベース接合が深いときは、ゲート酸化膜４６．４８を
通常の方法によって乾式酸化工程にて形成することもで
きる。
ここにおいて、窒化膜層３８を酸化膜層３６上の上部に
塗布することは、前記ＮチャネルＦＥＴとＰチャネルＦ
ＥＴのゲート絶縁膜を形成する酸化工程から前記酸化膜
層３６とＮＰＮトランジスタのエミッタ領域５０のシリ
コン表面を保護して酸化膜の成長を防止するためのもの
であって、ＮＰＮトランジスタのエミッタ領域の深さが
きわめて浅い高周波トランジスタの場合に有用であるこ
とは容易に理解し得るものである。
塗布することは、前記ＮチャネルＦＥＴとＰチャネルＦ
ＥＴのゲート絶縁膜を形成する酸化工程から前記酸化膜
層３６とＮＰＮトランジスタのエミッタ領域５０のシリ
コン表面を保護して酸化膜の成長を防止するためのもの
であって、ＮＰＮトランジスタのエミッタ領域の深さが
きわめて浅い高周波トランジスタの場合に有用であるこ
とは容易に理解し得るものである。
しかしながら、前記エミッタ領域の深さが十分に深い場
合は、前記酸化膜層３６の上部に窒化膜層３８を塗布せ
ず、前記酸化膜層３６の上部に第４７オトレジストマス
ク４０を形成し、ＮチャネルＦＥＴのゲート絶縁膜を形
成するための開口４２と、ＮチャネルＦＥＴのゲート絶
縁膜を形成するための開口４４を形成することができる
ことを留意すべきである。
合は、前記酸化膜層３６の上部に窒化膜層３８を塗布せ
ず、前記酸化膜層３６の上部に第４７オトレジストマス
ク４０を形成し、ＮチャネルＦＥＴのゲート絶縁膜を形
成するための開口４２と、ＮチャネルＦＥＴのゲート絶
縁膜を形成するための開口４４を形成することができる
ことを留意すべきである。
更に、前記のゲート酸化膜４６．４８などの形成工程に
より、第７図において形成された砒素イオン注入領域の
活性化がなされることになる。
より、第７図において形成された砒素イオン注入領域の
活性化がなされることになる。
従って、第８図のごとく、ベース領域の外側が離隔され
て取り囲まれており、第１基板領域の上部に形成された
ＮＰＮｔ−ランジスタのＮ＋のコレクタ接続領域５２と
、Ｎ＋のエミッタ領域５０と、ＮチャネルＦＥＴのソー
ス及びドレイン領域５４．５６及びＰチャネルＦＥＴの
第２基板領域９のバックバイアスを供給するための接続
領域５８が形成される。
て取り囲まれており、第１基板領域の上部に形成された
ＮＰＮｔ−ランジスタのＮ＋のコレクタ接続領域５２と
、Ｎ＋のエミッタ領域５０と、ＮチャネルＦＥＴのソー
ス及びドレイン領域５４．５６及びＰチャネルＦＥＴの
第２基板領域９のバックバイアスを供給するための接続
領域５８が形成される。
前記の接続領域５８は、ＰチャネルＦＥＴのソース及び
ドレイン領域２６．２８の外側に酸化膜層を介して、前
記領域２６．２８などを取り囲んでおり、第２基板領域
９の表面に形成されている。
ドレイン領域２６．２８の外側に酸化膜層を介して、前
記領域２６．２８などを取り囲んでおり、第２基板領域
９の表面に形成されている。
前述のゲート酸化膜層４６．４８などを形成した後、必
要に応じＰチャネルＦＥＴとＮチャネルＦＥＴのスレッ
ショルド電圧を調整する工程を遂行することができる。
要に応じＰチャネルＦＥＴとＮチャネルＦＥＴのスレッ
ショルド電圧を調整する工程を遂行することができる。
すなわち、ゲート酸化膜Ｂ４６．４８などを形成した後
、第８図のごとく、窒化膜層３８をイオン注入マスクと
して開口４２．４４などをとおしてエネルギー３０Ｋｅ
Ｖでドーズ約１０’ Ｉ １ｏｎｓ／ ｃ＋ｎ２として
ボロンイオン注入をし、第９図のごとくＮチャネルＦＥ
Ｔ領域の上部表面に第５フオトレジストマスク６０を形
成し、更にボロンイオン注入をエネルギー３０ＫｅＶで
ドーズ約１０１＋ １ｏｎｓ／ ｃｍ２とする。その後
、第５フオトレジストマスク６０を除去した後、前記ボ
ロンイオン注入に対する活性化をするとともに、ＣＶＤ
酸化膜層３６の密度を高めるために熱処理を遂行する。
、第８図のごとく、窒化膜層３８をイオン注入マスクと
して開口４２．４４などをとおしてエネルギー３０Ｋｅ
Ｖでドーズ約１０’ Ｉ １ｏｎｓ／ ｃ＋ｎ２として
ボロンイオン注入をし、第９図のごとくＮチャネルＦＥ
Ｔ領域の上部表面に第５フオトレジストマスク６０を形
成し、更にボロンイオン注入をエネルギー３０ＫｅＶで
ドーズ約１０１＋ １ｏｎｓ／ ｃｍ２とする。その後
、第５フオトレジストマスク６０を除去した後、前記ボ
ロンイオン注入に対する活性化をするとともに、ＣＶＤ
酸化膜層３６の密度を高めるために熱処理を遂行する。
この際、熱処理は約９２０℃窒素ガス雰囲気にて約１２
０分間熱処理を行うものである。
０分間熱処理を行うものである。
このようにして、Ｎチャネル及びＰチャネルＦＥＴ等の
スレッショルド電圧は、夫々＋０．７５ボルト及び−〇
、７５ボルトに調整されるようになる。
スレッショルド電圧は、夫々＋０．７５ボルト及び−〇
、７５ボルトに調整されるようになる。
その後、第５フオトレジストマスク６０を除去した後、
基板全面にフォトレジストを塗布した後、ＮＰＩ’１ラ
ンジスタの接続領域５２及びベース領域３０並びにエミ
ッタ領域５０と、ＮチャネルＦＥＴのソース及びドレイ
ン領域５４．５６とＰチャネルＦＥＴの接続領域５８と
ソース及びドレイン２６．２８と、チャネルストッパー
領域２４と、電極を接続するための開口などを第６フオ
トレジストマスク６２をエツチングマスクとして第１０
図のごとく、写真食刻方法により形成する。
基板全面にフォトレジストを塗布した後、ＮＰＩ’１ラ
ンジスタの接続領域５２及びベース領域３０並びにエミ
ッタ領域５０と、ＮチャネルＦＥＴのソース及びドレイ
ン領域５４．５６とＰチャネルＦＥＴの接続領域５８と
ソース及びドレイン２６．２８と、チャネルストッパー
領域２４と、電極を接続するための開口などを第６フオ
トレジストマスク６２をエツチングマスクとして第１０
図のごとく、写真食刻方法により形成する。
その後、前記第６フオトレジストを除去し、アルミニウ
ムを真空蒸着し、更に写真食刻方法により電極を形成す
ると、第１０図のように、ＮＰＮトランジスタのコレク
タ電極６４と、ベース電極６６及びエミッタ電極６８と
、基板１にバックバイアスを供給するための電極７０と
、ＮチャネルＦＥＴのソース電極７２と、ゲート電極７
４と、ドレイン電極７６及びＰチャネルＦＥＴの第２基
板領１ｉｉｌ！９のバックバイアスを供給するための電
極７８と、ソース電極８ｏと、ゲート電極８２と、ドレ
イン電極８４とが形成される。
ムを真空蒸着し、更に写真食刻方法により電極を形成す
ると、第１０図のように、ＮＰＮトランジスタのコレク
タ電極６４と、ベース電極６６及びエミッタ電極６８と
、基板１にバックバイアスを供給するための電極７０と
、ＮチャネルＦＥＴのソース電極７２と、ゲート電極７
４と、ドレイン電極７６及びＰチャネルＦＥＴの第２基
板領１ｉｉｌ！９のバックバイアスを供給するための電
極７８と、ソース電極８ｏと、ゲート電極８２と、ドレ
イン電極８４とが形成される。
その後、前記半導体装置を保護するためのＰＳＧのパッ
シベーション層８６を形成すると、第１１図のようにな
る。
シベーション層８６を形成すると、第１１図のようにな
る。
前述のように、本発明によるＢｉ ０ＭＯＳの製造方法
は、電極を形成するためのマスク工程と、パッシベーシ
ョン層を形成した後、導線溶接をするためのパッド露出
のためのマスク工程を含み、スレッショルド電圧の調整
工程の゛追加時、総８個のマスク工程があることとなり
、従来のマスク工程より最小化がなされることにより、
工程数の節減と生産費の節減をもたらすことができると
ともに、清浄なゲート酸化膜を形成することができるの
で、スレッショルド電圧の安定化を図ることが可能とな
る利点を有する。
は、電極を形成するためのマスク工程と、パッシベーシ
ョン層を形成した後、導線溶接をするためのパッド露出
のためのマスク工程を含み、スレッショルド電圧の調整
工程の゛追加時、総８個のマスク工程があることとなり
、従来のマスク工程より最小化がなされることにより、
工程数の節減と生産費の節減をもたらすことができると
ともに、清浄なゲート酸化膜を形成することができるの
で、スレッショルド電圧の安定化を図ることが可能とな
る利点を有する。
第１図は本発明に従うＢｉ ０ＭＯＳの平面図。
第２図乃至第１１図は第１図のＡ−Ａ線における本発明
に従う製造工程の断面図である。
に従う製造工程の断面図である。
Claims (4)
- （１）第２導電型のバイポーラトランジスタが形成され
る第１基板領域と、第１導電型のチャネルを有する第１
ＭＯＳ電界効果トランジスタが形成される第２基板領域
及び第２導電型のチャネルを有する第２ＭＯＳ電界効果
トランジスタが形成される前記第１導電型のシリコン基
板上の所定領域を具備した第１導電型の単結晶シリコン
基板上に、下記の工程にてＢｉＣＭＯＳを製造すること
を特徴とする方法。 （ａ）前記第１導電型の単結晶シリコン基板上に第１酸
化膜層と第２上部窒化膜層とから構成されたマスキング
層を形成する工程； （ｂ）前記バイポーラトランジスタのコレクタ接続領域
と、エミッタ領域及び前記第１ＭＯＳ電界効果トランジ
スタのソース領域と、ドレイン領域及び前記第２ＭＯＳ
電界効果トランジスタの接続領域をマスクするために、
前記マスキング層の上部にマスクを形成する工程； （ｃ）前記マスクが形成されていない露出されたマスキ
ング層部分を除去する工程； （ｄ）前記マスキング層上部のマスクを除去する工程； （ｅ）前記露出された第１基板領域表面と、第２基板領
域表面及びシリコン基板表面上に第２酸化膜層を形成す
る工程； （ｆ）前記バイポーラトランジスタのベース領域と、第
１ＭＯＳ電界効果トランジスタのソース領域及びドレイ
ン領域と、第１導電型の基板上にチャネルストッパー領
域を形成するために前記第２酸化膜層の上部にマスクを
形成する工程； （ｇ）前記マスクされていない部分の第２酸化膜層を除
去する工程； （ｈ）前記マスクされていない露出された部分をとおし
て前記ベース領域と、ソース領域と、ドレイン領域及び
チャネルストッパー領域を形成するためのイオン注入を
する工程；（ｉ）前記マスクを除去し、マスキングを有
しない表面領域に第３酸化膜層を形成するとともに、前
記イオン注入を活性化する工程； （ｊ）トランジスタのコレクタ接続領域部分と、エミッ
タ領域部分及び第１ＭＯＳ電界効果トランジスタの接続
領域部分及び第２ＭＯＳ電界効果トランジスタのソース
領域部分及びドレイン領域部分上部のマスキング層を除
去してイオン注入をする工程； （ｋ）基板表面の全面に酸化膜層を形成する工程； （ｌ）第１及び第２ＭＯＳ電界効果トランジスタのゲー
ト酸化膜を形成するためのマスクを形成して、ゲート領
域上部の酸化膜層を除去する工程； （ｍ）前記マスクを除去してゲート酸化膜を形成する工
程； （ｎ）イオン注入された不純物などの活性化と前記（ｋ
）工程から形成された酸化膜の密度を高めるための熱処
理工程； （ｏ）トランジスタのエミッタ領域と、ベース領域と、
コレクタ接続領域及びチャネルストッパー領域と、第１
及び第２ＭＯＳ電界効果トランジスタのソース及びドレ
イン領域との接続のための開口を形成する工程； （ｐ）前記開口をとおして導体層を接続する工程； （ｑ）パシベーション層を前記基板全面に塗布し、導線
溶接のためのパッドを露出する工程； - （２）（ｋ）の工程後、窒化膜層を前記酸化膜層の上部
に形成することを特徴とする特許請求の範囲第１項記載
の方法。 - （３）（ｍ）の工程後、スレッショルド電圧調整のため
のイオン注入工程をすることを特徴とする特許請求の範
囲第１項記載の方法。 - （４）イオン注入工程がＮＭＯＳ電界効果トランジスタ
のスレッショルド電圧を調整するための工程であり、前
記イオン注入工程後、ＰＭＯＳ電界効果トランジスタの
スレッショルド電圧調整のための選択マスクを使用して
イオン注入工程をすることを特徴とする特許請求の範囲
第３項記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR9286 | 1986-11-04 | ||
| KR1019860009286A KR890004420B1 (ko) | 1986-11-04 | 1986-11-04 | 반도체 바이 씨 모오스장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63278265A true JPS63278265A (ja) | 1988-11-15 |
| JP2633873B2 JP2633873B2 (ja) | 1997-07-23 |
Family
ID=19253178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62277543A Expired - Lifetime JP2633873B2 (ja) | 1986-11-04 | 1987-11-04 | 半導体ＢｉＣＭＯＳ装置の製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4826783A (ja) |
| JP (1) | JP2633873B2 (ja) |
| KR (1) | KR890004420B1 (ja) |
| DE (1) | DE3736369A1 (ja) |
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| HK (1) | HK28091A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5546345A (en) * | 1994-11-24 | 1996-08-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having bipolar transistor |
| US5751053A (en) * | 1994-06-21 | 1998-05-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a bipolar transistor and method of manufacturing the same |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930008899B1 (ko) * | 1987-12-31 | 1993-09-16 | 금성일렉트론 주식회사 | 트랜칭(trenching)에 의한 바이-씨모스(Bi-CMOS)제조방법 |
| US5091760A (en) * | 1989-04-14 | 1992-02-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US5112761A (en) * | 1990-01-10 | 1992-05-12 | Microunity Systems Engineering | Bicmos process utilizing planarization technique |
| US5420061A (en) * | 1993-08-13 | 1995-05-30 | Micron Semiconductor, Inc. | Method for improving latchup immunity in a dual-polysilicon gate process |
| EP0782968B1 (de) * | 1995-12-18 | 2001-10-17 | Heidelberger Druckmaschinen Aktiengesellschaft | Verfahren und Vorrichtungen zum Halten von Substraten auf einem Transportband einer Druckmaschine |
| US5879954A (en) * | 1996-05-20 | 1999-03-09 | Raytheon Company | Radiation-hard isoplanar cryo-CMOS process suitable for sub-micron devices |
| DE102018109242B4 (de) * | 2018-04-18 | 2019-11-14 | Infineon Technologies Dresden Gmbh | Verfahren zum herstellen eines dotierten vergrabenen gebiets und eines dotierten kontaktgebiets in einem halbleiterkörper |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56169359A (en) * | 1980-05-30 | 1981-12-26 | Ricoh Co Ltd | Semiconductor integrated circuit device |
| JPS58216455A (ja) * | 1982-06-09 | 1983-12-16 | Toshiba Corp | 半導体装置の製造方法 |
| JPS59117150A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Ltd | 半導体集積回路装置とその製造法 |
| JPS60171757A (ja) * | 1984-02-17 | 1985-09-05 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT947674B (it) * | 1971-04-28 | 1973-05-30 | Ibm | Tecnica di diffusione epitassiale per la fabbricazione di transisto ri bipolari e transistori fet |
| DE2219969C3 (de) * | 1972-04-24 | 1978-09-07 | Roth Electric Gmbh, 8035 Gauting | Vorrichtung zum selbsttätigen Zuführen von Längsdrähten in Gitter-Schweißmaschinen |
| JPS5633864B2 (ja) * | 1972-12-06 | 1981-08-06 | ||
| US3898107A (en) * | 1973-12-03 | 1975-08-05 | Rca Corp | Method of making a junction-isolated semiconductor integrated circuit device |
| US4045250A (en) * | 1975-08-04 | 1977-08-30 | Rca Corporation | Method of making a semiconductor device |
| US4314267A (en) * | 1978-06-13 | 1982-02-02 | Ibm Corporation | Dense high performance JFET compatible with NPN transistor formation and merged BIFET |
| US4325180A (en) * | 1979-02-15 | 1982-04-20 | Texas Instruments Incorporated | Process for monolithic integration of logic, control, and high voltage interface circuitry |
| EP0093786B1 (de) * | 1982-05-06 | 1986-08-06 | Deutsche ITT Industries GmbH | Verfahren zum Herstellen einer planaren monolithisch integrierten Festkörperschaltung mit mindestens einem Isolierschicht-Feldeffekttransistor und mit mindestens einem Bipolartransistor |
| US4637125A (en) * | 1983-09-22 | 1987-01-20 | Kabushiki Kaisha Toshiba | Method for making a semiconductor integrated device including bipolar transistor and CMOS transistor |
-
1986
- 1986-11-04 KR KR1019860009286A patent/KR890004420B1/ko not_active IP Right Cessation
-
1987
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- 1987-11-04 JP JP62277543A patent/JP2633873B2/ja not_active Expired - Lifetime
-
1991
- 1991-04-11 HK HK280/91A patent/HK28091A/xx not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56169359A (en) * | 1980-05-30 | 1981-12-26 | Ricoh Co Ltd | Semiconductor integrated circuit device |
| JPS58216455A (ja) * | 1982-06-09 | 1983-12-16 | Toshiba Corp | 半導体装置の製造方法 |
| JPS59117150A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Ltd | 半導体集積回路装置とその製造法 |
| JPS60171757A (ja) * | 1984-02-17 | 1985-09-05 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751053A (en) * | 1994-06-21 | 1998-05-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having a bipolar transistor and method of manufacturing the same |
| US5546345A (en) * | 1994-11-24 | 1996-08-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having bipolar transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2197127A (en) | 1988-05-11 |
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