JPS6372164A - 改良形集積回路製造方法 - Google Patents
改良形集積回路製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 239000000758 substrate Substances 0.000 claims abstract description 55
- 238000000034 method Methods 0.000 claims abstract description 28
- 239000000463 material Substances 0.000 claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims abstract description 15
- 238000002513 implantation Methods 0.000 claims abstract description 9
- 239000000126 substance Substances 0.000 claims abstract description 5
- 238000000151 deposition Methods 0.000 claims description 3
- 230000001678 irradiating effect Effects 0.000 claims description 2
- 239000001301 oxygen Substances 0.000 abstract description 18
- 229910052760 oxygen Inorganic materials 0.000 abstract description 18
- 229910052721 tungsten Inorganic materials 0.000 abstract description 16
- 239000010937 tungsten Substances 0.000 abstract description 16
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 14
- 229920005591 polysilicon Polymers 0.000 abstract description 14
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract description 12
- 238000007667 floating Methods 0.000 abstract description 10
- -1 oxygen ions Chemical class 0.000 abstract description 6
- 210000000746 body region Anatomy 0.000 abstract 1
- 238000005229 chemical vapour deposition Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 65
- 230000008901 benefit Effects 0.000 description 14
- 239000011159 matrix material Substances 0.000 description 11
- 230000000694 effects Effects 0.000 description 10
- 239000007943 implant Substances 0.000 description 9
- 235000012431 wafers Nutrition 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000036039 immunity Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 238000010884 ion-beam technique Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000005670 electromagnetic radiation Effects 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 150000001768 cations Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002355 dual-layer Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 150000002927 oxygen compounds Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26533—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically inactive species in silicon to make buried insulating layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76267—Vertical isolation by silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は一般的には集積回路の製造に関し、さらに詳し
くはシリコン・オン・インシュレータ（ＳＯＩ）技術を
用いた集積回路の製造に関する。
くはシリコン・オン・インシュレータ（ＳＯＩ）技術を
用いた集積回路の製造に関する。
これまで、深い、高線量（ｄｏｓｅ）の酸素注入（ｉａ
＋ｐｌａｎｔａｔｉｏｎ）によって形成された埋込み酸
化物層（ｂｕｏｉｅｄ ｏｘｉｄｅ １ａｙｅｒ）を有
するシリコン・オン・インシュレータ（ｓｊＩ）集積回
路構造の性質にっ（１９８３） ； Ｗｉｌｓｏｎによ
るｒＪｏｕｒｎａｌ ｏｆ ＥｌｅｃｔｒｏｎｉｃＭａ
ｔｅｒｉａｌｓ Ｊ 、１３．１２７（１９８４）およ
びＨａｓｈｉｍｏｔ。
＋ｐｌａｎｔａｔｉｏｎ）によって形成された埋込み酸
化物層（ｂｕｏｉｅｄ ｏｘｉｄｅ １ａｙｅｒ）を有
するシリコン・オン・インシュレータ（ｓｊＩ）集積回
路構造の性質にっ（１９８３） ； Ｗｉｌｓｏｎによ
るｒＪｏｕｒｎａｌ ｏｆ ＥｌｅｃｔｒｏｎｉｃＭａ
ｔｅｒｉａｌｓ Ｊ 、１３．１２７（１９８４）およ
びＨａｓｈｉｍｏｔ。
およびその他による１９８５ ｒｌｎｔｅｒｎａｔｉｏ
ｎａｌ ＤｅｖｉｃｅＭｅｅｔｉｎｇ ＤｉｇｅｓｔＪ
（Ｗａｓｈｉｎｇｔｏｎ、 Ｄ、Ｃ，、Ｄｅｃｅｍｂ
ｅｒ２−４．１９８５）、ｐａｐｅｒ ２８．Ｉ Ｐ６
７２を参照。上述したものを含めて、報告された研究の
大部分では、埋込み酸化物がトランジスタ構造全体の下
に延びて、完全に絶縁分離されたトランジスタが形成さ
れるように、デバイス加工の前に酸素が注入されている
。
ｎａｌ ＤｅｖｉｃｅＭｅｅｔｉｎｇ ＤｉｇｅｓｔＪ
（Ｗａｓｈｉｎｇｔｏｎ、 Ｄ、Ｃ，、Ｄｅｃｅｍｂ
ｅｒ２−４．１９８５）、ｐａｐｅｒ ２８．Ｉ Ｐ６
７２を参照。上述したものを含めて、報告された研究の
大部分では、埋込み酸化物がトランジスタ構造全体の下
に延びて、完全に絶縁分離されたトランジスタが形成さ
れるように、デバイス加工の前に酸素が注入されている
。
ＳＯ■デバイスは、デバイス／基板容量の減少、漏れの
減少、高速化など、従来の集積回路デバイスに比べ、多
（の利点を有している。しかし、ＳＯＩ加工は集積回路
ウェーハの費用および製造時間を増大させ、また、いく
つかのタイプの集積回路デバイスでは動作上の問題を起
すことがある。
減少、高速化など、従来の集積回路デバイスに比べ、多
（の利点を有している。しかし、ＳＯＩ加工は集積回路
ウェーハの費用および製造時間を増大させ、また、いく
つかのタイプの集積回路デバイスでは動作上の問題を起
すことがある。
たとえば、ソース、チャンネル、ドレインおよびゲート
を有するＭＯＳ ）ランジスタが絶縁体上全体に形成さ
れるとき、チャンネルの下の中性（母体）Ｎ域は基板か
ら電気的に絶縁され、したがって基板電位に対して“浮
く、“ ｌ’ｌＯｓ ）ランジスタの浮遊母体は、ＭＯ
Ｓ ）ランジスタの正しい動作を阻害する電位をもつ
ことがある。また、ＳＯＩ ＭＯＳトランジスタの浮遊
母体はしばしばトランジスタの過渡的応答の低下を生じ
させる。
を有するＭＯＳ ）ランジスタが絶縁体上全体に形成さ
れるとき、チャンネルの下の中性（母体）Ｎ域は基板か
ら電気的に絶縁され、したがって基板電位に対して“浮
く、“ ｌ’ｌＯｓ ）ランジスタの浮遊母体は、ＭＯ
Ｓ ）ランジスタの正しい動作を阻害する電位をもつ
ことがある。また、ＳＯＩ ＭＯＳトランジスタの浮遊
母体はしばしばトランジスタの過渡的応答の低下を生じ
させる。
ＣＭＯＳデバイスでは、ＮチャンネルＭＯＳ ）ランジ
スタは相補的なＰチャンネルＭＯＳ ）ランジスタに結
合されて非常に低い電力要求をもったデバイスが得られ
る。しかし、ＣＭＯＳデバイスについて生じる問題は、
相補形ＭＯＳ ｌ−ランジスタの間の基板を電流が流れ
るときに、“ラッチアップ”が生じたり、ＣＭＯＳデバ
イスが破壊されることがあるということである。ＣＭＯ
Ｓデバイスを基板から絶縁分離することによってこの問
題を回避できるが、今度は、特にＮチャンネルＭＯＳ
）ランジスタ（これは浮遊母体効果に対してＰチャンネ
ル間Ｓトランジスタより敏感である）について上述した
浮遊母体問題が生じる。
スタは相補的なＰチャンネルＭＯＳ ）ランジスタに結
合されて非常に低い電力要求をもったデバイスが得られ
る。しかし、ＣＭＯＳデバイスについて生じる問題は、
相補形ＭＯＳ ｌ−ランジスタの間の基板を電流が流れ
るときに、“ラッチアップ”が生じたり、ＣＭＯＳデバ
イスが破壊されることがあるということである。ＣＭＯ
Ｓデバイスを基板から絶縁分離することによってこの問
題を回避できるが、今度は、特にＮチャンネルＭＯＳ
）ランジスタ（これは浮遊母体効果に対してＰチャンネ
ル間Ｓトランジスタより敏感である）について上述した
浮遊母体問題が生じる。
従来技術は、ＳＯＩの最良の特徴と標準的な集積回路製
造過程、構造とを組み合せた方法および構造を開示して
いない。すなわち、従来技術は、集積回路デバイスの選
択された部分の下に埋込酸化物層を注入して、選択的に
そのデバイスの一部分を下の基板から分離゛し、一方で
、そのデバイスの他の部分をその基板に電気的に接触さ
せたままにする方法を開示していないし、またパターン
化された埋込み酸化物層を有する構造を開示していない
。
造過程、構造とを組み合せた方法および構造を開示して
いない。すなわち、従来技術は、集積回路デバイスの選
択された部分の下に埋込酸化物層を注入して、選択的に
そのデバイスの一部分を下の基板から分離゛し、一方で
、そのデバイスの他の部分をその基板に電気的に接触さ
せたままにする方法を開示していないし、またパターン
化された埋込み酸化物層を有する構造を開示していない
。
本発明の一つの目的は、半導体デバイス内にパターン化
酸化物層を注入する方法を提供することである。
酸化物層を注入する方法を提供することである。
本発明の他の目的は、小さな漏れ、小さなソース及びド
レイン容量、高速動作、浮遊母体問題に対する耐性を有
する改良されたＭＯＳ ｌ−ランジスタを提供すること
である。
レイン容量、高速動作、浮遊母体問題に対する耐性を有
する改良されたＭＯＳ ｌ−ランジスタを提供すること
である。
本発明のさらに他の目的は、ＭＯＳ ）ランジスタに
対する上述した所望の特性を有することに加えて、ラッ
チアップに対して高耐性を有する改良されたＣＭＯＳデ
バイスを提供することである。
対する上述した所望の特性を有することに加えて、ラッ
チアップに対して高耐性を有する改良されたＣＭＯＳデ
バイスを提供することである。
本発明のさらに他の目的は、選択的埋込み酸化物注入で
実施できる光活性構造を提供することである。
実施できる光活性構造を提供することである。
簡単に言うと、本発明の方法ぼ、高密度材料で形成した
パターン化マスクを半導体ウェーハ上にりを除去する工
程を含む。タングステンのような高密度材料は、その下
に酸化物が形成されるのを効果的にブロックし、それに
よって基板内にパターン化埋込み酸化物層を形成するこ
とがわかっている。
パターン化マスクを半導体ウェーハ上にりを除去する工
程を含む。タングステンのような高密度材料は、その下
に酸化物が形成されるのを効果的にブロックし、それに
よって基板内にパターン化埋込み酸化物層を形成するこ
とがわかっている。
この方法を用いることによって、酸化物層がトランジス
タのソース及びドレイン部の下にだけ形成され、それに
よってトランジスタのチャンネルの下の母体領域はウェ
ーハの半導体基板に電気的に結合されたままになってい
るＭＯＳ ）ランジスタを製造できる。これは、タング
ステンまたは窒化シリコンのような高密度材料をトラン
ジスタの多結晶（ポリ）シリコンゲート上に被着し、そ
の構造をイオン注入機を用いて酸素イオンビームで照射
することにより実現できる。高密度材料がＭＯＳトラン
ジスタのゲートを被覆するので、注入された埋込酸化物
層は自動的にゲートとセルファライン（自己整列）する
。
タのソース及びドレイン部の下にだけ形成され、それに
よってトランジスタのチャンネルの下の母体領域はウェ
ーハの半導体基板に電気的に結合されたままになってい
るＭＯＳ ）ランジスタを製造できる。これは、タング
ステンまたは窒化シリコンのような高密度材料をトラン
ジスタの多結晶（ポリ）シリコンゲート上に被着し、そ
の構造をイオン注入機を用いて酸素イオンビームで照射
することにより実現できる。高密度材料がＭＯＳトラン
ジスタのゲートを被覆するので、注入された埋込酸化物
層は自動的にゲートとセルファライン（自己整列）する
。
上述した方法がＣＭＯＳデバイスのＭＯＳ Ｉ−ランジ
スタに適用されるとき、ＣＭＯＳデバイスは、より低い
ソース及びドレイン容量、高速動作、少ない漏れ、ラン
チアップ効果に対する高耐性を示す。さらに埋込み酸化
物層が完全にＣＭＯＳデバイスのＰチャンネルＭＯＳ
）ランジスタの下に形成されると、ＣＭＯＳデバイスは
全体としてラフチアツブに対して耐性を有し、他方１．
ＮチャンネルＭＯＳ ｌ−ランジスタは基板と接触した
ままであり、浮遊母体効果を避ける。
スタに適用されるとき、ＣＭＯＳデバイスは、より低い
ソース及びドレイン容量、高速動作、少ない漏れ、ラン
チアップ効果に対する高耐性を示す。さらに埋込み酸化
物層が完全にＣＭＯＳデバイスのＰチャンネルＭＯＳ
）ランジスタの下に形成されると、ＣＭＯＳデバイスは
全体としてラフチアツブに対して耐性を有し、他方１．
ＮチャンネルＭＯＳ ｌ−ランジスタは基板と接触した
ままであり、浮遊母体効果を避ける。
パターン化注入埋込み酸化物構造を製造する方法は、フ
ォトダイオードアレイの製造にも適用できる。たとえば
、交互のＰ、Ｎ極性の同心リングまたは矩形からなるフ
ォトダイオードアレイはそのアレイの直下に形成された
埋込み酸化物層によって基板から電気的に分離され、リ
ングまたは矩形が基板へまたはその基板を通してお互い
に短絡するのを防止する。さらに、フォトダイオードア
レイは？ＩＯ３またはバイポーラトランジスタ構造と結
合することができる。フォトダイオードアレイがＭＯＳ
）ランジスタ構造と結合される場合、埋込酸化物層は
、前述したように、トランジスタのソース及びドレイン
領域の下に選択的に形成できる。
ォトダイオードアレイの製造にも適用できる。たとえば
、交互のＰ、Ｎ極性の同心リングまたは矩形からなるフ
ォトダイオードアレイはそのアレイの直下に形成された
埋込み酸化物層によって基板から電気的に分離され、リ
ングまたは矩形が基板へまたはその基板を通してお互い
に短絡するのを防止する。さらに、フォトダイオードア
レイは？ＩＯ３またはバイポーラトランジスタ構造と結
合することができる。フォトダイオードアレイがＭＯＳ
）ランジスタ構造と結合される場合、埋込酸化物層は
、前述したように、トランジスタのソース及びドレイン
領域の下に選択的に形成できる。
本発明の利点は、従来の方法とＳｏｌ法との最も秀れた
点を組み合せた集積回路製造方法を与えることである。
点を組み合せた集積回路製造方法を与えることである。
本発明の他の利点は、半導体基板内にパターン化された
埋込酸化物層を形成するための方法を提供することであ
る。
埋込酸化物層を形成するための方法を提供することであ
る。
本発明のさらに他の利点は、より低いソース及びドレイ
ン容量、高速度、少ない漏れ、浮遊母体効果に対する耐
性を有するＭＯＳ ）ランジスタを提供することである
。
ン容量、高速度、少ない漏れ、浮遊母体効果に対する耐
性を有するＭＯＳ ）ランジスタを提供することである
。
本発明のさらに他の利点は、ＭＯＳ ）ランジスタに
関して上述したのと同様の利点を有し、さらにデバイス
ラッチアップの可能性を減少または除去する利点を有す
るＣＭＯＳデバイスを提供することである。
関して上述したのと同様の利点を有し、さらにデバイス
ラッチアップの可能性を減少または除去する利点を有す
るＣＭＯＳデバイスを提供することである。
本発明のさらに他の利点は、埋込み酸化物層によって基
板から分離されている光活性構造を製造する方法を与え
ることである。
板から分離されている光活性構造を製造する方法を与え
ることである。
本発明のこれらのおよび他の目的、利点は次の説明を通
読し、各図面を参照した後、当業者にとって明らかにな
るだろう。
読し、各図面を参照した後、当業者にとって明らかにな
るだろう。
第１図には、従来のＭＯＳ ）ランジスタが製造の中間
段階で示されている。半導体ウェーハＷは、低濃度にド
ーピングされた半導体基板１０、およびＭＯＳトランジ
スタが形成される領域１６の境界線を画定する一対のフ
ィールド酸化物壁１２および１４を含む。フィールド酸
化物１２および１４の境界内の半導体基板１０の表面上
にゲート酸化物Ｎ１８が形成され、ポリシリコンゲート
２０がゲート酸化物層１８上に形成されている。ポリシ
リコン接続トレース２２がフィールド酸化物層１２およ
び１４上に形成され、半導体基板１０内またはその上に
形成された種々のデバイスを共に結合する。
段階で示されている。半導体ウェーハＷは、低濃度にド
ーピングされた半導体基板１０、およびＭＯＳトランジ
スタが形成される領域１６の境界線を画定する一対のフ
ィールド酸化物壁１２および１４を含む。フィールド酸
化物１２および１４の境界内の半導体基板１０の表面上
にゲート酸化物Ｎ１８が形成され、ポリシリコンゲート
２０がゲート酸化物層１８上に形成されている。ポリシ
リコン接続トレース２２がフィールド酸化物層１２およ
び１４上に形成され、半導体基板１０内またはその上に
形成された種々のデバイスを共に結合する。
前述したように、第１図に関して上述したＭＯＳ構造は
当業者には周知のものである。ここで、ＭＯＳトランジ
スタのような集積回路素子の製造法において用いられた
一般的な技術の詳細については多くの文献が説明をして
いることに注目すべきである。たとえば、Ｐｒｅｓｔｏ
ｎ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏ、、 Ｉｎｃ、によっ
て刊行された、ｒｓｅｍｉｃｏｎｄｕｃｔｏｒ ａｎｄ
Ｉｎｔｅｇ−ｒａｔｅｄ Ｃ１ｒｃｕｉｔ Ｆａｂｒ
ｉｃａｔｉｏｎ Ｔｅｃｈｎｉｅ？ｆｕｅｓＪを参照。
当業者には周知のものである。ここで、ＭＯＳトランジ
スタのような集積回路素子の製造法において用いられた
一般的な技術の詳細については多くの文献が説明をして
いることに注目すべきである。たとえば、Ｐｒｅｓｔｏ
ｎ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏ、、 Ｉｎｃ、によっ
て刊行された、ｒｓｅｍｉｃｏｎｄｕｃｔｏｒ ａｎｄ
Ｉｎｔｅｇ−ｒａｔｅｄ Ｃ１ｒｃｕｉｔ Ｆａｂｒ
ｉｃａｔｉｏｎ Ｔｅｃｈｎｉｅ？ｆｕｅｓＪを参照。
これらの技術は一般的に、第１図に示された構造の製造
に用いることができる。さらに、個々の製造工程は市販
の集積回路製造機械を用いて実施できる。本発明の改良
の理解に特に必要となるので、次に議論される好適実施
例に対する近似的な技術データは現在用いられている技
術を基礎として説明される。この技術における将来の技
術の発展によっては、当業者に明らかなように適当な調
整が必要となろう。
に用いることができる。さらに、個々の製造工程は市販
の集積回路製造機械を用いて実施できる。本発明の改良
の理解に特に必要となるので、次に議論される好適実施
例に対する近似的な技術データは現在用いられている技
術を基礎として説明される。この技術における将来の技
術の発展によっては、当業者に明らかなように適当な調
整が必要となろう。
第２図〜第５図を参照して本発明による方法を説明する
。前述したように、本発明の主目的は半導体基板内にパ
ターン化された埋込酸化物層を形成してその上に形成さ
れたデバイスの動作を向上させることである。この目的
を達成するために、高密度材料でできたパターン化マス
クをデバイスの表面に付着して、酸素注入を選択的にブ
ロックする。
。前述したように、本発明の主目的は半導体基板内にパ
ターン化された埋込酸化物層を形成してその上に形成さ
れたデバイスの動作を向上させることである。この目的
を達成するために、高密度材料でできたパターン化マス
クをデバイスの表面に付着して、酸素注入を選択的にブ
ロックする。
パターン化マスクの材料は２Ｘ１０”／ＣＩ＋！程度の
高線量酸素イオンをブロックしなければならず、また約
５００℃の基板温度に耐えることが可能でなければなら
ない。化学蒸着（ＣＶＤ）タングステンがこの目的には
適当であることがわかっている。しかしながら窒化シリ
コンのような他の高密度材料もパターン化マスクの材料
として用いることができる。
高線量酸素イオンをブロックしなければならず、また約
５００℃の基板温度に耐えることが可能でなければなら
ない。化学蒸着（ＣＶＤ）タングステンがこの目的には
適当であることがわかっている。しかしながら窒化シリ
コンのような他の高密度材料もパターン化マスクの材料
として用いることができる。
第２図にみられるように、３００℃における標準的な化
学１着法によってポリシリコンゲート２０およびポリシ
リコン接続路２２上にＣＶＤタングステン層２４が付着
される。ＣＶＤタングステン層２４は少なくとも２０Ｏ
ｎｍ層が望ましい。選択的核形成（ｎｕｃ−１ｅａｔｉ
ｏｎ）のために、タングステンはゲート酸化物層１８ま
たはフィールド酸化物１２．１４上には被着しない。代
替方法として、高密度材料を、ポリシリコン層をパター
ン化する前にポリシリコン層上に被着し、両方の層を同
じマスクを用いて画定してもよい。
学１着法によってポリシリコンゲート２０およびポリシ
リコン接続路２２上にＣＶＤタングステン層２４が付着
される。ＣＶＤタングステン層２４は少なくとも２０Ｏ
ｎｍ層が望ましい。選択的核形成（ｎｕｃ−１ｅａｔｉ
ｏｎ）のために、タングステンはゲート酸化物層１８ま
たはフィールド酸化物１２．１４上には被着しない。代
替方法として、高密度材料を、ポリシリコン層をパター
ン化する前にポリシリコン層上に被着し、両方の層を同
じマスクを用いて画定してもよい。
第３図においては、市販のイオン注入機械を用いて基板
１０を２６で示されるように、酸素イオンまたは酸素分
子で照射している。酸素は１８０ＫｅＶのエネルギーで
２×１０１ｉ／ｃＩａの公称酸素線量で注入された。５
００℃の公称の基板１０の温度は外部加熱とビーム加熱
の組み合せによって得られた。酸素注入の結果として、
埋込ソース酸化物層２日および埋込ドレイン酸化物ＩＪ
３０が形成される。
１０を２６で示されるように、酸素イオンまたは酸素分
子で照射している。酸素は１８０ＫｅＶのエネルギーで
２×１０１ｉ／ｃＩａの公称酸素線量で注入された。５
００℃の公称の基板１０の温度は外部加熱とビーム加熱
の組み合せによって得られた。酸素注入の結果として、
埋込ソース酸化物層２日および埋込ドレイン酸化物ＩＪ
３０が形成される。
酸化物注入の副作用として、フィールド酸化物１２、１
４およびゲート酸化物Ｎ１８は少しだけ変形することに
注意を要する。たとえば、フィールド酸化物１２／１４
の上面に凹部（ｒｅｃｅｓｓ）がイオンビームのスパッ
タリング効果によって形成され、フィールド酸化物１２
／１４の底部には突起部が、注入されたイオンによるフ
ィールド酸化物の拡大によって形成される。また、ＣＶ
ＤタングステンＪｔｉｉ２４およびポリシリコンゲート
２０によって遮蔽されなかったゲート酸化物層１８、ソ
ース領域３２、ドレイン領域３４のレベルは埋込酸化物
層２８．３０の形成による基板１０の拡大によって上昇
される。
４およびゲート酸化物Ｎ１８は少しだけ変形することに
注意を要する。たとえば、フィールド酸化物１２／１４
の上面に凹部（ｒｅｃｅｓｓ）がイオンビームのスパッ
タリング効果によって形成され、フィールド酸化物１２
／１４の底部には突起部が、注入されたイオンによるフ
ィールド酸化物の拡大によって形成される。また、ＣＶ
ＤタングステンＪｔｉｉ２４およびポリシリコンゲート
２０によって遮蔽されなかったゲート酸化物層１８、ソ
ース領域３２、ドレイン領域３４のレベルは埋込酸化物
層２８．３０の形成による基板１０の拡大によって上昇
される。
ポリシリコンゲート２０上にタングステン層２４を被覆
することによってソース酸化物層２８、ドレイン酸化物
層３０とゲート２０との自動セルフアラインメントが生
じることにも注意を要する。結局、本発明のＭＯＳトラ
ンジスタは、酸化物Ｎ２８．３０によってそれぞれ基板
１０から電気的に絶縁されたソース領域３２、ドレイン
領域３４、およびソース酸化物層２８とドレイン酸化物
層３０との端部間の開口３８を介して基板に電気的に結
合された、チャンネル領域３６の下の母体領域を有する
。
することによってソース酸化物層２８、ドレイン酸化物
層３０とゲート２０との自動セルフアラインメントが生
じることにも注意を要する。結局、本発明のＭＯＳトラ
ンジスタは、酸化物Ｎ２８．３０によってそれぞれ基板
１０から電気的に絶縁されたソース領域３２、ドレイン
領域３４、およびソース酸化物層２８とドレイン酸化物
層３０との端部間の開口３８を介して基板に電気的に結
合された、チャンネル領域３６の下の母体領域を有する
。
こうして、ソース領域３２、ドレイン領域３４に関する
ＳＯＩ構造の利点と、チャンネル領域３６下の母体領域
に関する従来の製造方法の利点とを組み合せたＭＯＳデ
バイスが開発された。これによって、本発明の目的に従
って、ソース及びドレイン容量が減少され、漏れが減少
され、高速化がなされ、浮遊母体効果に耐性が得られた
デバイスが提供される。
ＳＯＩ構造の利点と、チャンネル領域３６下の母体領域
に関する従来の製造方法の利点とを組み合せたＭＯＳデ
バイスが開発された。これによって、本発明の目的に従
って、ソース及びドレイン容量が減少され、漏れが減少
され、高速化がなされ、浮遊母体効果に耐性が得られた
デバイスが提供される。
第４図にみられるように、酸素注入の後、ゲート２０、
接続トレース２２上のタングステン層２４が温Ｈ，０□
内でのエツチングによって除去される。他のマスク材料
は適当な選択的エツチングによって除去できるだろう。
接続トレース２２上のタングステン層２４が温Ｈ，０□
内でのエツチングによって除去される。他のマスク材料
は適当な選択的エツチングによって除去できるだろう。
次に、ウェーハはＮ２／１％０□周回環境の下で２時間
高温（たとえば１１２５℃）下で焼なましされる。８０
ｋｅＶでの６×ＩＯ”／ｃ＋４における砒素ソース／ド
レイン注入によって、ソース領域３２、ドレイン領域３
４で示されたドーピングが生じる。
高温（たとえば１１２５℃）下で焼なましされる。８０
ｋｅＶでの６×ＩＯ”／ｃ＋４における砒素ソース／ド
レイン注入によって、ソース領域３２、ドレイン領域３
４で示されたドーピングが生じる。
砒素ソース／ドレイン注入に続いて、ウェーハは１００
０℃で焼なましされ、１６ｎｍ厚の酸化物層を形成する
。次に、アンドープ（ｕｎｄｏｐｅｄ）低温ＣＶＤ酸化
物の５００ｎｍ厚層が被着され、９００℃で焼なましさ
れて第５図に示された酸化物層４０を形成する。
０℃で焼なましされ、１６ｎｍ厚の酸化物層を形成する
。次に、アンドープ（ｕｎｄｏｐｅｄ）低温ＣＶＤ酸化
物の５００ｎｍ厚層が被着され、９００℃で焼なましさ
れて第５図に示された酸化物層４０を形成する。
最後に、金属相互接続（図示せず）が被覆され、画定さ
れ、水素雰囲気中で４５０℃で焼なましされる。
れ、水素雰囲気中で４５０℃で焼なましされる。
第１図〜第５図に関して説明したｌ’ｌＯ３）ランジス
タにおいて、ソース領域３２およびドレイン領域３４は
ゲート２０の縁付近でシリコン基板１０と接触したまま
である。したがって、埋込酸化物層２８．３０上のシリ
コン層全体が非晶質になることがあり、結晶性を回復す
るために注入段階の間、高温基板１０は要求されない。
タにおいて、ソース領域３２およびドレイン領域３４は
ゲート２０の縁付近でシリコン基板１０と接触したまま
である。したがって、埋込酸化物層２８．３０上のシリ
コン層全体が非晶質になることがあり、結晶性を回復す
るために注入段階の間、高温基板１０は要求されない。
結晶再成長は注入後の焼なましの間に生ずることがあり
、また単結晶領域はゲート電極２０から横方向に限られ
た距離だけ延長させるのに必要なだけである。
、また単結晶領域はゲート電極２０から横方向に限られ
た距離だけ延長させるのに必要なだけである。
フォトレジストは冷却ウェーハを用いた注入とコンパチ
ブルであるけれども、所望の酸素線量のほんの一部でも
注入されるとフォトレジストはかなり歪み、奢れ故、本
発明の方法には適さないということが実験的に確認され
た。フォトレジストの歪は、イオンビームによる基板１
０の加熱によってではなく高注入線量によって生じると
思われる。
ブルであるけれども、所望の酸素線量のほんの一部でも
注入されるとフォトレジストはかなり歪み、奢れ故、本
発明の方法には適さないということが実験的に確認され
た。フォトレジストの歪は、イオンビームによる基板１
０の加熱によってではなく高注入線量によって生じると
思われる。
タングステンが、その高原子質量および高基板温度での
安定性のために、注入マスクとして適切であることがわ
かった。さらに、選択的被覆によって、二層ゲート電極
のエツチングの複雑さのないセルファライン構造の利点
が付加される。
安定性のために、注入マスクとして適切であることがわ
かった。さらに、選択的被覆によって、二層ゲート電極
のエツチングの複雑さのないセルファライン構造の利点
が付加される。
計算と実験によれば、酸素イオンの貫通をほぼ避けるた
めには、少なくとも２００ｎｍの厚さにすべきと思われ
る。たとえば、１１００ｎ厚のタングステン層の場合は
、大部分の酸素イオンが貫通し、ゲート電極２０内に注
入することになる。
めには、少なくとも２００ｎｍの厚さにすべきと思われ
る。たとえば、１１００ｎ厚のタングステン層の場合は
、大部分の酸素イオンが貫通し、ゲート電極２０内に注
入することになる。
前の例において高密度マスク材料（タングステン）がＣ
ＶＤによって付着されたけれども、ウェーハの表面に高
密度パターン化マスクを付着するための他の方法も利用
できる。たとえば、タンゲス−テンの均一層をウェーハ
に付着し、次にそのタングステン上にフォトレジスト層
を付着できる。フォトレジスト層を露出・現像した後、
タングステン層をエツチング工程（たとえば、温）ＩＪ
□を用いたエツチング、または乾式エツチング方）によ
ってパターン形成し、次にフォトレジストを除去できる
。この方法によって、実質的に任意の形状をもった高密
度パターンマスクが製造できる。
ＶＤによって付着されたけれども、ウェーハの表面に高
密度パターン化マスクを付着するための他の方法も利用
できる。たとえば、タンゲス−テンの均一層をウェーハ
に付着し、次にそのタングステン上にフォトレジスト層
を付着できる。フォトレジスト層を露出・現像した後、
タングステン層をエツチング工程（たとえば、温）ＩＪ
□を用いたエツチング、または乾式エツチング方）によ
ってパターン形成し、次にフォトレジストを除去できる
。この方法によって、実質的に任意の形状をもった高密
度パターンマスクが製造できる。
第６図においては、ＣＭＯＳデバイス４２は第ｌＭＯＳ
）ランジスタ４４および第２Ｍ０Ｓ ）ランジスタ４
６を含む。
）ランジスタ４４および第２Ｍ０Ｓ ）ランジスタ４
６を含む。
説明の目的で、第ｌＭＯＳ ）ランジスタ４４はＮチャ
ンネルＭＯＳ ）ランジスタで、第２Ｍ０Ｓ ）ラン
ジスタ４６は、Ｐチャンネルトランジスタであるとする
。勿論、トランジスタ４４．４６が反対の極性をもつこ
とが要求されるだけで、トランジスタ４４はＰチャンネ
ルトランジスタ、トランジスタ４６はＮチャンネルトラ
ンジスタでもよい。
ンネルＭＯＳ ）ランジスタで、第２Ｍ０Ｓ ）ラン
ジスタ４６は、Ｐチャンネルトランジスタであるとする
。勿論、トランジスタ４４．４６が反対の極性をもつこ
とが要求されるだけで、トランジスタ４４はＰチャンネ
ルトランジスタ、トランジスタ４６はＮチャンネルトラ
ンジスタでもよい。
さらに第６図において、説明の目的で基板４８はＰ形材
料でできており、Ｎ形材料のウェル（ｗｅｌｌ）領域５
０を備えているものとする。フィールド酸化物５２はＭ
ＯＳ ）ランジスタ４４．４６をお互いからまたトラン
ジスタ４４．４６のそれぞれのポリシリコンゲート５４
．５６はそれぞれ、ゲート酸化物層５８．６０によって
基板４８の上面から分離される。
料でできており、Ｎ形材料のウェル（ｗｅｌｌ）領域５
０を備えているものとする。フィールド酸化物５２はＭ
ＯＳ ）ランジスタ４４．４６をお互いからまたトラン
ジスタ４４．４６のそれぞれのポリシリコンゲート５４
．５６はそれぞれ、ゲート酸化物層５８．６０によって
基板４８の上面から分離される。
埋込酸化物６６．６８によってそれぞれ、基板４８の主
母体から分離されたソース領域６２、ドレイン領域６４
をＭＯＳ ）ランジスタ４４が有している。同様に、ト
ランジスタ４６は、それぞれ埋込酸化物Ｊｉ７４．７６
を備えたソース領域７０、ドレイン領域７２を有する。
母体から分離されたソース領域６２、ドレイン領域６４
をＭＯＳ ）ランジスタ４４が有している。同様に、ト
ランジスタ４６は、それぞれ埋込酸化物Ｊｉ７４．７６
を備えたソース領域７０、ドレイン領域７２を有する。
埋込酸化物層６６．６８．７４．７６は第１図〜第５図
に関して前に説明した方法によって形成される。
に関して前に説明した方法によって形成される。
第６図において、ＣＭＯＳデバイスを結合する、トラン
ジスタ４４．４６間の金属接続は図示されておらず、必
要なパシベーション層も図示されていない。
ジスタ４４．４６間の金属接続は図示されておらず、必
要なパシベーション層も図示されていない。
しかし、ＣＭＯＳデバイスを形成するためのＭＯＳ ｌ
−ランジスタの相互接続は当業者には周知のもので、「
結合手段」と示されたブロック７８によって示唆さてい
る。
−ランジスタの相互接続は当業者には周知のもので、「
結合手段」と示されたブロック７８によって示唆さてい
る。
第６図に示されたＣＭＯＳデバイス４２は従来技術のＣ
ＭＯＳデバイスに比較していくつかの大きな利点を有し
ている。第１に、埋込酸化物層６６．６８．７４．７６
は、ソース及びドレイン容量を減少し、高速のデバイス
動作を提供し、漏れを減少する。さらに、トランジスタ
４４．４６のそれぞれのチャンネル領域８０．８２の下
の母体領域は基板４８に電気的に結合され、浮遊母体効
果を防止する。最後に、第ｌＭＯＳ トランジスタ４４
の埋込酸化物層６８、第２Ｍ０Ｓ ）ランジスタ４６の
埋込酸化物Ｊｉ７４はトランジスタ４４．４６の能動領
域間の電気経路長を増大させ、それによってラフチアツ
ブの機会を減少させる。
ＭＯＳデバイスに比較していくつかの大きな利点を有し
ている。第１に、埋込酸化物層６６．６８．７４．７６
は、ソース及びドレイン容量を減少し、高速のデバイス
動作を提供し、漏れを減少する。さらに、トランジスタ
４４．４６のそれぞれのチャンネル領域８０．８２の下
の母体領域は基板４８に電気的に結合され、浮遊母体効
果を防止する。最後に、第ｌＭＯＳ トランジスタ４４
の埋込酸化物層６８、第２Ｍ０Ｓ ）ランジスタ４６の
埋込酸化物Ｊｉ７４はトランジスタ４４．４６の能動領
域間の電気経路長を増大させ、それによってラフチアツ
ブの機会を減少させる。
第７図には、第ｌＭＯＳトランジスタ８６と第２Ｍ０Ｓ
）ランジスタ８８を含むＣＭＯＳデバイスの別の実施
例が示されている。この実施例では、基板９０はＰ形材
料でできており、ウェル領域９２はＮ形材料でできてい
るものとする。ＣＭＯＳデバイス８４はフィールド酸化
物９２、およびトランジスタ８８の下に完全に形成され
、それを基板９０から電気的に絶縁する埋込酸化物層９
４を含む。
）ランジスタ８８を含むＣＭＯＳデバイスの別の実施
例が示されている。この実施例では、基板９０はＰ形材
料でできており、ウェル領域９２はＮ形材料でできてい
るものとする。ＣＭＯＳデバイス８４はフィールド酸化
物９２、およびトランジスタ８８の下に完全に形成され
、それを基板９０から電気的に絶縁する埋込酸化物層９
４を含む。
トランジスタ８６はゲート９４およびゲート酸化物９６
を備え、トランジスタ８８はゲート９８およびゲート酸
化物１００を備えている。トランジスタ８６のソース領
域１０２、ドレイン領域１０４、およびトランジスタ８
８のソース領域１０６、ドレイン領域１０８は、前述の
ように注入によってドーピングされる。
を備え、トランジスタ８８はゲート９８およびゲート酸
化物１００を備えている。トランジスタ８６のソース領
域１０２、ドレイン領域１０４、およびトランジスタ８
８のソース領域１０６、ドレイン領域１０８は、前述の
ように注入によってドーピングされる。
トランジスタ８６は、前の実施例と同様には、埋込酸化
物層を備えていないことに注意を要する。
物層を備えていないことに注意を要する。
これは、トランジスタ８８の下に完全に形成された埋込
酸化物層９４が全体的にラッチアンプ問題を回避し、ト
ランジスタ８６の下に埋込酸化物層を備える必要性を減
じるからである。しかし、容量を減じるために、トラン
ジスタ８６のソース及びドレイン領域の下に、埋込酸化
物層を備えることもできるだろう。
酸化物層９４が全体的にラッチアンプ問題を回避し、ト
ランジスタ８６の下に埋込酸化物層を備える必要性を減
じるからである。しかし、容量を減じるために、トラン
ジスタ８６のソース及びドレイン領域の下に、埋込酸化
物層を備えることもできるだろう。
トランジスタ８６はＮチャンネルＭＯＳ ）ランジスタ
であるから、上記した浮遊母体効果のためにトランジス
タの下に完全に酸化物層を形成することは望ましくない
だろう。トランジスタ８８のようなＰチャンネルＭＯＳ
）ランジスタは通常、浮遊母体効果に関する限り、面
倒は少なく、ＳＯＩ構造として安全に製造できる。
であるから、上記した浮遊母体効果のためにトランジス
タの下に完全に酸化物層を形成することは望ましくない
だろう。トランジスタ８８のようなＰチャンネルＭＯＳ
）ランジスタは通常、浮遊母体効果に関する限り、面
倒は少なく、ＳＯＩ構造として安全に製造できる。
ＣＭＯＳデバイス８４を完成するための、トランジスタ
８６．８８間の結合は“結合手段”と示されたブロック
１１０によって示唆されている。前述のように、ＣＭＯ
Ｓデバイスを形成するＭＯＳ ）ランジスタの相補対の
実際の相互接続はぎ業者には周知のものである。また、
説明を簡単にするためにパシベーション層がＣＭＯＳデ
バイス８４から省略されている。
８６．８８間の結合は“結合手段”と示されたブロック
１１０によって示唆されている。前述のように、ＣＭＯ
Ｓデバイスを形成するＭＯＳ ）ランジスタの相補対の
実際の相互接続はぎ業者には周知のものである。また、
説明を簡単にするためにパシベーション層がＣＭＯＳデ
バイス８４から省略されている。
第８図において、光活性デバイス１１２は基板１１４、
フォトダイオードアレイ １１６、およびＭＯＳ ）ラ
ンジスタ１１８を有している。熱論、バイポーラトラン
ジスタも同様にフォトダイオードアレイ １１６と結合
できる。説明の便宜上、基板１１４はＰ形材料でできて
いるものとする。
フォトダイオードアレイ １１６、およびＭＯＳ ）ラ
ンジスタ１１８を有している。熱論、バイポーラトラン
ジスタも同様にフォトダイオードアレイ １１６と結合
できる。説明の便宜上、基板１１４はＰ形材料でできて
いるものとする。
フォトダイオードアレイ １１６は、同心リングまたは
矩形１２２．１２４．１２６．１′２８によって囲まれ
たＰ形材料のコア１２０を含む。同心リングまたは矩形
１２２〜１２８は交互に導電型になっており一連のＰ−
Ｎ接合を形成する。コア１２０および矩形１２２〜１２
８はその底部で、基板１１４から、第１図〜第５図に関
して前述した本発明の方法によって形成された埋込酸化
物Ｊｉｉ１３０によって絶縁されている。
矩形１２２．１２４．１２６．１′２８によって囲まれ
たＰ形材料のコア１２０を含む。同心リングまたは矩形
１２２〜１２８は交互に導電型になっており一連のＰ−
Ｎ接合を形成する。コア１２０および矩形１２２〜１２
８はその底部で、基板１１４から、第１図〜第５図に関
して前述した本発明の方法によって形成された埋込酸化
物Ｊｉｉ１３０によって絶縁されている。
エピタキシャル層を付加的に成長させて厚いシリコン層
を備えることもできる。
を備えることもできる。
矩形１２６．１２８は導体１３２によって電気的に結合
され、同心矩形１２２．１２４は導電性トレース１３４
によって電気的に結合されている。フィールド酸化物１
３６．１３８．１４０はフォトダイオードアレイ１１６
をＭＯＳ ）ランジスタ１１８および隣接デバイスから
分離する。Ｐ形材料の矩形１２８は基板１１４と接触し
てもよい。
され、同心矩形１２２．１２４は導電性トレース１３４
によって電気的に結合されている。フィールド酸化物１
３６．１３８．１４０はフォトダイオードアレイ１１６
をＭＯＳ ）ランジスタ１１８および隣接デバイスから
分離する。Ｐ形材料の矩形１２８は基板１１４と接触し
てもよい。
本発明の方法によって形成された埋込酸化物層１３０は
コア１２０および同心リング（または矩形）領域１２２
〜１２８が基板１１４を通って短絡するのを防ぐ。酸化
物層１４２．１４４はそれらの上面での同様の短絡を防
止する。
コア１２０および同心リング（または矩形）領域１２２
〜１２８が基板１１４を通って短絡するのを防ぐ。酸化
物層１４２．１４４はそれらの上面での同様の短絡を防
止する。
ＭＯＳトランジスタ１１８は従来の設計でよ（、ポリシ
リコンゲート１４６、ゲート酸化物１４８、ソース領域
１５０、およびドレイン領域１５２を含む。ＭＯＳトラ
ンジスタ１１８は従来の方法で製造できる。金属トレー
ス１５４はＭＯＳ ）ランジスタ１１８のゲート１４６
をフォトダイオードアレイ １１６のコア１２０に結合
し、パシベーション層１５６はフォトダイオードアレイ
１１６、ＭＯＳ ！−ランジスタ１１８両方の上に形
成される。トランジスタ１１８のソース及びドレイン接
続は簡単のためにこの図面には示されていないことに注
意すべきである。
リコンゲート１４６、ゲート酸化物１４８、ソース領域
１５０、およびドレイン領域１５２を含む。ＭＯＳトラ
ンジスタ１１８は従来の方法で製造できる。金属トレー
ス１５４はＭＯＳ ）ランジスタ１１８のゲート１４６
をフォトダイオードアレイ １１６のコア１２０に結合
し、パシベーション層１５６はフォトダイオードアレイ
１１６、ＭＯＳ ！−ランジスタ１１８両方の上に形
成される。トランジスタ１１８のソース及びドレイン接
続は簡単のためにこの図面には示されていないことに注
意すべきである。
パシベーション層１５６および酸化物層１４２．１４４
は所望の周波数の電磁放射を通す絶縁物質から形成され
る。フォトダイオードアレイ １１６の交互のＰ−Ｎ接
合を進む電磁放射によって、矩形１２８に対してコア１
２０で電位が生じる。フォトダイオードアレイ １１６
によって生成された電気信号は有用な目的を遂行するた
めにＭＯＳ ｌ−ランジスタ１１８によって増幅される
。
は所望の周波数の電磁放射を通す絶縁物質から形成され
る。フォトダイオードアレイ １１６の交互のＰ−Ｎ接
合を進む電磁放射によって、矩形１２８に対してコア１
２０で電位が生じる。フォトダイオードアレイ １１６
によって生成された電気信号は有用な目的を遂行するた
めにＭＯＳ ｌ−ランジスタ１１８によって増幅される
。
ここまで、パターン化埋込酸化物層を形成する方法を説
明した。これらの埋込酸化物層は基板の表面の下に酸化
物形成物質（たとえば、酸素イオン、酸素分子または他
の酸素化合物）を注入することによって形成された。し
かし、当業者には、他の注入物質も同様の目的で埋込絶
縁層を形成できることは明らかであろう。たとえば、窒
化シリコンの絶縁層を形成するのに窒素をシリコン基板
中に注入できる。また、本発明の方法は、ゲルマニウム
またはガリウム砒素基板のような他の種類の半導体基板
についても用いることができる。
明した。これらの埋込酸化物層は基板の表面の下に酸化
物形成物質（たとえば、酸素イオン、酸素分子または他
の酸素化合物）を注入することによって形成された。し
かし、当業者には、他の注入物質も同様の目的で埋込絶
縁層を形成できることは明らかであろう。たとえば、窒
化シリコンの絶縁層を形成するのに窒素をシリコン基板
中に注入できる。また、本発明の方法は、ゲルマニウム
またはガリウム砒素基板のような他の種類の半導体基板
についても用いることができる。
本発明の好適実施例についての前述の記載は説明の目的
で与えられたものである。網羅的なものではないし、発
明を開示された態様にだけ限定する趣旨ではない。多様
の変形、多様化が当業者には明らかであろう。本発明は
、バイポーラ、ＭＯ５過程における多数の製造技術にお
いて実施できるだろう。同様の結果を達成するために、
前述した工程のいずれも他の工程で交換可能であろう。
で与えられたものである。網羅的なものではないし、発
明を開示された態様にだけ限定する趣旨ではない。多様
の変形、多様化が当業者には明らかであろう。本発明は
、バイポーラ、ＭＯ５過程における多数の製造技術にお
いて実施できるだろう。同様の結果を達成するために、
前述した工程のいずれも他の工程で交換可能であろう。
発明の原理、その実践的応用を最もよ（説明し、それに
よって当業者が発明を理解できるように実施例を選択し
、説明した。
よって当業者が発明を理解できるように実施例を選択し
、説明した。
以上説明したように、本発明を用いることにより、従来
の集積回路製造方法とＳｏｌ法とのそれぞれの長所を持
った方法で、より高性能の集積回路を製造することがで
きる。
の集積回路製造方法とＳｏｌ法とのそれぞれの長所を持
った方法で、より高性能の集積回路を製造することがで
きる。
第１図は、従来技術によるＭＯＳ ｌ−ランジスタの製
造途中の断面図、第２図は、本発明による、ＭＯＳトラ
ンジスタ上の高密度パターン化マスクの被覆を示す図、
第３図は、本発明による集積回路製造におけるイオン注
入段階を示す図、第４図はＭＯＳトランジスタのソース
及びドレイン領域をドーピングする段階を示す図、第５
図は、パシベーション層の付着を示す図、第６図は、本
発明によって形成されたＣＭＯＳデバイスを示す図、第
７図は、本発明による別のＣＭＯＳデバイスを示す図、
第８図は、本発明による光活性デバイスを示す図である
。 ４２ ： ＣＭＯＳデバイス４４，４６：ＭＯｓトラン
ジスタ４８：基板 ８：ウェル領域５２：フ
ィールド酸化物 ５４．５６：ポリシリコンゲート ５Ｂ、６０：ゲート酸化物層
造途中の断面図、第２図は、本発明による、ＭＯＳトラ
ンジスタ上の高密度パターン化マスクの被覆を示す図、
第３図は、本発明による集積回路製造におけるイオン注
入段階を示す図、第４図はＭＯＳトランジスタのソース
及びドレイン領域をドーピングする段階を示す図、第５
図は、パシベーション層の付着を示す図、第６図は、本
発明によって形成されたＣＭＯＳデバイスを示す図、第
７図は、本発明による別のＣＭＯＳデバイスを示す図、
第８図は、本発明による光活性デバイスを示す図である
。 ４２ ： ＣＭＯＳデバイス４４，４６：ＭＯｓトラン
ジスタ４８：基板 ８：ウェル領域５２：フ
ィールド酸化物 ５４．５６：ポリシリコンゲート ５Ｂ、６０：ゲート酸化物層
Claims (1)
- 【特許請求の範囲】 半導体基板内に埋込酸化物層を形成する集積回路製造方
法において、 前記半導体基板上に酸化物形成物質の注入をブロックす
る所定のパターン化マスクを付着した後、前記マスクの
付着面側に外部から前記酸化物形成物質を照射し、前記
半導体基板内の所定の位置に埋込酸化物層を形成するこ
とを特徴とする改良形集積回路製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/896,560 US4810664A (en) | 1986-08-14 | 1986-08-14 | Method for making patterned implanted buried oxide transistors and structures |
| US896560 | 2001-06-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6372164A true JPS6372164A (ja) | 1988-04-01 |
Family
ID=25406419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62200766A Pending JPS6372164A (ja) | 1986-08-14 | 1987-08-11 | 改良形集積回路製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4810664A (ja) |
| JP (1) | JPS6372164A (ja) |
| DE (1) | DE3726842A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991001569A1 (en) * | 1989-07-14 | 1991-02-07 | Seiko Instruments Inc. | Semiconductor device and method of producing the same |
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| US5231045A (en) * | 1988-12-08 | 1993-07-27 | Fujitsu Limited | Method of producing semiconductor-on-insulator structure by besol process with charged insulating layers |
| DE4020813A1 (de) * | 1990-01-23 | 1991-07-25 | Max Planck Gesellschaft | Elektronenwellen-gekoppeltes halbleiter-schaltelement |
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| KR100272527B1 (ko) | 1998-02-04 | 2000-12-01 | 김영환 | 반도체 소자 및 그 제조방법 |
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1986
- 1986-08-14 US US06/896,560 patent/US4810664A/en not_active Expired - Fee Related
-
1987
- 1987-08-11 JP JP62200766A patent/JPS6372164A/ja active Pending
- 1987-08-12 DE DE19873726842 patent/DE3726842A1/de not_active Withdrawn
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