JPH11204783A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 短チャネル効果抑制に形成したパンチスルー
ストッパ層の増速拡散や再分布を低減し、逆短チャネル
効果を抑制した半導体装置およびその製造方法を提供す
る。 【解決手段】 ｐ導電型シリコン基板１１内に形成した
ｐ導電型のパンチスルーストッパ層１６の領域に、弗素
の存在する領域１７を設ける。 【効果】 高濃度ソース、ドレイン拡散層形成時にシリ
コン基板内に導入される過剰な欠陥に弗素が捕獲される
ことで、パンチスルーストッパ層の増速拡散や再分布を
低減でき、逆短チャネル効果を抑制し短チャネル効果も
改善する。さらにまたホットキャリア効果に代表される
長期的信頼性の向上も可能にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に係り、特にゲート長０．３μｍ以下の微細
ＭＩＳ型電界効果型トランジスタで顕在化してきた逆短
チャネル効果の抑制に有効な半導体装置およびその製造
方法に関する。

【０００２】

【従来の技術】半導体装置の製造における不純物拡散層
の形成には、特開昭６３−１３６６６１号公報に記載さ
れているように、半導体主表面へのイオン打ち込みによ
り不純物導入を行った後、熱拡散を施す方法によって行
っていた。この従来技術は、ＭＯＳ（Metal Oxide Semi
conductor）型電界効果型トランジスタ（ＦＥＴ）（以
下、ＭＯＳＦＥＴと称する）のソース、ドレイン拡散層
や、短チャネル効果を抑制するためのパンチスルースト
ッパ層を形成するのに用いられる一般的な製造方法であ
る。

【０００３】また、浅い不純物拡散層の形成には、特開
昭６３−９９２４号公報に記載されているように、イオ
ン打ち込みにより不純物導入を行った後、ランプ加熱を
用いた方法により実施していた。

【０００４】さらに、埋め込み型の不純物層の形成に
は、特開昭６３−１２４５１９号公報に記載のように、
高エネルギー不純物打ち込みにより基板中に不純物を埋
め込んだ後、不純物の再分布を小さくするために、短時
間アニールを行って形成していた。

【０００５】

【発明が解決しようとする課題】一般に、ＭＯＳＦＥＴ
のソース、ドレイン拡散層形成のための高濃度イオン打
ち込みは、シリコン基板に過剰な欠陥を形成する。前述
した従来技術の中で、不純物拡散層を熱拡散により形成
する方法では、このイオン打ち込みによって生じた欠陥
などによる増速拡散が起こるため拡散層深さが大きくな
り、ＭＯＳＦＥＴの微細化を困難にするといった問題が
あった。

【０００６】また、ゲート長０．３μｍ以下の微細ＭＯ
ＳＦＥＴでは、短チャネル効果を抑制するために導入す
るパンチスルーストッパ層が高濃度となる。このために
生じたイオン打ち込み欠陥によってパンチスルーストッ
パ層の不純物が再分布を起こし、逆短チャネル効果（ゲ
ート長の縮小にともない、しきい値電圧が増加する現
象）が発生する。逆短チャネル効果は、従来技術のラン
プ加熱や短時間アニールを行っても抑制できず、微細Ｍ
ＯＳＦＥＴのしきい値電圧を制御することを困難にして
いた。

【０００７】そこで、本発明の目的は、イオン打ち込み
によりシリコン基板に導入した不純物を活性化するのに
必須なイオン打ち込み後の熱処理に伴う、不純物の増速
拡散や再分布を低減し、逆短チャネル効果を抑制した高
性能な微細ＭＯＳＦＥＴを有する半導体装置を提供する
ことにある。また、その半導体装置の製造方法を提供す
ることも本発明の目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置は、イオン打ち込みで形成
された過剰欠陥を弗素などのハロゲン元素でトラップさ
せることで達成される。 すなわち、ＭＩＳ型電界効果
型トランジスタを含む半導体装置において、半導体基板
の活性領域の表面及び内部のうち、少なくとも１個所に
弗素、塩素などのハロゲン元素あるいはハロゲンイオン
が存在する領域を設けたことを特徴とするものである。

【０００９】この場合、上記ハロンゲン元素あるいはハ
ロゲンイオンは、上記ＭＩＳ型電界効果型トランジスタ
のチャネル領域或いはゲート電極下に選択的に存在して
もよい。

【００１０】また、上記ハロゲン元素あるいはハロゲン
イオンのドーズ量が１０¹⁴〜１０¹⁶ｃｍ^-2の範囲であれ
ば好適である。

【００１１】さらに、上記ＭＩＳ型電界効果トランジス
タは、ソース、ドレイン拡散層がその不純物濃度よりも
低濃度な領域を含むもの、いわゆるＬＤＤ（Lightly Do
pedDrain）構造であってもよい。

【００１２】またさらに、上記ＭＩＳ型電界効果トラン
ジスタのゲート絶縁膜が、シリコン酸化膜、シリコン窒
化膜、シリコン酸化膜とシリコン窒化膜の複合膜、表面
が窒化されたシリコン酸化膜、或いは表面を酸化したシ
リコン窒化膜のいずれかから成れば好適である。

【００１３】本発明に係る半導体装置の製造方法は、Ｍ
ＩＳ型電界効果トランジスタを含む半導体装置の製造方
法において、半導体基板のＭＩＳ型電界効果トランジス
タを形成する活性領域、チャネル領域或いはゲート電極
下に、フッ素、塩素などのハロゲン元素を注入するイオ
ン打ち込み工程を有することを特徴とする。

【００１４】この場合、ハロゲンイオンのドーズ量を１
０¹⁴〜１０¹⁶ｃｍ^-2の範囲とすれば好適である。

【００１５】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態の一例を説明する。

【００１６】＜実施の形態例１＞図１及び図２は本発明
に係る半導体装置の製造方法の第１の実施の形態例を示
す図であり、工程順に示した半導体装置の要部拡大断面
図である。ここでは、一例としてｎチャネル型ＭＯＳＦ
ＥＴの製造工程を示している。以下、工程順に説明す
る。

【００１７】まず、図１（ａ）に示すように、不純物濃
度が約１０¹⁶〜１０¹⁷ｃｍ^-3のｐ導電型のシリコン基板
１１を用いて酸化処理を行い、表面に厚さ１５ｎｍのシ
リコン酸化膜１２を形成した後、このシリコン酸化膜１
２上に耐酸化性マスクとして作用するシリコン窒化膜１
３を部分的に形成する。

【００１８】次に、図１（ｂ）に示すように、シリコン
基板１１を酸化処理してシリコン窒化膜１３でマスクさ
れていない部分に素子分離絶縁膜として作用するシリコ
ン酸化膜１４を選択的に形成する。

【００１９】続いて、図１（ｃ）に示すように、シリコ
ン窒化膜１３及びシリコン酸化膜１２を除去し、新たに
酸化処理を行い厚さ２０ｎｍのシリコン酸化膜１５をシ
リコン基板１１上に形成する。

【００２０】次に、図２（ａ）に示すように、イオン源
として硼素（Ｂ）を用いて例えば加速電圧４０ｋｅＶで
シリコン基板１１に、１０¹⁷〜１０¹⁸ｃｍ^-3のいわゆる
パンチスルーストッパと呼ばれるｐ導電型の埋め込み層
１６を形成し、続いて、イオン源として弗素（Ｆ）を用
いて例えば加速電圧６０ｋｅＶでシリコン基板１１に、
１０¹⁵ｃｍ^-2のドーズ量でイオン注入し、弗素の存在領
域１７を形成する。その後、シリコン酸化膜１５を除去
する。

【００２１】このとき、弗素はシリコン酸化膜１５とシ
リコン基板１１の界面、或いはシリコン基板１１内のに
いずれに存在していても良いが、弗素のイオン打ち込み
の投影飛程とパンチスルーストッパ層１６形成のための
硼素のイオン打ち込みの投影飛程とが一致することが望
ましい。また、弗素イオン打ち込みのドーズ量は、ＭＯ
ＳＦＥＴのソース、ドレイン拡散層の形成時に導入され
る欠陥濃度の下限である１０¹⁴ｃｍ^-2以上を打ち込めば
よい。しかし、上記欠陥濃度の上限を超えて導入した場
合はハロゲンによる欠陥が発生してリーク電流などの原
因となるので、１０¹⁶ｃｍ^-2以下で打ち込むことが望ま
しい。また、本実施の形態例においては、硼素のイオン
打ち込みを行った後に弗素のイオン打ち込みを行った
が、弗素のイオン打ち込みを先に行っても同様の効果が
得られる。

【００２２】次に、図２（ｂ）に示すように、シリコン
基板１１を酸化処理して表面に厚さ５ｎｍ程度のゲート
酸化膜１８を形成する。続いて、減圧気相成長法によっ
て、ゲート酸化膜１８上に厚さ２００ｎｍの多結晶シリ
コン膜を堆積し、ｎ導電型の不純物拡散を行ってｎ導電
型化後、不要部分を除去してゲート電極１９を形成す
る。

【００２３】次に、図２（ｃ）に示すように、残ってい
る多結晶シリコン膜からなるゲート電極１９をマスクに
して、イオン源として砒素（Ａｓ）を用いてｐ導電型の
シリコン基板１１に砒素のイオン打ち込みを行って、不
純物濃度が約１０²¹ｃｍ^-3のｎ導電型のソース領域１０
１及びドレイン領域１０２を形成する。続いて、図示は
省略しているが、ゲート電極１９となる多結晶シリコン
膜、ソース領域１０１及びドレイン領域１０２の各々に
対して配線を施してコンタクトを形成することにより、
ｎチャネルＭＯＳＦＥＴが完成する。

【００２４】なお、上記実施の形態例において、パンチ
スルーストッパとなるｐ導電型の埋め込み層１６は、ゲ
ート電極１９を形成する前にシリコン基板１１に形成し
たが、ゲート電極１９を形成した後、ゲート電極１９を
マスクに硼素のイオン打ち込みで形成しても良い。

【００２５】図３は、本実施の形態例によって製造され
たｎチャネルＭＯＳＦＥＴにおけるしきい値電圧（縦
軸）とゲート長（横軸）との関係を示す特性線図であ
り、従来例による素子の特性と比較して示している。図
３において、特性線２１は従来例による素子特性、特性
線２２及び２３は本実施の形態例による素子特性を示し
ている。なお、特性線２２は弗素イオン打ち込みの加速
エネルギーが６０ｋｅＶの場合を示し、特性線２３は弗
素イオン打ち込みの加速エネルギーが１２０ｋｅＶの場
合を示している。

【００２６】従来例による素子の特性線２１は、ＭＯＳ
ＦＥＴのゲート長が短くなるにつれてしきい値電圧が増
加し（最大６０ｍＶ）、その後急激にしきい値電圧が低
下している。これに対して、本実施の形態例による製造
方法で製造したｎチャネルＭＯＳＦＥＴの素子特性は、
しきい値電圧の増加がなく、且つ緩やかに低下してい
る。すなわち、本実施の形態例によって逆短チャネル効
果が抑制され、且つ短チャネル効果も改善されたことを
示している。

【００２７】図４は、本実施の形態例によって製造され
たｎチャネルＭＯＳＦＥＴのホットキャリア寿命（縦
軸）とドレイン電圧の逆数（横軸）との関係を示す特性
線図であり、従来例による素子の特性と比較して示して
いる。特性線３１は従来例による素子の特性で、特性線
３２及び３３は本実施の形態例による素子の特性を示し
ている。なお、特性線３２は弗素イオン打ち込みの加速
エネルギーが６０ｋｅＶの場合、特性線３３は弗素イオ
ン打ち込みの加速エネルギーが１２０ｋｅＶの場合をそ
れぞれ示している。図４から、本実施の形態例の場合、
従来例と比較して素子のホットキャリア寿命が長く、長
期的信頼性に優れていると言える。

【００２８】図５は本実施の形態例によって形成された
パンチスルーストッパとなるｐ導電型の埋め込み層（硼
素）１６の濃度（縦軸）と深さ（横軸）との関係を示す
分布図であり、従来例による分布図と比較して示してい
る。特性線４１は従来例による硼素の深さ方向分布、特
性線４２は本実施の形態例による硼素の深さ方向分布を
それぞれ示している。図５から明らかなように、本実施
の形態例による硼素の分布は、従来例の分布と比較して
ピーク濃度が増加し、且つ深さ方向への拡がりが抑制さ
れている。従来例による硼素の分布は、高濃度ソース、
ドレイン拡散層形成用の砒素イオン打ち込み時に、シリ
コン基板に導入された過剰な欠陥によって増速拡散等に
よる再分布を起こしていたが、本実施の形態例のように
シリコン基板１１に弗素領域１７を設けることで硼素の
再分布が抑制できる。その結果、図３や図４に示したよ
うに逆短チャネル効果の抑制、短チャネル効果の改善さ
らにはホットキャリア寿命の向上等を可能にした。

【００２９】さらにまた、本実施の形態例によって製造
されたｎチャネルＭＯＳＦＥＴでは、ゲート酸化膜１８
とシリコン基板１１との界面の捕獲準位に、トラップさ
れた弗素が必然的に存在する。これによりゲート酸化膜
１８の誘電率が変化し、種々のストレスに強いゲート酸
化膜が形成できた。

【００３０】なお、本実施の形態例で製造したゲート長
０．３μｍ以下のｎチャネルＭＯＳＦＥＴのドレイン飽
和特性は、弗素の存在領域１７を形成しない従来のｎチ
ャネルＭＯＳＦＥＴと同様の飽和特性が得られている。

【００３１】＜実施の形態例２＞図６は本発明に係る半
導体装置の製造方法の第２の実施の形態例を示す図であ
り、工程順に示した半導体装置の要部拡大断面図でる。
ここでは、一例としてｎチャネル型ＭＯＳＦＥＴの製造
工程を示している。以下、工程順に説明する。

【００３２】図６（ａ）は、シリコン基板１１に選択的
に素子分離絶縁膜であるシリコン酸化膜１４を形成した
状態の断面図を示している。この図６（ａ）迄の工程
は、実施例１における図１（ｃ）迄の製造工程と同様で
あるので、その詳細な説明は省略する。

【００３３】その後、図６（ｂ）に示すように、シリコ
ン基板１１を酸化処理して表面に厚さ５ｎｍ程度のゲー
ト酸化膜１８を形成する。続いて、減圧気相成長法によ
って、ゲート酸化膜１８上に厚さ２０ｎｍの非晶質シリ
コン膜５１と厚さ２００ｎｍのシリコン酸化膜５２を順
次形成する。このとき、非晶質シリコン膜５１の形成時
にシリコン基板１１の温度を５６０℃を越えないように
保つこと、及びシリコン酸化膜５２を形成する場合は、
非晶質シリコン膜５１が結晶化されない温度で形成でき
る、例えばプラズマＴＥＯＳ（Tetraethylorthosilicat
e:四硅酸メチル)膜のような３９０℃で形成できるシリ
コン酸化膜とすることが肝要である。これは、非晶質シ
リコン膜５１が結晶化してイオン打ち込み時にチャネリ
ングによるイオンの分布のバラツキが生じないようにす
るためである。

【００３４】次に、図６（ｃ）に示すように、レジスト
法でシリコン酸化膜５２の所望の領域を開口し、硼素の
イオン打ち込みと弗素のイオン打ち込みを行い、パンチ
スルーストッパ層５３と弗素が存在する領域５４を形成
する。

【００３５】次に、図７（ａ）に示すように、開口した
非晶質シリコン膜５１上に選択的に厚さ２００ｎｍの多
結晶シリコン膜５５を成長させた後、ｎ導電型の不純物
拡散を行い、ｎ導電型化した。

【００３６】次に、図７（ｂ）に示すように、シリコン
酸化膜５２を除去し、次いで非晶質シリコン膜５１を選
択的に除去して非晶質シリコン５１と多結晶シリコン５
５の積層膜からなるゲート電極５０を形成した。

【００３７】その後は、図７（ｃ）に示すように、ゲー
ト電極５０をマスクとして、イオン源に砒素（Ａｓ）を
用いてｐ導電型のシリコン基板１１への砒素のイオン打
ち込みを行って、不純物濃度が約１０²¹ｃｍ^-3のｎ導電
型のソース領域１０１及びドレイン領域１０２を形成す
る。

【００３８】続いて、図示は省略しているが、ゲート電
極５０、ソース領域１０１及びドレイン領域１０２の各
々に対して配線を施してコンタクトを形成することによ
り、ｎチャネルＭＯＳＦＥＴが完成する。

【００３９】本実施の形態例によれば、パンチスルース
トッパ層５３と弗素が存在する領域５４は、イオン打ち
込み用のマスクを必要とせずに自己整合的にＭＯＳＦＥ
Ｔのゲート電極下に形成できる。このため、マスクの使
用回数が削減でき、さらにソース、ドレイン拡散層と基
板間の接合容量が低減した。また、本実施の形態例によ
る製造方法では、パンチスルーストッパ層５３と弗素が
存在する領域５４を形成するためのイオン注入は、ゲー
ト酸化膜１８を形成する前に行っているため、ゲート酸
化膜１８形成時の熱処理を回避でき、より再分布の小さ
いパンチスルーストッパ層５３が形成できた。

【００４０】なお、本実施の形態例で製造したゲート長
０．３μｍ以下のｎチャネルＭＯＳＦＥＴのドレイン飽
和特性は、弗素の存在領域５４を形成しない従来のｎチ
ャネルＭＯＳＦＥＴと同様の飽和特性が得られている。

【００４１】以上、本発明者によってなされた発明を、
前記実施の形態例に基づき具体的に説明したが、本発明
は、前記実施の形態例に限定されるものではなく、その
要旨を逸脱しない範囲において種々の変更が可能であ
る。

【００４２】例えば、前記実施の形態例においては、シ
ングルドレイン構造のｎチャネルＭＯＳＦＥＴについて
説明したが、ｐチャネルＭＯＳＦＥＴについても適用が
可能である。また、ソース、ドレインに低濃度領域を含
む構造、いわゆるＬＤＤ構造にも適用できる。

【００４３】さらにまた、各実施例で示したゲート酸化
膜１８は、シリコン酸化膜に限らず、シリコン窒化膜、
シリコン酸化膜とシリコン窒化膜の複合膜、表面が窒化
されたシリコン酸化膜、或いは表面が酸化されたシリコ
ン窒化膜のような他の絶縁膜を用いることができる。

【００４４】また、前記実施の形態例では、弗素を用い
た例を示したが、弗素と同族の一価の元素である塩素な
どのハロゲン元素を用いても、ソース、ドレイン拡散層
形成時に生じた過剰欠陥にトラップされるため、同様の
効果を得ることができる。

【００４５】

【発明の効果】本発明に係る半導体装置およびその製造
方法において得られる代表的な効果を簡単に説明すれ
ば、下記の通りである。

【００４６】高濃度ソース、ドレイン拡散層形成時にシ
リコン基板に導入された過剰な欠陥に弗素が捕獲される
ため、パンチスルーストッパ用の不純物層の再分布が抑
制できる。その結果、微細ＭＯＳＦＥＴで問題となって
いた逆短チャネル効果が抑制でき、それに伴い短チャネ
ル効果も改善できる。さらにまた、ホットキャリア効果
に代表される長期的信頼性の向上も可能にする。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の製造方法の第１の実
施の形態例を示す図であり、同図（ａ）〜（ｃ）はｎチ
ャネルＭＯＳＦＥＴの製造工程を工程順に示す断面図で
ある。

【図２】本発明に係る半導体装置の製造方法の第１の実
施の形態例を示す図であり、同図（ａ）〜（ｃ）は図１
（ｃ）の次の工程以降を示す断面図である。

【図３】本発明に係る半導体装置の製造方法の第１の実
施の形態例により得られたｎチャネルＭＯＳＦＥＴ、及
び従来例による素子の、しきい値電圧（縦軸）とゲート
長（横軸）の関係を示す特性線図である。

【図４】本発明に係る半導体装置の製造方法の第１の実
施の形態例により得られたｎチャネルＭＯＳＦＥＴ、及
び従来例による素子の、ホットキャリア寿命（縦軸）と
ドレイン電圧の逆数（横軸）の関係を示す特性線図であ
る。

【図５】本発明に係る半導体装置の製造方法の第１の実
施の形態例及び従来によって形成されたパンチスルース
トッパとなるｐ導電型の埋め込み層（硼素）の濃度（縦
軸）と深さ（横軸）との関係を示す分布図である。

【図６】本発明に係る半導体装置の製造方法の第２の実
施の形態例を示す図であり、同図（ａ）〜（ｃ）はｎチ
ャネルＭＯＳＦＥＴの製造工程を工程順に示す断面図で
ある。

【図７】本発明に係る半導体装置の製造方法の第２の実
施の形態例を示す図であり、同図（ａ）〜（ｃ）は図６
（ｃ）の次の工程以降を示す断面図である。

【符号の説明】

１１…ｐ導電型のシリコン基板、１２…シリコン酸化
膜、１３…シリコン窒化膜、１４…シリコン酸化膜、１
５…シリコン酸化膜、１６…ｐ導電型領域（パンチスル
ーストッパ層）、１７…弗素存在領域、１８…ゲート酸
化膜、１９…多結晶シリコン膜、１０１…ｎ導電型のソ
ース領域、１０２…ｎ導電型のドレイン領域、２１…従
来例によるしきい値電圧とゲート長の関係を示す特性
線、２２，２３…第１の実施の形態例によるしきい値電
圧とゲート長の関係を示す特性線、３１…従来例による
ホットキャリア寿命とドレイン電圧の逆数との関係を示
す特性線、３２，３３…第１の実施の形態例によるホッ
トキャリア寿命とドレイン電圧の逆数との関係を示す特
性線、４１…従来例によるｐ導電型の埋め込み層（硼
素）の分布、４２…第１の実施の形態例によるｐ導電型
の埋め込み層（硼素）の分布、５０…ゲート電極、５１
…非結質シリコン膜、５２…シリコン酸化膜、５３…ｐ
導電型領域（パンチスルーストッパ層）、５４…弗素存
在領域、５５…多結晶シリコン膜。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大湯 静憲 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 大木 長斗司 東京都国分寺市東恋ケ窪三丁目１番地１ 日立超エル・エス・アイ・エンジニアリン グ株式会社内 (72)発明者 清水 昭博 東京都国分寺市東恋ケ窪三丁目１番地１ 日立超エル・エス・アイ・エンジニアリン グ株式会社内 (72)発明者 芝 健夫 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内

Claims (10)

【特許請求の範囲】
1. 【請求項１】ＭＩＳ型電界効果型トランジスタを含む半
   導体装置において、半導体基板の前記ＭＩＳ型電界効果
   型トランジスタを形成する活性領域の表面及び内部のう
   ち、少なくとも１個所に弗素、塩素などのハロゲン元素
   あるいはハロゲンイオンが存在する領域を設けたことを
   特徴とする半導体装置。
2. 【請求項２】ＭＩＳ型電界効果型トランジスタを含む半
   導体装置において、前記ＭＩＳ型電界効果型トランジス
   タのチャネル領域に、ハロンゲン元素あるいはハロゲン
   イオンが存在する領域を設けたことを特徴とする半導体
   装置。
3. 【請求項３】ＭＩＳ型電界効果型トランジスタを含む半
   導体装置において、前記ＭＩＳ型電界効果型トランジス
   タのゲート電極下に、ハロゲン元素あるいはハロゲンイ
   オンが選択的に存在する領域を設けたことを特徴とする
   半導体装置。
4. 【請求項４】上記ハロゲン元素あるいはハロゲンイオン
   のドーズ量が１０¹⁴〜１０¹⁶ｃｍ^-2の範囲である少なく
   とも請求項１〜３のいずれか１項に記載の半導体装置。
5. 【請求項５】上記ＭＩＳ型電界効果トランジスタのソー
   ス、ドレイン拡散層がその不純物濃度よりも低濃度な領
   域を含む請求項１〜４のいずれか１項に記載の半導体装
   置。
6. 【請求項６】上記ＭＩＳ型電界効果トランジスタのゲー
   ト絶縁膜が、シリコン酸化膜、シリコン窒化膜、シリコ
   ン酸化膜とシリコン窒化膜の複合膜、表面が窒化された
   シリコン酸化膜、或いは表面を酸化したシリコン窒化膜
   のいずれかから成る請求項１〜５のいずれか１項に記載
   の半導体装置。
7. 【請求項７】ＭＩＳ型電界効果トランジスタを含む半導
   体装置の製造方法において、半導体基板の前記ＭＩＳ型
   電界効果トランジスタを形成する活性領域に、フッ素、
   塩素などのハロゲン元素を注入するイオン打ち込み工程
   を有することを特徴とする半導体装置の製造方法。
8. 【請求項８】ＭＩＳ型電界効果トランジスタを含む半導
   体装置の製造方法において、前記ＭＩＳ型電界効果トラ
   ンジスタのチャネル領域に、フッ素、塩素などのハロゲ
   ン元素を注入するイオン打ち込み工程を有することを特
   徴とする半導体装置の製造方法。
9. 【請求項９】ＭＩＳ型電界効果トランジスタを含む半導
   体装置の製造方法において、前記ＭＩＳ型電界効果トラ
   ンジスタのゲート電極下に、フッ素、塩素などのハロゲ
   ン元素を注入するイオン打ち込み工程を有することを特
   徴とする半導体装置の製造方法。
10. 【請求項１０】上記ハロゲンイオンのドーズ量が１０¹⁴
    〜１０¹⁶ｃｍ^-2の範囲である請求項７〜９のいずれか１
    項に記載の半導体装置の製造方法。