JPH03151669A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03151669A JPH03151669A JP29065889A JP29065889A JPH03151669A JP H03151669 A JPH03151669 A JP H03151669A JP 29065889 A JP29065889 A JP 29065889A JP 29065889 A JP29065889 A JP 29065889A JP H03151669 A JPH03151669 A JP H03151669A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体装置の製造方法に関し、さらに詳しくは
、例えばＭＯＳ）ランジスタの製造工程においてソース
・ドレイン領域を形成する方法に関する。
、例えばＭＯＳ）ランジスタの製造工程においてソース
・ドレイン領域を形成する方法に関する。
〈従来の技術〉
ＭＯＳ）ランジスタのソース・ドレイン領域の形成方法
としては、従来、例えば、ｐ型のＳｉ基板上にゲートお
よび素子分離層等を形成した後、ソース・ドレインを形
成すべき領域にＰ等の不純物を拡散したり、また不純物
イオンを注入する、等の方法が採られている。
としては、従来、例えば、ｐ型のＳｉ基板上にゲートお
よび素子分離層等を形成した後、ソース・ドレインを形
成すべき領域にＰ等の不純物を拡散したり、また不純物
イオンを注入する、等の方法が採られている。
〈発明が解決しようとする課題〉
とごろで、ＭＯ３Ｉ−ランジスタにおいては、ソース・
ドレイン領域とその周囲の領域との接合部における耐圧
を向上させることが望ましいが、上述の従来の形成方法
によれば、その接合耐圧の向上をはかることは困難であ
った。すなわち、接合耐圧を高くするには、ソース・ド
レイン領域の接合部における不純物濃度を低くすればよ
いわけであるが、従来の方法によると、接合部のみの濃
度を低くすることは不可能で、接合耐圧を向上させるた
めにはソース・ドレイン領域全域の濃度を低くする必要
がある。ところが、ソース・ドレイン領域全域の濃度を
低くすると、今度はそれぞれの領域における拡散抵抗が
増大し、また、各領域の電、極との接触抵抗も高くなっ
て、結果として特性が低下する。
ドレイン領域とその周囲の領域との接合部における耐圧
を向上させることが望ましいが、上述の従来の形成方法
によれば、その接合耐圧の向上をはかることは困難であ
った。すなわち、接合耐圧を高くするには、ソース・ド
レイン領域の接合部における不純物濃度を低くすればよ
いわけであるが、従来の方法によると、接合部のみの濃
度を低くすることは不可能で、接合耐圧を向上させるた
めにはソース・ドレイン領域全域の濃度を低くする必要
がある。ところが、ソース・ドレイン領域全域の濃度を
低くすると、今度はそれぞれの領域における拡散抵抗が
増大し、また、各領域の電、極との接触抵抗も高くなっ
て、結果として特性が低下する。
本発明の目的は、ＭＯＳ）ランジスタ等のソース・ドレ
イ・ン領域を形成するにあたり、拡散抵抗を増大させる
ことなく、接合耐圧を向上させることのできる方法を提
供することにある。
イ・ン領域を形成するにあたり、拡散抵抗を増大させる
ことなく、接合耐圧を向上させることのできる方法を提
供することにある。
〈課題を解決するための手段〉
上記の目的を達成するために、本発明方法では、実施例
に対応する第１図乃至第３図に示すように半導体基板１
表面層のソース・ドレインを形成すべき領域に、その表
面層とは導電型が異なる不純物イオンを注入した後（第
１図）、その不純物注入領域４中の、基板１表面層との
接合部に沿う領域を除いた部分に、導電型が同じ不純物
イオンを、先の注入濃度よりも高濃度で注入する（第２
図。
に対応する第１図乃至第３図に示すように半導体基板１
表面層のソース・ドレインを形成すべき領域に、その表
面層とは導電型が異なる不純物イオンを注入した後（第
１図）、その不純物注入領域４中の、基板１表面層との
接合部に沿う領域を除いた部分に、導電型が同じ不純物
イオンを、先の注入濃度よりも高濃度で注入する（第２
図。
第３図）。
く作用〉
ソース・ドレインを形成すべき領域への不純物イオン注
入を複数段に分けて行うことにより、ソース・ドレイン
領域の基板との接合部に沿う領域の不純物濃度のみを低
くすることが可能となる。
入を複数段に分けて行うことにより、ソース・ドレイン
領域の基板との接合部に沿う領域の不純物濃度のみを低
くすることが可能となる。
〈実施例〉
第１図乃至第３図は、本発明の製造方法の手順を説明す
る図で、本発明をＭＯ３Ｉ−ランジスタの製造に適用し
た例を示す。
る図で、本発明をＭＯ３Ｉ−ランジスタの製造に適用し
た例を示す。
まず、第１図に示すように、公知の方法によりｐ型Ｓｉ
基板１に素子分離層（ＬＯＧＯＳ） ２、およびゲート
３等を形成しておく。なお、Ｓｔ基板１の濃度は１０
’５ａｔｏｍｓ／ｃｍ”程度とする。
基板１に素子分離層（ＬＯＧＯＳ） ２、およびゲート
３等を形成しておく。なお、Ｓｔ基板１の濃度は１０
’５ａｔｏｍｓ／ｃｍ”程度とする。
さて、基板１の表面層に、３１ｐ−を注入してソース・
ドレイン領域（ｎ−）４を形成する。このときの注入濃
度は１０ ”ａＬｏｍｓ７ｃｍ″程度とする。
ドレイン領域（ｎ−）４を形成する。このときの注入濃
度は１０ ”ａＬｏｍｓ７ｃｍ″程度とする。
次に、ゲート３の側方周囲にサイドウオール絶縁膜５を
形成した後、ソース・ドレイン領域４にｉ＋ｐ＋を、濃
度１０ ”ａｔｏｍｓ／ｃｍ’程度で注入してソース・
ドレイン領域４中に拡散領域（ｎ”）４ａを形成する（
第２図）。
形成した後、ソース・ドレイン領域４にｉ＋ｐ＋を、濃
度１０ ”ａｔｏｍｓ／ｃｍ’程度で注入してソース・
ドレイン領域４中に拡散領域（ｎ”）４ａを形成する（
第２図）。
次いで、基板１表面を絶縁膜６により被覆してコンタク
トホールを形成した後、そのコンタクト部に”Ａｓ”を
、濃度１０ ”ａｔｏｍｓ／ｃｎ＋’程度で注入してコ
ンタクト領域（ｎ”）４ｂを形成する（第３図）。
トホールを形成した後、そのコンタクト部に”Ａｓ”を
、濃度１０ ”ａｔｏｍｓ／ｃｎ＋’程度で注入してコ
ンタクト領域（ｎ”）４ｂを形成する（第３図）。
以上のように、イオン注入を３段階に分けて行うことに
より、ソース・ドレイン領域４の基板１との接合部に沿
う領域の濃度を低く抑えることができ、その他の領域、
拡散領域４ａ、コンタクト領域４ｂの濃度を高くするこ
とができる。これによって、ソース・ドレイン領域４の
拡散抵抗を増大させることなく、接合部の耐圧低下を抑
えることができ、さら□には、その接合抵抗を向上させ
ることをも可能となる。しかも、電極との接触抵抗も低
く抑えることができる。
より、ソース・ドレイン領域４の基板１との接合部に沿
う領域の濃度を低く抑えることができ、その他の領域、
拡散領域４ａ、コンタクト領域４ｂの濃度を高くするこ
とができる。これによって、ソース・ドレイン領域４の
拡散抵抗を増大させることなく、接合部の耐圧低下を抑
えることができ、さら□には、その接合抵抗を向上させ
ることをも可能となる。しかも、電極との接触抵抗も低
く抑えることができる。
なお、以上の実施例においては、３段階のイオン注入を
行っているが、２段階であってもよく、この場合も同様
の効果を得ることができる。また、必要に応じて３段階
以上のイオン注入を行ってもよい。
行っているが、２段階であってもよく、この場合も同様
の効果を得ることができる。また、必要に応じて３段階
以上のイオン注入を行ってもよい。
以上は、本発明をｎチャンネルＭＯＳ）ランジスタに適
用した例について説明したが、本発明はｐチャンネルＭ
Ｏ３）ランジスタにも適用できることは勿論で、さらに
は、他のトランジスタのソース・ドレイン領域形成にも
適用可能である。
用した例について説明したが、本発明はｐチャンネルＭ
Ｏ３）ランジスタにも適用できることは勿論で、さらに
は、他のトランジスタのソース・ドレイン領域形成にも
適用可能である。
なお、本発明の技術的思想は、ｐｎ接合を有する他の半
導体装置にも適用し得る。
導体装置にも適用し得る。
〈発明の効果〉
以上説明したように、本発明方法によれば、例えば、Ｍ
ＯＳ）ランジスタのソース・ドレイン領域を形成するに
あたり、ソース・ドレイン領域の接合部における濃度の
みをを低くすることが可能となり、これにより、拡散抵
抗を増大甘さることなく接合耐圧を向上させることがで
き、しかも、ソース・ドレイン領域の電極との接触抵抗
を低く抑えることができる。その結果、良好な特性のＭ
ＯＳトランジスタを得ることができる。
ＯＳ）ランジスタのソース・ドレイン領域を形成するに
あたり、ソース・ドレイン領域の接合部における濃度の
みをを低くすることが可能となり、これにより、拡散抵
抗を増大甘さることなく接合耐圧を向上させることがで
き、しかも、ソース・ドレイン領域の電極との接触抵抗
を低く抑えることができる。その結果、良好な特性のＭ
ＯＳトランジスタを得ることができる。
第１図乃至第３図は、本発明の製造方法の手順を説明す
る図である。 １・・・ｐ型Ｓｉ基板 ３・・・ゲート ４・・・ソース・ドレイン領域 ４ａ・・・拡散領域 ６− ４ｂ ・ ・コンタクト領域
る図である。 １・・・ｐ型Ｓｉ基板 ３・・・ゲート ４・・・ソース・ドレイン領域 ４ａ・・・拡散領域 ６− ４ｂ ・ ・コンタクト領域
Claims (1)
- 半導体装置の製造工程においてトランジスタのソース
・ドレイン領域を形成する方法であって、半導体基板表
面層の所定領域に、その表面層とは導電型が異なる不純
物イオンを注入した後、その不純物注入領域中の、上記
基板表面層との接合部に沿う領域を除いた部分に、導電
型が同じ不純物イオンを、先の注入濃度よりも高濃度で
注入することを特徴とする、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29065889A JPH03151669A (ja) | 1989-11-08 | 1989-11-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29065889A JPH03151669A (ja) | 1989-11-08 | 1989-11-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03151669A true JPH03151669A (ja) | 1991-06-27 |
Family
ID=17758820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29065889A Pending JPH03151669A (ja) | 1989-11-08 | 1989-11-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03151669A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002314066A (ja) * | 2001-04-13 | 2002-10-25 | Sanyo Electric Co Ltd | Ｍｏｓ半導体装置およびその製造方法 |
| US7510925B2 (en) | 2006-04-26 | 2009-03-31 | Sony Corporation | Method of manufacturing semiconductor device, and semiconductor device |
-
1989
- 1989-11-08 JP JP29065889A patent/JPH03151669A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002314066A (ja) * | 2001-04-13 | 2002-10-25 | Sanyo Electric Co Ltd | Ｍｏｓ半導体装置およびその製造方法 |
| US7510925B2 (en) | 2006-04-26 | 2009-03-31 | Sony Corporation | Method of manufacturing semiconductor device, and semiconductor device |
| KR101358949B1 (ko) * | 2006-04-26 | 2014-02-06 | 소니 주식회사 | 반도체 장치의 제조 방법 및 반도체 장치 |
| USRE49803E1 (en) | 2006-04-26 | 2024-01-16 | Sony Group Corporation | Method of manufacturing semiconductor device, and semiconductor device |
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