JP3253712B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、より詳しくは、相補型トランジスタを作成
するための、異なる導電型のウエルを有する半導体装置
及びその製造方法に関する。
方法に関し、より詳しくは、相補型トランジスタを作成
するための、異なる導電型のウエルを有する半導体装置
及びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体記憶装置は省電力化のた
め、相補型トランジスタが用いられることが多い。この
場合、セル，周辺回路及びＩ／Ｏ回路のそれぞれに最適
な基板バイアスを設定しようとすると、三重構造を有す
るウエルを形成する必要がある。
め、相補型トランジスタが用いられることが多い。この
場合、セル，周辺回路及びＩ／Ｏ回路のそれぞれに最適
な基板バイアスを設定しようとすると、三重構造を有す
るウエルを形成する必要がある。
【０００３】図４（ａ）〜（ｃ），図５（ａ）〜（ｃ）
は、異なる導電型のウエルに相補型絶縁ゲート型電界効
果トランジスタを作成する半導体装置の製造方法につい
て説明する断面図、図６は半導体基板のｐ型層／第１の
ウエルのｎ型層／第２のウエル層のｐ型層からなる三重
構造を有するウエルの不純物濃度分布についての説明図
である。
は、異なる導電型のウエルに相補型絶縁ゲート型電界効
果トランジスタを作成する半導体装置の製造方法につい
て説明する断面図、図６は半導体基板のｐ型層／第１の
ウエルのｎ型層／第２のウエル層のｐ型層からなる三重
構造を有するウエルの不純物濃度分布についての説明図
である。
【０００４】図４（ａ）は、半導体基板にウエルを形成
するためのイオン注入を行う前の状態を示し、図中符号
１はｐ型の半導体基板、２は半導体基板１上のシリコン
酸化膜、３ａ，３ｂは異なる導電型のウエルを形成すべ
き領域のシリコン酸化膜２上に選択的に形成されたシリ
コン窒化膜で、後に、異なる導電型のウエル間に素子分
離領域を形成するための選択酸化に用いられる。４はイ
オン注入を行う際に表面を保護するためのシリコン酸化
膜である。
するためのイオン注入を行う前の状態を示し、図中符号
１はｐ型の半導体基板、２は半導体基板１上のシリコン
酸化膜、３ａ，３ｂは異なる導電型のウエルを形成すべ
き領域のシリコン酸化膜２上に選択的に形成されたシリ
コン窒化膜で、後に、異なる導電型のウエル間に素子分
離領域を形成するための選択酸化に用いられる。４はイ
オン注入を行う際に表面を保護するためのシリコン酸化
膜である。
【０００５】このような状態で、まず、異なる導電型の
ウエルのうち一方を形成すべき領域を除き、不図示のレ
ジストマスクを形成する。続いて、レジストマスクに基
づいてイオン注入によりシリコン酸化膜４／シリコン窒
化膜３ａ／シリコン酸化膜２を介してｎ型不純物を半導
体基板１に選択的に導入した後、加熱処理を行って、ｎ
型不純物を半導体基板１内に拡散し、ｎ型の第１のウエ
ル５を形成する（図４（ｂ））。
ウエルのうち一方を形成すべき領域を除き、不図示のレ
ジストマスクを形成する。続いて、レジストマスクに基
づいてイオン注入によりシリコン酸化膜４／シリコン窒
化膜３ａ／シリコン酸化膜２を介してｎ型不純物を半導
体基板１に選択的に導入した後、加熱処理を行って、ｎ
型不純物を半導体基板１内に拡散し、ｎ型の第１のウエ
ル５を形成する（図４（ｂ））。
【０００６】次いで、もう一方のウエルを形成すべき領
域を除き、シリコン酸化膜４上に不図示のレジストマス
クを形成した後、該レジストマスクに基づいてイオン注
入によりシリコン酸化膜４／シリコン窒化膜３ｂ／シリ
コン酸化膜２を介してｎ型不純物を半導体基板１に選択
的に導入する。続いて、加熱処理を行って、ｎ型不純物
を半導体基板１内に拡散し、第１のウエル５から隔離し
てｎ型の第３のウエル６を形成する（図４（ｃ））。
域を除き、シリコン酸化膜４上に不図示のレジストマス
クを形成した後、該レジストマスクに基づいてイオン注
入によりシリコン酸化膜４／シリコン窒化膜３ｂ／シリ
コン酸化膜２を介してｎ型不純物を半導体基板１に選択
的に導入する。続いて、加熱処理を行って、ｎ型不純物
を半導体基板１内に拡散し、第１のウエル５から隔離し
てｎ型の第３のウエル６を形成する（図４（ｃ））。
【０００７】次に、第１のウエル５内に第２のウエルを
形成すべき領域を除き、シリコン酸化膜４上に不図示の
レジストマスクを形成した後、該レジストマスクに基づ
き、シリコン酸化膜４／シリコン窒化膜３ａ／シリコン
酸化膜２を介してｐ型不純物をイオン注入により導入す
る。続いて、加熱処理を行って、ｐ型不純物を第１のウ
エル５内に拡散し、第１のウエル内にｐ+型の第２のウ
エル７を形成する（図５（ａ））。このとき、半導体基
板１のｐ型層／第１のウエル５のｎ型層／第２のウエル
７のｐ型層の深さ方向の不純物濃度分布は図６に示すよ
うになる。
形成すべき領域を除き、シリコン酸化膜４上に不図示の
レジストマスクを形成した後、該レジストマスクに基づ
き、シリコン酸化膜４／シリコン窒化膜３ａ／シリコン
酸化膜２を介してｐ型不純物をイオン注入により導入す
る。続いて、加熱処理を行って、ｐ型不純物を第１のウ
エル５内に拡散し、第１のウエル内にｐ+型の第２のウ
エル７を形成する（図５（ａ））。このとき、半導体基
板１のｐ型層／第１のウエル５のｎ型層／第２のウエル
７のｐ型層の深さ方向の不純物濃度分布は図６に示すよ
うになる。
【０００８】次いで、シリコン酸化膜４を除去した後、
シリコン窒化膜３ａ，３ｂをマスクとして半導体基板１
を選択的に酸化して、素子分離領域にフィールド絶縁膜
８を形成する。続いて、通常の工程を経て第２のウエル
７内及び第３のウエル６内にそれぞれｎチャネルＭＯＳ
（ｎチャネル絶縁ゲート型電界効果トランジスタ），ｐ
チャネルＭＯＳを形成すると、相補型の絶縁ゲート型電
界効果トランジスタの作成が完了する（図５（ｂ））。
なお、図中符号９ａ，９ｂは素子形成領域の第２のウエ
ル７上及び第３のウエル６上のゲート絶縁膜、10ａ，10
ｂはゲート絶縁膜９ａ，９ｂ上のゲート電極、11ａ／11
ｂ，11ｃ／11ｄはそれぞれゲート電極10ａ，10ｂの両側
の第２のウエル７及び第３のウエル６に形成されたソー
ス／ドレイン領域層（Ｓ／Ｄ領域層）、12ａ，12ｂはゲ
ート電極10ａ，10ｂを被覆する絶縁膜、１３は半導体基
板１上を被覆する絶縁膜、13ａ／13ｂ，13ｃ／13ｄはＳ
／Ｄ領域層11ａ／11ｂ，11ｃ／11ｄ上のコンタクトホー
ル、14ａ／14ｂ，14ｃ／14ｄはコンタクトホール13ａ／
13ｂ，13ｃ／13ｄを介してＳ／Ｄ領域層11ａ／11ｂ，11
ｃ／11ｄと接続されたＳ／Ｄ電極である。
シリコン窒化膜３ａ，３ｂをマスクとして半導体基板１
を選択的に酸化して、素子分離領域にフィールド絶縁膜
８を形成する。続いて、通常の工程を経て第２のウエル
７内及び第３のウエル６内にそれぞれｎチャネルＭＯＳ
（ｎチャネル絶縁ゲート型電界効果トランジスタ），ｐ
チャネルＭＯＳを形成すると、相補型の絶縁ゲート型電
界効果トランジスタの作成が完了する（図５（ｂ））。
なお、図中符号９ａ，９ｂは素子形成領域の第２のウエ
ル７上及び第３のウエル６上のゲート絶縁膜、10ａ，10
ｂはゲート絶縁膜９ａ，９ｂ上のゲート電極、11ａ／11
ｂ，11ｃ／11ｄはそれぞれゲート電極10ａ，10ｂの両側
の第２のウエル７及び第３のウエル６に形成されたソー
ス／ドレイン領域層（Ｓ／Ｄ領域層）、12ａ，12ｂはゲ
ート電極10ａ，10ｂを被覆する絶縁膜、１３は半導体基
板１上を被覆する絶縁膜、13ａ／13ｂ，13ｃ／13ｄはＳ
／Ｄ領域層11ａ／11ｂ，11ｃ／11ｄ上のコンタクトホー
ル、14ａ／14ｂ，14ｃ／14ｄはコンタクトホール13ａ／
13ｂ，13ｃ／13ｄを介してＳ／Ｄ領域層11ａ／11ｂ，11
ｃ／11ｄと接続されたＳ／Ｄ電極である。
【０００９】なお、上記の相補型の絶縁ゲート型電界効
果トランジスタをメモリセルとして用いる場合など、図
５（ａ）に示す工程の後、図７（ａ），（ｂ）に示すよ
うに、第２のウエル７内に高エネルギイオン注入により
ｐ+型の高濃度層１５を設け、α粒子により発生する少
数キャリアの伝播等を抑制し、少数キャリアのメモリセ
ル内での蓄積によるソフトエラー防止等を図る場合もあ
る。
果トランジスタをメモリセルとして用いる場合など、図
５（ａ）に示す工程の後、図７（ａ），（ｂ）に示すよ
うに、第２のウエル７内に高エネルギイオン注入により
ｐ+型の高濃度層１５を設け、α粒子により発生する少
数キャリアの伝播等を抑制し、少数キャリアのメモリセ
ル内での蓄積によるソフトエラー防止等を図る場合もあ
る。
【００１０】
【発明が解決しようとする課題】しかし、上記の従来例
の半導体装置の製造方法によれば、加熱処理により、イ
オン注入された導電型不純物を拡散して第２のウエル７
及び第３のウエル６を形成しているので、長時間を要
し、スループットの向上を図りにくいという問題もあ
る。
の半導体装置の製造方法によれば、加熱処理により、イ
オン注入された導電型不純物を拡散して第２のウエル７
及び第３のウエル６を形成しているので、長時間を要
し、スループットの向上を図りにくいという問題もあ
る。
【００１１】本発明は、係る従来例の問題点に鑑みて創
作されたものであり、三重構造を有するウエルを形成す
るための加熱処理の時間短縮を図ることができる半導体
装置の製造方法の提供を目的とするものである。
作されたものであり、三重構造を有するウエルを形成す
るための加熱処理の時間短縮を図ることができる半導体
装置の製造方法の提供を目的とするものである。
【００１２】
【課題を解決するための手段】上記課題は、第１に、一
導電型の半導体基板に反対導電型不純物を選択的に導入
し、反対導電型の第１のウエルを形成する工程と、前記
第１のウエル内に形成すべき第２のウエルの底部に対応
する領域に、第１の加速エネルギ及び第１のドーズ量で
一導電型不純物をイオン注入し、第１の一導電型領域層
を形成する工程と、前記第２のウエルを形成すべき領域
であって、前記第１の一導電型領域層の上側に、前記第
１の加速エネルギよりも小さい第２の加速エネルギ及び
前記第１のドーズ量よりも少ない第２のドーズ量で一導
電型不純物をイオン注入して、第２の一導電型領域層を
形成し、下部の前記第１の一導電型領域層及び上部の前
記第２の一導電型領域層を有する一導電型の前記第２の
ウエルを形成する工程と、前記第２のウエルの第２の一
導電型領域層に反対導電型不純物を選択的に導入し、メ
モリセルを構成するＭＯＳトランジスタの反対導電型領
域層を形成する工程とを有する半導体装置の製造方法に
よって達成され、第２に、前記第１のウエルを形成する
と同時に、該第１のウエルと離隔して前記半導体基板に
反対導電型の第３のウエルを形成し、その後、前記第２
のウエルの第２の一導電型領域層に前記ＭＯＳトランジ
スタの反対導電型領域層を選択的に形成する工程の前又
は後に、前記第３のウエル内に素子の一導電型領域層を
形成する工程を有する第１の発明に記載の半導体装置の
製造方法によって達成され、第３に、前記第１の加速エ
ネルギ及び第１のドーズ量で一導電型不純物をイオン注
入する工程と、前記第２の加速エネルギ及び前記第１の
ドーズ量よりも少ない第２のドーズ量で一導電型不純物
をイオン注入する工程とは、同一マスクを用いて行うこ
とを特徴とする第１の発明又は第２の発明に記載の半導
体装置の製造方法によって達成される。
導電型の半導体基板に反対導電型不純物を選択的に導入
し、反対導電型の第１のウエルを形成する工程と、前記
第１のウエル内に形成すべき第２のウエルの底部に対応
する領域に、第１の加速エネルギ及び第１のドーズ量で
一導電型不純物をイオン注入し、第１の一導電型領域層
を形成する工程と、前記第２のウエルを形成すべき領域
であって、前記第１の一導電型領域層の上側に、前記第
１の加速エネルギよりも小さい第２の加速エネルギ及び
前記第１のドーズ量よりも少ない第２のドーズ量で一導
電型不純物をイオン注入して、第２の一導電型領域層を
形成し、下部の前記第１の一導電型領域層及び上部の前
記第２の一導電型領域層を有する一導電型の前記第２の
ウエルを形成する工程と、前記第２のウエルの第２の一
導電型領域層に反対導電型不純物を選択的に導入し、メ
モリセルを構成するＭＯＳトランジスタの反対導電型領
域層を形成する工程とを有する半導体装置の製造方法に
よって達成され、第２に、前記第１のウエルを形成する
と同時に、該第１のウエルと離隔して前記半導体基板に
反対導電型の第３のウエルを形成し、その後、前記第２
のウエルの第２の一導電型領域層に前記ＭＯＳトランジ
スタの反対導電型領域層を選択的に形成する工程の前又
は後に、前記第３のウエル内に素子の一導電型領域層を
形成する工程を有する第１の発明に記載の半導体装置の
製造方法によって達成され、第３に、前記第１の加速エ
ネルギ及び第１のドーズ量で一導電型不純物をイオン注
入する工程と、前記第２の加速エネルギ及び前記第１の
ドーズ量よりも少ない第２のドーズ量で一導電型不純物
をイオン注入する工程とは、同一マスクを用いて行うこ
とを特徴とする第１の発明又は第２の発明に記載の半導
体装置の製造方法によって達成される。
【００１３】
【作用】本発明の半導体装置及びその製造方法によれ
ば、図１（ａ）〜（ｃ），図２（ａ），（ｂ）に示すよ
うに、第２のウエル２７の底部に相当する領域に一導電
型不純物を高エネルギでイオン注入しているので、深い
領域にイオン注入層27ａが形成される。従って、短時間
の加熱処理で所定の深さを有する第１の一導電型領域層
27ｂを形成することができ、更に、第２のウエル２７の
下部の第１の一導電型領域層27ｂと別に第１の一導電型
領域層27ｂの上部に接して第２の一導電型領域層27ｃを
形成しているので、所定の深さを有する第２のウエル２
７を形成する場合に、従来の様な加熱処理による場合と
比較してスループットの向上を図ることができる。
ば、図１（ａ）〜（ｃ），図２（ａ），（ｂ）に示すよ
うに、第２のウエル２７の底部に相当する領域に一導電
型不純物を高エネルギでイオン注入しているので、深い
領域にイオン注入層27ａが形成される。従って、短時間
の加熱処理で所定の深さを有する第１の一導電型領域層
27ｂを形成することができ、更に、第２のウエル２７の
下部の第１の一導電型領域層27ｂと別に第１の一導電型
領域層27ｂの上部に接して第２の一導電型領域層27ｃを
形成しているので、所定の深さを有する第２のウエル２
７を形成する場合に、従来の様な加熱処理による場合と
比較してスループットの向上を図ることができる。
【００１４】更に、第２のウエル２７の下部の第１の一
導電型領域層27ｂと別に第２の一導電型領域層27ｃを形
成しているので、トランジスタ等を形成するのに必要な
第２の一導電型領域層27ｃの不純物濃度を容易に制御す
ることができる。
導電型領域層27ｂと別に第２の一導電型領域層27ｃを形
成しているので、トランジスタ等を形成するのに必要な
第２の一導電型領域層27ｃの不純物濃度を容易に制御す
ることができる。
【００１５】また、作成された素子をメモリセル等とし
て用いた場合、半導体基板２１の深い所に高濃度の第１
の一導電型領域層27ｂが形成されているので、α粒子に
より発生する少数キャリアの伝播等を抑制し、少数キャ
リアのメモリセル内での蓄積によるソフトエラーを防止
することができる。
て用いた場合、半導体基板２１の深い所に高濃度の第１
の一導電型領域層27ｂが形成されているので、α粒子に
より発生する少数キャリアの伝播等を抑制し、少数キャ
リアのメモリセル内での蓄積によるソフトエラーを防止
することができる。
【００１６】
【実施例】次に、図面を参照しながら本発明の実施例に
ついて説明する。図１（ａ）〜（ｃ），図２（ａ）〜
（ｃ）は、異なる導電型のウエルに相補型絶縁ゲート型
電界効果トランジスタを作成する半導体装置の製造方法
について説明する断面図、図３は半導体基板のｐ型層／
第１のウエルのｎ型層／第２のウエル層のｐ型層からな
る三重構造のウエルの不純物濃度分布についての説明図
である。
ついて説明する。図１（ａ）〜（ｃ），図２（ａ）〜
（ｃ）は、異なる導電型のウエルに相補型絶縁ゲート型
電界効果トランジスタを作成する半導体装置の製造方法
について説明する断面図、図３は半導体基板のｐ型層／
第１のウエルのｎ型層／第２のウエル層のｐ型層からな
る三重構造のウエルの不純物濃度分布についての説明図
である。
【００１７】図１（ａ）は、半導体基板にウエルを形成
するためのイオン注入を行う前の状態を示し、図中符号
２１はｐ型のシリコンからなる半導体基板、２２は半導
体基板２１上のシリコン酸化膜、23ａ，23ｂは異なる導
電型のウエルを形成すべき領域のシリコン酸化膜２２上
に選択的に形成されたシリコン窒化膜で、後に、異なる
導電型のウエル間に素子分離領域を形成するための選択
酸化に用いられる。２４はイオン注入を行う際に表面を
保護するためのシリコン酸化膜である。
するためのイオン注入を行う前の状態を示し、図中符号
２１はｐ型のシリコンからなる半導体基板、２２は半導
体基板２１上のシリコン酸化膜、23ａ，23ｂは異なる導
電型のウエルを形成すべき領域のシリコン酸化膜２２上
に選択的に形成されたシリコン窒化膜で、後に、異なる
導電型のウエル間に素子分離領域を形成するための選択
酸化に用いられる。２４はイオン注入を行う際に表面を
保護するためのシリコン酸化膜である。
【００１８】このような状態で、まず、異なる導電型の
ウエルを形成すべき領域を除き、不図示のレジストマス
クを形成する。続いて、レジストマスクに基づいてイオ
ン注入によりシリコン酸化膜２４／シリコン窒化膜23
ａ，23ｂ／シリコン酸化膜２２を介してｎ型不純物であ
るリンを半導体基板２１に選択的に導入した後、温度約
1200℃で加熱処理を行って、リンを半導体基板２１内に
拡散し、ｎ型の第１のウエル２５及び第３のウエル２６
を形成する（図１（ｂ））。
ウエルを形成すべき領域を除き、不図示のレジストマス
クを形成する。続いて、レジストマスクに基づいてイオ
ン注入によりシリコン酸化膜２４／シリコン窒化膜23
ａ，23ｂ／シリコン酸化膜２２を介してｎ型不純物であ
るリンを半導体基板２１に選択的に導入した後、温度約
1200℃で加熱処理を行って、リンを半導体基板２１内に
拡散し、ｎ型の第１のウエル２５及び第３のウエル２６
を形成する（図１（ｂ））。
【００１９】次に、第１のウエル２５内に第２のウエル
２７を形成すべき領域を除き、シリコン酸化膜２４上に
レジストマスク３５を形成した後、該レジストマスク３
５に基づいてｐ型不純物であるボロンを加速エネルギ数
ＭｅＶ，第１のドーズ量で、イオン注入により導入し、
高濃度のイオン注入層27ａを形成する（図１（ｃ））。
２７を形成すべき領域を除き、シリコン酸化膜２４上に
レジストマスク３５を形成した後、該レジストマスク３
５に基づいてｐ型不純物であるボロンを加速エネルギ数
ＭｅＶ，第１のドーズ量で、イオン注入により導入し、
高濃度のイオン注入層27ａを形成する（図１（ｃ））。
【００２０】続いて、同じレジストマスクに基づいて加
速エネルギ数百ｋｅＶ，第１のドーズ量よりも少ない第
２のドーズ量でイオン注入によりシリコン酸化膜２４／
シリコン窒化膜23ａ／シリコン酸化膜２２を介してボロ
ンを導入し、高濃度のイオン注入層27ａの上側に低濃度
のイオン注入層を形成する。
速エネルギ数百ｋｅＶ，第１のドーズ量よりも少ない第
２のドーズ量でイオン注入によりシリコン酸化膜２４／
シリコン窒化膜23ａ／シリコン酸化膜２２を介してボロ
ンを導入し、高濃度のイオン注入層27ａの上側に低濃度
のイオン注入層を形成する。
【００２１】次いで、加熱処理を行って、ボロンを第１
のウエル２５内に拡散し、高濃度のｐ型領域層（第１の
一導電型領域層）27ｂに接する低濃度のｐ型領域層（第
２の一導電型領域層）27ｃを形成する。これにより、第
１のウエル２５内に下部の高濃度のｐ型領域層27ｂ及び
上部の低濃度のｐ型領域層27ｃを有するｐ型の第２のウ
エル２７が形成される（図２（ａ））。このとき、半導
体基板２１のｐ型層／第１のウエル２５のｎ型層／第２
のウエル２７のｐ型層の深さ方向の不純物濃度分布は図
３に示すようになる。
のウエル２５内に拡散し、高濃度のｐ型領域層（第１の
一導電型領域層）27ｂに接する低濃度のｐ型領域層（第
２の一導電型領域層）27ｃを形成する。これにより、第
１のウエル２５内に下部の高濃度のｐ型領域層27ｂ及び
上部の低濃度のｐ型領域層27ｃを有するｐ型の第２のウ
エル２７が形成される（図２（ａ））。このとき、半導
体基板２１のｐ型層／第１のウエル２５のｎ型層／第２
のウエル２７のｐ型層の深さ方向の不純物濃度分布は図
３に示すようになる。
【００２２】次いで、シリコン酸化膜２４を除去した
後、シリコン窒化膜23ａ，23ｂをマスクとして半導体基
板２１を選択的に酸化して、素子分離領域にフィールド
絶縁膜２８を形成する。続いて、通常の工程を経て第２
のウエル２７内及び第３のウエル２６内にそれぞれｎチ
ャネルＭＯＳ，ｐチャネルＭＯＳを形成すると、相補型
の絶縁ゲート型電界効果トランジスタの作成が完了する
（図２（ｂ））。なお、図中符号29ａ，29ｂは素子形成
領域の第２のウエル２７上及び第３のウエル２６上のシ
リコン酸化膜からなるゲート絶縁膜、30ａ，30ｂはゲー
ト絶縁膜29ａ，29ｂ上のポリシリコン膜からなるゲート
電極、31ａ／31ｂ，31ｃ／31ｄはそれぞれゲート電極30
ａ，30ｂの両側の第２のウエル２７及び第３のウエル２
６に形成されたソース／ドレイン領域層（Ｓ／Ｄ領域
層）、32ａ，32ｂはゲート電極30ａ，30ｂを被覆するシ
リコン酸化膜からなる絶縁膜、３３は半導体基板２１上
を被覆するシリコン酸化膜からなる絶縁膜、33ａ／33
ｂ，33ｃ／33ｄはＳ／Ｄ領域層31ａ／31ｂ，31ｃ／31ｄ
上のコンタクトホール、34ａ／34ｂ，34ｃ／34ｄはコン
タクトホール33ａ／33ｂ，33ｃ／33ｄを介してＳ／Ｄ領
域層31ａ／31ｂ，31ｃ／31ｄと接続されたアルミニウム
からなるＳ／Ｄ電極である。
後、シリコン窒化膜23ａ，23ｂをマスクとして半導体基
板２１を選択的に酸化して、素子分離領域にフィールド
絶縁膜２８を形成する。続いて、通常の工程を経て第２
のウエル２７内及び第３のウエル２６内にそれぞれｎチ
ャネルＭＯＳ，ｐチャネルＭＯＳを形成すると、相補型
の絶縁ゲート型電界効果トランジスタの作成が完了する
（図２（ｂ））。なお、図中符号29ａ，29ｂは素子形成
領域の第２のウエル２７上及び第３のウエル２６上のシ
リコン酸化膜からなるゲート絶縁膜、30ａ，30ｂはゲー
ト絶縁膜29ａ，29ｂ上のポリシリコン膜からなるゲート
電極、31ａ／31ｂ，31ｃ／31ｄはそれぞれゲート電極30
ａ，30ｂの両側の第２のウエル２７及び第３のウエル２
６に形成されたソース／ドレイン領域層（Ｓ／Ｄ領域
層）、32ａ，32ｂはゲート電極30ａ，30ｂを被覆するシ
リコン酸化膜からなる絶縁膜、３３は半導体基板２１上
を被覆するシリコン酸化膜からなる絶縁膜、33ａ／33
ｂ，33ｃ／33ｄはＳ／Ｄ領域層31ａ／31ｂ，31ｃ／31ｄ
上のコンタクトホール、34ａ／34ｂ，34ｃ／34ｄはコン
タクトホール33ａ／33ｂ，33ｃ／33ｄを介してＳ／Ｄ領
域層31ａ／31ｂ，31ｃ／31ｄと接続されたアルミニウム
からなるＳ／Ｄ電極である。
【００２３】本発明の半導体装置及びその製造方法によ
れば、第２のウエル２７の底部に相当する領域に高エネ
ルギでのイオン注入によりｐ型不純物を導入することに
より、深い領域にイオン注入層27ａを形成することがで
きる。従って、短時間の加熱処理で所定の深さを有する
ｐ型領域層27ｂを形成することができ、更に、第２のウ
エル２７の下部のｐ型領域層27ｂと別にｐ型領域層27ｂ
の上部に接してｐ型領域層27ｃを形成しているので、所
定の深さを有する第２のウエル２７を形成する場合に、
従来の様な熱拡散による場合と比較してスループットの
向上を図ることができる。
れば、第２のウエル２７の底部に相当する領域に高エネ
ルギでのイオン注入によりｐ型不純物を導入することに
より、深い領域にイオン注入層27ａを形成することがで
きる。従って、短時間の加熱処理で所定の深さを有する
ｐ型領域層27ｂを形成することができ、更に、第２のウ
エル２７の下部のｐ型領域層27ｂと別にｐ型領域層27ｂ
の上部に接してｐ型領域層27ｃを形成しているので、所
定の深さを有する第２のウエル２７を形成する場合に、
従来の様な熱拡散による場合と比較してスループットの
向上を図ることができる。
【００２４】また、ｐ型領域層27ｂを形成するためのイ
オン注入とは別にｐ型領域層27ｃを形成するためのイオ
ン注入を行うことができるので、ＭＯＳトランジスタの
Ｓ／Ｄ領域層31ａ／31ｂ等を形成するのに必要なｐ型領
域層27ｃの不純物濃度を容易に制御することができる。
オン注入とは別にｐ型領域層27ｃを形成するためのイオ
ン注入を行うことができるので、ＭＯＳトランジスタの
Ｓ／Ｄ領域層31ａ／31ｂ等を形成するのに必要なｐ型領
域層27ｃの不純物濃度を容易に制御することができる。
【００２５】更に、上記のＭＯＳトランジスタをメモリ
セルとして用いた場合、半導体基板２１の深い所に高濃
度のｐ型領域層27ｂを有するので、α粒子により発生す
る少数キャリアの伝播等を抑制し、少数キャリアのメモ
リセル内での蓄積によるソフトエラーを防止することが
できる。
セルとして用いた場合、半導体基板２１の深い所に高濃
度のｐ型領域層27ｂを有するので、α粒子により発生す
る少数キャリアの伝播等を抑制し、少数キャリアのメモ
リセル内での蓄積によるソフトエラーを防止することが
できる。
【００２６】なお、上記の実施例では、第２のウエル２
７及び第３のウエル２６内に絶縁ゲート型電界効果トラ
ンジスタを形成しているが、バイポーラトランジスタ等
を形成してもよい。
７及び第３のウエル２６内に絶縁ゲート型電界効果トラ
ンジスタを形成しているが、バイポーラトランジスタ等
を形成してもよい。
【００２７】また、半導体基板２１及び各ウエル２５，
２６，２７の導電型は実施例のものに限られるものでは
なく、導電型を逆転させることも可能である。更に、ｐ
型領域層27ｂをｐ型領域層27ｃよりも高濃度にしている
が、同程度の濃度でもよいし、低濃度にしてもよい。
２６，２７の導電型は実施例のものに限られるものでは
なく、導電型を逆転させることも可能である。更に、ｐ
型領域層27ｂをｐ型領域層27ｃよりも高濃度にしている
が、同程度の濃度でもよいし、低濃度にしてもよい。
【００２８】
【発明の効果】以上のように、本発明の半導体装置及び
その製造方法によれば、第２のウエルの下部に一導電型
不純物を高エネルギでイオン注入しているので、深い領
域にイオン注入層が形成される。従って、短時間の加熱
処理で所定の深さを有する第１の一導電型領域層を形成
することができ、更に、第２のウエルの下部の第１の一
導電型領域層と別に第１の一導電型領域層の上部に接し
て第２の一導電型領域層を形成しているので、所定の深
さを有する第２のウエルを形成する場合に、従来の様な
熱拡散による場合と比較してスループットの向上を図る
ことができる。
その製造方法によれば、第２のウエルの下部に一導電型
不純物を高エネルギでイオン注入しているので、深い領
域にイオン注入層が形成される。従って、短時間の加熱
処理で所定の深さを有する第１の一導電型領域層を形成
することができ、更に、第２のウエルの下部の第１の一
導電型領域層と別に第１の一導電型領域層の上部に接し
て第２の一導電型領域層を形成しているので、所定の深
さを有する第２のウエルを形成する場合に、従来の様な
熱拡散による場合と比較してスループットの向上を図る
ことができる。
【００２９】また、第２のウエルの下部の第１の一導電
型領域層と別に第２の一導電型領域層を形成しているの
で、トランジスタ等を形成するのに必要な第２の一導電
型領域層の不純物濃度を容易に制御することができる。
型領域層と別に第２の一導電型領域層を形成しているの
で、トランジスタ等を形成するのに必要な第２の一導電
型領域層の不純物濃度を容易に制御することができる。
【００３０】更に、作成された素子をメモリセル等とし
て用いた場合、半導体基板の深い所に高濃度の第１の一
導電型領域層が形成されているので、α粒子により発生
する少数キャリアの伝播等を抑制し、少数キャリアのメ
モリセル内での蓄積によるソフトエラーを防止すること
ができる。
て用いた場合、半導体基板の深い所に高濃度の第１の一
導電型領域層が形成されているので、α粒子により発生
する少数キャリアの伝播等を抑制し、少数キャリアのメ
モリセル内での蓄積によるソフトエラーを防止すること
ができる。
【図１】本発明の実施例に係る半導体装置の製造方法に
ついて説明する断面図（その１）である。
ついて説明する断面図（その１）である。
【図２】本発明の実施例に係る半導体装置の製造方法に
ついて説明する断面図（その２）である。
ついて説明する断面図（その２）である。
【図３】本発明の実施例に係る三重構造のウエルの不純
物濃度分布についての説明図である。
物濃度分布についての説明図である。
【図４】従来例に係る半導体装置の製造方法について説
明する断面図（その１）である。
明する断面図（その１）である。
【図５】従来例に係る半導体装置の製造方法について説
明する断面図（その２）である。
明する断面図（その２）である。
【図６】従来例に係る三重構造のウエルの不純物濃度分
布についての説明図である。
布についての説明図である。
【図７】他の従来例に係る半導体装置の製造方法につい
て説明する断面図である。
て説明する断面図である。
２１ 半導体基板、 ２２，２４ シリコン酸化膜、 23ａ，23ｂ シリコン窒化膜、 ２５ 第１のウエル、 ２６ 第２のウエル、 ２７ 第３のウエル、 27ａ イオン注入層、 27ｂ ｐ+型領域層（第１の一導電型領域層）、 27ｃ ｐ型領域層（第２の一導電型領域層）、 ２８ フィールド絶縁膜、 29ａ，29ｂ ゲート絶縁膜、 30ａ，30ｂ ゲート電極、 31ａ〜31ｄ Ｓ／Ｄ領域層（反対導電型領域層）、 32ａ，32ｂ，３３ 絶縁膜、 33ａ〜33ｄ コンタクトホール、 34ａ〜34ｄ Ｓ／Ｄ電極。
フロントページの続き (56)参考文献 特開 昭59−32163（ＪＰ，Ａ) 特開 平４−38864（ＪＰ，Ａ) 特開 平２−219262（ＪＰ，Ａ) 特開 平３−142873（ＪＰ，Ａ) 特開 平２−1160（ＪＰ，Ａ) 特開 平２−79467（ＪＰ，Ａ) 特表 昭60−502178（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/10 H01L 21/761 H01L 21/8238 H01L 27/092
Claims (3)
- 【請求項１】 一導電型の半導体基板に反対導電型不純
物を選択的に導入し、反対導電型の第１のウエルを形成
する工程と、 前記第１のウエル内に形成すべき第２のウエルの底部に
対応する領域に、第１の加速エネルギ及び第１のドーズ
量で一導電型不純物をイオン注入し、第１の一導電型領
域層を形成する工程と、 前記第２のウエルを形成すべき領域であって、前記第１
の一導電型領域層の上側に、前記第１の加速エネルギよ
りも小さい第２の加速エネルギ及び前記第１のドーズ量
よりも少ない第２のドーズ量で一導電型不純物をイオン
注入して、第２の一導電型領域層を形成し、下部の前記
第１の一導電型領域層及び上部の前記第２の一導電型領
域層を有する一導電型の前記第２のウエルを形成する工
程と、 前記第２のウエルの第２の一導電型領域層に反対導電型
不純物を選択的に導入し、メモリセルを構成するＭＯＳ
トランジスタの反対導電型領域層を形成する工程とを有
する半導体装置の製造方法。 - 【請求項２】 前記第１のウエルを形成すると同時に、
該第１のウエルと離隔して前記半導体基板に反対導電型
の第３のウエルを形成し、その後、前記第２のウエルの
第２の一導電型領域層に前記ＭＯＳトランジスタの反対
導電型領域層を選択的に形成する工程の前又は後に、前
記第３のウエル内に素子の一導電型領域層を形成する工
程を有する請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第１の加速エネルギ及び第１のドー
ズ量で一導電型不純物をイオン注入する工程と、前記第
２の加速エネルギ及び前記第１のドーズ量よりも少ない
第２のドーズ量で一導電型不純物をイオン注入する工程
とは、同一マスクを用いて行うことを特徴とする請求項
１又は請求項２に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32819692A JP3253712B2 (ja) | 1992-12-08 | 1992-12-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32819692A JP3253712B2 (ja) | 1992-12-08 | 1992-12-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177337A JPH06177337A (ja) | 1994-06-24 |
| JP3253712B2 true JP3253712B2 (ja) | 2002-02-04 |
Family
ID=18207529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32819692A Expired - Lifetime JP3253712B2 (ja) | 1992-12-08 | 1992-12-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3253712B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014015928A1 (en) | 2012-07-26 | 2014-01-30 | Volvo Truck Corporation | A gas flow regulating device for cleaning a particulate filter |
-
1992
- 1992-12-08 JP JP32819692A patent/JP3253712B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014015928A1 (en) | 2012-07-26 | 2014-01-30 | Volvo Truck Corporation | A gas flow regulating device for cleaning a particulate filter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06177337A (ja) | 1994-06-24 |
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